JP4152699B2 - 信号線駆動回路、および、それを用いた表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、信号線解像度の互いに異なる入力信号のいずれかが入力される場合であっても、それぞれに応じた動作タイミングで、複数の信号線を駆動可能で、しかも、消費電力の低い信号線駆動回路、および、それを用いた表示装置に関するものである。
【０００２】
【従来の技術】
例えば、図１６に示すように、アクティブマトリクス型の画像表示装置１０１の画素アレイ１０２には、複数のデータ信号線ＳＬ１…と、複数の走査信号線ＧＬ１…と、データ信号線ＳＬ１…および走査信号線ＧＬ１…の組み合わせ毎に設けられ、マトリクス状に配された画素ＰＩＸ(1,1) …とが設けられている。
【０００３】
制御回路１０６は、画像を示す映像信号ＤＡＴを出力する。ここで、映像信号ＤＡＴは、画像の各画素の表示状態を示す映像データＤ…を時分割で伝送しており、上記制御回路１０６は、映像信号ＤＡＴを画素アレイ１０２に正しく表示するためのタイミング信号として、クロック信号ＳＣＫおよびスタートパルス信号ＳＳＰをデータ信号線駆動回路１０３に出力し、クロック信号ＧＣＫおよびスタートパルス信号ＧＳＰを走査信号線駆動回路１０４に出力する。
【０００４】
また、上記走査信号線駆動回路１０４は、上記クロック信号ＧＣＫなどのタイミング信号に同期して、画素アレイ１０２の各走査信号線ＧＬ１…を順次選択する。
【０００５】
さらに、データ信号線駆動回路１０３は、上記クロック信号ＳＣＫなどのタイミング信号に同期して動作して、各データ信号線ＳＬ１…に応じたタイミングを特定すると共に、各タイミングで上記映像信号ＤＡＴをサンプリングする。さらに、データ信号線駆動回路１０３は、各サンプリング結果を、必要に応じて増幅して、各データ信号線ＳＬ１…に書き込む。
【０００６】
一方、各画素ＰＩＸ(i,j) …は、それぞれに対応する走査信号線ＧＬｊが選択されている間（水平期間）に、それぞれに対応するデータ信号線ＳＬｉに書き込まれたデータに応じて、それぞれの明るさを制御する。これにより、画素アレイ１０２には、映像信号ＤＡＴが示す画像が表示される。なお、ｉは、データ信号線ＳＬ１…の本数以下の任意の整数であり、ｊは、走査信号線ＧＬ１…の本数以下の任意の整数である。
【０００７】
例えば、図１７に示すように、上記データ信号線駆動回路１０３のシフトレジスタＳＲの初段Ｌ１に、スタートパルス信号ＳＳＰが入力されると、シフトレジスタＳＲは、クロック信号ＳＣＫが示すシフト周期で、各段Ｌ１…の出力を次段Ｌ２…にシフトさせる。これにより、図１８に示すように、シフトレジスタＳＲの各段を構成するラッチ回路Ｌ１…の出力信号波形は、互いにシフト周期ずつズレた波形Ｏ１…となる。
【０００８】
各出力信号Ｏ１…は、図１７に示すように、それぞれに対応する波形整形回路ＷＥ１…でパルス幅が調整された後、それぞれに対応するバッファ回路ＢＦ１…でバッファリングされ、タイミング信号Ｔ１…として出力される。
【０００９】
一方、データ信号線駆動回路１０３には、データ信号線ＳＬ１…のそれぞれに対応して設けられたサンプリングユニットＳＵ１…からなるサンプリング部１１１が設けられている。各サンプリングユニットＳＵｉは、タイミング信号Ｔｉが示す期間、データ信号線ＳＬｉに、映像信号ＤＡＴを出力する。これにより、タイミング信号Ｔｉが出力停止を示すタイミングにおける、映像信号ＤＡＴのサンプリング結果が、画素ＰＩＸ(i,j) に書き込まれる。
【００１０】
ここで、上記制御回路１０６は、映像信号ＤＡＴのサンプリング周期と一致するシフト周期を指示するクロック信号ＳＣＫを出力している。したがって、データ信号線駆動回路１０３は、映像信号ＤＡＴを正しくサンプリングでき、画像表示装置１０１は、映像信号ＤＡＴが示す画像を表示できる。
【００１１】
ところで、解像度が互いに異なる映像信号ＤＡＴでは、１画面を構成する縦方向や横方向の画素数が互いに異なっている。したがって、映像信号ＤＡＴの１画面を表示する際に設けるべき走査期間の数や、１走査期間あたりのサンプリングタイミングの数も互いに異なっている。
【００１２】
さらに、各映像信号ＤＡＴの画像を同じ大きさに表示するためには、隣接する画素間の距離（画素の中心間の距離）を変更する必要がある。ところが、上記画像表示装置１０１では、ＣＲＴ（Cathode-Ray Tube）とは異なり、画素ＰＩＸ…間の距離が、データ信号線ＳＬ…間の距離、あるいは、走査信号線ＧＬ…間の距離で固定されているので、実際の信号線解像度を変更することができない。
【００１３】
したがって、画像表示装置１０１の実際の信号線解像度よりも、信号線解像度が低い映像信号ＤＡＴが入力された場合にも、実際の信号線解像度で画素アレイ１０２を駆動できるように、映像信号ＤＡＴの信号源とデータ信号線駆動回路との間に制御回路を設け、画像表示装置１０１の実際の信号線解像度よりも信号線解像度の低い映像信号ＤＡＴが入力された場合、当該制御回路が、不足の画素データを補うように、入力された映像信号ＤＡＴに基づいて、補間映像信号と、これに同期した補間クロックを生成して、データ信号線駆動回路へ供給する画像表示装置も提案されている（特許文献１参照）。
【００１４】
【特許文献１】
特開平６−２７４１２２号公報（公開日：1994年９月３０日）
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、低解像度モードの場合に、不足の画素データを補うように、補間映像信号と補間クロックとを生成しているため、依然として、データ信号線駆動回路には、低解像度モードであっても、一水平期間あたりに、高解像度モードのときと同一のパルス数のクロック信号（補間後のクロック信号）が供給されている。したがって、データ信号線駆動回路に映像信号ＤＡＴを供給する回路（上記制御回路など）の動作速度を十分に低減することが難しく、消費電力削減が難しいという問題を生ずる。
【００１６】
また、この場合であっても、データ信号線駆動回路では、高解像度モードのときも低解像度モードのときも、各タイミング信号Ｔｉは、図１６に示すシフトレジスタＳＲの全段（ラッチ回路Ｌ１、Ｌ２…）からの出力信号に基づいて生成される。したがって、データ信号線駆動回路においても、十分な消費電力削減が難しい。
【００１７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、複数の信号線解像度の入力信号のいずれが入力される場合であっても、例えば、サンプリングユニットＳＵなど、各信号線を駆動する信号線駆動部へ、入力信号に応じたタイミングを指示できるにも拘わらず、消費電力の少ない信号線駆動回路、および、それを用いた表示装置を実現することにある。
【００１８】
【課題を解決するための手段】
本発明に係る信号線駆動回路は、上記課題を解決するために、本発明に複数の信号線のそれぞれに対応して設けられた信号線駆動部へ、それぞれが入力信号に応じて動作するためのタイミングを示すタイミング信号を出力する走査部が設けられた信号線駆動回路において、上記走査部には、複数系統のシフトレジスタと、入力信号の信号線解像度に応じて、上記複数系統のシフトレジスタの少なくとも一部の動作または休止を制御する制御手段とが設けられていることを特徴としている。
【００１９】
上記構成では、入力信号の信号線解像度に応じて、複数系統のシフトレジスタのうち動作する系統の数を制御できるので、入力信号の信号線解像度に応じて、すなわち、各信号線を駆動する信号線駆動部が入力信号に応じて動作する場合に各信号線駆動部へ指示すべきタイミングの数に応じて、動作中のシフトレジスタの段数の合計を増減できる。この結果、走査部は、何ら支障なく、信号線駆動部の動作タイミングを示すタイミング信号を出力できる。
【００２０】
また、信号線解像度が低い場合には、シフトレジスタの一部が休止されるので、従来技術の構成、すなわち、信号線解像度に拘わらず、動作しているシフトレジスタの段の総数が変化しない構成に比べて、消費電力を削減できる。
【００２１】
この結果、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれが入力された場合でも、信号線駆動部へ正しい動作タイミングを指示できるにも拘わらず、消費電力の低い信号線駆動回路を実現できる。
【００２２】
また、本発明に係る信号線駆動回路は、上記課題を解決するために、複数の信号線のそれぞれに対応して設けられた信号線駆動部へ、それぞれが入力信号に応じて動作するためのタイミングを示すタイミング信号を出力する走査部が設けられた信号線駆動回路において、上記走査部には、互いに別系統の第１および第２シフトレジスタと、高解像度モード時には、上記第１および第２シフトレジスタを動作させると共に、上記高解像度モードよりも信号線解像度が低い入力信号が印加される低解像度モード時には、上記第１シフトレジスタを休止させる制御手段とが設けられていることを特徴としている。
【００２３】
特に、本発明に係る信号線駆動回路は、複数の信号線のそれぞれに対応して設けられた信号線駆動部へ、それぞれが入力信号に応じて動作するためのタイミングを示すタイミング信号を出力する走査部が設けられた信号線駆動回路において、上記走査部には、互いに異なるクロック信号線で伝送されるクロック信号に同期して動作する第１および第２シフトレジスタと、高解像度モード時には、上記第１および第２シフトレジスタのそれぞれへ、互いに異なるシフトタイミングを示すクロック信号を供給して上記第１および第２シフトレジスタを動作させると共に、上記高解像度モードよりも信号線解像度が低い入力信号が印加される低解像度モード時には、上記第１シフトレジスタを休止させる制御手段とが設けられていることを特徴としている。
【００２４】
上記構成において、高解像度モードの場合、制御手段は、第１および第２シフトレジスタの双方を動作させるので、動作中のシフトレジスタの段数の合計は、低解像度モード時よりも多くなっている。したがって、入力信号の信号線解像度が低解像度モードの場合よりも高く、例えば、当該入力信号に含まれる各データをサンプリングするためのタイミングや、当該入力信号に含まれるデータに対応するラインを切り換えたりするためのタイミングなど、各信号線を駆動する信号線駆動部が入力信号に応じて動作する場合に各信号線駆動部へ指示すべきタイミングの数が多いにも拘わらず、走査部は、何ら支障なく、信号線駆動部の動作タイミングを示すタイミング信号を出力できる。
【００２５】
一方、低解像度モードの場合、制御手段は、第１シフトレジスタを休止させ、第２シフトレジスタを動作させる。この場合、動作中のシフトレジスタの段数の合計は、高解像度モード時よりも少なくなっている。ところが、入力信号の信号線解像度も、高解像度モード時に比べて低くなっているため、上記各信号線駆動部へ指示すべきタイミングの数も少なくなっている。したがって、第１シフトレジスタが休止しているにも拘わらず、走査部は、何ら支障なく、各信号線駆動部へ上記タイミングを示すタイミング信号を出力できる。
【００２６】
上記構成では、低解像度モード時に、第１シフトレジスタが動作を休止している。また、第１および第２シフトレジスタが互いに別系統のシフトレジスタなので、従来技術の構成、すなわち、信号線解像度に拘わらず、動作しているシフトレジスタの段の総数が変化しない構成に比べて、消費電力を削減できる。
【００２７】
これらの結果、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれが入力された場合でも、信号線駆動部へ正しい動作タイミングを指示できるにも拘わらず、消費電力の低い信号線駆動回路を実現できる。
【００２８】
なお、第２のシフトレジスタの段数は、第２シフトレジスタの各段出力によって、低解像度の入力信号に応じた各動作タイミングを特定できれば、何段であってもよい。また、第１のシフトレジスタの段数は、第１および第２シフトレジスタの各段出力によって、高解像度の入力信号に応じた各動作タイミングを特定できれば、何段であってもよい。ただし、段数の削減が望まれる場合には、第２シフトレジスタの段数の合計が、低解像度の入力信号の信号線解像度と同一に設定され、第１シフトレジスタの段数の合計が、高解像度の入力信号の信号線解像度から低解像度の信号線解像度を引いた値に設定されている方が望ましい。
【００２９】
また、上記構成に加えて、上記信号線駆動部は、上記タイミング信号が示すタイミングで、上記入力信号をサンプリングするサンプリング回路であり、信号線駆動回路は、データ信号線駆動回路として動作する構成でもよい。
【００３０】
当該構成によれば、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれをも正しくサンプリングできるにも拘わらず、低消費電力なデータ信号線駆動回路を実現できる。
【００３１】
さらに、本発明に係る信号線駆動回路は、上記構成に加えて、上記走査部は、上記高解像度モード時には、上記第２シフトレジスタの各段から、それぞれに対応するサンプリング回路へ上記タイミング信号が伝達され、上記第１シフトレジスタの各段から、それぞれに対応するサンプリング回路へ上記タイミング信号が伝達されると共に、上記低解像度モード時には、上記第２シフトレジスタの各段から、それぞれに対応するサンプリング回路、および、第１シフトレジスタの各段に対応するサンプリング回路へ上記タイミング信号が伝達されるように、信号経路を切り換える切り換え手段を備えていることを特徴としている。
【００３２】
当該構成によれば、低解像度モード時には、第２シフトレジスタの各段から、第１および第２シフトレジスタの各段に対応するサンプリング回路への信号経路が形成され、第２シフトレジスタの１段からのタイミング信号に基づいて、複数のサンプリング回路が入力信号をサンプリングする。これにより、低解像度モード時には、これらのサンプリング回路に対応するデータ信号線へ同値データを書き込むことができる。したがって、データ信号線駆動回路が駆動するデータ信号線の見かけ上の信号線解像度を、入力信号の解像度に応じて調整できる。
【００３３】
当該構成において、高解像度モード時には、第１および第２シフトレジスタのそれぞれへ、互いに異なるシフトタイミングを示すクロック信号が供給される。これにより、第１および第２シフトレジスタの各段は、互いに異なるタイミングの信号を出力できる。
【００３４】
一方、低解像度モード時には、第１シフトレジスタが非動作状態になると共に、当該第１シフトレジスタへのクロック信号供給が停止される。したがって、低解像度モード時には、第１シフトレジスタへのクロック信号を生成する回路における電力消費を削減でき、信号線駆動回路とクロック信号制御手段とを含むシステム全体の消費電力を削減できる。
【００３５】
なお、低解像度モード時であっても、第２シフトレジスタへのクロック信号は、第１シフトレジスタへのクロック信号とは別のクロック信号線で供給されているので、信号線駆動回路は、何ら支障なく、入力信号に応じた動作タイミングで各信号線を駆動できる。
【００３６】
また、本発明に係る表示装置は、上記課題を解決するために、複数のデータ信号線と、上記各データ信号線と交差するように配置された、複数の走査信号線と、上記データ信号線および走査信号線の組み合わせに対応して、例えば、マトリクス状などに配置された画素と、上記走査信号線を駆動する走査信号線駆動回路と、上記各データ信号線に対応して設けられたサンプリング回路のサンプリング結果に応じた信号を、上記各データ信号線に出力するデータ信号線駆動回路とを備え、当該走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方が、上述のいずれかの信号線駆動回路であることを特徴としている。
【００３７】
上記構成の信号線駆動回路は、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれが入力された場合でも、各信号線駆動部が正しい動作タイミングで各信号線を駆動できるにも拘わらず、低消費電力である。したがって、走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方として、当該信号線駆動回路を使用することで、高解像度の映像信号および低解像度の映像信号のいずれをも正しく表示できるにも拘わらず、消費電力の少ない表示装置を実現できる。
【００３８】
また、製造コスト削減が求められる場合には、上記構成に加えて、上記画素、データ信号線駆動回路および走査信号線駆動回路が同一基板上に形成されている方が望ましい。
【００３９】
当該構成によれば、データ信号線駆動回路および走査信号線駆動回路が画素と同一の基板上に形成されているので、それぞれを別の基板に形成した後に、各基板を接続する場合よりも、各駆動回路の製造コストおよび実装コストを削減できる。
【００４０】
さらに、上記構成に加えて、上記画素、データ信号線駆動回路および走査信号線駆動回路を構成する能動素子が、多結晶シリコン薄膜トランジスタであってもよい。
【００４１】
当該構成によれば、上記能動素子を単結晶シリコントランジスタで形成する場合よりも、基板の大きさを大きくできる。この結果、消費電力が少ないだけではなく、画面の広い表示装置を低コストで製造できる。
【００４２】
また、上記構成に加えて、上記能動素子が、６００℃以下のプロセスで、ガラス基板上に形成されていてもよい。当該構成によれば、能動素子が６００℃以下のプロセスで製造されるので、能動素子をガラス基板上に形成できる。この結果、消費電力が少ないだけではなく、画面の広い表示装置を低コストで製造できる。
【００４３】
本発明の参考に係る信号線駆動回路は、上記課題を解決するために、複数の信号線のそれぞれに対応して設けられた信号線駆動部へ、それぞれが入力信号に応じて動作するためのタイミングを示すタイミング信号を出力する走査部が設けられた信号線駆動回路において、上記走査部は、シフトレジスタと、当該シフトレジスタの段の少なくとも一部を飛ばして信号をシフトさせるか否かを、入力信号の信号線解像度に応じて選択すると共に、飛ばした段を休止させる制御手段とを備えていることを特徴としている。
【００４４】
上記構成において、上記高解像度モードよりも信号線解像度が低い入力信号が印加される低解像度モード時には、制御手段は、シフトレジスタの段の少なくとも一部を飛ばして信号をシフトさせる。ここで、この場合、動作中のシフトレジスタの段数の合計は、飛ばさない場合よりも少なくなっている。ところが、入力信号の信号線解像度も、高解像度モード時に比べて低くなっているため、上記各信号線駆動部へ指示すべきタイミングの数も少なくなっている。したがって、シフトレジスタの段の少なくとも一部を飛ばして信号が伝送されているにも拘わらず、走査部は、何ら支障なく、各信号線駆動部へ上記タイミングを示すタイミング信号を出力でき、飛ばした段を休止させることができる。
【００４５】
この結果、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれが入力された場合でも、信号線駆動部へ正しい動作タイミングを指示できるにも拘わらず、消費電力の低い信号線駆動回路を実現できる。
【００４６】
また、上記構成に加えて、上記制御手段は、高解像度モード時には、上記シフトレジスタのいずれの段も飛ばさずに信号をシフトさせると共に、上記高解像度モードよりも信号線解像度が低い入力信号が印加される低解像度モード時には、上記シフトレジスタの奇数段および偶数段の一方を飛ばして信号をシフトさせてもよい。
【００４７】
当該構成では、高解像度モード時には、シフトレジスタの全段からの出力信号に基づいてタイミング生成信号を出力でき、低解像度モード時には、奇数段および偶数段の一方を飛ばして信号をシフトさせるので、等倍の信号線解像度の入力信号と、その２倍の信号線解像度の入力信号とのいずれが入力された場合でも、信号線駆動部へ正しい動作タイミングを指示できるにも拘わらず、消費電力の低い信号線駆動回路を実現できる。
【００４８】
また、上記構成に加えて、上記信号線駆動部は、上記タイミング信号が示すタイミングで、上記入力信号をサンプリングするサンプリング回路であり、上記走査部は、上記高解像度モード時には、上記シフトレジスタの各段から、それぞれに対応するサンプリング回路へ信号が伝達されると共に、上記低解像度モード時には、シフトレジスタの偶数段または奇数段のうちの一方の各段から、それぞれに対応するサンプリング回路、および、他方の各段に対応するサンプリング回路へ信号が伝達されるように、信号経路を切り換える切り換え手段を備え、信号線駆動回路は、データ信号線駆動回路として動作してもよい。
【００４９】
当該構成では、低解像度モード時には、偶数段または奇数段のうちの一方の各段から、偶数段および奇数段に対応するサンプリング回路への信号経路が形成され、１段からのタイミング信号に基づいて、２つのサンプリング回路が入力信号をサンプリングする。これにより、低解像度モード時には、これらのサンプリング回路に対応するデータ信号線へ同値データを書き込むことができる。したがって、データ信号線駆動回路が駆動するデータ信号線の見かけ上の信号線解像度を、入力信号の解像度に応じて調整できる。
【００５０】
また、上記構成に加えて、上記シフトレジスタへ供給するクロック信号の周波数を、上記信号線解像度に応じて制御するクロック信号制御手段を備えていてもよい。当該構成で は、シフトレジスタへ供給するクロック信号の周波数が信号線解像度に応じて制御されるので、信号線駆動回路とクロック信号制御手段とを含むシステム全体の消費電力を削減できる。
【００５１】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図１０に基づいて説明すると以下の通りである。すなわち、本実施形態に係る画像表示装置（表示装置）１は、種々の解像度を持つ映像ソースに対応した画像表示装置であって、各解像度モードに応じて、データ信号線駆動回路の駆動部を制御することにより、解像度可変機能を搭載して高品位表示が可能であるにも拘わらず、消費電力を低減可能な画像表示装置である。
【００５２】
当該画像表示装置１は、図２に示すように、マトリクス状に配された画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) を有する画素アレイ２と、画素アレイ２のデータ信号線ＳＬ１〜ＳＬｎを駆動するデータ信号線駆動回路３と、画素アレイ２の走査信号線ＧＬ１〜ＧＬｍを駆動する走査信号線駆動回路４と、両駆動回路３・４へ電力を供給する電源回路５と、両駆動回路３・４へ制御信号を供給する制御回路（クロック信号制御手段）６とを備えている。なお、上記データ信号線駆動回路３が特許請求の範囲に記載の信号線駆動回路に対応し、上記各データ信号線ＳＬ１〜ＳＬｎが信号線に対応する。
【００５３】
以下では、データ信号線駆動回路３の詳細構成について説明する前に、画像表示装置１全体の概略構成および動作を説明する。また、説明の便宜上、例えば、ｉ番目のデータ信号線ＳＬi のように、位置を特定する必要がある場合にのみ、位置を示す数字または英字を付して参照し、位置を特定する必要がない場合や総称する場合には、位置を示す文字を省略して参照する。
【００５４】
上記画素アレイ２は、複数（この場合は、ｎ本）のデータ信号線ＳＬ１〜ＳＬｎと、各データ信号線ＳＬ１〜ＳＬｎに、それぞれ交差する複数（この場合は、ｍ本）の走査信号線ＧＬ１〜ＧＬｍとを備えており、１からｎまでの任意の整数および１からｍまでの任意の整数をｊとすると、データ信号線ＳＬｉおよび走査信号線ＧＬｊの組み合わせ毎に、画素ＰＩＸ(i,j) が設けられている。
【００５５】
本実施形態の場合、各画素ＰＩＸ(i,j) は、隣接する２本のデータ信号線ＳＬ(i-1) ・ＳＬｉと、隣接する２本の走査信号線ＧＬ(j-1) ・ＧＬｊとで囲まれた部分に配されている。
【００５６】
一例として、画像表示装置１が液晶表示装置の場合について説明すると、上記画素ＰＩＸ(i,j) は、例えば、図３に示すように、スイッチング素子として、ゲートが走査信号線ＧＬｊへ、ドレインがデータ信号線ＳＬｉに接続された電界効果トランジスタＳＷ(i,j) と、当該電界効果トランジスタＳＷ(i,j) のソースに、一方電極が接続された画素容量Ｃｐ(i,j) とを備えている。また、画素容量Ｃｐ(i,j) の他端は、全画素ＰＩＸ…に共通の共通電極線に接続されている。上記画素容量Ｃｐ(i,j) は、液晶容量ＣＬ(i,j) と、必要に応じて付加される補助容量Ｃｓ(i,j) とから構成されている。
【００５７】
上記画素ＰＩＸ(i,j) において、走査信号線ＧＬｊが選択されると、電界効果トランジスタＳＷ(i,j) が導通し、データ信号線ＳＬｉに印加された電圧が画素容量Ｃｐ(i,j) へ印加される。一方、当該走査信号線ＧＬｊの選択期間が終了して、電界効果トランジスタＳＷ(i,j) が遮断されている間、画素容量Ｃｐ(i,j) は、遮断時の電圧を保持し続ける。ここで、液晶の透過率あるいは反射率は、液晶容量ＣＬ(i,j) に印加される電圧によって変化する。したがって、走査信号線ＧＬｊを選択し、当該画素ＰＩＸ(i,j) への映像データＤに応じた電圧をデータ信号線ＳＬｉへ印加すれば、当該画素ＰＩＸ(i,j) の表示状態を、映像データＤに合わせて変化させることができる。
【００５８】
なお、上記では、液晶の場合を例にして説明したが、画素ＰＩＸ(i,j) は、走査信号線ＧＬｊに選択を示す信号が印加されている間に、データ信号線ＳＬｉに印加された信号の値に応じて、画素ＰＩＸ(i,j) の明るさを調整できれば、自発光か否かを問わず、他の構成の画素を使用できる。
【００５９】
上記構成において、図２に示す走査信号線駆動回路４は、各走査信号線ＧＬ１〜ＧＬｍへ、例えば、電圧信号など、選択期間か否かを示す信号を出力している。また、走査信号線駆動回路４は、選択期間を示す信号を出力する走査信号線ＧＬｊを、例えば、制御回路６から与えられるクロック信号ＧＣＫやスタートパルス信号ＧＳＰなどのタイミング信号に基づいて変更している。これにより、各走査信号線ＧＬ１〜ＧＬｍは、予め定められたタイミングで、順次選択される。
【００６０】
さらに、データ信号線駆動回路３は、映像信号ＤＡＴとして、時分割で入力される各画素ＰＩＸ…への映像データＤ…を、所定のタイミングでサンプリングすることで、それぞれ抽出する。さらに、データ信号線駆動回路３は、走査信号線駆動回路４が選択中の走査信号線ＧＬｊに対応する各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j) へ、各データ信号線ＳＬ１〜ＳＬｎを介して、それぞれへの映像データＤ…に応じた出力信号を出力する。
【００６１】
なお、上記映像信号ＤＡＴは、予め定められた複数の解像度のいずれかであり、本実施形態では、いずれの解像度であるかを示す解像度切り換え信号ＭＣと共に、制御回路６から入力されている。また、データ信号線駆動回路３は、制御回路６から入力される、クロック信号ＳＣＫおよびスタートパルス信号ＳＳＰなどのタイミング信号に基づいて、上記サンプリングタイミングや出力信号の出力タイミングを決定している。
【００６２】
一方、各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j) は、自らに対応する走査信号線ＧＬｊが選択されている間に、自らに対応するデータ信号線ＳＬ１〜ＳＬｎに与えられた出力信号に応じて、発光する際の輝度や透過率などを調整して、自らの明るさを決定する。
【００６３】
ここで、走査信号線駆動回路４は、走査信号線ＧＬ１〜ＧＬｍを順次選択している。したがって、画素アレイ２の全画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) を、それぞれへの映像データＤが示す明るさに設定でき、画素アレイ２へ表示される画像を更新できる。
【００６４】
以下では、複数の解像度の例として、高解像度と低解像度とのうちのいずれかがデータ信号線駆動回路３に供給され、低解像度の場合、信号線解像度が高解像度の場合の半分の映像信号ＤＡＴが入力される場合について説明する。
【００６５】
この場合、データ信号線駆動回路３は、高解像度の映像信号ＤＡＴが印加された場合は、１つの映像データＤに応じた出力信号を１つのデータ信号線ＳＬｉに出力し、低解像度の場合は、１つの映像データＤに応じた出力信号を、隣接する２つのデータ信号線ＳＬｉ・ＳＬ(i+1) に出力する。これにより、見た目の水平解像度（信号線解像度）を、映像信号ＤＡＴの水平解像度に合わせることができる。したがって、例えば、物理的な最大表示解像度が、例えば、ＵＸＧＡ（ Ultra-eXtended Graphics Array）である画像表示装置１に、ＳＶＧＡ（ Super Video Graphics Array ）の映像信号ＤＡＴが示す映像を表示する場合など、入力される映像信号ＤＡＴの水平解像度が、画像表示装置１の水平方向における物理的な表示解像度の最大値よりも少ない場合であっても、高品位に映像を表示できる。
【００６６】
上記データ信号線駆動回路３は、図１に示すように、各データ信号線ＳＬ１〜ＳＬｎに対応し、それぞれへの対応するタイミング信号Ｔ１〜Ｔｎで、映像信号ＤＡＴをサンプリングするサンプリングユニット（信号線駆動部；サンプリング回路）ＳＵ１〜ＳＵｎからなるサンプリング部１１を備えている。本実施形態では、上記各サンプリングユニットＳＵｉは、映像信号ＤＡＴを伝送する信号線と、それぞれに対応するデータ信号線ＳＬｉとの間に設けられ、タイミング信号Ｔｉに応じて開閉されるアナログスイッチとして実現されている。
【００６７】
さらに、消費電力を低減するために、本実施形態に係る上記データ信号線駆動回路３には、互いに独立した系統のシフトレジスタＳＲＡ・ＳＲＢを含む走査回路部（走査部）１２と、当該走査回路部１２の出力信号Ｏ１〜Ｏｎ、および、上記解像度切り換え信号ＭＣに基づいて、上記各タイミング信号Ｔ１〜Ｔｎを生成する切り換え部（切り換え手段）１３と、解像度切り換え信号ＭＣに応じて、シフトレジスタＳＲＢの動作／非動作を制御するレジスタ制御部（制御手段）１４とを備えている。なお、図１の場合は、上記シフトレジスタＳＲＡが特許請求の範囲に記載の第２シフトレジスタに対応し、シフトレジスタＳＲＢが第１シフトレジスタに対応する。
【００６８】
上記シフトレジスタＳＲＡは、ｐ個のラッチ回路ＬＡ１〜ＬＡｐを縦続に接続したシフトレジスタであって、各ラッチ回路ＬＡ１〜ＬＡｐの出力（シフトレジスタＳＲＡの各段出力）として、上記出力信号Ｏ１〜Ｏｎのうちの奇数番目の出力信号Ｏ１、Ｏ３、…を出力できる。なお、ｐは、ｎが偶数の場合は、ｎ／２であり、奇数の場合は、（ｎ＋１）／２である。
【００６９】
また、シフトレジスタＳＲＢは、ｑ個のラッチ回路ＬＢ１〜ＬＢｑを縦続に接続したシフトレジスタであって、各ラッチ回路ＬＢ１〜ＬＢｑの出力（シフトレジスタＳＲＢの各段出力）として、上記出力信号Ｏ１〜Ｏｎのうちの偶数番目の出力信号Ｏ２、Ｏ４、…を出力できる。なお、ｑは、ｎが偶数の場合は、ｎ／２であり、奇数の場合は、（ｎ−１）／２である。
【００７０】
さらに、上記シフトレジスタＳＲＡの各段（ラッチ回路ＬＡ１〜ＬＡｐ）には、図２に示す制御回路６から、クロック信号ＳＣＫＡが印加されており、シフトレジスタＳＲＢの各段（ラッチ回路ＬＢ１〜ＬＢｑ）には、制御回路６からクロック信号ＳＣＫＢが印加される。
【００７１】
また、シフトレジスタＳＲＡの初段（ラッチ回路ＬＡ１）およびシフトレジスタＳＲＢの初段（ラッチ回路ＬＢ１）には、上記制御回路６から、スタートパルス信号ＳＳＰＡおよびＳＳＰＢがそれぞれ印加される。
【００７２】
ここで、上記構成では、２系統のシフトレジスタＳＲＡ・ＳＲＢが設けられており、それぞれで、各データ信号線ＳＬ…を分担駆動できる。したがって、単一系統のシフトレジスタＳＲから走査回路部１２ｆが構成される場合（後述）と比較して、クロック信号ＳＣＫＡ・ＳＣＫＢの最高駆動周波数は、１／２になる。これに伴なって、各シフトレジスタＳＲＡ・ＳＲＢは、単一系統のシフトレジスタＳＲから走査回路部１２ｆが構成される場合よりも動作速度が遅い回路で実現されている。なお、本実施形態では、２系統のシフトレジスタＳＲＡ・ＳＲＢが設けられているが、両者の段数の合計は、単一系統の場合と同じく、データ信号線ＳＬ…の本数（ｎ段）である。したがって、２系統のシフトレジスタＳＲＡ・ＳＲＢが設けられているにも拘わらず、段数増加に起因する回路規模増加は発生しない。これらの結果、走査回路部１２の回路規模を縮小すると共に、駆動に要する電力を削減できる。
【００７３】
一方、上記切り換え部１３は、解像度切り換え信号ＭＣが高解像度を示している場合、走査回路部１２の各出力Ｏ１〜Ｏｎが示すタイミングのタイミング信号Ｔ１〜Ｔｎを出力する。また、低解像度を示している場合、ｋをｐ以下の整数とすると、出力Ｏ(2*k-1) が示すタイミングのタイミング信号Ｔ(2*k-1) 、Ｔ(2*k) を生成することで、シフトレジスタＳＲＡの各段出力Ｏ１…に基づいて、上記タイミング信号Ｔ１〜Ｔｎを出力できる。
【００７４】
具体的には、上記切り換え部１３は、ｐ個のブロックＢ１〜Ｂｐに分割されており、各ブロックＢｋには、シフトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡｋ）からサンプリングユニットＳＵ(2*k-1) への信号経路と、シフトレジスタＳＲＢのｋ段目（ラッチ回路ＬＢｋ）からサンプリングユニットＳＵ(2*k) への信号経路とが設けられている。さらに、各ブロックＢｋは、解像度切り換え信号ＭＣが低解像度を示している場合に、上記ラッチ回路ＬＢｋからサンプリングユニットＳＵ(2*k) への信号経路を遮断するスイッチＡＳＯｋと、低解像度を示している場合に、上記ラッチ回路ＬＡｋからの信号経路とサンプリングユニットＳＵ(2*k) への信号経路を接続するスイッチＡＳＮｋとを備えている。なお、ｎが奇数の場合は、最終のブロックＢｐにおいて、シフトレジスタＳＲＢからサンプリング部１１への信号経路、並びに、スイッチＡＳＮｐ・ＡＳＯｐは不要である。
【００７５】
また、本実施形態では、各サンプリングユニットＳＵ(2*k-1) ・ＳＵ(2*k) によるサンプリングタイミングの精度を向上するため、上記各ブロックＢｋと、それぞれに対応するサンプリングユニットＳＵ(2*k-1) ・ＳＵ(2*k) との間に、上記ブロックＢｋから各サンプリングユニットＳＵ(2*k-1) ・ＳＵ(2*k) への信号のパルス幅を、それぞれ調整する波形整形回路ＷＥ(2*k-1) ・ＷＥ(2*k) と、各波形整形回路ＷＥ(2*k-1) ・ＷＥ(2*k) の出力信号を、それぞれバッファリングするバッファ回路ＢＦ(2*k-1) ・ＢＦ(2*k) とが設けられている。
【００７６】
この場合、上記スイッチＡＳＯｋは、上記ラッチ回路ＬＢｋと波形整形回路ＷＥ(2*k) との間に設けられている。また、上記スイッチＡＳＮｋの一端は、上記ラッチ回路ＬＡｋに接続され、他端は、スイッチＡＳＯｋと波形整形回路ＷＥ(2*k) との接続点に接続されている。
【００７７】
上記両スイッチＡＳＮｋおよびＡＳＯｋは、例えば、図４および図５に示すように、ｎ−ｃｈおよびｐｃｈのトランジスタからなるＣＭＯＳ型のアナログスイッチとして実現できる。例えば、低解像度を示すときに上記解像度切り換え信号ＭＣがローレベルの場合、スイッチＡＳＮｋを構成するｐ−ｃｈのトランジスタのゲートには、正相の上記信号ＭＣが入力され、ｎ−ｃｈのトランジスタのゲートには、当該信号ＭＣの逆相の信号／ＭＣが入力される。同様に、スイッチＡＳＯｋを構成するｎ−ｃｈのトランジスタのゲートには、正相の上記信号ＭＳが入力され、ｐ−ｃｈのトランジスタのゲートには、逆相の信号／ＭＣが入力される。なお、逆相の信号／ＭＣは、例えば、上記信号ＭＣをインバータで反転するなどして生成される。
【００７８】
上記構成において、高解像度の映像信号ＤＡＴが入力される場合、制御回路６は、図６に示すように、高解像度を示す解像度切り換え信号ＭＣ（例えば、ハイレベル）をデータ信号線駆動回路３に与える。
【００７９】
これに応じて、データ信号線駆動回路３の切り換え部１３において、スイッチＡＳＯ１〜ＡＳＯｐが導通すると共に、スイッチＡＳＮ１〜ＡＳＮｐが遮断される。この状態では、シフトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡｋ）からサンプリングユニットＳＵ(2*k-1) への信号経路と、シフトレジスタＳＲＢのｋ段目（ラッチ回路ＬＢｋ）からサンプリングユニットＳＵ(2*k) への信号経路とが有効になり、上記各データ信号線ＳＬ…が、交互にシフトレジスタＳＲＡの出力とシフトレジスタＳＲＢの出力とに割り当てられる。
【００８０】
また、レジスタ制御部１４は、解像度切り換え信号ＭＣが高解像度を示している場合、例えば、シフトレジスタＳＲＢへ電力供給するなどして、シフトレジスタＳＲＢを動作させている。一方、制御回路６は、両シフトレジスタＳＲＡ・ＳＲＢを駆動するために、シフトタイミングの周波数が映像データＤの印加周波数の半分のクロック信号ＳＣＫＡ・ＳＣＫＢを、それぞれ出力する。この際、制御回路６は、各データ信号線ＳＬ…へ時間的に個別のデータ（各画素ＰＩＸへの映像データＤ）を書き込むために、上記クロック信号ＳＣＫＡの位相と、クロック信号ＳＣＫＢの位相とは、クロック信号ＳＣＫＡがシフトレジスタＳＲＡに指示するシフトタイミングの合間に、クロック信号ＳＣＫＢがシフトレジスタＳＲＢへ指示するシフトタイミングが入るように設定されている。
【００８１】
本実施形態では、両シフトレジスタＳＲＡ・ＳＲＢが、クロック信号ＳＣＫＡ・ＳＲＢの両エッジでシフトするように構成されている。したがって、両クロック信号ＳＣＫＡ・ＳＲＢの周波数は、映像データＤの印加周波数の１／４であり、クロック信号ＳＣＫＡおよびＳＣＫＢの位相差は、９０度に設定される。
【００８２】
さらに、制御回路６は、シフトレジスタＳＲＡの初段出力Ｏ１の位相が、シフトレジスタＳＲＢの初段出力Ｏ２の位相よりも、上記位相差だけ（この例の場合、上記クロック信号ＳＣＫＡの９０度分だけ）進むようなタイミングとなるように、両スタートパルス信号ＳＳＰＡおよびＳＳＰＢをデータ信号線駆動回路３に入力する。
【００８３】
これにより、図６中、Ｏ１…に示すように、走査回路部１２の各出力Ｏｉの波形は、前の出力Ｏ(i-1) よりも、上記位相差だけ（この例では、クロック信号ＳＣＫＡの９０度ずつ）遅れたタイミングの波形になる。また、上述したように、解像度切り換え信号ＭＣが高解像度を示している場合、各ブロックＢｋには、シフトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡｋ）からサンプリングユニットＳＵ(2*k-1) への信号経路と、シフトレジスタＳＲＢのｋ段目（ラッチ回路ＬＢｋ）からサンプリングユニットＳＵ(2*k) への信号経路とが有効になっている。したがって、上記各出力Ｏｉは、それぞれに対応する波形整形回路ＷＥｉでパルス幅が整えられた後、バッファ回路ＢＦｉでバッファリングされ、サンプリングユニットＳＵｉに出力される。
【００８４】
ここで、上記波形整形回路ＷＥｉおよびバッファ回路ＢＦｉは、パルス幅を整えたり、バッファリングしているだけである。したがって、バッファ回路ＢＦｉの出力信号Ｔｉと、前のバッファ回路ＢＦ(i-1) の出力信号Ｔ(i-1) との位相差は、走査回路部１２の位相差と同じ位相差ずつ（この例では、クロック信号ＳＣＫＡの９０度ずつ）遅れたタイミングである。これにより、バッファ回路ＢＦ１〜ＢＦｎは、サンプリング部１１へ、互いに異なるサンプリングタイミングを示すタイミング信号Ｔ１〜Ｔｎを出力できる。
【００８５】
したがって、サンプリング部１１の見かけ上の信号線解像度は、実際の信号線解像度と同じく、ｎとなり、サンプリング部１１の各サンプリングユニットＳＵ１〜ＳＵｎは、互いに異なるタイミングで、映像信号ＤＡＴをサンプリングできる。これにより、信号線解像度ｎの映像信号ＤＡＴから、映像データＤ（1,j) 〜Ｄ(n,j) をサンプリングすると共に、走査信号線ＧＬｊが選択されている間に、各データ信号線ＳＬ１〜ＳＬｎへ、サンプリング結果（Ｄ（1,j) 〜Ｄ(n,j) ）を出力できる。この場合、各サンプリングユニットＳＵが時間的に個別駆動されているので、画像表示装置１に表示される画像の水平解像度は、データ信号線駆動回路３の実際の信号線解像度と同じく、データ信号線ＳＬの本数、すなわち、ｎになる。
【００８６】
なお、本実施形態では、点順次駆動の場合を例にしており、サンプリング部１１の各サンプリングユニットＳＵｉは、タイミング信号Ｔｉが示す期間、導通する。したがって、また、タイミング信号Ｔｉが遮断を示す値に変化した時点が、サンプリングタイミングであり、その時点における、映像信号ＤＡＴの値（映像データＤ）が、サンプリング結果として、データ信号線ＳＬｉに出力される。
【００８７】
一方、低解像度の映像信号ＤＡＴが入力される場合、制御回路６は、図７に示すように、低解像度を示す解像度切り換え信号ＭＣ（例えば、ローレベル）をデータ信号線駆動回路３に出力する。
【００８８】
これに応じて、切り換え部１３において、スイッチＡＳＯ１〜ＡＳＯｐが遮断されると共に、スイッチＡＳＮ１〜ＡＳＮｐが導通する。この状態では、シフトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡｋ）から、サンプリングユニットＳＵ(2*k-1) およびＳＵ(2*k) への信号経路が有効になり、隣り合うデータ信号線ＳＬ・ＳＬが１セットで、シフトレジスタＳＲＡに割り当てられる。
【００８９】
さらに、制御回路６は、シフトレジスタＳＲＢへのスタートパルス信号ＳＳＰＢをローレベルに固定して、シフトレジスタＳＲＢを非動作状態にする。加えて、レジスタ制御部１４は、解像度切り換え信号ＭＣが低解像度を示している場合、例えば、シフトレジスタＳＲＢへの電力供給を遮断するなどして、シフトレジスタＳＲＢの動作を停止させる。これにより、非動作状態におけるシフトレジスタＳＲＢの消費電力を削減できる。
【００９０】
また、制御回路６は、シフトレジスタＳＲＢへのクロック信号ＳＣＫＢを一定の電位に固定する。これにより、例えば、制御回路６など、クロック信号ＳＣＫ
を発生する回路の消費電力も削減できる。
【００９１】
一方、制御回路６は、シフトレジスタＳＲＡを駆動するために、シフトタイミングの周波数が映像データＤの印加周波数と同一のクロック信号ＳＣＫＡを出力すると共に、スタートパルス信号ＳＳＰＡを出力する。なお、本実施形態では、両エッジでシフトするので、クロック信号ＳＣＫＡの周波数は、映像データＤの印加周波数の１／２である。
【００９２】
これにより、図７中、Ｏ１…に示すように、走査回路部１２のシフトレジスタＳＲＡの各ラッチ回路ＬＡｋが出力する各出力信号Ｏ(2*k-1) の波形は、前段のラッチ回路ＬＡ(k-1) の出力Ｏ信号(2*k-3) よりも、シフトレジスタＳＲＡのシフト間隔ずつ（この例では、クロック信号ＳＣＫＡの１８０度ずつ）遅れたタイミングの波形になる。なお、シフトレジスタＳＲＢは、動作を停止しているので、シフトレジスタＳＲＢの各段出力Ｏ２、Ｏ４…は、固定値（図７の例では、ローレベル）になっている。
【００９３】
また、上述したように、解像度切り換え信号ＭＣが低解像度を示している場合、各ブロックＢｋには、シフトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡｋ）からサンプリングユニットＳＵ(2*k-1) およびＳＵ(2*k) への信号経路が有効になっている。上記各出力Ｏ(2*k-1) は、波形整形回路ＷＥ(2*k-1) およびバッファ回路ＢＦ(2*k-1) を介し、タイミング信号Ｔ(2*k-1) として、サンプリングユニットＳＵ(2*k-1) に与えられると共に、波形整形回路ＷＥ(2*k) およびバッファ回路ＢＦ(2*k) を介し、タイミング信号Ｔ(2*k) として、サンプリングユニットＳＵ(2*k) に与えられる。
【００９４】
ここで、この場合も、各波形整形回路ＷＥｉおよびバッファ回路ＢＦｉは、パルス幅を整えたり、バッファリングしているだけである。したがって、バッファ回路ＢＦ(2*k-1) の出力信号Ｔ(2*k-1) と、バッファ回路ＢＦ（2*k-3)の出力信号Ｔ(2*k-3) との位相差は、シフトレジスタＳＲＡの出力信号Ｏ(2*k-1) と出力(2*k-3) との位相差と同じく、シフトレジスタＳＲＡのシフト間隔分（この例では、クロック信号ＳＣＫＡの１８０度分）である。また、互いに隣接するサンプリングユニットＳＵ(2*k-1) ・ＳＵ(2*k) には、互いに同じタイミングでのサンプリングを指示するタイミング信号Ｔ(2*k-1) ・Ｔ(2*k) が入力される。
【００９５】
したがって、サンプリング部１１の見かけ上の信号線解像度は、ｐ（ｎ／２または（ｎ＋１）／２）となり、サンプリング部１１の各サンプリングユニットＳＵ１〜ＳＵｎのうち、隣接するサンプリングユニットＳＵ(2*k-1) ・ＳＵ(2*k) の組同士は、互いに異なるタイミングで、映像信号ＤＡＴをサンプリングすると共に、隣接するサンプリングユニットＳＵ(2*k-1) ・ＳＵ(2*k) は、同じタイミングで映像信号ＤＡＴをサンプリングする。これにより、信号線解像度ｐの映像信号ＤＡＴから、映像データＤ（1,j) 〜Ｄ(p,j) をサンプリングすると共に、走査信号線ＧＬｊが選択されている間に、各データ信号線ＳＬ１〜ＳＬｎへ、サンプリング結果（Ｄ（1,j) 〜Ｄ(p,j) ）を出力できる。
【００９６】
上記構成では、各サンプリングユニットＳＵ１〜ＳＵｎへのタイミング信号Ｔ１〜Ｔｎを生成するために、互いに独立した２系統のシフトレジスタＳＲＡ・ＳＲＢが設けられている。また、低解像度時には、一方のシフトレジスタＳＲＡの各段の出力を、１段あたり複数のサンプリングユニットＳＵへ伝達することで、一方のシフトレジスタＳＲＡの出力のみに基づいて、各サンプリングユニットＳＵ１〜ＳＵｎへのタイミング信号Ｔ１〜Ｔｎを生成すると共に、他方のシフトレジスタＳＲＢの動作を停止させる。
【００９７】
したがって、走査回路部（走査部）を単一系統のシフトレジスタＳＲで構成し、当該シフトレジスタＳＲが解像度に拘わらず出力信号Ｏ１〜Ｏｎを出力すると共に、これらの出力信号Ｏ１〜Ｏｎに基づいてタイミング信号Ｔ１〜Ｔｎを生成する構成と比較すると、信号線解像度に拘わらず、各シフトレジスタＳＲＡ・ＳＲＢの駆動周波数が１／２になると共に、低解像度の場合に動作するシフトレジスタＳＲＡの段数を１／２に削減できる。また、本実施形態の構成では、高解像度の場合であっても、低解像度時に動作するシフトレジスタＳＲＡの駆動周波数が、信号線解像度の１／２に抑えられている。したがって、当該シフトレジスタＳＲＡの各段を構成するラッチ回路ＬＡ１〜ＬＡｐは、最高駆動周波数が１／２に削減され、より遅い回路で実現できる。
【００９８】
これらの結果、上記構成と比べて、データ信号線駆動回路３の消費電力を、例えば、１／４以下など、大幅に削減できる。また、最高駆動周波数が低いので、回路規模および消費電力を削減できる。
【００９９】
さらに、本実施形態では、低解像度の映像信号ＤＡＴが入力される場合、シフトレジスタＳＲＢへの電力供給を停止しているので、非動作状態となるシフトレジスタＳＲＢでの消費電力を削減できる。なお、この場合であっても、シフトレジスタＳＲＡの各段の出力が、１段あたり複数のサンプリングユニットＳＵへ伝達されているので、何ら支障なく、タイミング信号Ｔ１〜Ｔｎを生成できる。また、本実施形態では、低解像度の場合、クロック信号ＳＣＫＢの電位が一定の電位に保たれ、クロック周期で変動していないので、クロック信号ＳＣＫＢを発生する外部回路（例えば、制御回路６）においても消費電力を削減できる。さらに、低解像度の映像信号ＤＡＴの周波数を高解像度の映像信号ＤＡＴの周波数より低くすることができるので、映像信号ＤＡＴを発生する回路（例えば、制御回路６）における消費電力を、より一層削減できる。
【０１００】
なお、上記では、低解像度の映像信号ＤＡＴが入力される場合に、シフトレジスタＳＲＡを用いる場合を例にして説明したが、図８に示すデータ信号線駆動回路３ａのように、シフトレジスタＳＲＢを用いてもよい。なお、この場合は、シフトレジスタＳＲＡが、特許請求の範囲に記載の第１シフトレジスタに対応し、シフトレジスタＳＲＢが第２シフトレジスタに対応する。
【０１０１】
この構成の場合、切り換え部１３ａの各ブロックＢｋにおいて、解像度切り換え信号ＭＣが低解像度を示している場合に遮断されるスイッチＡＳＯｋは、シフトレジスタＳＲＡのｋ段目のラッチ回路ＬＡｋからサンプリングユニットＳＵ(2*k-1) への信号経路上に設けられている。また、スイッチＡＳＮｋは、低解像度を示している場合に、シフトレジスタＳＲＢのｋ段目のラッチ回路ＬＢｋからの信号経路とサンプリングユニットＳＵ(2*k-1) への信号経路を接続する。さらに、レジスタ制御部１４は、シフトレジスタＳＲＢの動作／非動作に代えて、高解像度か否かによって、シフトレジスタＳＲＡを動作させるか否かを制御する。
【０１０２】
低解像度の場合にシフトレジスタＳＲＡ・ＳＲＢのいずれが動作するかに拘わらず、上記構成のデータ信号線駆動回路３（３ａ）によれば、信号線解像度が高い場合には、２系統のシフトレジスタＳＲＡ・ＳＲＢを用いて、各シフトレジスタＳＲＡ・ＳＲＢの駆動周波数を低く抑えながら、高解像度の映像信号ＤＡＴを正常にサンプリングできる。さらに、当該低駆動周波数に対して最適化された小規模かつ低消費電力のシフトレジスタＳＲＡ・ＳＲＢの一方を用いて、低解像度の映像信号ＤＡＴをサンプリングする。これにより、映像信号ＤＡＴの信号線解像度に応じて、見かけ上の信号線解像度を変更できるにも拘わらず、低い消費電力で、各データ信号線ＳＬ１〜ＳＬｎを駆動可能なデータ信号線駆動回路３（３ａ）を実現できる。
【０１０３】
ところで、図２に示す画素アレイ２と、データ信号線駆動回路３（３ａ〜３ｄ）および走査信号線駆動回路４とは、別々に形成した後、それぞれが形成された基板を接続するなどして、それぞれを接続してもよいが、上記各駆動回路の製造コスト低減や実装コストの低減が求められる場合は、画素アレイ２と、上記各駆動回路３（３ａ〜３ｄ）・４とを、同一基板上に、すなわち、モノシリックに形成する方が望ましい。さらに、この場合は、それぞれを形成した後に、それぞれを接続する必要がないので、信頼性を向上することもできる。なお、図２では、同じ基板上に形成される回路を破線で囲んでいる。
【０１０４】
以下では、モノシリックに形成される画像表示装置１の例として、多結晶シリコン薄膜トランジスタで上記画素アレイ２および上記各駆動回路３（３ａ〜３ｄ）・４の能動素子を構成した場合における、トランジスタの構造とその製造方法とについて簡単に説明する。
【０１０５】
すなわち、図９（ａ）に示すガラス基板５１上に、図９（ｂ）に示すように非晶質シリコン薄膜５２が堆積される。さらに、図９（ｃ）に示すように、当該非晶質シリコン薄膜５２にエキシマレーザを照射することにより、非晶質シリコン薄膜５２を多結晶シリコン薄膜５３に変化させる。
【０１０６】
さらに、図９（ｄ）に示すように、多結晶シリコン薄膜５３を所望の形状にパターニングし、図９（ｅ）に示すように、上記多結晶シリコン薄膜５３上に、二酸化シリコンからなるゲート絶縁膜５４を形成する。
【０１０７】
また、図９（ｆ）において、ゲート絶縁膜５４上に、アルミニウムなどによって、薄膜トランジスタのゲート電極５５を形成した後、図９（ｇ）および図９（ｈ）において、薄膜トランジスタのソース・ドレイン領域となる領域５６および５７に、不純物を注入する。ここで、ｎ型領域５６には、燐が注入され、ｐ型領域５７には硼素が注入される。なお、一方の領域に不純物を注入する前に、残余の領域は、レジスト５８で覆われているので、所望の領域のみに不純物を注入できる。
【０１０８】
さらに、図９（ｉ）に示すように、上記ゲート絶縁膜５４およびゲート電極５５上に、二酸化シリコンまたは窒化シリコンなどからなる層間絶縁膜５９を堆積し、図９（ｊ）に示すように、コンタクトホール６０を開口した後、図９（ｋ）に示すように、アルミニウムなどの金属配線６１を形成する。
【０１０９】
これにより、図１０に示すように、絶縁性基板上の多結晶シリコン薄膜を活性層とする順スタガー（トップゲート）構造の薄膜トランジスタを形成できる。なお、同図は、ｎ−ｃｈのトランジスタの例を示しており、上記ｎ型領域５６のうち、ゲート電極５５下部の多結晶シリコン薄膜５３を、ガラス基板５１の表面方向に挟むように配された領域５６ａ・５６ｂの一方は、ソース領域となり、他方は、ドレイン領域になる。
【０１１０】
このように、多結晶薄膜トランジスタを用いることによって、実用的な駆動能力を有するデータ信号線駆動回路３（３ａ〜３ｄ）および走査信号線駆動回路４を、画素アレイと同一基板上に、かつ、略同一の製造工程で構成できる。なお、上記では、一例として、当該構造の薄膜トランジスタを例にして説明したが、例えば、逆スタガー構造など、他の構造の多結晶薄膜トランジスタを用いても略同様の効果が得られる。
【０１１１】
ここで、上記図９（ａ）から図９（ｋ）までの工程において、プロセスの最高温度は、ゲート絶縁膜形成時の６００℃なので、例えば、米国コーニング社の１７３７ガラスなどの高耐熱性ガラスを、基板５１として使用できる。
【０１１２】
このように、多結晶シリコン薄膜トランジスタを、６００℃以下で形成することによって、絶縁基板として、安価で大面積のガラス基板を用いることができる。この結果、安価で表示面積の大きな画像表示装置１を実現できる。
【０１１３】
なお、画像表示装置１が液晶表示装置の場合は、さらに、別の層間絶縁膜を介して、透過電極（透過型液晶表示装置の場合）や、反射電極（反射型液晶表示装置の場合）が形成される。
【０１１４】
〔第２の実施形態〕
本実施形態では、高解像度時における信号線解像度と低解像度時における信号線解像度との比率が他の値の場合の例として、信号線解像度がｎおよびｎ／３の場合の構成について説明する。
【０１１５】
すなわち、本実施形態では、上記比率が２：１から３：１に変更されたことに伴なって、図１１に示すように、データ信号線駆動回路３ｂの走査回路部１２ｂに、３系統のシフトレジスタＳＲＡ〜ＳＲＣが設けられている。なお、図１１の場合は、シフトレジスタＳＲＡが特許請求の範囲に記載の第２シフトレジスタに対応し、シフトレジスタＳＲＢ・ＳＲＣが第１シフトレジスタに対応する。
【０１１６】
これに伴ない、各シフトレジスタＳＲＡ〜ＳＲＣの段数は、２系統の場合よりも少ない値ｐ、ｑおよびｒに、それぞれ設定されている。なお、ｐは、ｎが３の倍数の場合、ｎを３で割ったときの商であり、それ以外の場合、商に１を足した値である。また、ｑ、ｒは、商または商に１を足した値であり、ｐ＋ｑ＋ｒ＝ｎである。
【０１１７】
また、各データ信号線ＳＬ…が、シフトレジスタＳＲＡ〜ＳＲＣの出力に順番に割り当て可能に構成されている。具体的には、上記出力信号Ｏ１〜Ｏｎのうち、シフトレジスタＳＲＡの各段出力、すなわち、ラッチ回路ＬＡ１〜ＬＡｐの出力は、走査回路部１２ｂの各出力信号Ｏ１〜Ｏｎのうち、（３の倍数＋１）番目の出力信号Ｏ１、Ｏ４…として出力される。同様に、シフトレジスタＳＲＢの各段出力（ラッチ回路ＬＢ１〜ＬＢｑの出力）は、（３の倍数＋２）番目の出力信号Ｏ２、Ｏ５…として出力され、シフトレジスタＳＲＣの各段出力（ラッチ回路ＬＣ１〜ＬＣｒの出力）は、３の倍数番目の出力信号Ｏ３、Ｏ６…として出力される。
【０１１８】
また、本実施形態に係る切り換え部１３ｂでは、低解像度の場合、あるシフトレジスタＳＲＡの各段の出力を、１段あたり３つのサンプリングユニットＳＵへ伝達するように構成されている。
【０１１９】
より詳細には、上記切り換え部１３ｂは、ｐ個のブロックＢ１〜Ｂｐに分けられている。ｐ以下の整数をｋとすると、各ブロックＢｋには、２系統の場合と略同様に、シフトレジスタＳＲＡ〜ＳＲＣのｋ段目の出力Ｏ(3*k-2) 、Ｏ(3*k-1) 、Ｏ(3*k) から、それぞれに対応するサンプリングユニットＳＵ(3*k-2) 、ＳＵ(3*k-1) 、ＳＵ(3*k) への信号経路が設けられている。
【０１２０】
さらに、各ブロックＢｋは、解像度切り換え信号ＭＣが低解像度を示している場合に、非動作状態のシフトレジスタＳＲＢ・ＳＲＣから、それぞれに対応するサンプリングユニットＳＵ(3*k-1) およびＳＵ(3*k) への信号経路を、それぞれ遮断するスイッチＡＳＯｋ１・ＡＳＯｋ２を備えている。また、各ブロックＢｋは、低解像度を示している場合に、動作状態のシフトレジスタＳＲＡからの信号経路と、非動作状態のシフトレジスタＳＲＢ・ＳＲＣに対応するサンプリングユニットＳＵ(3*k-1) およびＳＵ(3*k) への信号経路とを、それぞれ接続するスイッチＡＳＮｋ１・ＡＳＮｋ２とを備えている。
【０１２１】
なお、第１の実施形態と略同様に、ｎが３の倍数ではない場合、最終のブロックＢｋにおいて、シフトレジスタＳＲＢやＳＲＣからサンプリング部１１への信号経路、並びに、スイッチＡＳＮｐ２・ＡＳＯｐ２やＡＳＮｐ１・ＡＳＯｐ１は不要である。
【０１２２】
また、本実施形態に係る各ブロックＢｋには、図１の構成と同様に、上記各ラッチ回路ＬＡｋ〜ＬＣｋからの信号のパルス幅を、それぞれ調整する波形整形回路ＷＥ(3*k-2) 、ＷＥ(3*k-1) およびＷＥ(3*k) と、波形整形回路ＷＥ(3*k-2) 、ＷＥ(3*k-1) およびＷＥ(3*k) の出力信号を、それぞれバッファリングするバッファ回路ＢＦ(3*k-2) 、ＢＦ(3*k-1) およびＢＦ(3*k) とが設けられている。
【０１２３】
上記構成において、高解像度の映像信号ＤＡＴが入力される場合、制御回路６ｂは、図１２に示すように、高解像度を示す解像度切り換え信号ＭＣ（例えば、ハイレベル）をデータ信号線駆動回路３ｂに与える。
【０１２４】
これに応じて、データ信号線駆動回路３ｂの切り換え部１３ｂにおいて、スイッチＡＳＯ１１〜ＡＳＯｐ１およびＡＳＯ１２〜ＡＳＯｐ２が導通すると共に、スイッチＡＳＮ１１〜ＡＳＮｐ１およびＡＳＮ１２〜ＡＳＮｐ２が遮断される。これにより、上記各データ信号線ＳＬ…が、シフトレジスタＳＲＡ〜ＳＲＣの出力に順番に割り当てられる。
【０１２５】
また、レジスタ制御部１４は、解像度切り換え信号ＭＣが高解像度を示している場合、例えば、シフトレジスタＳＲＢ・ＳＲＣへ電力供給するなどして、シフトレジスタＳＲＢ・ＳＲＣを動作させている。一方、制御回路６ｂは、全シフトレジスタＳＲＡ〜ＳＲＣを駆動するために、シフトタイミングの周波数が映像データＤの印加周波数の１／３のクロック信号ＳＣＫＡ〜ＳＣＫＣを、それぞれ出力する。この際、制御回路６ｂは、各データ信号線ＳＬ…へ時間的に個別のデータ（各画素ＰＩＸへの映像データＤ）を書き込むために、上記各クロック信号ＳＣＫＡ〜ＳＣＫＣの位相は、各クロック信号ＳＣＫＡ〜ＳＣＫＣによって各シフトレジスタＳＲＡ〜ＳＲＣへ指示されるシフトタイミングが、各シフトレジスタＳＲＡ〜ＳＲＣに対応するデータ信号線ＳＬの順番（この場合は、ＳＣＫＡ→ＳＣＫＢ→ＳＣＫＣ→ＳＣＫＡの順番）で繰り返されるように設定されている。
【０１２６】
本実施形態では、各シフトレジスタＳＲＡ〜ＳＲＣが、クロック信号ＳＣＫＡ〜ＳＲＣの両エッジでシフトするように構成されている。したがって、各クロック信号ＳＣＫＡ〜ＳＣＫＣの周波数は、映像データＤの印加周波数の１／６であり、クロック信号ＳＣＫＡ〜ＳＣＫＣの位相差は、それぞれ６０度に設定されている。
【０１２７】
また、制御回路６ｂは、各シフトレジスタＳＲＡ〜ＳＲＣの初段出力Ｏ１〜ＯＣの位相差が上記位相差ずつ遅れたタイミングとなるように、各シフトレジスタＳＲＡ〜ＳＲＣへのスタートパルス信号ＳＳＰＡ〜ＳＳＰＣを出力する。
【０１２８】
これにより、図１２に示すように、走査回路部１２ｂの各出力Ｏｉの波形と、前の出力Ｏ(i-1) との位相差、および、バッファ回路ＢＦｉの出力信号Ｔｉと、前のバッファ回路ＢＦ(i-1) の出力信号Ｔ(i-1) との位相差は、上記位相差になる。この結果、バッファ回路ＢＦ１〜ＢＦｎは、サンプリング部１１へ、互いに異なるサンプリングタイミングを示すタイミング信号Ｔ１〜Ｔｎを出力できる。
【０１２９】
したがって、第１の実施形態と同様に、サンプリング部１１の見かけ上の信号線解像度は、ｎとなり、サンプリング部１１の各サンプリングユニットＳＵ１〜ＳＵｎは、互いに異なるタイミングで、映像信号ＤＡＴをサンプリングできる。これにより、信号線解像度ｎの映像信号ＤＡＴから、映像データＤ（1,j) 〜Ｄ(n,j) をサンプリングすると共に、走査信号線ＧＬｊが選択されている間に、各データ信号線ＳＬ１〜ＳＬｎへ、サンプリング結果（Ｄ（1,j) 〜Ｄ(n,j) ）を出力できる。
【０１３０】
一方、低解像度の映像信号ＤＡＴが入力される場合、制御回路６ｂは、図１３に示すように、低解像度を示す解像度切り換え信号ＭＣ（例えば、ローレベル）をデータ信号線駆動回路３ｂに出力する。
【０１３１】
これに応じて、切り換え部１３ｂにおいて、スイッチＡＳＯ１１〜ＡＳＯｐ１およびＡＳＯ１２〜ＡＳＯｐ２が遮断されると共に、スイッチＡＳＮ１１〜ＡＳＮｐ１およびＡＳＮ１２〜ＡＳＮｐ２が導通する。この状態では、シフトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡｋ）から、サンプリングユニットＳＵ(3*k-2) 、ＳＵ(3*k-1) およびＳＵ(3*k) への信号経路が有効になり、隣り合う３本のデータ信号線ＳＬ…が１セットで、シフトレジスタＳＲＡに割り当てられる。
【０１３２】
さらに、制御回路６ｂは、シフトレジスタＳＲＢ・ＳＲＣへのスタートパルス信号ＳＳＰＢ・ＳＳＰＣをローレベルに固定して、低解像度時に非動作状態となると定められたシフトレジスタＳＲＢ・ＳＲＣを非動作状態にする。加えて、レジスタ制御部１４は、解像度切り換え信号ＭＣが低解像度を示している場合、例えば、これらのシフトレジスタＳＲＢ・ＳＲＣへの電力供給を遮断する。これにより、非動作状態におけるシフトレジスタＳＲＢ・ＳＲＣの消費電力を削減できる。
【０１３３】
また、制御回路６ｂは、シフトレジスタＳＲＢ・ＳＲＣへのクロック信号ＳＣＫＢ・ＳＣＫＣを一定の電位に固定する。これにより、例えば、制御回路６ｂなど、各クロック信号…を発生する回路の消費電力も削減できる。
【０１３４】
一方、制御回路６ｂは、シフトレジスタＳＲＡを駆動するために、シフトタイミングの周波数が映像データＤの印加周波数と同一のクロック信号ＳＣＫＡを出力すると共に、スタートパルス信号ＳＳＰＡを出力する。なお、本実施形態では、両エッジでシフトするので、クロック信号ＳＣＫＡの周波数は、映像データＤの印加周波数の１／２である。
【０１３５】
これにより、図１３中、Ｏ１…に示すように、走査回路部１２ｂのシフトレジスタＳＲＡの各ラッチ回路ＬＡｋが出力する各出力信号Ｏ(3*k-2) の波形は、前段のラッチ回路ＬＡ(k-1) の出力Ｏ信号(3*k-5) よりも、シフトレジスタＳＲＡのシフト間隔ずつ（この例では、クロック信号ＳＣＫＡの１８０度ずつ）遅れたタイミングの波形になる。なお、シフトレジスタＳＲＢ・ＳＲＣは、動作を停止しているので、シフトレジスタＳＲＢの各段出力は、固定値（図１３の例では、ローレベル）になっている。
【０１３６】
さらに、第１の実施形態と同様に、本実施形態に係る各波形整形回路ＷＥｉおよびバッファ回路ＢＦｉは、パルス幅を整えたり、バッファリングしているだけである。したがって、ｋ段目のラッチ回路ＬＡｋに対応するバッファ回路ＢＦ(3*k-2) 〜ＢＦ(3*k) は、互いに同じサンプリングタイミングを示す出力信号Ｔｉ(3*k-2) 〜Ｔｉ(3*k) を出力する。また、上記出力信号Ｔｉ(3*k-2) 〜Ｔｉ(3*k) と、上記ラッチ回路ＬＡｋの１段前のラッチ回路ＬＡ(k-1) に対応するバッファ回路ＢＦ(3*k-5) 〜ＢＦ(3*k-3) の出力Ｔｉ(3*k-5) 〜Ｔｉ(3*k-3) との位相差は、シフトレジスタＳＲＡの出力信号Ｏ(3*k-5) と出力(3*k-2) との位相差と同じく、シフトレジスタＳＲＡのシフト間隔分（この例では、クロック信号ＳＣＫＡの１８０度分）になる。
【０１３７】
したがって、サンプリング部１１の見かけ上の信号線解像度は、ｐとなり、サンプリング部１１の各サンプリングユニットＳＵ１〜ＳＵｎのうち、隣接する３つのサンプリングユニットＳＵ(3*k-2) 〜ＳＵ(3*k) の組同士は、互いに異なるタイミングで、映像信号ＤＡＴをサンプリングすると共に、隣接する３つのサンプリングユニットＳＵ(3*k-2) ・ＳＵ(3*k) は、同じタイミングで映像信号ＤＡＴをサンプリングする。これにより、信号線解像度ｐの映像信号ＤＡＴから、映像データＤ（1,j) 〜Ｄ(p,j) をサンプリングすると共に、走査信号線ＧＬｊが選択されている間に、各データ信号線ＳＬ１〜ＳＬｎへ、サンプリング結果（Ｄ（1,j) 〜Ｄ(p,j) ）を出力できる。
【０１３８】
なお、上記では、低解像度時にシフトレジスタＳＲＡが動作する場合を例にして説明したが、当然ながら、図１４に示すデータ信号線駆動回路３ｃのように、低解像度時にシフトレジスタＳＲＢを動作させてもよいし、図１５に示すデータ信号線駆動回路３ｄのように、低解像度時にシフトレジスタＳＲＣを動作させてもよい。なお、図１４の場合は、シフトレジスタＳＲＢが特許請求の範囲に記載の第２シフトレジスタに対応し、シフトレジスタＳＲＡ・ＳＲＣが第１シフトレジスタに対応する。また、図１５の場合は、シフトレジスタＳＲＣが第２シフトレジスタに、シフトレジスタＳＲＡ・ＳＲＢが第１シフトレジスタに対応する。
【０１３９】
さらに、上記第１および第２の実施形態では、高解像度時における信号線解像度と低解像度時における信号線解像度との比率が、それぞれ、２：１および３：１の場合を例にして説明したが、例えば、４：１の場合に４系統のシフトレジスタを設けるなど、２以上の任意の整数をｘとすると、信号線解像度がｘ：１の場合に、ｘ系統のシフトレジスタを設けてもよい。
【０１４０】
また、上記では、複数の解像度の例として、高解像度と低解像度とのうちのいずれか一方がデータ信号線駆動回路（３〜３ｄ）に供給される場合を例にして説明したが、データ信号線駆動回路に入力可能な解像度の数は、２に限るものではなく、３以上であってもよい。
【０１４１】
一例として、高解像度、中解像度および低解像度のいずれかの映像信号ＤＡＴが供給される場合を例にして説明すると、図２１に示すデータ信号線駆動回路３ｅは、図１１に示すデータ信号線駆動回路３ｂと略同様の構成であるが、高解像度（モード１）時には、全シフトレジスタＳＲＡ〜ＳＲＣが動作し、低解像度（モード３）時には、シフトレジスタＳＲＡのみが動作するだけでなく、中解像度（モード２）時には、シフトレジスタＳＲＡおよびＳＲＢが動作するように構成されている。
【０１４２】
すなわち、本変形例に係るデータ信号線駆動回路３ｅには、高解像度／低解像度を示す解像度切り換え信号ＭＣに代えて、高解像度／中解像度／低解像度を指示する解像度切り換え信号ＭＣが入力されている。また、レジスタ制御部１４に代えて、シフトレジスタＳＲＢおよびＳＲＣの動作／動作停止をそれぞれ制御するレジスタ制御部１４ｂおよび１４ｃが設けられており、レジスタ制御部１４ｂは、解像度切り換え信号ＭＣが低解像度を示している場合、シフトレジスタＳＲＢを停止させ、中解像度または高解像度を示している場合、シフトレジスタＳＲＢを動作させる。一方、レジスタ制御部１４ｃは、解像度切り換え信号ＭＣが高解像度を示している場合、シフトレジスタＳＲＣを動作させ、中解像度または低解像度を示している場合、シフトレジスタＳＲＣを停止させる。
【０１４３】
さらに、本変形例において、切り換え部１３ｂに代えて設けられた切り換え部１３ｅは、解像度切り換え信号ＭＣが高解像度を示している場合、各シフトレジスタＳＲＡ〜ＳＲＣからの出力信号Ｏ１〜Ｏｎに基づいて、タイミング信号Ｔ１〜Ｔｎを生成し、低解像度を示している場合、シフトレジスタＳＲＡからの出力信号Ｏ１、Ｏ４…に基づいて、各タイミング信号Ｔ１〜Ｔｎを生成する。また、中解像度を示している場合は、シフトレジスタＳＲＡおよびＳＲＢからの出力信号Ｏ１、Ｏ２、Ｏ４…に基づいて、各タイミング信号Ｔ１〜Ｔｎを生成する。
【０１４４】
図２１の例では、上記解像度切り換え信号ＭＣは、解像度切り換え信号ＭＣ１およびＭＣ２の組み合わせとして入力されており、両者がハイレベルの場合、高解像度を示し、両者がローレベルの場合、低解像度を示している。また、解像度切り換え信号ＭＣ１がハイレベル、かつ、解像度切り換え信号ＭＣ２がローレベルの場合、中解像度を示している。また、レジスタ制御部１４ｂは、解像度切り換え信号ＭＣ１がハイレベルの場合に、シフトレジスタＳＲＢを動作させ、ローレベルの場合に、シフトレジスタＳＲＢを停止させる。また、レジスタ制御部１４ｃは、解像度切り換え信号ＭＣ２がハイレベルか否かに応じて、シフトレジスタＳＲＣを動作／停止させる。一方、図１１と同様に設けられたスイッチＡＳＮｋ１およびＡＳＯｋ１は、解像度切り換え信号ＭＣ１に応じて導通／遮断され、スイッチＡＳＮｋ２およびＡＳＯｋ２は、解像度切り換え信号ＭＣ２に応じて導通／遮断される。
【０１４５】
なお、各解像度（各モード）時に動作するシフトレジスタは、図２１の例に限るものではなく、例えば、解像度のモード２時にシフトレジスタＳＲＡ・ＳＲＢを動作させ、解像度のモード３時にシフトレジスタＳＲＢあるいはＳＲＣを動作させてもよい。また、解像度のモード２時にシフトレジスタＳＲＡ・ＳＲＣを動作させ、解像度のモード３時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣのいずれか１つを動作させてもよいし、解像度のモード２時にシフトレジスタＳＲＢ・ＳＲＣを動作させ、解像度のモード３時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣのいずれか１つを動作させてもよい。いずれの場合であっても、解像度のモード１時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣの全てを動作させ、解像度のモード２時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣのうちのいずれか２つを動作させ、解像度のモード３時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣのいずれか１つを動作させれば同様の効果が得られる。
【０１４６】
また、４系統のシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤ（図示せず）を設ける場合では、解像度のモード１時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤの全てを動作させ、解像度のモード２時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤのいずれか３つを動作させ、解像度のモード３時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤのいずれか２を動作させ、解像度のモード４時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤのいずれか１つを動作させればよい。
【０１４７】
ただし、通常、信号線解像度の比率が、４：２：１などの整数倍で表すことが多いため、例えば、４系統のシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤを設ける場合では、上記の解像度モード１と解像度モード３と解像度モード４を切り換えることができるように構成し、解像度モード２の場合は無視してもよい。
【０１４８】
このように、複数の信号線のそれぞれに対応して設けられた信号線駆動部へ、それぞれが入力信号に応じて動作するためのタイミングを示すタイミング信号を出力する走査部（走査回路部１２〜１２ｄ）が設けられた信号線駆動回路において、上記走査部には、複数系統のシフトレジスタ（ＳＲＡ〜ＳＲＣ）と、入力信号の信号線解像度に応じて、上記複数系統のシフトレジスタの少なくとも一部を動作または休止させる制御手段（レジスタ制御部１４〜１４ｃ）とが設けられていれば、同様の効果が得られる。
【０１４９】
〔参考の形態〕
ところで、上記では、走査部（走査回路部１２〜１２ｄ）に、複数系統のシフトレジスタ（ＳＲＡ〜ＳＲＣ）を設け、信号線解像度に応じて、各系統の動作／非動作を制御する場合について説明したが、単一系統のシフトレジスタが設けられている場合であっても、信号線解像度に応じて、当該シフトレジスタの一部の動作を停止させることができれば、ある程度の効果が得られる。
【０１５０】
一例として、上記走査部がデータ信号線駆動回路に設けられた場合を例にして説明すると、図２に示す画像表示装置１のデータ信号線駆動回路３ｆには、図１９に示すように、１系統のシフトレジスタＳＲ１が設けられている。当該シフトレジスタＳＲ１には、低解像度の映像信号ＤＡＴが入力される低解像度モード時に、各奇数段（例えばＬ１）の出力と、次の奇数段（例えば、Ｌ３）の入力とを接続するスイッチＡＳ１…が設けられている。また、各偶数段（例えば、Ｌ２）の前後には、低解像度モード時に、前段（例えば、Ｌ１）および次段（例えば、Ｌ３）から、当該偶数段を切り離すスイッチＡＳ２…が設けられている。なお、上記スイッチＡＳ１およびＡＳ２が特許請求の範囲に記載のスイッチに対応する。
【０１５１】
さらに、奇数番目の各波形整形回路ＷＥ１、ＷＥ３…の出力には、低解像度モード時に、次の波形整形回路ＷＥ２…と接続するスイッチＡＳ３…を含む切り換え部１３ｆが設けられている。なお、各スイッチＡＳ１〜ＡＳ３の導通／遮断は、解像度切り換え信号ＭＣに基づいて制御される。
【０１５２】
上記構成のデータ信号線駆動回路３ｆは、高解像度モード時には、シフトレジスタＳＲ１の全段を介して信号がシフトされる。この場合、上記データ信号線駆動回路３ｆのシフトレジスタＳＲ１の初段Ｌ１に、スタートパルス信号ＳＳＰが入力されると、シフトレジスタＳＲ１は、クロック信号ＳＣＫが示すシフト周期で、各段Ｌ１…の出力を次段Ｌ２…にシフトさせる。これにより、シフトレジスタＳＲ１の各段を構成するラッチ回路Ｌ１…の出力信号波形は、互いにシフト周期ずつズレた波形Ｏ１…となる。
【０１５３】
当該各出力信号Ｏ１…は、それぞれに対応する波形整形回路ＷＥ１…でパルス幅が調整された後、それぞれに対応するバッファ回路ＢＦ１…でバッファリングされ、タイミング信号Ｔ１…として出力される。さらに、サンプリング部１１は、各タイミング信号Ｔ１…に基づいて、各データ信号線ＳＬ１…に、互いに異なるタイミングでサンプリングされた映像信号ＤＡＴを書き込む。これにより、画像表示装置３ｆは、データ信号線ＳＬｉの数に対応した水平解像度で、映像信号ＤＡＴを表示する。
【０１５４】
一方、水平解像度が高解像度モード時の１／２の映像信号ＤＡＴが入力される低解像度モード時には、制御回路６は、低解像度の映像信号ＤＡＴのサンプリング周期と一致するシフト周期を指示するクロック信号ＳＣＫを出力する。また、データ信号線駆動回路３ｆにおいて、スイッチＡＳ２が遮断され、スイッチＡＳ１が導通する。これにより、シフトレジスタＳＲ１において、シフトレジスタＳＲ１の各ラッチ回路Ｌ１…は、１つおきに使用され、偶数段および奇数段の一方（この場合は偶数段）を飛ばして（迂回して）信号がシフトされる。
【０１５５】
これにより、シフトレジスタＳＲ１の奇数段の出力波形Ｏ１、Ｏ３…は、図２０に示すように、上記サンプリング周期ずつズレたタイミングの波形になる。さらに、低解像度モード時には、スイッチＡＳ３が導通しているので、奇数番目の波形整形回路ＷＥ１、ＷＥ３…は、それぞれに対応するサンプリングユニットＳＵ１、ＳＵ３…と、次のサンプリングユニットＳＵ２、ＳＵ４…とに接続される。したがって、隣接するサンプリングユニット（例えば、ＳＵ１・ＳＵ２）には、互いに同じタイミングのタイミング信号（例えば、Ｔ１・Ｔ２）が与えられ、両者は、同じタイミングで映像信号ＤＡＴをサンプリングする。この結果、データ信号線駆動回路３ｆは、互いに隣接するデータ信号線（例えば、ＳＬ１・ＳＬ２）を１セットとして駆動して、それぞれに同じ値のデータを書き込むことができる。
【０１５６】
この結果、画像表示装置１の見た目の信号線解像度（水平解像度）は、実際の信号線解像度の１／２となり、映像信号ＤＡＴの信号線解像度に合わせることができる。このように、本参考の形態でも、画像表示装置１の実際の信号線解像度よりも、信号線解像度が低い映像信号ＤＡＴが入力された場合、隣接する複数の画素ＰＩＸ…に、同値データを書き込むことによって、見た目の信号線解像度を、映像信号ＤＡＴの信号線解像度に合わせることができる。したがって、実際の信号線解像度よりも信号線解像度が低い映像信号ＤＡＴが入力された場合であっても、高品位に画像を表示できる。
【０１５７】
ここで、本参考の形態では、低解像度の映像信号ＤＡＴが入力される場合、シフトレジスタＳＲ１の一部（この例では、偶数段）の動作を停止させ、動作している奇数段のみにより、シフトレジスタを構成しており、図２に示す制御回路６ｆは、クロック信号ＳＣＫの周波数を高解像度の場合と比較して１／２に低下させる。また、制御回路６ｆは、低解像度の映像信号ＤＡＴの周波数を高解像度の映像信号の周波数より低くする。したがって、クロック信号ＳＣＫおよび映像信号ＤＡＴを発生する外部回路（例えば、制御回路６ｆ）における消費電力を削減できる。なお、上記では、水平解像度のみが変化する場合を例にして、クロック信号ＳＣＫの周波数を１／２に低下させると説明したが、映像信号ＤＡＴの水平解像度が低下（例えば、１／２）するだけではなく、垂直解像度も低下（例えば、１／２）する場合は、クロック信号ＳＣＫの周波数は、垂直解像度の低下率と水平解像度の低下率との積（例えば、１／４）だけ低下される。
【０１５８】
さらに、本参考の形態に係るレジスタ制御部１４ｆは、解像度切り換え信号ＭＣに基づいて、迂回されるラッチ回路（この場合は、偶数段）への電力供給を遮断するなどして、現在入力されている映像信号ＤＡＴの信号線解像度では使用していないラッチ回路を停止させる。これにより、非動作状態におけるシフトレジスタＳＲ１の消費電力を削減できる。
【０１５９】
なお、本参考の形態では、低解像度の映像信号ＤＡＴが入力される場合、シフトレジスタＳＲ１の偶数段の動作を停止させ、奇数段のみを動作しているものを例に挙げて示しているが、これに限定されるものではなく、低解像度の映像信号ＤＡＴが入力される場合、シフトレジスタＳＲ１の奇数段の動作を停止させ、偶数段のみを動作していてもよい。
【０１６０】
また、本参考の形態では、シフトレジスタＳＲ１を奇数段と偶数段の２つのブロックに分けて、映像信号ＤＡＴの信号線解像度に応じて動作・停止を制御するものを例に挙げて示しているが、本実施形態はこれに限定されず、３つ以上のブロックに分けても良い。例えば、シフトレジスタＳＲ１を（３ｉ−２）段、（３ｉ−１）段、（３ｉ）段（ｉは自然数）の３つのブロックに分けて、高解像度の映像信号ＤＡＴが入力される場合には全てのブロックを動作させ、低解像度の映像信号ＤＡＴが入力される場合には（３ｉ−２）段を動作させ、（３ｉ−１）段および（３ｉ）段を停止させればよい。さらに、解像度の切り換えも２つに限定されるものではなく、３以上の解像度で切り換えることができる。この場合、シフトレジスタＳＲ１を構成する各ラッチ回路から、解像度に応じた数のラッチ回路を選択し、例えば、各ラッチ回路の接続を切り換えるなどして、選択された数のラッチ回路によってシフトレジスタを構成すればよい。
【０１６１】
いずれの場合であっても、シフトレジスタＳＲ１の段の少なくとも一部を迂回して信号をシフトさせるか否かを、映像信号ＤＡＴの解像度に応じて制御できれば、同様の効果が得られる。
【０１６２】
ただし、第１および第２の実施形態のように、走査部（走査回路部１２〜１２ｄ）に、複数系統のシフトレジスタ（ＳＲＡ〜ＳＲＣ）を設け、信号線解像度に応じて、各系統の動作／非動作を制御する場合は、本参考の形態の構成と比較して、高解像度の場合であっても、低解像度時に動作するシフトレジスタの駆動周波数が抑えられている（例えば、２系統の場合で、１／２）。また、当該シフトレジスタの各段を構成するラッチ回路は、最高駆動周波数が削減されているので、より遅い回路で実現できる。これらの結果、データ信号線駆動回路（３〜３ｅ）の消費電力をさらに抑制できる。
【０１６３】
なお、上記各実施形態および参考の形態では、高解像度モードにおいて、各走査回路部１２（１２ａ〜１２ｆ）の各出力Ｏｉに対して、１本のデータ信号線ＳＬｉ（１つのサンプリングユニット）を割り当てているが、これに限るものではない。例えば、各画素が、Ｒ、Ｇ、Ｂのサブピクセルから構成され、各サブピクセルへのデータ信号線を駆動するサンプリングユニットが、解像度に拘わらず、互いに同じタイミングで駆動される場合や、映像信号ＤＡＴが複数の信号線で分割して伝送され、それぞれをサンプリングするサンプリングユニットが、解像度に拘わらず、互いに同じタイミングで駆動される場合など、解像度に拘わらず、複数のサンプリングユニットが、互いに同じタイミングで駆動される場合は、高解像度モードにおいて、上記各出力Ｏｉに対して、これらのサンプリングユニットの組を割り当てるように構成することもできる。なお、この場合、低解像度モード時には、動作中のシフトレジスタの各段出力、１つ１つに基づいて、サンプリングユニットの組のうち、時間的に隣接するタイミングで駆動される複数の組が駆動される。
【０１６４】
さらに、上記各実施形態および参考の形態では、各データ信号線ＳＬ１〜ＳＬｎを点順次駆動する場合を例にして説明したが、線順次駆動する場合であってもよい。この場合であっても、各データ信号線ＳＬ１〜ＳＬｎへ出力すべき信号を示す映像データＤ…を、映像信号ＤＡＴから、それぞれサンプリングするサンプリング部が設けられている。したがって、上記データ信号線駆動回路３（３ａ〜３ｆ）と同一の構成の走査回路部および切り換え部によって、当該サンプリング部へのタイミング信号Ｔ１〜Ｔｎを生成することで、同様の効果が得られる。
【０１６５】
さらに、上記各実施形態および参考の形態では、各シフトレジスタ（ＳＲＡ〜ＳＲＣ、ＳＲ１）がクロック信号（ＳＣＫＡ〜ＳＣＫＣ、ＳＣＫ）の両エッジでシフトする場合を例にして説明したが、これに限るものではない。クロック信号に同期してシフトすれば、同様の効果が得られる。ただし、本実施形態および参考の形態のように、両エッジでシフトすれば、片方のエッジでシフトする場合よりも、シフトの周期が同じとするとクロック信号の周波数を１／２に削減できる。したがって、クロック信号の生成回路の消費電力を削減できる。
【０１６６】
また、上記第１および第２の実施形態では、走査回路部１２（１２ａ〜１２ｅ）および切り換え部１３（１３ａ〜１３ｅ）とサンプリング部１１との間に波形整形回路ＷＥ…およびバッファ回路ＢＦ…が設けられている場合を例にして説明したが、これに限るものではない。例えば、上記参考の形態のように、走査回路部（１２ｆ）と切り換え部（１３ｆ）との間に波形整形回路（ＷＥ…）を設け、切り換え部（１３ｆ）とサンプリング部（１１）との間にバッファ回路（ＢＦ…）を設けてもよい。走査回路部１２（１２ａ〜１２ｆ）、切り換え部１３（１３ａ〜１３ｆ）、サンプリング部１１、波形整形回路（ＷＥ…）およびバッファ回路（ＢＦ…）の順序が異なっていても、上記各実施形態と略同様の効果が得られる。
【０１６７】
さらに、走査回路部１２（１２ａ〜１２ｆ）がサンプリング部１１を直接駆動しても、サンプリングタイミングのバラツキが許容範囲内に収まる程度に、走査回路部１２（１２ａ〜１２ｆ）の駆動能力が十分大きければ、波形整形回路ＷＥ…およびバッファ回路ＢＦ…を省略してもよい。
【０１６８】
ただし、信号線解像度が高くなればなる程、上記許容範囲が狭くなる。また、多結晶シリコン薄膜トランジスタは、単結晶シリコンでトランジスタを形成する場合よりも駆動能力が制限されていることが多い。したがって、多結晶シリコン薄膜トランジスタでデータ信号線駆動回路３（３ａ〜３ｆ）の能動素子を形成する場合や、最大の信号線解像度が高い場合には、上記各実施形態のように、波形整形回路ＷＥ…およびバッファ回路ＢＦ…を設ける方が望ましい。
【０１６９】
また、上記第１および第２の実施形態では、切り換え部１３（１３ａ〜１３ｄ）に、非動作状態のシフトレジスタからの信号経路を遮断するスイッチ（ＡＳＮ…）が設けられているが、これに限るものではない。非動作状態のシフトレジスタの出力が動作状態のシフトレジスタから各サンプリングユニットへの信号の伝達に支障とならないように、シフトレジスタの回路構成やシフトレジスタへの電源供給の有無などが設定されていればよい。また、上記参考の形態では、非動作状態のラッチ回路を動作状態のラッチ回路から遮断するスイッチＡＳ２が設けられている場合について説明したが、これに限るものではない。非動作状態のラッチ回路の出力が動作状態のラッチ回路への信号の伝達に支障とならないように、ラッチ回路の回路構成やラッチ回路への電源供給の有無が設定されていればよい。
【０１７０】
ただし、上記各実施形態および参考の形態のように、上記遮断スイッチが設けられていれば、シフトレジスタまたはシフトレジスタを構成するラッチ回路が、どのような回路で構成されている場合であっても、何ら支障なく、非動作状態のシフトレジスタまたはラッチ回路への電源供給を停止したり、これらへの各種制御信号（シフトパルス、クロック信号など）の入力を停止したりできる。
【０１７１】
上記信号線解像度の比率ｘ：１や信号の駆動方法、あるいは、波形整形回路などの有無や切り換え部の構成に拘わらず、上記第１および第２実施形態に係るデータ信号線駆動回路は、信号線解像度が高い場合には、全系統のシフトレジスタを用いることで、個々のシフトレジスタの駆動周波数を低く抑えながら、高解像度の映像信号ＤＡＴをサンプリングするためのタイミング信号Ｔ１〜Ｔｎを生成すると共に、当該低駆動周波数に対して最適化された小規模かつ低消費電力のシフトレジスタのいずれかを用いて、低解像度の映像信号ＤＡＴをサンプリングするためのタイミング信号Ｔ１〜Ｔｎを生成している。また、参考の形態に係るデータ信号線駆動回路は、信号線解像度が高い場合には、シフトレジスタＳＲ１の全ラッチ回路を用いることで、高解像度の映像信号ＤＡＴをサンプリングするためのタイミング信号Ｔ１〜Ｔｎを生成すると共に、信号線解像度が低い場合には、シフトレジスタＳＲ１の一部のラッチ回路からシフトレジスタを構成し、当該シフトレジスタの出力信号に基づいて低解像度の映像信号ＤＡＴをサンプリングするためのタイミング信号Ｔ１〜Ｔｎを生成している。これらの結果、映像信号ＤＡＴの信号線解像度に応じて、見かけ上の信号線解像度を変更できるにも拘わらず、低い消費電力で、各データ信号線ＳＬ１〜ＳＬｎを駆動可能なデータ信号線駆動回路を実現できる。
【０１７２】
なお、上記では、アクティブマトリクス型の画像表示装置１のデータ信号線駆動回路３（３ａ〜３ｆ）を例にして説明したが、これに限るものではない。本発明は、例えば、プリンタなどの画像形成装置において、線状に配された複数の領域の明るさを制御して静電潜像を形成する際に、各領域に接続されたデータ信号線を駆動するデータ信号線駆動回路にも適用できる。
【０１７３】
いずれの場合であっても、各データ信号線…へ出力すべき信号を示すデータを時分割で伝送する入力信号から、各データをサンプリングすると共に、サンプリング結果に基づいて、各データ信号線…を駆動するデータ信号線駆動回路であれば、上記と同様に、複数の信号線解像度のうちのいずれの入力信号が入力された場合であっても、各データを正しくサンプリングするためのタイミング信号を低い消費電力で生成できる。
【０１７４】
また、上記では、シフトレジスタ（ＳＲＡ〜ＳＲＣまたはＳＲ１）とサンプリング部１１との間に切り換え部１３（１３ａ〜１３ｆ）を設けることによって、信号線解像度が低い場合に、シフトレジスタの出力の１段分の出力に基づいて、複数のサンプリングユニットへ、互いに同じタイミングを示すタイミング信号を生成し、これらのサンプリングユニットに対応するデータ信号線のそれぞれに同値データを出力する構成について説明したが、これに限るものではない。
【０１７５】
例えば、切り換え部１３（１３ａ〜１３ｆ）を、サンプリングユニットＳＵ…とデータ信号線ＳＬｉ…との間に設けてもよい。この構成では、信号線解像度が低い場合、動作状態となるシフトレジスタの各段出力（例えば、シフトレジスタＳＲＡのラッチ回路ＬＡＴ１〜ＬＡＴｐ）に基づいて、各段に対応するサンプリングユニットＳＵ…が映像信号ＤＡＴをサンプリングする。さらに、切り換え部１３（１３ａ〜１３ｆ）が、当該サンプリングユニットＳＵから、当該サンプリングユニットＳＵに対応するデータ信号線ＳＬと、当該データ信号線ＳＬに隣接するデータ信号線ＳＬとへの信号経路を形成する。なお、この場合、信号線解像度が高い場合、切り換え部１３（１３ａ〜１３ｆ）は、各サンプリングユニットＳＵ１〜ＳＵｎと、それぞれに対応するデータ信号線ＳＬ１〜ＳＬｎへの信号経路を生成する。
【０１７６】
この場合でも、信号線解像度が低い場合、動作状態のシフトレジスタの１段分の出力に基づいて決定されたサンプリングタイミングでサンプリングされた入力信号（映像信号ＤＡＴ）が、隣接する複数のデータ信号線ＳＬのそれぞれに出力されるので、同様の効果が得られる。
【０１７７】
ただし、上記各実施形態および参考の形態のように、切り換え部１３（１３ａ〜１３ｆ）がサンプリング部１１の後段ではなく、前段に設けられている場合は、サンプリング部１１の出力が、切り換え部１３（１３ａ〜１３ｆ）を通過することなく、複数のデータ信号線に同値データを書き込むことができる。したがって、切り換え部１３（１３ａ〜１３ｆ）の通過に起因して、上記データに発生する誤差が発生せず、より高精度なデータをデータ信号線に書き込むことができる。
【０１７８】
また、上記では、データ信号線を駆動する場合を例にして説明したが、これに限るものではない。例えば、図２に示す走査信号線駆動回路４であっても、各走査信号線ＧＬｊを駆動するタイミングの数は、映像信号ＤＡＴの走査信号線解像度に応じて変化する。
【０１７９】
したがって、例えば、図２２に示す走査信号線駆動回路４ｇのように、上記第１および第２の実施形態に係るデータ信号線駆動回路（３・３ａ〜３ｅ）と同様に、複数系統のシフトレジスタを含み、レジスタ制御部（１４〜１４ｃ）により制御される走査回路部（１２〜１２ｅ）を設け、高解像度モード時には、全シフトレジスタからの出力信号に基づいて、信号線駆動部１５が各走査信号線ＧＬ…の駆動タイミングを決定すると共に、低解像度モード時には、シフトレジスタのいずれかを休止させ、残余のシフトレジスタからの出力信号に基づいて、信号線駆動部１５が各走査信号線ＧＬ…の駆動タイミングを決定したり、上記参考の形態に係るデータ信号線駆動回路３ｆと同様にレジスタ制御部１４ｆにより制御される走査回路部（１２ｆ）を設け、高解像度モード時には、シフトレジスタＳＲ１の全ラッチ回路からの出力信号に基づいて、信号線駆動部１５が各走査信号線ＧＬ…の駆動タイミングを決定すると共に、低解像度モード時には、シフトレジスタのいずれかのラッチ回路を休止させ、残余のラッチ回路から構成されるシフトレジスタの出力信号に基づいて、信号線駆動部１５が各走査信号線ＧＬ…の駆動タイミングを決定することで、消費電力を低減できる。
【０１８０】
なお、走査信号線駆動回路に適用する場合、高解像度モード時に、走査回路部が、例えば、信号のエッジなどによって、各走査信号を駆動する信号線駆動部へ、互いに異なるタイミングを指示する。この場合、高解像度モード時において、各信号線駆動部は、それぞれが走査信号線ＧＬｊに選択を示す信号を出力している期間が互いに重ならないように、例えば、隣接する信号線駆動部へのタイミング信号と自らへのタイミング信号とを論理演算するなどして、排他制御する。
【０１８１】
ここで、マトリクス型の画像表示装置の場合、各走査信号線ＧＬｊを切り換えるタイミングの周期よりも、各データ信号線ＳＬｉのサンプリング周期の方が大幅に短いので、走査信号線駆動回路よりも、データ信号線駆動回路の消費電力の方が大きい。したがって、画像表示装置のデータ信号線駆動回路および走査信号線駆動回路のいずれか一方を選択するのであれば、データ信号線駆動回路に、信号線解像度に応じて動作／非動作が制御される、複数系統のシフトレジスタを設けるか、信号線解像度に応じて、ラッチ回路の一部を迂回するか否かを選択可能なシフトレジスタを設ける方が望ましい。なお、双方に、当該複数系統のシフトレジスタを設けることで、さらに消費電力を削減できる。
【０１８２】
【発明の効果】
本発明に係る信号線駆動回路は、以上のように、複数系統のシフトレジスタと、入力信号の信号線解像度に応じて、上記複数系統のシフトレジスタの少なくとも一部の動作または休止を制御する制御手段とが設けられている構成である。
【０１８３】
上記構成では、信号線解像度が低い場合には、シフトレジスタの一部が休止されるので、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれが入力された場合でも、信号線駆動部へ正しい動作タイミングを指示できるにも拘わらず、消費電力の低い信号線駆動回路を実現できるという効果を奏する。
【０１８４】
本発明に係る信号線駆動回路は、以上のように、互いに別系統の第１および第２シフトレジスタと、高解像度モード時には、上記第１および第２シフトレジスタを動作させると共に、上記高解像度モードよりも信号線解像度が低い入力信号が印加される低解像度モード時には、上記第１シフトレジスタを休止させる制御手段とが設けられている構成である。
【０１８５】
上記構成によれば、低解像度モード時に、第１シフトレジスタが動作を休止している。また、第１および第２シフトレジスタが互いに別系統のシフトレジスタなので、従来技術の構成、すなわち、信号線解像度に拘わらず、動作しているシフトレジスタの段の総数が変化しない構成に比べて、消費電力を削減できる。なお、単一系統のシフトレジスタを設け、低解像度時モード時には、一部の段を飛ばして、パルスをシフトする構成と比較しても、第２シフトレジスタに必要な動作速度を抑えることができる。したがって、より消費電力の低い回路で第２シフトレジスタを構成できる。
【０１８６】
これらの結果、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれが入力された場合でも、信号線駆動部へ正しい動作タイミングを指示できるにも拘わらず、消費電力の低い信号線駆動回路を実現できるという効果を奏する。
【０１８７】
本発明に係る信号線駆動回路は、以上のように、上記構成に加えて、上記信号線駆動部は、上記タイミング信号が示すタイミングで、上記入力信号をサンプリングするサンプリング回路であり、信号線駆動回路は、データ信号線駆動回路として動作する構成である。
【０１８８】
当該構成によれば、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれをも正しくサンプリングできるにも拘わらず、低消費電力なデータ信号線駆動回路を実現できるという効果を奏する。
【０１８９】
本発明に係る信号線駆動回路は、以上のように、上記構成に加えて、上記走査部は、上記高解像度モード時には、上記第２シフトレジスタの各段から、それぞれに対応するサンプリング回路へ信号が伝達され、上記第１シフトレジスタの各段から、それぞれに対応するサンプリング回路へ信号が伝達されると共に、上記低解像度モード時には、上記第２シフトレジスタの各段から、それぞれに対応するサンプリング回路、および、第１シフトレジスタの各段に対応するサンプリング回路へ信号が伝達されるように、信号経路を切り換える切り換え手段を備えている構成である。
【０１９０】
当該構成によれば、低解像度モード時には、第２シフトレジスタの各段から、第１および第２シフトレジスタの各段に対応するサンプリング回路への信号経路が形成され、第２シフトレジスタの１段からのタイミング信号に基づいて、複数のサンプリング回路が入力信号をサンプリングする。これにより、低解像度モード時には、これらのサンプリング回路に対応するデータ信号線へ同値データを書き込むことができる。したがって、データ信号線駆動回路が駆動するデータ信号線の見かけ上の信号線解像度を、入力信号の解像度に応じて調整できるという効果を奏する。
【０１９１】
本発明に係る信号線駆動回路は、以上のように、上記各構成に加えて、上記第１および第２シフトレジスタは、互いに異なるクロック信号線で伝送されるクロック信号に同期して動作すると共に、上記低解像度モード時には、上記第１シフトレジスタへのクロック信号供給を停止し、高解像度モード時には、上記第１および第２シフトレジスタのそれぞれへ、互いに異なるシフトタイミングを示すクロック信号を供給するクロック信号制御手段を備えている構成である。
【０１９２】
当該構成によれば、低解像度モード時には、第１シフトレジスタが非動作状態になると共に、当該第１シフトレジスタへのクロック信号供給が停止される。したがって、低解像度モード時には、第１シフトレジスタへのクロック信号を生成する回路における電力消費を削減でき、信号線駆動回路とクロック信号制御手段とを含むシステム全体の消費電力を削減できるという効果を奏する。
【０１９３】
本発明の参考に係る信号線駆動回路は、以上のように、シフトレジスタと、当該シフトレジスタの段の少なくとも一部を飛ばして信号をシフトさせるか否かを、入力信号の信号線解像度に応じて選択すると共に、飛ばした段を休止させる制御手段とを備えている構成である。
【０１９４】
それゆえ、高い信号線解像度の入力信号および低い信号線解像度の入力信号のいずれが入力された場合でも、信号線駆動部へ正しい動作タイミングを指示できるにも拘わらず、消費電力の低い信号線駆動回路を実現できるという効果を奏する。
【０１９５】
本発明の参考に係る信号線駆動回路は、以上のように、上記構成に加えて、上記制御手段は、高解像度モード時には、上記シフトレジスタのいずれの段も飛ばさずに信号をシフトさせると共に、上記高解像度モードよりも信号線解像度が低い入力信号が印加される低解像度モード時には、上記シフトレジスタの奇数段および偶数段の一方を飛ばして信号をシフトさせる構成である。
【０１９６】
それゆえ、等倍の信号線解像度の入力信号と、その２倍の信号線解像度の入力信号とのいずれが入力された場合でも、信号線駆動部へ正しい動作タイミングを指示できるにも拘わらず、消費電力の低い信号線駆動回路を実現できるという効果を奏する。
【０１９７】
本発明の参考に係る信号線駆動回路は、以上のように、上記構成に加えて、上記信号線駆動部は、上記タイミング信号が示すタイミングで、上記入力信号をサンプリングするサンプリング回路であり、上記走査部は、上記高解像度モード時には、上記シフトレジスタの各段から、それぞれに対応するサンプリング回路へ信号が伝達されると共に、上記低解像度モード時には、シフトレジスタの偶数段または奇数段のうちの一方の各段から、それぞれに対応するサンプリング回路、および、他方の各段に対応するサンプリング回路へ信号が伝達されるように、信号経路を切り換える切り換え手段を備え、信号線駆動回路は、データ信号線駆動回路として動作する構成である。
【０１９８】
当該構成では、低解像度モード時には、偶数段または奇数段のうちの一方の各段から、偶数段および奇数段に対応するサンプリング回路への信号経路が形成され、１段からのタイミング信号に基づいて、２つのサンプリング回路が入力信号をサンプリングする。これにより、低解像度モード時には、これらのサンプリング回路に対応するデータ信号線へ同値データを書き込むことができる。したがって、データ信号線駆動回路が駆動するデータ信号線の見かけ上の信号線解像度を、入力信号の解像度に応じて調整できるという効果を奏する。
【０１９９】
本発明の参考に係る信号線駆動回路は、以上のように、上記構成に加えて、上記シフトレジスタへ供給するクロック信号の周波数を、上記信号線解像度に応じて制御するクロック信号制御手段を備えている構成である。
【０２００】
当該構成では、シフトレジスタへ供給するクロック信号の周波数が信号線解像度に応じて制御されるので、信号線駆動回路とクロック信号制御手段とを含むシステム全体の消費電力を削減できるという効果を奏する。
【０２０１】
本発明に係る表示装置は、以上のように、複数のデータ信号線と、上記各データ信号線と交差するように配置された、複数の走査信号線と、上記データ信号線および走査信号線の組み合わせに対応して配置された画素と、上記走査信号線を駆動する走査信号線駆動回路と、上記各データ信号線に対応して設けられたサンプリング回路のサンプリング結果に応じた信号を、上記各データ信号線に出力するデータ信号線駆動回路とを備え、当該走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方が、上述のいずれかの信号線駆動回路である構成である。
【０２０２】
それゆえ、高解像度の映像信号および低解像度の映像信号のいずれをも正しく表示できるにも拘わらず、消費電力の少ない表示装置を実現できるという効果を奏する。
【０２０３】
本発明に係る表示装置は、以上のように、上記構成に加えて、上記画素、データ信号線駆動回路および走査信号線駆動回路が同一基板上に形成されている構成である。
【０２０４】
当該構成によれば、データ信号線駆動回路および走査信号線駆動回路が画素と同一の基板上に形成されているので、それぞれを別の基板に形成した後に、各基板を接続する場合よりも、各駆動回路の製造コストおよび実装コストを削減できるという効果を奏する。
【０２０５】
本発明に係る表示装置は、以上のように、上記構成に加えて、上記画素、データ信号線駆動回路および走査信号線駆動回路を構成する能動素子が、多結晶シリコン薄膜トランジスタである構成である。
【０２０６】
当該構成によれば、上記能動素子を単結晶シリコントランジスタで形成する場合よりも、基板の大きさを大きくできる。この結果、消費電力が少ないだけではなく、画面の広い表示装置を低コストで製造できるという効果を奏する。
【０２０７】
本発明に係る表示装置は、以上のように、上記構成に加えて、上記能動素子が、６００℃以下のプロセスで、ガラス基板上に形成されている構成である。当該構成によれば、能動素子が６００℃以下のプロセスで製造されるので、能動素子をガラス基板上に形成できる。この結果、消費電力が少ないだけではなく、画面の広い表示装置を低コストで製造できるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の実施形態を示すものであり、データ信号線駆動回路の要部構成を示すブロック図である。
【図２】 上記データ信号線駆動回路を含む画像表示装置の要部構成を示すブロック図である。
【図３】 上記画像表示装置に設けられた画素の概略構成を示す回路図である。
【図４】 上記データ信号線駆動回路に設けられたスイッチの構成例を示す回路図である。
【図５】 上記データ信号線駆動回路に設けられた、他のスイッチの構成例を示す回路図である。
【図６】 上記データ信号線駆動回路の動作を示すものであり、高解像度モード時における各部の信号波形を示す波形図である。
【図７】 上記データ信号線駆動回路の動作を示すものであり、低解像度モード時における各部の信号波形を示す波形図である。
【図８】 上記データ信号線駆動回路の変形例を示すブロック図である。
【図９】 上記画像表示装置を構成する薄膜トランジスタの製造プロセスを示すものであり、（ａ）〜（ｋ）は、各工程における基板断面を示す工程断面図である。
【図１０】 上記薄膜トランジスタの構造を示す断面図である。
【図１１】 本発明の他の実施形態を示すものであり、データ信号線駆動回路の要部構成を示すブロック図である。
【図１２】 上記データ信号線駆動回路の動作を示すものであり、高解像度モード時における各部の信号波形を示す波形図である。
【図１３】 上記データ信号線駆動回路の動作を示すものであり、低解像度モード時における各部の信号波形を示す波形図である。
【図１４】 上記データ信号線駆動回路の変形例を示すブロック図である。
【図１５】 上記データ信号線駆動回路の他の変形例を示すブロック図である。
【図１６】 従来例を示すものであり、画像表示装置の要部構成を示すブロック図である。
【図１７】 上記画像表示装置に設けられたデータ信号線駆動回路の要部構成を示すブロック図である。
【図１８】 上記データ信号線駆動回路の動作を示すものであり、各部の信号波形を示す波形図である。
【図１９】 本発明の参考の形態を示すものであり、データ信号線駆動回路の要部構成を示すブロック図である。
【図２０】 上記データ信号線駆動回路の動作を示すものであり、低解像度モード時における各部の信号波形を示す波形図である。
【図２１】 複数系統のシフトレジスタを有する上記データ信号線駆動回路の変形例を示すブロック図である。
【図２２】 上記画像表示装置の変形例を示すものであり、走査信号線駆動回路の要部構成を示すブロック図である。
【符号の説明】
１ 画像表示装置（表示装置）
３・３ａ〜３ｄ データ信号線駆動回路（信号線駆動回路）
４ 走査信号線駆動回路
４ｇ 走査信号線駆動回路（信号線駆動回路）
６・６ｂ・６ｆ 制御回路（クロック信号制御手段）
１２・１２ａ〜１２ｆ 走査回路部（走査部）
１３・１３ａ〜１３ｆ 切り換え部（切り換え手段）
１４・１４ｂ・１４ｃ・１４ｆ レジスタ制御部（制御手段）
ＡＳ１・ＡＳ２ スイッチ（制御手段）
ＧＬ１… 走査信号線
ＰＩＸ(1,1) … 画素
ＳＬ１… データ信号線（信号線）
ＳＲＡ〜ＳＲＣ シフトレジスタ（第１および第２シフトレジスタ）
ＳＲ１ シフトレジスタ
ＳＵ１… サンプリングユニット（信号線駆動部・サンプリング回路）

Claims (6)

1. 複数の信号線のそれぞれに対応して設けられた信号線駆動部へ、それぞれが入力信号に応じて動作するためのタイミングを示すタイミング信号を出力する走査部が設けられた信号線駆動回路において、
   上記信号線駆動部は、上記タイミング信号が示すタイミングで、上記入力信号をサンプリングするサンプリング回路であり、
   上記走査部には、
   互いに異なるクロック信号線で伝送されるクロック信号に同期して動作する第１および第２シフトレジスタと、
   高解像度モード時には、上記第１および第２シフトレジスタのそれぞれへ、互いに異なるシフトタイミングを示すクロック信号を供給して上記第１および第２シフトレジスタを動作させると共に、上記高解像度モードよりも信号線解像度が低い入力信号が印加される低解像度モード時には、上記第１シフトレジスタを休止させる制御手段と、
   上記高解像度モード時には、上記第２シフトレジスタの各段から、それぞれに対応するサンプリング回路へ上記タイミング信号が伝達され、上記第１シフトレジスタの各段から、それぞれに対応するサンプリング回路へ上記タイミング信号が伝達されると共に、上記低解像度モード時には、上記第２シフトレジスタの各段から、それぞれに対応するサンプリング回路、および、第１シフトレジスタの各段に対応するサンプリング回路へ上記タイミング信号が伝達されるように、信号経路を切り換える切り換え手段とが設けられ、
   データ信号線駆動回路として動作することを特徴とする信号線駆動回路。
2. 複数のデータ信号線と、
   上記各データ信号線と交差するように配置された、複数の走査信号線と、
   上記データ信号線および走査信号線の組み合わせに対応して配置された画素と、
   上記各走査信号線を順次駆動する走査信号線駆動回路と、
   上記各データ信号線に対応して設けられたサンプリング回路のサンプリング結果に応じた信号を、上記各データ信号線に出力するデータ信号線駆動回路とを備え、
   上記走査信号線駆動回路は、請求項１記載の信号線駆動回路であることを特徴とする表示装置。
3. 複数のデータ信号線と、
   上記各データ信号線と交差するように配置された、複数の走査信号線と、
   上記データ信号線および走査信号線の組み合わせに対応して配置された画素と、
   上記各走査信号線を順次駆動する走査信号線駆動回路と、
   上記各データ信号線に対応して設けられたサンプリング回路のサンプリング結果に応じた信号を、上記各データ信号線に出力するデータ信号線駆動回路とを備え、
   上記データ信号線駆動回路は、請求項１記載の信号線駆動回路であることを特徴とする表示装置。
4. 上記画素、データ信号線駆動回路および走査信号線駆動回路が同一基板上に形成されていることを特徴とする請求項２または３記載の表示装置。
5. 上記画素、データ信号線駆動回路および走査信号線駆動回路を構成する能動素子が、多結晶シリコン薄膜トランジスタであることを特徴とする請求項４記載の表示装置。
6. 上記能動素子が、６００℃以下のプロセスで、ガラス基板上に形成されていることを特徴とする請求項５記載の表示装置。

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