JPH11272226A - データ信号線駆動回路及び画像表示装置 - Google Patents

データ信号線駆動回路及び画像表示装置

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JPH11272226A
JPH11272226A JP10076349A JP7634998A JPH11272226A JP H11272226 A JPH11272226 A JP H11272226A JP 10076349 A JP10076349 A JP 10076349A JP 7634998 A JP7634998 A JP 7634998A JP H11272226 A JPH11272226 A JP H11272226A
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signal line
data signal
sampling
signal
driving circuit
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JP10076349A
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Yasushi Kubota
靖 久保田
Tamotsu Sakai
保 酒井
Hajime Washio
一 鷲尾
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Sharp Corp
Original Assignee
Sharp Corp
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Abstract

(57)【要約】 【課題】 画像表示装置のデータ信号線駆動回路におい
て、所望の電圧レベルをデータ信号線に書き込むことに
より、表示品位の高い画像を得る。 【解決手段】異なるブロック（列）間で、映像データ信
号をサンプリングするためのサンプリング信号の立ち上
がりと立ち下がりとが重ならないように、遅延回路を用
いてサンプリング信号のパルス幅を小さくしている。こ
のような構成においては、データ信号線への映像信号の
書き込みが完了してサンプリング回路をオフした後、次
のサンプリング回路をオンするので、次のデータ信号線
に引き込まれることによる映像信号の変動の影響は、前
のデータ信号線には及ばない。したがって、データ信号
線には、所望の電圧レベルの映像信号を書き込むことが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力信号を連続的
にサンプリングして出力するためのデータ信号線駆動回
路、及び該データ信号線駆動回路を適用した画像表示装
置に関する。
【０００２】
【従来の技術】本発明の対象技術であるデータ信号線駆
動回路及び画像表示装置の例として、ここでは、液晶表
示装置におけるデータ線駆動回路及び該液晶表示装置に
ついて述べる。
【０００３】周知の様に、液晶表示装置の一つとして、
アクティブ・マトリクス駆動方式のものが知られてい
る。この液晶表示装置は、図１７に示すように、画素ア
レイＡＲＹと、走査信号線駆動回路ＧＤと、データ信号
線駆動回路ＳＤとからなる。
【０００４】画素アレイＡＲＹには、相互に交差する各
走査信号線ＧＬと各データ信号線ＳＬとが備えられてお
り、隣接する２本の走査信号線ＧＬと隣接する２本のデ
ータ信号線ＳＬとで包囲された各部分に、それぞれの画
素ＰＩＸがマトリクス状に設けられている。
【０００５】データ信号線駆動回路ＳＤは、クロック信
号ＣＫＳ等のタイミング信号に同期して入力された映像
信号ＤＡＴを順次サンプリングし、サンプリングされた
各映像信号を必要に応じて増幅して各デー夕信号線ＳＬ
に出力する働きをする。
【０００６】走査信号線駆動回路ＧＤは、クロック信号
ＣＫＧ等のタイミング信号に同期して、各走査信号線Ｇ
Ｌを順次選択し、選択された走査信号線ＧＬに沿った各
画素ＰＩＸ内のそれぞれのスイッチング素子を開閉制御
することにより、各データ信号線ＳＬに出力された各映
像信号（データ）を各画素ＰＩＸに書き込むとともに、
各画素ＰＩＸに書き込まれたデータを保持させる働きを
する。
【０００７】図１７における各画素ＰＩＸは、図１８に
示すように、スイッチング素子である電界効果トランジ
スタＳＷと、液晶容量ＣＬ及び必要に応じて付加される
補助容量ＣＳからなる画素容量とによって構成される。
【０００８】図１７において、スイッチング素子である
トランジスタＳＷのドレイン及びソースを介してデータ
信号線ＳＬと画素容量の一方の電極とが接続され、トラ
ンジスタＳＷのゲートが走査信号線ＧＬに接続され、画
素容量の他方の電極が全ての各画素に共通の共通電極線
に接続されている。そして、各液晶容量ＣＬに印加され
る電圧により、液晶の透過率または反射率が変調され、
表示に供する。
【０００９】次に、映像信号をサンプリングしてデータ
信号線に出力する方式について述べる。
【００１０】データ信号線の駆動方式としては、点順次
駆動方式と線順次駆動方式とがある。ここでは、図１９
及び図２０に示す各回路を参照して、点順次駆動方式に
ついてのみ述べるが、同様のことは線順次駆動方式にお
いても当てはまるものである。
【００１１】点順次駆動方式では、図１９及び図２０に
示す各回路のいずれにおいても、シフトレジスタＳＲ
は、クロック信号ＣＬＫに同期して、パルスをシフトし
つつ、このパルスをサンプリングパルスとして順次出力
する。シフトレジスタＳＲから順次出力されたそれぞれ
のサンプリングパルスＮ1，Ｎ2，Ｎ3，Ｎ4は、それぞれ
のアナログスイッチＧ1，Ｇ2，Ｇ3，Ｇ4に順次加えられ
る。これらのアナログスイッチは、それぞれのサンプリ
ングパルスＮ1，Ｎ2，Ｎ3，Ｎ4に応答して順次開き、映
像信号線ＤＡＴに伝送されている映像信号を順次サンプ
リングして、サンプリングした各映像信号ＳＬ1，ＳＬ
2，ＳＬ3，ＳＬ4を順次出力する。
【００１２】ここで、シフトレジスタＳＲは、図２１又
は図２２に示すような単位回路を配列してなる。
【００１３】図２１の単位回路は、パルスを一方向にの
みシフトするシフトレジスタＳＲを構成し、２つのクロ
ック制御インバータ回路と、１つのインバータ回路から
なる。
【００１４】図２２の単位回路は、パルスを双方向にシ
フトするシフトレジスタＳＲを構成し、２つのクロック
制御インバータ回路と、２つのインバータ回路からな
る。
【００１５】いずれのシフトレジスタＳＲも、ハーフラ
ッチ回路で構成されており、クロック信号の立ち上がり
及び立ち下がりのいずれか一方でのみ、パルスをラッチ
するので、クロック信号の１周期分のパルス幅を出力す
る。
【００１６】図１９の例では、シフトレジスタＳＲの出
力をそのままサンプリングパルスＮ1〜Ｎ4として用いて
いる。このため、連続する各サンプリングパルスは、図
２３に示す様に半分ずつ重なり合う。
【００１７】一方、図２０の例では、シフトレジスタＳ
Ｒの隣り合う各出力パルスの重なり部分を各サンプリン
グパルスＮ1〜Ｎ4として用いている。このため、連続す
る各サンプリングパルスは、図２４に示す様に重なり合
わない。
【００１８】図２５は、走査信号線駆動回路の例であ
る。この駆動回路では、シフトレジスタＳＲの隣り合う
の各出力パルスが重なり合わない様にし、さらに、こう
して得られた信号と、外部からのパルス幅制御信号ＧＰ
Ｓとの重なり部分を選択することによって、所望のパル
ス幅を有する各サンプリングパルスを得ている。
【００１９】
【発明が解決しようとする課題】図１９及び図２０に示
す従来のデータ信号線駆動回路においては、図２３に示
す様に各サンプリングパルスＮ1〜Ｎ4が１つ置きに部分
的に重なり合ったり、図２４に示す様に各サンプリング
パルスＮ1〜Ｎ4が隣り同士で部分的に重なり合ってい
る。これは、従来の回路構成においてはサンプリングパ
ルスの立ち上がりと他のサンプリングパルスの立ち下が
りのタイミングが同時であるためである。更に、回路内
のトランジスタ特性のバラツキ等によって、一部のサン
プリングパルスのタイミングがずれる場合があり、この
ときには、各サンプリングパルスの重なり部分がより大
きくなることがある。
【００２０】このようにサンプリングパルスの重なりが
発生した場合には、データ信号線に書き込まれる映像信
号のレベルが変動することがある。例えば、図２０の回
路において、図２６に示すように、サンプリングパルス
Ｎ2がオフする前に、次のサンプリングパルスＮ3が立ち
上がると、サンプリングパルスＮ2に対応するデータ信
号線ＳＬ２だけでなく、サンプリングパルスＮ3に対応
するデータ信号線ＳＬ３にも映像信号ＤＡＴが引き込ま
れるために、データ信号線ＳＬ２に出力されるべき映像
信号ＤＡＴのレベルが落ち込むことになる。同様に、図
１９の回路においても、サンプリングパルスＮ2がオフ
する前に、サンプリングパルスＮ4が立ち上がると、映
像信号ＤＡＴが２本の各データ信号線ＳＬ２，ＳＬ４に
引き込まれるために、データ信号線ＳＬ２に出力される
べき映像信号ＤＡＴのレベルが落ち込む。
【００２１】その結果、所望の画素電位が得られず、正
常な表示が困難になる。特に、サンプリングパルスの重
なり部分にバラツキがあると、映像信号並びに画素電位
のレベル変動値にもバラツキが生じ、画像のザラツキや
縞模様の原因となる可能性がある。
【００２２】図２５の回路においては、各サンプリング
パルスのパルス幅を調整しているものの、各サンプリン
グパルスが部分的に重なり合うのを防ぐための制御を行
っておらず、図１９及び図２０の回路と同様の問題が発
生する。
【００２３】本発明は、このような従来技術の課題を解
決すべくなされたものであり、データ信号線駆動回路に
おいて、サンプリングパルスの重なりを無くすことによ
り、画像表示装置の表示品位を向上させることが可能な
データ信号線駆動回路、及び該データ信号線駆動回路を
適用した画像表示装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、複数のサンプリング信号を順次形成し、
これらのサンプリング信号に応答して、入力信号を連続
的にサンプリングして出力するデータ信号線駆動回路に
おいて、相互に異なる連続的なそれぞれのサンプリング
期間に対応する前記各サンプリング信号の立ち上がりと
立ち下がりが相互に重ならないように、前記各サンプリ
ング信号のパルス幅を小さくしている。
【００２５】１つの実施形態では、前記サンプリング信
号は、パルス信号と該パルス信号を複数のインバータ回
路によって遅延したものとの否定論理積及び否定論理和
のいずれかとして求められ、これによって前記サンプリ
ング信号のパルス幅を小さくしている。
【００２６】１つの実施形態では、前記各インバータ回
路間に、容量を接続している。
【００２７】１つの実施形態では、前記各インバータ回
路と否定論理積回路及び否定論理和回路のいずれかとの
間に、容量を接続している。
【００２８】１つの実施形態では、パルス信号は、シフ
トレジスタの出力パルスである。
【００２９】１つの実施形態では、双方向及び一方向の
いずれかにシフト可能なシフトレジスタを備え、前記サ
ンプリング信号は、前記シフトレジスタから出力された
隣接する２個の出力パルスの否定論理積信号及び否定論
理和信号のいずれかと、その遅延信号とを用いて求めら
れ、これによって前記否定論理積信号及び前記否定論理
和信号のいずれかのパルス幅を小さくした前記サンプリ
ング信号を求める。
【００３０】１つの実施形態では、一方向にシフト可能
なシフトレジスタを備え、前記サンプリング信号は、前
記シフトレジスタから出力された隣接する２個の出力パ
ルスのうちの一方と、他方を遅延させたものとの否定論
理積信号及び否定論理和信号のいずれかとして求めら
れ、これによって前記サンプリング信号のパルス幅を小
さくしている。
【００３１】１つの実施形態では、前記遅延の時間は、
１０ｎｓｅｃ〜１００ｎｓｅｃである。
【００３２】更に、上記課題を解決するために、本発明
は、列方向に複数配列されたデータ信号線と、行方向に
複数配列された走査信号線と、データ信号線と走査信号
線とに囲まれマトリクス状に配列された複数の画素と、
データ信号線に映像データを供給するデータ信号線駆動
回路と、走査信号線に走査信号を供給する走査信号線駆
動回路とを備えたアクティブ・マトリクス型の画像表示
装置において、データ信号線駆動回路は、本発明のデー
タ信号線駆動回路である。
【００３３】１つの実施形態では、前記走査信号線駆動
回路及び前記データ信号線駆動回路は、前記画素と同一
基板上に形成されている。
【００３４】１つの実施形態では、前記走査信号線駆動
回路、前記データ信号線駆動回路、及び前記画素を構成
する能動素子は、多結晶シリコン薄膜トランジスタであ
る。
【００３５】１つの実施形態では、前記能動素子は、ガ
ラス基板上に、６００℃以下のプロセスで形成される。
【００３６】以下に、本発明の作用を説明する。
【００３７】本発明のデータ信号線駆動回路において
は、映像テータ信号をサンプリングするためのサンプリ
ング信号の立ち上がりと立ち下がりとが重ならないよう
に、サンプリング信号のパルス幅を小さくしている。
【００３８】このような構成においては、データ信号線
への映像信号の出力が完了した後に、次のデータ信号線
への映像信号の出力が行われる。これにより、データ信
号線の映像信号が他のデータ信号線に引き込まれること
が防止され、いずれのデータ信号線にも、所望の電圧レ
ベルの映像信号を出力することができる。
【００３９】また、１つの実施形態においては、複数個
のインバータ回路によって遅延させたパルス信号と遅延
させないパルス信号との否定論理積または否定論理和を
とっている。
【００４０】このような構成とすることにより、外部か
ら制御信号を用いることなく、パルス幅を小さくするこ
とができる。したがって、外部コントロール回路等に負
担をかけることなく、データ信号線に所望の電圧レベル
の映像信号を書き込むことができる。
【００４１】また、１つの実施形態においては、前記イ
ンバータ回路間、または、前記インバータ回路と否定論
理積及び否定論理和回路のいずれかを求める回路との間
に、容量を付加している。
【００４２】このような構成とした場合、上記容量値を
適当に選択することで、パルス幅を制御することが可能
となる。したがって、サンプリングパルスに重なりが生
じないように、パルス幅を任意に設定することができ
る。これによって、データ信号線への映像信号の出力が
完了した後に、次のデータ信号線への映像信号の出力が
行われ、データ信号線の映像信号が他のデータ信号線に
引き込まれることが防止され、データ信号線に所望の電
圧レベルの映像信号を書き込むことが可能となる。
【００４３】また、１つの実施形態においては、パルス
信号は、シフトレジスタの出力パルスである。
【００４４】このような構成とした場合、シフトレジス
タから出力された隣接する２つの出力パルスを用いて、
サンプリングパルスを求める。このサンプリングパルス
は、互いに約半分の期間で重なるが、１つ置きのサンプ
リングパルス同士では、前のサンプリングパルスが完全
に立ち下がった後、次のサンプリングパルスが立ち上が
るので、これらの間ではサンプリングパルスの重なりが
発生しない。したがって、データ信号線の映像信号が他
のデータ信号線に引き込まれることが防止され、データ
信号線に所望の電圧レベルの映像信号を書き込むことが
可能となる。
【００４５】また、１つの実施形態においては、シフト
レジスタは、双方向に走査可能な構成であり、シフトレ
ジスタから出力された隣接する２個の出力パルスの否定
論理積（または否定論理和）信号と、その遅延信号とを
用いて、前記否定論理積（または否定論理和）信号のパ
ルス幅を小さくしている。
【００４６】このような構成とした場合、前のサンプリ
ングパルスが完全に立ち下がった後、次のサンプリング
パルスが立ち上がるので、隣接するサンプリングパルス
間では、サンプリングパルスの重なりが発生しない。し
たがって、データ信号線の映像信号が他のデータ信号線
に引き込まれることが防止され、データ信号線に所望の
電圧レベルの映像信号を書き込むことが可能となる。
【００４７】また、隣接するサンプリングパルス間に全
く重なりがないので、駆動時には、同時に１本のデータ
信号線のみが映像信号線に接続される。したがって、映
像信号線の容量負荷を、上記構成と較べて小さくするこ
とが可能となり、外部映像信号源の負担を軽くすること
ができると共に、データ信号線駆動回路自体の書き込み
性能をアップすることができる。この構成は、一方向に
のみシフト可能なシフトレジスタ回路においても、適用
することができる。
【００４８】また、１つの実施形態においては、シフト
レジスタは、一方向に走査可能な構成であり、シフトレ
ジスタから出力された隣接する２個の出力パルスのうち
の一方の出力パルスと、他方の出力パルスの遅延信号と
の、否定論理積（または否定論理和）信号を作ることに
よって、パルス幅を小さくしている。
【００４９】このような構成とした場合、上記構成と同
様に、前のサンプリングパルスが完全に立ち下がった
後、次のサンプリングパルスが立ち上がるので、隣接す
るサンプリングパルス間では、サンプリングパルスの重
なりが発生しない。したがって、次のデータ信号線に引
き込まれることによる映像信号の変動の影響は、前のデ
ータ信号線には及ばず、デー夕信号線に所望の電圧レベ
ルの映像信号を書き込むことが可能となる。
【００５０】また、上記構成と同様に、隣接するサンプ
リングパルス間に全く重なりがないので、駆動時には、
同時に１本のデータ信号線のみが映像信号線に接続され
る。したがって、映像信号線の容量負荷を、上記構成と
較べて小さくすることが可能となり、外部映像信号源の
負担を軽くすることができると共に、データ信号線駆動
回路自体の駆動能力をアップすることができる。
【００５１】更に、上記構成に較べて、シフトレジスタ
から出力された隣接する２個の出力パルスの否定論理積
（または否定論理和）信号を生成する回路がなくなって
いる。したがって、シフトレジスタの走査方向が一方向
に限定されている場合には、このような構成とすること
により、回路構成が単純化され、駆動回路の小型化、製
造コストの削減、製造歩留まりの向上が期待できる。
【００５２】また、１つの実施形態においては、前記遅
延の時間が、１０ｎｓｅｃ〜１００ｎｓｅｃである。
【００５３】サンプリングパルスの立ち上がり特性や、
トランジスタ特性のバラツキに起因するサンプリングパ
ルスのタイミングずれは、おおよそ１０ｎｓｅｃのオー
ダーであるので、上記遅延時間を１０−５０ｎｓｅｃに
設定して、サンプリングパルス幅をこの程度に小さくす
ることにより、上述のように、次のデータ信号線に引き
込まれることによる映像信号の変動の影響は、前のデー
タ信号線には及ばず、データ信号線に所望の電圧レベル
の映像信号を書き込むことが可能となる。
【００５４】また、本発明の画像表示装置においては、
データ信号線駆動回路が、上述のデータ信号線駆動回路
である。
【００５５】したがって、上述のように、データ信号線
駆動回路において、次のデータ信号線に引き込まれるこ
とによる映像信号の変動の影響は、前のデータ信号線に
は及ばず、データ信号線に所望の電圧レベルの映像信号
を書き込むことができるので、表示電極にも所望の電圧
レベルを書き込むことができ、表示品位の極めて高い画
像を表示することが可能となる。
【００５６】また、１つの実施形態においては、前記走
査信号線駆動回路と前記データ信号線駆動回路とが、前
記画素と同一基板上に形成されている。
【００５７】このような構成においては、表示を行うた
めの画素と、画素を駆動するためのデータ信号線駆動回
路及び走査信号線駆動回路を、同一基板上に同一工程で
製造することができるので、製造コストや実装コストの
低減と、実装良品率のアップが期待できる。
【００５８】また、１つの実施形態においては、少な＜
とも画素及びデータ信号線駆動回路が、絶縁基板上に形
成された多結晶シリコン薄膜上に構成されている。
【００５９】このように多結晶シリコン薄膜を用いてト
ランジスタを形成すると、従来のアクティブマトリクス
液晶表示装置に用いられていた非晶質シリコン薄膜トラ
ンジスタに較べて、極めて駆動力の高い特性が得られる
ので、容易に、画素及び信号線駆動回路を、同一基板上
に形成することができる。
【００６０】また、１つの実施形態においては、前記能
動素子が、ガラス基板上に、６００℃以下のプロセスで
形成されている。
【００６１】このように、６００℃以下のプロセス温度
で、多結晶シリコン薄膜トランジスタを形成する場合に
は、歪み点温度が低いが、安価でかつ大型化の容易なガ
ラスを、基板として用いることができるので、大型の画
像表示装置を低コストで製造することが可能となる。
【００６２】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
【００６３】（実施形態１）図１は、本発明の実施形態
１であるデータ信号線駆動回路を示すブロック図であ
る。図２及び図３は、本実施形態のデータ信号線駆動回
路における各信号の波形を例示している。
【００６４】図１において、シフトレジスタＳＲは、ク
ロック信号ＣＫＳ及びスタート信号ＳＰＳを入力し、ク
ロック信号ＣＫＳに同期して、パルスを順次出力する。
バッファＢＵＦは、このパルスを論理処理及び増幅し
て、各サンプリングパルスＳＭＰi，ＳＭＰi+1，……を
順次生成し、これらのサンプリングパルスを順次出力す
る。サンプリング回路ＡＳＷは、各サンプリングパルス
に応答して、映像信号ＤＡＴを順次サンプリングして出
力する。
【００６５】バッファＢＵＦは、図２に示すように、隣
り合う各サンプリングパルスが互いに重ならないよう
な、各サンプリングパルスＳＭＰi，ＳＭＰi+1，……を
順次生成する。
【００６６】或いは、バッファＢＵＦは、図３に示すよ
うに、隣り合う各サンプリングパルスを互いにほぼ半分
のパルス幅分だけ重なり合う様な、かつ１つ置きの各サ
ンプリングパルスが互いに重ならないような、各サンプ
リングパルスＳＭＰi，ＳＭＰi+1，……を順次生成す
る。
【００６７】各サンプリングパルスＳＭＰi，ＳＭＰi+
1，……に応答して、アナログスイッチＡＳＷによって
映像信号ＤＡＴを順次サンプリングして出力すれば、１
本のデータ信号線へのサンプリングされた映像信号の出
力が完了した後に、次のデータ信号線へのサンプリング
された映像信号の出力が行われるので、１本のデータ信
号線に出力すべき映像信号が他のデータ信号線に引き込
まれることはない。これによって、この映像信号の引き
込みによる該映像信号の変動が発生せずに済み、データ
信号線には、所望の電圧レベルの映像信号を出力するこ
とができる。
【００６８】図４ａ及び図５ａは、図１に示すバッファ
ＢＵＦの内部構成を部分的に示し、図４ｂ及び図５ｂ
は、図４ａ及び図５ａの回路によって形成されるそれぞ
れのサンプリングパルスの波形を示している。
【００６９】図４ａにおいては、入力信号Ａと、この入
力信号Ａを４段の各インバータＩＶによって遅延させて
なる遅延信号Ｂとの否定論理積信号Ｃをナンド回路ＮＤ
によって生成している。
【００７０】図４ｂに示す様に、出力信号Ｃのパルス幅
は、入力信号Ａのパルス幅よりも遅延信号Ｂの遅延分だ
け狭くなる。
【００７１】従って、図４ａのバッファ回路を適用すれ
ば、シフトレジスタＳＲから出力されたパルスよりもパ
ルス幅の狭い各サンプリングパルスを生成することがで
きる。
【００７２】図５ａにおいては、入力信号Ａと、この入
力信号Ａを４段の各インバータＩＶによって遅延させて
なる遅延信号Ｂとの否定論理和信号Ｃをノア回路ＮＲに
よって生成している。
【００７３】図５ｂに示す様に、出力信号Ｃのパルス幅
は、入力信号Ａのパルス幅よりも遅延信号Ｂの遅延分だ
け狭くなる。
【００７４】これによって、図４ａのバッファ回路と同
様に、図５ａのバッファ回路を適用すれば、シフトレジ
スタＳＲから出力されたパルスよりもパルス幅の狭い各
サンプリングパルスを生成することができる。
【００７５】図４ａ及び図５ａの回路構成は、シフトレ
ジスタＳＲの出力パルスが正論理か負論理かに応じて適
宜使い分けられる。
【００７６】図６ａ及び図６ｂは、図１に示すバッファ
ＢＵＦの内部構成の他の例を部分的に示している。
【００７７】図６ａにおいては、入力信号Ａを遅延させ
る２段の各インバータＩＶの間に、容量Ｃを接続してい
る。また、図６ｂにおいては、入力信号Ａを遅延させる
２段の各インバータＩＶの後に、容量Ｃを付加してい
る。
【００７８】これらの回路のいずれにおいても、容量Ｃ
は、遅延時間を大きくする作用を果たす。この容量Ｃの
大きさを調整することにより、遅延時間を所望の値に設
定することができる。
【００７９】したがって、バッファＢＵＦとして図６
ａ，ｂのような構成をとることにより、シフトレジスタ
ＳＲの出力パルスよりも、パルス幅の狭いサンプリング
パルスを生成することができる。
【００８０】図７は、図１に示すデータ信号線駆動回路
の構成を詳しく示すブロック図である。図７において、
シフトレジスタＳＲは、各レジスタＳＲ1，ＳＲ2，……
を配列してなり、クロック信号ＣＫＳに同期して、パル
スをシフトしつつ、各レジスタからそれぞれのパルスＳ
1，Ｓ2，Ｓ3，Ｓ4を順次出力している。シフトレジスタ
ＳＲの内部構成は、図２１及び図２２のいずれかに示す
単位回路を複数段連ねて構成されるものである。図２１
に示す単位回路を複数段連ねたシフトレジスタは、パル
スを一方向にのみシフトし、図２２に示す単位回路を複
数段連ねたシフトレジスタは、パルスを双方向にシフト
する。
【００８１】バッファＢＵＦは、図４ａに示すバッファ
回路を配列してなる。それぞれのバッファ回路は、シフ
トレジスタＳＲからの各パルスＳ1，Ｓ2，Ｓ3，Ｓ4より
もパルス幅の狭い各サンプリングパルスＮ1，Ｎ2，Ｎ
3，Ｎ4を生成して順次出力する。
【００８２】サンプリング回路ＡＳＷは、１組のトラン
ジスタからなる複数のアナログスイッチＧ1，Ｇ2，Ｇ
3，Ｇ4を有する。それぞれのアナログスイッチは、各サ
ンプリングパルスＮ1，Ｎ2，Ｎ3，Ｎ4に応答して順次オ
ンとなり、映像信号ＤＡＴを順次サンプリングして、サ
ンプリングしたそれぞれの映像信号を各データ信号線Ｓ
Ｌ1，ＳＬ2，ＳＬ3，ＳＬ4に順次出力する。
【００８３】このような構成においては、図８に示すよ
うに、シフトレジスタＳＲからの各パルスＳ1，Ｓ2，Ｓ
3，Ｓ4よりもパルス幅の狭い各サンプリングパルスＮ
1，Ｎ2，Ｎ3，Ｎ4を生成するので、例えば各サンプリン
グパルスＮ2とＮ4の間に重なりが生じない。このため、
例えばサンプリングパルスＮ2に応答して、映像信号を
データ信号線ＳＬ2に出力してから、サンプリングパル
スＮ4に応答して、映像信号をデータ信号線ＳＬ4に出力
したときに、データ信号線ＳＬ2に出力すべき映像信号
がデータ信号線ＳＬ4に引き込まれずに済み、この映像
信号の引き込みによる映像信号の変動が発生せず、デー
タ信号線には、所望の電圧レベルの映像信号を出力する
ことができる。
【００８４】図４ａのバッファは、シフトレジスタＳＲ
の出力パルスが正論理であることを前提に適用されたも
のである。このシフトレジスタＳＲの出力パルスが負論
理の場合は、図５ａ、図６ａ及び図６ｂのうちのいずれ
かのバッファを適用することができる。
【００８５】図９は、図１に示すデータ信号線駆動回路
の他の構成を詳しく示すブロック図である。図９におい
て、シフトレジスタＳＲは、各レジスタＳＲ1，ＳＲ2，
……を配列してなり、クロック信号ＣＫＳに同期して、
パルスをシフトしつつ、各レジスタからそれぞれのパル
スを順次出力している。
【００８６】各ナンドＮＤは、隣り合う各パルスの否定
論理積を求め、つまり隣り合う各パルスの重なり部分を
求め、それぞれの否定論理積を各パルスＳ1，Ｓ2，Ｓ
3，Ｓ4として出力している。
【００８７】これらのパルスＳ1，Ｓ2，Ｓ3，Ｓ4の幅
は、図８に示す各パルスＳ1，Ｓ2，Ｓ3，Ｓ4の幅の１／
２である。
【００８８】バッファＢＵＦは、２段のインバータＩＶ
1、ノアＮＲ及びインバータＩＶ2からなるバッファ回路
を配列してなる。各バッファ回路は、ナンドＮＤからの
パルスと、このパルスを２段のインバータＩＶ1によっ
て遅延させたものとの否定論理和信号をノアＮＲによっ
て生成し、この否定論理和信号をインバータＩＶ2を通
じて出力している。これによって、各バッファ回路から
は、各パルスＳ1，Ｓ2，Ｓ3，Ｓ4よりもパルス幅が狭
く、かつ互いに重なり合わずに離間した各サンプリング
パルスＮ1，Ｎ2，Ｎ3，Ｎ4が順次出力される。
【００８９】サンプリング回路ＡＳＷは、１組のトラン
ジスタからなる複数のアナログスイッチＧ1，Ｇ2，Ｇ
3，Ｇ4を有する。それぞれのアナログスイッチは、各サ
ンプリングパルスＮ1，Ｎ2，Ｎ3，Ｎ4に応答して順次オ
ンとなり、映像信号ＤＡＴを順次サンプリングして、サ
ンプリングしたそれぞれの映像信号を各データ信号線Ｓ
Ｌ1，ＳＬ2，ＳＬ3，ＳＬ4に順次出力する。
【００９０】このような構成においては、図１０に示す
ように、シフトレジスタＳＲからの各パルスＳ1，Ｓ2，
Ｓ3，Ｓ4よりもパルス幅が狭く、かつ互いに重なり合わ
ずに離間した各サンプリングパルスＮ1，Ｎ2，Ｎ3，Ｎ4
を生成するので、隣り合う各サンプリングパルス間に重
なりを生じない。このため、例えばサンプリングパルス
Ｎ2に応答して、映像信号をデータ信号線ＳＬ2に出力し
てから、サンプリングパルスＮ3に応答して、映像信号
をデータ信号線ＳＬ3に出力したときに、データ信号線
ＳＬ2に出力すべき映像信号がデータ信号線ＳＬ3に引き
込まれずに済み、この映像信号の引き込みによる映像信
号の変動が発生せず、データ信号線には、所望の電圧レ
ベルの映像信号を出力することができる。
【００９１】（実施形態２）図１１は、本発明の実施形
態２であるデータ信号線駆動回路を示すブロック図であ
る。図１２は、本実施形態のデータ信号線駆動回路にお
ける各信号の波形を示している。
【００９２】図１１において、フトレジスタＳＲは、各
レジスタＳＲ1，ＳＲ2，……を配列してなり、クロック
信号ＣＫＳに同期して、パルスをシフトしつつ、各レジ
スタからそれぞれのパルスを順次出力している。シフト
レジスタＳＲの内部構成は、図２１に示す単位回路を複
数段連ねて構成され、パルスを一方向にのみシフトす
る。
【００９３】バッファＢＵＦは、２段のインバータＩＶ
1及びナンドＮＤからなるバッファ回路を配列してな
る。各バッファ回路は、互いに隣り合う各レジスタから
の各パルスを入力し、一方のパルスと他方のパルスを２
段のインバータＩＶ1によって遅延させたものとの否定
論理積信号をナンドＮＤによって生成し、この否定論理
積信号を出力している。これによって、各バッファ回路
からは、各パルスＳ1，Ｓ2，Ｓ3，Ｓ4よりもパルス幅が
狭く、かつ互いに重なり合わずに離間した各サンプリン
グパルスＮ1，Ｎ2，Ｎ3，Ｎ4が順次出力される。
【００９４】これらのサンプリングパルスＮ1，Ｎ2，Ｎ
3，Ｎ4の幅は、図８に示す各サンプリングパルスＮ1，
Ｎ2，Ｎ3，Ｎ4の幅の１／２である。
【００９５】サンプリング回路ＡＳＷは、１組のトラン
ジスタからなる複数のアナログスイッチＧ1，Ｇ2，Ｇ
3，Ｇ4を有する。それぞれのアナログスイッチは、各サ
ンプリングパルスＮ1，Ｎ2，Ｎ3，Ｎ4に応答して順次オ
ンとなり、映像信号ＤＡＴを順次サンプリングして、サ
ンプリングしたそれぞれの映像信号を各データ信号線Ｓ
Ｌ1，ＳＬ2，ＳＬ3，ＳＬ4に順次出力する。
【００９６】このような構成においては、図１２に示す
ように、シフトレジスタＳＲからの各パルスＳ1，Ｓ2，
Ｓ3，Ｓ4よりもパルス幅が狭く、かつ互いに重なり合わ
ずに離間した各サンプリングパルスＮ1，Ｎ2，Ｎ3，Ｎ4
を生成するので、隣り合う各サンプリングパルス間に重
なりを生じない。このため、１本のデータ信号線に出力
すべき映像信号が他のデータ信号線に引き込まれずに済
み、この映像信号の引き込みによる映像信号の変動が発
生せず、データ信号線には、所望の電圧レベルの映像信
号を出力することができる。
【００９７】図１３は、本発明のデータ信号線駆動回路
におけるサンプリングパルスの波形の具体例を示してい
る。
【００９８】図１３において、隣接する各ブロック
（列）のサンプリングパルス、例えば各サンプリングパ
ルスＳＭＰ1，ＳＭＰ2間には、１０〜１００ｎｓｅｃの
間隔が設けられている。
【００９９】通常、クロック等のタイミング信号の立ち
上がり時間は、１０〜３０ｎｓｅｃである。また、クロ
ック信号とその反転信号の位相差も、１０〜３０ｎｓｅ
ｃである。したがって、２つのサンプリングパルスの間
隔が１０〜１００ｎｓｅｃに設定されていれば、駆動回
路を構成するトランジスタの特性がバラついたり、駆動
回路内部または外部からの雑音等により、各信号の波形
が乱れたとしても、互いに重なり合うことのないサンプ
リングパルスを生成することができ、データ信号線には
所望の電圧レベルの映像信号を出力することができる。
【０１００】上記各実施形態において述べてきた各デー
タ信号線駆動回路は、図１７に示す液晶表示装置のデー
タ信号線駆動回路ＳＤに適用することができ、それぞれ
のデータ信号線に所望の電圧レベルの映像信号を出力す
る。これによって、表示に供する各画素電極に所望の電
圧が正確に印加され、表示品位に優れた画像表示装置を
提供することが可能となる。
【０１０１】（実施形態３）図１４は、本発明の実施形
態３である画像表示装置を示すブロック図である。
【０１０２】本実施形態の画像表示装置は、画素ＰＩ
Ｘ、データ信号線駆動回路ＳＤ、及び走査信号線駆動回
路ＧＤを同一基板ＳＵＢ上に形成して構成されており
（ドライバモノリシック構造）、外部コントロール回路
ＣＴＬからの信号と、外部電源回路ＶＧＥＮからの駆動
電源とによって駆動される。
【０１０３】データ信号線駆動回路ＳＤは、上記各実施
形態において述べてきた各データ信号線駆動回路のいず
れかが適用される。
【０１０４】このような構成においては、データ信号線
駆動回路ＳＤが画面（表示領域）とほぼ同じ大きさの領
域に広く分散して配置されるので、トランジスタ特性の
バラツキが大きくなる可能性がある。また、同様に、配
線長も極めて長くなるので、配線間の雑音の影響も大き
くなることが考えられる。したがって、表示品位の向上
には、このようなトランジスタ特性のバラツキや配線間
の雑音の影響を回避する必要性がある。このため、デー
タ信号線駆動回路ＳＤにおいては、所定の各サンプリン
グパルスが互いに重ならない様にして、データ信号線の
映像信号が他のデータ信号線に引き込まれることを防止
し、この映像信号の変動の発生を防ぐことがより望まし
い。
【０１０５】また、データ信号線駆動回路ＳＤ及び走査
信号線駆動回路ＧＤを画素と同一基板上に（モノリシッ
クに）形成することにより、これらの回路を別々に構成
して実装するよりも、駆動回路の製造コストや実装コス
トの低減を図ることができるとともに、信頼性の向上に
も効果がある。
【０１０６】図１５は、図１４の画像表示装置において
用いられる多結晶シリコン薄膜トランジスタの構造を例
示する図である。
【０１０７】図１５に示す多結晶シリコン薄膜トランジ
スタは、絶縁性基板１０１上の多結晶シリコン薄膜１０
２を活性層とする順スタガー（トップゲート）構造のも
のであるが、本発明の画像表示装置においては、これに
限定されず、逆スタガー構造等の他の構造のものであっ
てよい。
【０１０８】上記のような多結晶シリコン薄膜トランジ
スタを用いることによって、実用的な駆動能力を有する
走査信号線駆動回路及びデータ信号線駆動回路を画素ア
レイと同一基板上にほぼ同一の製造工程で構成すること
ができる。
【０１０９】また、多結晶シリコン薄膜トランジスタ
は、単結晶シリコントランジスタ（ＭＯＳトランジス
タ）に較べて、特性のバラツキが極めて大きい。このた
め、データ信号線駆動回路ＳＤにおいては、所定の各サ
ンプリングパルスが互いに重ならない様にして、データ
信号線の映像信号が他のデータ信号線に引き込まれるこ
とを防止し、この映像信号の変動の発生を防いで、表示
品位の向上を図ることが望ましい。
【０１１０】図１６（ａ）〜（ｋ）は、図１５の多結晶
シリコン薄膜トランジスタを製造するための各工程にお
ける該トランジスタの断面図である。
【０１１１】以下に、摂氏６００℃以下で多結晶シリコ
ン薄膜トランジスタを形成するときの製造プロセスにつ
いて、簡単に説明する。
【０１１２】図１６（ａ），（ｂ）に示す様に、まず、
絶縁性基板（ガラス基板）１０１上に、非晶質シリコン
薄膜１０３を堆積し、図１６（ｃ）に示す様に、エキシ
マレーザを照射して、多結晶シリコン薄膜１０２を形成
する。
【０１１３】次に、図１６（ｄ）に示す様に、この多結
晶シリコン薄膜を所望の形状にパターニングし、図１６
（ｅ）に示す様に、二酸化シリコンからなるゲート絶縁
膜１０４を形成する。
【０１１４】更に、図１６（ｆ）に示す様に、薄膜トラ
ンジスタのゲート電極１０５をアルミニウム等で形成し
た後、図１６（ｇ，ｈ）に示す様に、薄膜トランジスタ
のソース・ドレイン領域に不純物（ｎ型領域には燐、ｐ
型領域には硼素）を注入する。
【０１１５】その後、図１６（ｉ）に示す様に、二酸化
シリコンまたは窒化シリコン等からなる層間絶縁膜１０
６を堆積し、図１６（ｊ）に示す様に、コンタクトホー
ルを開口した後、図１６（ｋ）に示す様に、アルミニウ
ム等の金属配線１０７を形成する。
【０１１６】これらの工程において、プロセスの最高温
度は、ゲート絶縁膜形成時の６００℃であるので、米国
コーニング社の１７３７ガラス等の高耐熱性ガラスが使
用できる。
【０１１７】尚、液晶表示装置においては、この後に、
更に、別の層間絶縁膜を介して、透明電極（透過型液晶
表示装置の場合）や反射電極（反射型液晶表示装置の場
合）を形成することになる。
【０１１８】図１６に示すような製造工程によって、多
結晶シリコン薄膜トランジスタを摂氏６００度以下で形
成する場合は、安価で大面積のガラス基板を用いること
ができる、画像表示装置の低価格化と大面積化が実現さ
れる。
【０１１９】
【発明の効果】本発明のデータ信号線駆動回路において
は、映像データ信号をサンプリングするためのサンプリ
ング信号の立ち上がりと立ち下がりとが重ならないよう
に、サンプリング信号のパルス幅を小さくしているの
で、データ信号線への映像信号の出力が完了した後に、
次のデータ信号線への映像信号の出力が行われる。これ
により、データ信号線の映像信号が他のデータ信号線に
引き込まれることが防止され、いずれのデータ信号線に
も、所望の電圧レベルの映像信号を出力することができ
る。
【０１２０】また、本発明の画像表示装置においては、
上記データ信号線駆動回路を備えているので、表示電極
に所望の電圧レベルを書き込むことができ、表示品位の
極めて高い画像を表示することが可能となる。
【０１２１】また、画素及び信号線駆動回路を絶縁基板
上に形成された多結晶シリコン薄膜上に形成して、画像
表示装置を構成した場合には、駆動回路の実装コストを
低減させると同時に、上述のような高品位の画像表示を
実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１であるデータ信号線駆動回
路を示すブロック図である。
【図２】図１に示すデータ信号線駆動回路における信号
波形の例を示す図である。
【図３】図１に示すデータ信号線駆動回路における信号
波形の他の例を示す図である。
【図４ａ】図１に示すデータ信号線駆動回路におけるバ
ッファを示すブロック図である。
【図４ｂ】図４ａのバッファによって形成されるサンプ
リングパルスの波形を示す図である。
【図５ａ】図１に示すデータ信号線駆動回路における他
のバッファを示すブロック図である。
【図５ｂ】図５ａのバッファによって形成されるサンプ
リングパルスの波形を示す図である。
【図６ａ】図１に示すデータ信号線駆動回路における別
のバッファを示すブロック図である。
【図６ｂ】図１に示すデータ信号線駆動回路における更
に別のバッファを示すブロック図である。
【図７】図１に示すデータ信号線駆動回路の構成を詳し
く示すブロック図である。
【図８】図７に示すデータ信号線駆動回路における信号
波形の例を示す図である。
【図９】図１に示すデータ信号線駆動回路の他の構成を
詳しく示すブロック図である。
【図１０】図９に示すデータ信号線駆動回路における信
号波形の例を示す図である。
【図１１】本発明の実施形態２であるデータ信号線駆動
回路を示すブロック図である。
【図１２】図１１に示すデータ信号線駆動回路における
信号波形の例を示す図である。
【図１３】本発明のデータ信号線駆動回路における信号
波形の具体例を示す図である。
【図１４】本発明の実施形態３である画像表示装置を示
すブロック図である。
【図１５】図１４の画像表示装置において用いられる多
結晶シリコン薄膜トランジスタの構造を例示する図であ
る。
【図１６】図１５に示す多結晶シリコン薄膜トランジス
タの製造工程を示す図である。
【図１７】画像表示装置の構成を例示するブロック図で
ある。
【図１８】図１７の画像表示装置における画素の内部構
造を例示する図である。
【図１９】従来のデータ信号線駆動回路の構成例を示す
回路図である。
【図２０】従来のデータ信号線駆動回路の他の構成例を
示す回路図である。
【図２１】データ信号線駆動回路及び走査信号線駆動回
路に用いられているシフトレジスタの構成例を示す回路
図である。
【図２２】データ信号線駆動回路及び走査信号線駆動回
路に用いられているシフトレジスタの他の構成例を示す
回路図である。
【図２３】図１９に示すデータ信号線駆動回路における
信号波形の例を示す図である。
【図２４】図２０に示すデータ信号線駆動回路における
信号波形の例を示す図である。
【図２５】従来のデータ信号線駆動回路の別の構成例を
示す回路図である。
【図２６】図２０に示すデータ信号線駆動回路における
信号波形の他の例を示す図である。
【符号の説明】
ＳＲ シフトレジスタ ＢＵＦ バッファ ＡＳＷ サンプリング回路 ＤＡＴ，ＤＡＴＡ 映像信号線 ＣＫＳ，ＣＫＧ，ＣＬＫ、／ＣＬＫ クロック信号 ＳＰＳ，ＳＰＧ スタート信号 ＳＬ データ信号線 ＧＬ 走査信号線 ＳＤ データ信号線駆動回路（データドライバ） ＧＤ 走査信号線駆動回路（ゲートドライバ） ＰＩＸ 画素 ＡＲＹ 画素アレイ ＧＰＳ パルス信号 ＣＬ 液晶容量 ＣＳ 補助容量 ＳＷ 画素スイッチ（トランジスタ） ＶＳＨ，ＶＧＨ 電源端子 ＶＳＬ，ＶＧＬ 接地端子 ＶＧＥＮ 電源回路 ＣＴＬ タイミング回路、コントロール回路 ＳＵＢ 基板 ＣＯＭ コモン端子 ＬＲ、／ＬＲ 走査方向切り替え信号

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数のサンプリング信号を順次形成し、
    これらのサンプリング信号に応答して、入力信号を連続
    的にサンプリングして出力するデータ信号線駆動回路に
    おいて、 相互に異なる連続的なそれぞれのサンプリング期間に対
    応する前記各サンプリング信号の立ち上がりと立ち下が
    りが相互に重ならないように、前記各サンプリング信号
    のパルス幅を小さくしたデータ信号線駆動回路。
  2. 【請求項２】 前記サンプリング信号は、パルス信号と
    該パルス信号を複数のインバータ回路によって遅延した
    ものとの否定論理積及び否定論理和のいずれかとして求
    められ、これによって前記サンプリング信号のパルス幅
    を小さくする請求項１に記載のデータ信号線駆動回路。
  3. 【請求項３】 前記各インバータ回路間に、容量を接続
    した請求項２に記載のたデータ信号線駆動回路。
  4. 【請求項４】 前記各インバータ回路と否定論理積回路
    及び否定論理和回路のいずれかとの間に、容量を接続し
    た請求項２に記載のデータ信号線駆動回路。
  5. 【請求項５】 パルス信号は、シフトレジスタの出力パ
    ルスである請求項２乃至４のいずれかに記載のデータ信
    号線駆動回路。
  6. 【請求項６】 双方向及び一方向のいずれかにシフト可
    能なシフトレジスタを備え、 前記サンプリング信号は、前記シフトレジスタから出力
    された隣接する２個の出力パルスの否定論理積信号及び
    否定論理和信号のいずれかと、その遅延信号とを用いて
    求められ、これによって前記否定論理積信号及び前記否
    定論理和信号のいずれかのパルス幅を小さくした前記サ
    ンプリング信号を求める請求項１に記載のデータ信号線
    駆動回路。
  7. 【請求項７】 一方向にシフト可能なシフトレジスタを
    備え、 前記サンプリング信号は、前記シフトレジスタから出力
    された隣接する２個の出力パルスのうちの一方と、他方
    を遅延させたものとの否定論理積信号及び否定論理和信
    号のいずれかとして求められ、これによって前記サンプ
    リング信号のパルス幅を小さくする請求項１に記載のデ
    ータ信号線駆動回路。
  8. 【請求項８】 前記遅延の時間は、１０ｎｓｅｃ〜１０
    ０ｎｓｅｃである請求項２、６、７のいずれかに記載の
    データ信号線駆動回路。
  9. 【請求項９】 列方向に複数配列されたデータ信号線
    と、行方向に複数配列された走査信号線と、データ信号
    線と走査信号線とに囲まれマトリクス状に配列された複
    数の画素と、データ信号線に映像データを供給するデー
    タ信号線駆動回路と、走査信号線に走査信号を供給する
    走査信号線駆動回路とを備えたアクティブ・マトリクス
    型の画像表示装置において、 データ信号線駆動回路は、請求項１乃至８のいずれかに
    記載のデータ信号線駆動回路である画像表示装置。
  10. 【請求項１０】 前記走査信号線駆動回路及び前記デー
    タ信号線駆動回路は、前記画素と同一基板上に形成され
    ている請求項９に記載の画像表示装置。
  11. 【請求項１１】 前記走査信号線駆動回路、前記データ
    信号線駆動回路、及び前記画素を構成する能動素子は、
    多結晶シリコン薄膜トランジスタである請求項９に記載
    の画像表示装置。
  12. 【請求項１２】 前記能動素子は、ガラス基板上に、６
    ００℃以下のプロセスで形成される請求項１１に記載の
    画像表示装置。
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