KR100419865B1 - 액정표시장치 및 데이터 드라이버 - Google Patents

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KR100419865B1 KR10-2001-0008396A KR20010008396A KR100419865B1 KR 100419865 B1 KR100419865 B1 KR 100419865B1 KR 20010008396 A KR20010008396 A KR 20010008396A KR 100419865 B1 KR100419865 B1 KR 100419865B1
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Abstract

본 발명의 액정 표시 장치 및 데이터 드라이버에 샘플링 펄스 생성 회로가 제공된다. 상기 샘플링 펄스 생성 회로에 복수의 세트-리세트형의 플립플롭을 갖는 시프트 레지스터와 각 플립플롭의 각 출력에 따라 각 아날로그 스위치의 개폐가 제어되어 클록신호가 샘플링펄스로서 개방에 출력되는 아날로그 스위치가 제공된다. 영상신호의 샘플링은 샘플링 펄스에 따라 수행된다. 샘플링 펄스의 펄스 폭은 상기 클록신호의 듀티비에 따라 변화하고, 인접한 샘플링 펄스의 액티브 기간이 서로 오버랩하는 것을 확실히 방지할 수 있다.

Description

액정표시장치 및 데이터 드라이버{LIQUID CRYSTAL DISPLAY APPARATUS AND DATA DRIVER}
본 발명은 입력된 클록신호에 따라 입력된 신호의 샘플링을 수행하는 복수의 샘플링 펄스를 생성하는 샘플링 펄스 생성 회로를 갖는 액정표시장치 및 데이터 드라이버에 관한 것이다.
도5는 종래의 드라이버 모노리틱형 액정표시장치의 예를 도시한다. 도5에 도시된 바와 같이, 유리 기판 또는 석영 기판과 같은 투명기판의 위에 데이터드라이버(101), 게이트드라이버(102) 및 표시부(103)가 제공되어, 드라이버 모노리틱형 액정표시장치를 구성한다.
데이터 드라이버(101)에, 스타트 펄스(sp)(제어 신호), 클록신호(ck,ckb) 및, 비디오신호1, 2(영상신호)가 입력된다.
게이트 드라이버(102)에, 스타트 펄스(spg)와 클록신호 (ckg,ckbg)등의 신호가 입력된다. 표시부(103)는 매트릭스 상의 박막 트랜지스터(TFT)(104)에 의해 구성된다. 표시부(103)를 구성하는 각 박막 트랜지스터(104)의 게이트 단자는 게이트 드라이버(102)의 각 출력으로부터 연장된 게이트 버스 라인(G1, G2,…, Gn)에 접속되어 있다. 각 박막 트랜지스터(104)의 소스단자는 데이터 드라이버(101)의 각 출력으로부터 연장된 소스 버스 라인(①, ②, …, n)에 접속된다. 각 박막 트랜지스터(104)의 드레인 단자는 투명전극과 대향전극에 의해 형성된 픽셀 콘덴서(105)(화소 용량)에 접속된다.
도6에 도시된 바와 같이, 데이터 드라이버(101)는 샘플링 펄스 생성 회로(201)와 데이터 드라이버(101)에 입력된 영상신호(비디오신호1·2(입력된 신호))를 샘플링하기 위한 아날로그 스위치(202)에 의해 구성된다.
샘플링 펄스 생성 회로(201)는, 도7(a)에 도시된 바와 같이, (1) 서로 캐스케이드 접속된 복수의 D형 플립플롭(301)을 가진 시프트 레지스터와, (2) 각각의 인접한 D형 플립플롭(301)에 대해 논리적 연산을 수행하기 위한 AND회로(302)에 의해 구성된다. 시프트 레지스터의 각 단의 인접한 출력(도7(a)의 Q1∼Q5에 있어서 인접한 2개의 출력)은 대응하는 AND회로(302)에 입력된다.
이하 종래의 액정표시장치의 동작을 설명한다. 우선, 스타트 펄스(sp), 클록신호(ck,ckb)가 입력되면, 샘플링 펄스 생성 회로(201)는, 도7(b)의 타이밍 챠트에 도시된 바와 같이, 각각 제1단 출력(SAM1), 제2단 출력(SAM2), 제3단 출력(SAM3),…을 순차 출력하고, 이 출력들은 샘플링 펄스가 된다.
샘플링 펄스 생성 회로(201)에, 도8에 도시된 타이밍에서, 원래의 영상신호가 2배 시간축 연장(time-base-extended)한 시간축 연장에 의해 얻어지는 영상신호인 비디오신호1과 2(영상신호)가 입력된다. 상기한 제1단 출력 (SAM1), 제2단 출력(SAM2), 제3단 출력(SAM3),···에 따라, 표시 영상 데이터가 표시부(103)를 구성하는 소스버스라인(①, ②, …, n)으로 형성된 아날로그 스위치(202)와 홀드 콘덴서(용량)로 구성된 샘플 홀드 회로를 통하여, 소스버스라인 콘텐서에 기입된다.
샘플링 펄스, 즉, 제1단 출력(SAM1), 제2단 출력(SAM2), 제3단 출력 (SAM3),…에 따라, 각 소스버스라인(①, ②, …, n)에 표시 화상 데이터를 기입하는 동안, 게이트 버스 라인(Gn)(게이트 드라이버 출력)은 액티브되고, 게이트 버스 라인(Gn)에 연결된 박막 트랜지스터(104)를 통하여 각 소스버스 라인(①, ②, …, n)에 기입된 데이터는 표시부(103)를 구성하는 픽셀 콘덴서(105)에 순차 기억된다. 이로써, 1수평기간에 대응하는 영상데이터에 대한 샘플링을 종료한다. 데이터의 픽셀 콘덴서(105)로의 기입이 끝난 후, 게이트 버스 라인(Gn)은 비액티브가 된다. 다음 프레임 기간분에 대응하는 표시화상데이터가 픽셀 콘덴서(105)에 기입될 때까지, 화상 데이터가 유지되고, 이에 의해 액정표시장치의 화상표시를 행한다.
상기한 바와 같은 동작에 따라 영상 데이터의 샘플링을 수행할 때, 샘플링 펄스 생성 회로(201)로부터 출력되는 실제의 샘플링 펄스(예컨대, 도6의 경우에, 제1단 출력(SAM1), 제2단 출력(SAM2), 제3단 출력(SAM3), 및 제4단 출력(SAM4)에 대응하는 샘플링 펄스)는 구동된 아날로그 스위치(202)의 게이트 용량과 같은 부가용량에 의해, 도9에 도시된 바와 같이, 무딘 파형을 갖는다. 이와 같이 샘플링 펄스가 무디면, 제 n번째단 출력(SAMn)과 제 (n+1)번째단 출력(SAMn+1)이 오버랩하는 기간 Tob이 생긴다.
영상 데이터의 샘플링이 수행되는 경우, 샘플링 펄스가 오프된 시점에서의 데이터가 홀드 콘덴서(액정표시장치의 경우, 홀드 콘덴서는 소스버스라인에 의해 형성된 콘덴서에 대응한다.)로 기입된다. 이 시점에서, 제 n번째단 출력(SAMn)이 완전히 오프되기 직전의 기간(Tob) 전에, 제 (n+1)번째단 출력(SAMn+1)이 온되고, 소스 버스 라인 콘덴서의 충방전에 기인하여 영상 데이터에서 잡음이 발생한다. 그 결과, 영상 데이터의 정확한 샘플링이 수행될 수 없다.
상기의 문제를 극복하기 위해, 다음의 구성이 제안된다(도10 참조). 도10에 도시된 바와 같이, 논리적 연산은 샘플링 펄스 생성 회로(201)의 각 단 출력에 대한 AND회로(603)와 각 단 출력의 펄스 폭을 좁게 하기 위해 상기 언급된 각 단의 출력을 지연함에 의해 얻어진 신호에 의해 수행된다. 더 구체적으로, 제 n번째단 AND회로(603)는 제 n번째단 출력(SAMn)의 펄스 폭을 축소하기 위해 제 n번째단 출력(SAMn)과 제 n번째단 출력(SAMn)을 지연하는 제 n번째단 지연회로(602)로부터 출력된 신호에 대해 논리적 연산을 수행한다.
상기 구성에 있어서, 도11에 도시된 바와 같이, 제 n번째단 AND회로(603)가 제 n번째단 출력(SAMn)과 제 n번째단 지연 회로(602)로부터 출력된 지연된 신호(SAMdn)에 대해 논리적 연산을 수행한 후, 논리적 연산에 종속된 결과 신호(SAMn')를 샘플링 펄스 생성 회로(201)로부터 제 n번째단 출력으로서 출력한다. 제 (n+1)번째단 AND회로(603)가 제 (n+1)번째단 출력(SAMn+1)과 제 (n+1)번째단 지연 회로(602)로부터 출력된 지연된 신호(SAMdn+1)에 대해 논리적 연산을 수행한 후, 논리적 연산에 종속된 결과 신호(SAMn+1')를 샘플링 펄스 생성 회로(201)로부터 제 (n+1)번째단 출력으로서 출력한다.
이와 같이, 각 단의 출력(샘플링 펄스)에 대해 시간적 간격(도11의 Td1 내지 Td4를 참조)이 제공되기 때문에, 인접한 출력(SAMn',SAMn+1')이 서로 오버랩하는 것을 방지할 수 있고, 이것에 의해, 영상데이터에 생기는 잡음을 감소시킨다.
또한, 도12에 도시된 바와 같이, 클록신호(ck)를 지연하는 지연회로(803), 클록신호(ckb)를 지연하는 지연회로(802) 및, 샘플링 펄스 생성 회로(201)로부터 각 단의 출력과 지연회로(802,803)의 출력 중 하나에 대해 논리적 연산을 수행하는 AND회로(804)를 구비하여, 샘플링 펄스(도13의 타이밍도를 참조)의 펄스 폭을 좁게 하기 위해 다른 종래의 구성이 제안된다.
여기서, 도11에 도시된 타이밍도를 참조하여, 이하 도10에 도시된 구성을 가지는 데이터 드라이버 샘플링 펄스의 펄스 폭을 좁게 하는 방법에 관해서 더 상세하게 설명한다.
n번째의 지연회로(602)는 Tdn의 지연량에 의해, 샘플링 펄스 생성 회로(201)의 제 n번째단 출력(SAMn)을 지연시킨다. 이 때, 샘플링 펄스의 펄스 폭이 지연량(Tdn)만큼 축소된다. 따라서, 지연량(Tdn)을 너무 크게 설정함은 바람직하지 않다. 이 때문에, 각 지연회로(602)를 구성하는 박막 트랜지스터의 특성이 균일하지 않거나 그외의 사실에 의하여, 각 지연회로(602)의 지연량(Td1, Td2,…)이 균일하지 않을 때, 인접한 출력(SAMn',SAMn+1')이 서로 오버랩할 수 있다. 이는 정확한 타이밍으로 잡음의 영향을 받지 않고 영상 데이터의 샘플링을 수행하는 것을 불가능하게 한다.
또한, 샘플링 펄스 생성 회로(201)의 각 단에 지연회로(602)에 의해 샘플링 펄스 폭을 제어할 때, 지연회로(602) 및 AND회로(603)를 준비하는 것이 필요하고, 이 회로(602,603)의 각 수는 요구된 샘플링 펄스의 수와 동일하다. 이는 샘플링 펄스 생성 회로(201)를 형성하기 위한 실장(탑재)면적이 증가함을 초래한다.
또한, 도12에 도시된 데이터 드라이버 구성에 의하면, 상기 지연회로(602) 대신에, 지연회로(802,803)가 데이터 드라이버의 입력부에 제공된다. 도10의 경우와 다르게, 각 지연회로(602)의 특성이 불균일함에도 불구하고 샘플링 타이밍이 확실히 균일해진다.
그러나, 지연회로(802)의 출력에 의해 구동되는 부하는 (2k+1) (k=0, 1, 2, …)단번째 AND회로(804)의 입력부하용량의 합이 된다. 유사하게, 지연회로(803)의 출력에 의해 구동되는 부하는 2k(k=1, 2, …)번째 단의 AND회로(804)의 입력부하용량의 합과 같다. 이는 지연회로(802·803)은 각각 대단히 큰 부하를 구동해야하는 문제를 야기한다.
더욱이, 도12에 도시된 구성의 경우, 도10에 도시된 구성의 경우와 달리, 샘플링 펄스 생성 회로(201)의 각 단에 지연회로(602)를 제공할 필요가 없다. 그렇지만, 요구된 샘플링 펄스의 수와 동일한 AND회로(804)를 제공하는 것은 필요하여, 데이터 드라이버를 형성하기 위한 실장면적이 증가하게 된다.
또, 일본국 공개 특허 공보 제 93-297834호 공보(공개일: 1993년 11월12일), 일본국 공개 특허 공보 제 94-105263호 공보(공개일: 1994년 4월15일),및 일본국 공개 특허 공보 제 99-175019호 공보(공개일: 1999년 7월2일)에서는 다음의 기술을 개시한다. 더 구체적으로, 상기 일본국 공개 특허 공보들에 개시된 기술의 목적은, 비디오 신호의 전송선의 분포 정수에 의한 영상신호지연을 고려하고 이러한 지연에 따라 데이터 드라이버를 구동하기 위한 시프트 클록의 위상을 조정함에 의해, 영상신호의 샘플링 타이밍을 영상 데이터의 적절한 포인트와 일치되도록 조정함으로써, 정확하게 영상데이터를 샘플링하는 것이다.
본 발명의 목적은 샘플링 중에 영상 데이터에서 생기는 에러를 감소시키도록 각 인접한 샘플링 펄스의 액티브 기간이 서로 오버랩됨을 방지하는 것으로서, 이는 상기 특허들의 기술과 다른 것이다.
상기 목적을 달성하기 위해, 입력된 신호의 샘플링을 수행하는 복수의 샘플링 펄스를 생성하기 위한 샘플링 펄스 생성 회로를 갖는 본 발명에 따른 액정표시장치는, 상기 샘플링 펄스에 따라 입력된 신호가 샘플링되어 표시 데이터로서 표시부에 기입됨을 특징으로 하며 이하의 구성을 가진다.
상기 액정표시장치에서, 상기 샘플링 펄스 생성 회로가 로우 레벨의 기간에 대해 하이 레벨의 기간의 듀티비가 50%보다 작은 클록신호에 따라 샘플링 펄스를 생성한다.
상기의 액정표시장치의 구성에 있어서, 샘플링 펄스는 샘플링 펄스 생성 회로에 의해서 생성되고 상기 샘플링 펄스에 따라 표시되어야 할 입력된 신호가 샘플링되고, 샘플링 결과가 표시 데이터로서 표시부에 기입되어 표시부가 입력된 신호를 표시한다.
샘플링 펄스의 파형은 구동되는 장치(소자)나 샘플링 펄스가 전송되는 배선등에 의해 형성된 부가용량 등으로 인해 무디다. 이는 다음의 문제를 야기한다. 생성되는 샘플링 펄스의 듀티비가 50%로 고정되어 있는 경우, 인접한 샘플링 펄스가 에지(상승 에지 및 하강 에지) 부근에서 서로 오버랩하는 기간이 발생한다. 그 결과, 입력된 신호의 샘플링이 정확히 수행되지 않으며, 샘플링 결과가 에러를 포함하고, 정확한 표시 데이터가 표시부에 기입되지 않는다.
이 문제를 극복하기 위해, 생성된 샘플링 펄스의 펄스 폭을 좁게 하는 다양한 기술이 제안되었다. 그러나, 이 경우, 샘플링 펄스의 펄스 폭을 제어하기 위한 지연회로와 AND회로 등의 회로 소자의 수는 샘플링 펄스의 수만큼 요구된다. 이는 샘플링 펄스 생성 회로의 실장(탑재)면적을 증가시킨다. 또한, 지연회로가 제공된 경우, 지연회로는 샘플링 펄스의 수에 따른 구동능력을 가지도록 요구된다.
또한, 상기 이외의 종래 기술로서, 입력된 신호의 전송선의 분포 정수에 의한 지연이 고려되며 데이터 드라이버를 구동하는 시프트 클록의 위상이 이러한 지연을 따라 조정되어 상기 오버래핑을 방지하는 기술이 알려져 있다. 그러나, 이 경우는 회로구성 및 동작제어가 대단히 복잡하게 된다.
이와 다르게, 본 발명의 상기 액정표시장치에 따르면, 상기 샘플링 펄스는 로우 레벨의 기간에 대한 하이 레벨의 기간의 듀티비가 50%보다 작은 클록신호에따라 생성된다. 요컨대, 클록신호의 로우 레벨의 기간에 대한 하이 레벨의 기간의 듀티비를 50%보다 작게 할 때, 샘플링 펄스 생성 회로에 의해 생성된 인접한 샘플링 펄스가 서로 오버랩됨을 방지할 수 있다. 이것에 의해, 입력된 신호의 샘플링이 정확히 수행되기 때문에 샘플링 결과가 에러를 갖지 않게 되어, 정확한 표시 데이터가 표시부에 기입될 수 있다. 따라서, 회로구성 및 동작제어를 복잡화하지 않고, 더구나 지연회로의 구동능력을 고려할 필요없이, 대단히 높은 표시신뢰성을 갖는 액정표시장치가 확실히 실현된다.
상기 목적을 달성하기 위해, 입력된 신호의 샘플링을 수행하는 복수의 샘플링 펄스를 생성하기 위한 샘플링 펄스 생성 회로를 갖는 본 발명에 따른 데이터 드라이버는, 상기 샘플링 펄스에 따라 입력된 신호가 샘플링되어 표시 데이터로서 출력됨을 특징으로 하며 이하의 구성을 가진다.
상기 데이터 드라이버에서, 상기 샘플링 펄스 생성 회로는 로우 레벨의 기간에 대한 하이 레벨 기간의 듀티비가 50%보다 작은 클록신호에 따라 샘플링 펄스를 생성한다.
상기의 액정표시장치의 구성에 있어서, 샘플링 펄스가 샘플링 펄스 생성 회로에 의해서 생성되고, 상기 샘플링 펄스에 따른 표시된 입력된 신호가 샘플링되고, 샘플링 결과가 표시데이터로서 표시부에 기입된다.
샘플링 펄스의 파형은 구동되는 장치(소자)나 샘플링 펄스가 전송되는 배선등에 의해 형성된 부가용량 등으로 인해 무디다. 이는 다음의 문제를 야기한다. 생성되는 샘플링 펄스의 듀티비가 50%로 고정되어 있는 경우, 인접한 샘플링 펄스가에지 부근에서 서로 오버랩하는 기간이 발생한다. 그 결과, 입력된 신호의 샘플링이 정확히 수행되지 않으며, 샘플링 결과가 에러를 포함하고, 정확한 표시 데이터가 표시부에 기입되지 않는다.
이 문제를 극복하기 위해, 생성된 샘플링 펄스의 펄스 폭을 좁게 하는 다양한 기술이 제안되었다. 그러나, 이 경우, 샘플링 펄스의 펄스 폭을 제어하기 위한 지연회로와 AND회로 등의 회로 소자의 수는 샘플링 펄스의 수만큼 요구된다. 이는 샘플링 펄스 생성 회로의 실장(탑재)면적을 증가시킨다. 또한, 지연회로가 제공된 경우, 지연회로는 샘플링 펄스의 수에 따라 구동능력을 가지도록 요구된다.
또한, 상기 이외의 종래 기술로서, 입력된 신호의 전송선의 분포 정수에 의한 지연이 고려되며 데이터 드라이버를 구동하는 시프트 클록의 위상이 이러한 지연을 따라 조정되어 상기 오버래핑을 방지하는 기술이 알려져 있다. 그러나, 이 경우는 회로구성 및 동작제어가 대단히 복잡하게 된다.
이와 다르게, 본 발명의 상기 데이터 드라이버에 따르면, 상기 샘플링 펄스는 로우 레벨의 기간에 대한 하이 레벨의 기간의 듀티비가 50%보다 작은 클록신호에 따라 생성된다.
요컨대, 로우 레벨의 기간에 대한 하이 레벨의 기간의 클록신호의 듀티비를 50%보다 작게 할 때, 샘플링 펄스 생성 회로에 의해 생성된 인접한 샘플링 펄스가 서로 오버랩됨을 방지할 수 있다.
이것에 의해 입력된 신호의 샘플링이 수행되기 때문에, 샘플링 결과가 에러를 갖지 않게 되어, 정확한 표시데이터가 표시부로 기입될 수 있다. 따라서, 회로구성 및 동작제어를 복잡화하지 않고, 더구나 지연회로의 구동능력을 고려할 필요없이, 대단히 높은 표시 신뢰성을 갖는 액정표시장치가 확실히 실현된다.
본 발명의 더 넓은 범위의 응용은 이하에 주어지는 상세한 설명에 의해 명백해 질 것이다. 그러나, 상세한 설명과 구체적인 예는, 본 발명의 정신과 범위내에서의 다양한 변화와 수정이 상기 상세한 설명으로부터 당업자들에게 명백하기 때문에, 본 발명의 바람직한 실시예들은, 단지 예시적으로 주어진 것으로 이해되어야 한다. 본 발명은 단지 예시적으로만 주어진 이하의 상세한 설명 및 첨부 도면들로부터 더 완전하게 이해될 것이지만, 그 내용만으로 본 발명이 제한되는 것은 아니다.
도1(a)은 본 발명에 따른 액정표시장치의 샘플링 펄스 생성 회로를 나타낸 개략적인 블록도이고, 도1(b)은 도1(a)의 주요부의 타이밍을 나타낸 타이밍도이다.
도2는 상기 액정표시장치의 샘플링 펄스 생성 회로의 동작을 나타낸 타이밍도이다.
도3은 본 발명에 따른 다른 액정표시장치의 데이터 드라이버의 구성을 나타낸 개략적인 블록도이다.
도4(a)는 상기 액정표시장치의 데이터드라이버를 구성하는 샘플링 펄스 생성 회로를 나타낸 블록도이고, 도4(b)는 도4(a)의 주요부의 타이밍을 나타낸 타이밍도이다.
도5는 종래의 액정표시장치의 개략적인 구조를 나타낸 설명도이다.
도6은 본 발명 및 종래 기술에 따른 액정표시장치의 데이터 드라이버를 나타낸 개략적인 블록도이다.
도7(a)은 액정표시장치의 종래의 샘플링 펄스 생성 회로를 나타낸 개략적인 블록도이고, 도7(b)은 도7(a)의 주요부의 타이밍을 나타낸 타이밍도이다.
도8은 종래의 액정표시장치의 데이터 드라이버의 동작을 나타낸 타이밍도이다.
도9는 종래의 액정표시장치의 실제의 타이밍을 나타낸 설명도이다.
도10은 종래의 액정표시장치의 샘플링 펄스 폭 축소를 위한 구조의 일례를 나타낸 설명도이다.
도11은 도10에 도시된 액정표시장치의 동작을 나타낸 타이밍도이다.
도12는 종래의 액정표시장치의 샘플링 펄스 폭 축소를 위한 구조의 다른 예를 나타낸 설명도이다.
도13은 도12의 액정표시장치의 동작을 나타낸 타이밍도이다.
이하 도1내지 4를 참조하여 본 발명의 일 실시예를 설명한다.
본 발명에 따른 액정표시장치의 데이터 드라이버의 샘플링 펄스 생성 회로에 대해 설명한다.
상기 데이터 드라이버의 구성은, 도6에 도시된 것과 유사한 구조이지만, 샘플링 펄스 생성 회로(201)는 종래의 구조와는 다르다. 본 발명에 따른 데이터 드라이버의 샘플링 펄스 생성 회로(201)의 동작을 설명한다.
샘플링 펄스 생성 회로(201)는 도1a에 도시된 구조를 갖는다. 즉, 샘플링 펄스 생성 회로(201)에는, 세트-리세트형의 플립플롭 회로(1101)및, 샘플링 펄스 생성 회로(201)를 구동하는 클록신호(ck) 또는 (ckb)가 입력되어, 플립플롭회로(1101)의 출력(Qn)(제어신호, 도1a의 경우, n은 1,2,3,4 또는 5)에 의해 ON, OFF 제어가 행하여지는 아날로그 스위치(1102)가 제공되고, 각 단의 플립플롭회로(1101)의 출력(Qn)은 각 단의 아날로그 스위치(1102)의 제어단자와 접속하고 있다.
도1a에서, 각 홀수단의 아날로그 스위치(1102)의 입력단자에 클록신호 ck가 입력되고, 각 짝수단의 아날로그 스위치(1102)의 입력단자에 클록신호 ckb가 입력된다. n 번째 단의 출력(SAMn)(샘플링 펄스)은 n 번째 단의 아날로그 스위치(1102)로부터 출력되고, 다음 단계, 즉, (n+1)번째 단의 플립플롭회로(1101)의 세트 단자 및 전단, 즉, (n-1)번째 단의 플립플롭 회로 (1101)의 리세트 단자에 각각 보내어진다.
도1b의 타이밍도에 도시된 바와 같이, 스타트 펄스(sp)가 샘플링 펄스 생성 회로(201)를 구성하는 제1단 플립플롭회로(1101)에 입력될 때, 제1단의 플립플롭회로(1101)의 출력단자(Q1)는 도1b에 파선으로 나타낸 바와 같이 하이 레벨에 세트된다. 출력단자(Q1)의 하이 레벨은 제1단의 아날로그 스위치(1102)의 제어 신호 입력 단자에 입력되기 때문에, 그 시점에서 클록신호(ck)가 제1단 아날로그 스위치(1102)를 통하여, 샘플링 펄스 생성 회로(201)의 제1단 출력(SAM1)으로서 출력된다.
스타트 펄스(sp)가 하이 레벨이 되고 나서 시간 t가 경과된 후에, 클록신호는 로우 레벨에서 하이 레벨로 변화하고, 제1단 출력(SAM1)이 도1b에 도시된 바와 같이 출력된다. 또한, 샘플링 펄스 생성 회로(201)의 제1단 출력 SAM1이 다음 단의 플립플롭회로(1101)를 세트하여, 그 출력단자(Q2)가 하이 레벨로 된다. 출력(Q2)이하이 레벨로 세트되면, 제2단의 아날로그 스위치(1102)가 온되고, 그 시점에서의 클록신호(ckb)가 제2단의 아날로그 스위치(1102)를 통하여 샘플링 펄스 생성 회로 (201)의 제2단 출력(SAM2)으로서 출력된다.
클록신호(ckb)가 로우 레벨로부터 하이 레벨로 변화할 때, 제2단 출력(SAM2)이 도1b에 도시된 바와 같이 출력된다. 이 때, 클록신호(ck)는 하이 레벨로부터 로우 레벨로 변화하기 때문에, 제1단 출력(SAM1)도 하이 레벨로부터 로우 레벨로 변화한다.
또한, 제2단 출력(SAM2)은, 전단, 즉, 제1단의 플립플롭회로(1101)의 리세트 단자에 접속되어 있기 때문에, 제1단의 플립플롭회로(1101)는 리세트되고 출력단자(Q1)는 다시 하이 레벨로부터 로우 레벨로 변화한다. 이에 따라 온된 제1단의 아날로그 스위치(1102)가 오프된다. 다음, 제1단의 아날로그 스위치(1102)가 온될 때까지, 이 로우 레벨은 유지된다.
유사하게, 제n단 플립플롭회로(1101)의 출력단자(Qn)의 신호에 따라 제n단 아날로그 스위치(1102)의 ON/OFF가 제어되고 제n단 아날로그 스위치(1102)를 통하여 제n번단 출력(SAMn)이 출력된다. 제n단 출력(SAMn)에 따라 접속단 플립플롭회로(1101)의 출력단자(Qn-1)및(Qn+1)의 세트 및 리세트가 각각 제어되고, 제(n+1)단 출력 SAMn+1, 제(n+2)단 출력 SAMn+2,…이 순차적으로 출력되는 것이 확인된다.
상기 동작에 의해, 클록신호의 부하용량은 (a) 온된 아날로그 스위치(1102)의 전후의 플립플롭회로(1101)의 세트 및 리세트단자의 입력용량 및 (b) 클록신호를 전송하는 배선자체의 배선용량만이다. 따라서, 종래의 부하용량과 비교하여 클록신호의 부하용량을 저감할 수 있다.
도1(a)에 도시된 구성에 의하면, 상기 종래 기술과 같이, 제n단 출력(SAMn)이 무딘 경우, 제n단 출력(SAMn)과 제(n+1)단 출력(SAMn+1)이 하강과 상승 에지부 부근에서 오버랩하는 시간 (Tob)(도시하지 않음)이 발생한다. 이는 소스버스라인용량 n+1의 충방전에 의해 영상데이터에 잡음이 발생하여 적절하게 영상데이터의 샘플링을 할 수 없는 문제가 생긴다.
스타트 펄스(sp), 클록신호(ck), 클록신호(ckb)가 도2에 도시된 타이밍에 도1(a)의 샘플링 펄스 생성 회로(201)에 입력될 때, 도2의 타이밍도를 참조하여, 출력단자(Qn) 및 제n번단 출력(SAMn)이 각각 동작하는 방법을 설명한다.
도2에 도시된 바와 같이, 샘플링 펄스 생성 회로(201)의 클록신호 (ck·ckb)(구동 클록)는 50%보다 작은 듀티비를 가진다. 또한, 하이 레벨 기간(샘플링 펄스 폭)이 로우 레벨의 기간보다도 짧고, 클록신호(ck)의 하이 레벨 기간과 클록신호(ckb)의 하이 레벨 기간 사이에는 시간 간격 (ts)이 제공된다.
이 경우, 스타트 펄스(sp)가 샘플링 펄스 생성 회로(201)를 구성하는 제1단의 플립플롭회로(1101)의 세트단자(SET)에 입력될 때, 제1단의 플립플롭회로(1101)의 출력단자(Q1)는, 도2에 파선으로 도시된 하이 레벨로 세트된다. 출력단자(Q1)는 제1단의 아날로그 스위치(1102)의 제어단자에 접속되어 있기 때문에, 제1단의 아날로그 스위치(1102)는 온되고, 그 시점에서의 클록신호(ck)가 제1단의 아날로그 스위치(1102)를 통하여 제1단 출력(SAM1)으로서 출력된다.
도2에 도시된 바와 같이, 스타트 펄스(sp)가 하이 레벨이 되고 나서 시간(t') 경과 후에 클록신호(ck)는 로우 레벨로부터 하이 레벨로 변화한다. 그 타이밍에, 제1단 출력(SAM1)이 출력된다. 또한, 제1단 출력(SAM1)에 의해 제2단의 플립플롭회로(1101)가 세트되어, 출력단자(Q2)가 하이 레벨이 된다. 출력단자(Q2)가 하이 레벨로 되면, 제2단의 아날로그 스위치(1102)가 온되고, 그 시점에서의 클록신호(ckb)가 제2단의 아날로그 스위치(1102)를 통하여 제2단 출력(SAM2)으로서 출력된다.
이 경우, 클록신호(ckb)가 로우 레벨로부터 하이 레벨로 변화함에 따라, 제2단 출력(SAM2)이 출력된다. 이 제2단 출력(SAM2)은, 제1단의 플립플롭회로(1101)의 리세트단자(RESET)로 출력되고, 이에 의해 제1단의 플립플롭회로(1101)는 리세트된다. 이에 따라, 출력단자(Q1)는, 다시 하이 레벨로부터 로우 레벨로 변화하고, 이에 의해 제어단자에는 로우 레벨이 입력되어 제1단의 아날로그 스위치(1102)가 ON에서 OFF로 변화한다.
상기한 바와 같이, 클록신호(ck)의 하이 레벨의 기간과 클록신호(ckb)의 하이 레벨의 기간 사이에는 시간 간격(ts)(도2 참조)을 제공하기 때문에, 제2단 출력(SAM2)이 로우 레벨에서 하이 레벨로 변화하기 시간 ts 전에는, 제1단 출력(SAM1)이 하이 레벨에서 로우 레벨로 변화할 수 있다. 유사하게, 샘플링 펄스 생성 회로(201)의 제 n번째단 출력(SAMn)은 항상 (n+1)번째단 출력(SAMn+1)이 로우 레벨에서 하이 레벨로 변화하기 전에 시간 (ts)을 유지하도록 입력되기 때문에, 제 n번째단 출력(SAMn)이 제(n+1)번째단 출력(SAMn+1)과 오버랩되는 결함을 피할 수 있다.
더 구체적으로, 도7a에 도시된 D형 플립플롭을 이용하는 종래의 샘플링 펄스 생성 회로(301)에서는, 제 n번째단 출력(SAMn)(샘플링펄스)은 클록신호(ck)의 에지에 동기하여 상승하고 클록신호(ckb)의 에지에 동기하여 하강한다. 클록신호(ck)의 듀티비가 클록신호(ckb)의 듀티비와 크게 다르면 (예컨대, 클록신호(ckb)의 상승이 클록신호(ck)의 하강보다도 빠를 때, 클록신호(ck)의 하이 레벨의 기간과 클록신호(ckb)의 하이 레벨의 기간이 오버랩되면), 동작을 적절하게 수행할 수 없다.
이에 대하여, 본 실시예와 같이, 세트-리세트형 플립플롭회로(1101)로 샘플링 펄스 생성 회로(201)를 구성할 때, 클록신호(ck)의 상승과 클록신호(ckb)의 하강이 일치하고 클록신호(ck)의 하강과 클록신호(ckb)의 상승이 일치할 필요가 없다. 각각의 클록신호(ck,ckb)의 듀티비를 자유롭게 가변시켜, 그 결과 샘플링 펄스 폭의 제어가 가능해진다. 바꾸어 말하면, 클록신호(ck,ckb)의 상승 및 하강에 관계 없이 적절한 동작을 실현할 수 있고, 클록신호(ck,ckb)의 듀티비의 조정에 의해 샘플링 펄스 폭이 제어될 수 있다.
상기 액정표시장치는, 폴리실리콘을 이용하는 드라이버 모노리틱형 액정표시장치와 같고, 또한 결정화를 조장하는 니켈과 같은 원소에 의해 연속적으로 결정성장한 연속립계 결정실리콘과 같은 연속립계 결정을 이용하는 드라이버 모노리틱형 액정표시장치와 같다. 이 경우, 단결정 실리콘 트랜지스터보다도 이동도가 낮은 폴리실리콘을 이용하는 드라이버를 패널기판 상에 형성할 수 있고, 외부에 부착된드라이버를 이용한 경우와 비교하여 실장(탑재)단계에서 비용을 절감할 수 있다.
도3은 본 발명에 따른 다른 데이터 드라이버의 구성예를 도시한다. 도3에 도시된 바와 같이, 이 데이터드라이버는, 샘플링 펄스 생성 회로(1001), 샘플링 펄스 생성 회로(1001)의 클록신호 입력부에 제공된 지연회로(1002,1003), 상기 지연회로(1002)에 의해 지연된 클럭신호(ck)와 클럭신호(ck)에 대해 논리적 연산을 수행하는 논리연산회로(1004), 지연회로(1003)에 의해 지연된 클록신호(ckb)와 클럭 신호(ckb)에 대해 논리적 연산을 수행하는 논리연산회로(1005), 비디오신호1·2의 전송선(영상신호배선), 샘플링 펄스를 따라 데이터 드라이버에 입력된 영상 신호의 샘플링을 위한 다수의 아날로그 스위치(1006,1007)로 이루어진다. 또, 샘플링 펄스 생성 회로(1001)는 도1(a)에 도시된 구성과 같은 구성을 가지고 있기 때문에(도4(a) 참조), 구성에 대한 설명은 생략한다.
도3에서 분명하듯이, 여기서 기술되는 데이터 드라이버와 상기한 데이터드라이버의 차이는 지연회로(1002·1003)와 논리연산회로(1004·1005)가 샘플링 펄스 생성 회로(1001)의 클록신호 입력부에 제공되어 외부액정장치 구동회로에 의해 입력된 각각의 구동클록(클록신호(ck,ckb))의 듀티비를 데이터드라이버 내부에서 조정하는데 있다.
요컨대, 상기한 데이터 드라이버에 따르면, 제 n번째단 출력(SAMn)이 제 (n+1)번째단 출력(SAMn+1)과 오버랩됨을 피하기 위해, 샘플링 펄스 생성 회로(201)를 구동하는 클록신호의 듀티비가 조정된다. 액정표시장치로 입력되는 클록신호의 듀티비가 외부의 액정표시장치 구동 회로에 의해 조정될 때, 구동신호를 생성하는중에 상당히 복잡하게 된다.
이와 대조적으로, 도3에 도시된 구성을 가지는 데이터 드라이버에 의하면, 외부에서 입력되는 클록신호(ck,ckb)가 종래와 같이 동일 듀티비 50%를 가진다. 그 결과, 지연회로에서 듀티비 50%를 가지는 외부에서 입력된 클럭신호가 종래와 같이 사용될 수 있기 때문에, 종래의 것에 대하여 뛰어난 호환성을 가지는 액정표시장치를 확실히 실현할 수 있다.
이하 도4(b)에 도시된 타이밍도를 참조하여 샘플링 펄스 생성회로(1001)의 동작을 설명한다.
외부 액정표시장치 구동회로에 의해 입력되는 클록신호(ck,ckb)는 도4(b)에 도시된바와 같이 각각 듀티비 50%를 가진다. 지연 회로(1002,1003)는 입력된 클록신호 (ck,ckb)를 시간(td)만큼 지연시켜 각각 지연된 클록신호(ckdely,ckbdely)를 출력한다.
클록신호(ck)와 지연클록신호(ckdely) 및 클록신호(ckb)와 지연클록신호(ckbdely)에 대해, 각각의 논리적 연산이 수행되면, 로우 레벨의 기간보다 하이 레벨의 기간이 짧은 각각의 듀티비를 가지도록 조정된 클록신호 (ck',ckb')를 생성한다. 상기 샘플링 펄스 생성 회로(201)와 유사하게, 제 n번째단 출력(SAMn)이 제 (n+1)번째단 출력(SAMn+1)과 오버랩됨을 방지하는 샘플링 펄스 생성 회로(1001)를 실현할 수 있다.
또한, 상기 지연회로(1002,1003)는 소정의 시간 지연량(td)을 얻을 수 있다면, 특정 구조로 제한되지 않는다. 예컨대, 이러한 구조는 CMOS, NMOS, PMOS와 같은 MOS 구조의 다수의 인버터들이 직렬 접속되거나 또는 커패시터와 저항이 CR 적분회로를 형성하는 구성에 의해 실현된다. M0S 구성 중, 소비전류를 줄이는 능력 때문에 CM0S구조는 선호된다. 또한, 본 실시예에 따른 논리연산회로(1004,1005)는 AND회로, NAND회로, OR회로, NOR회로와 같은 논리회로에 의해 구성된다. 예컨대, 논리연산회로(1004)를 NAND회로에 의해 구성할 때, NAND회로의 출력은 로직 레벨을 반전하는 인버터(이러한 인버터는 NAND회로의 입력단자를 서로 접속함에 의해 실현된다)에 의해 구성되는 버퍼회로를 통하여 클록신호(ck',ckb')로서 출력된다.
도3에 도시된 데이터 드라이버를 가진 액정표시장치는 폴리실리콘을 이용하는 드라이버 모노리틱형 액정표시장치 및 결정화를 조장하는 니켈과 같은 원소를 사용함으로써 연속적으로 결정성장되는 연속립계 결정실리콘과 같은 연속립계 결정을 이용하는 드라이버 모노리틱형 액정표시장치 등으로 될 수 있다. 이 경우, 단결정 실리콘 트랜지스터보다 낮은 이동도를 가지는 폴리실리콘을 이용하는 드라이버를 패널기판 상에 형성할 수 있음으로써, 외부에 부착된 드라이버를 이용하는 경우와 비교하여 실장(탑재)단계에서의 비용절감이 가능하다.
상기한 설명에 있어서, 데이터 드라이버(101)에 입력하는 영상신호는 원래의 영상신호를 2배로 시간축 연장(time-base-extended)한 시간축 연장에 의해 얻어지는 영상신호인 2채널 영상 데이터를 사용하여 설명된다. 이 경우, 영상데이터의 샘플링 속도를 원래의 영상신호의 샘플링의 반으로 줄일 수 있다.
즉, 데이터 드라이버(101)를 구성하는 박막 트랜지스터의 이동도와 같은 트랜지스터 특성에 따라, 데이터 드라이버(1O1)에 n-채널 영상 데이터를 준비하여 공급하기 위해 데이터 드라이버(101)로의 영상신호를 n배 시간축 연장되게 함에 의해, 단일 샘플링 펄스를 따라 n-채널 영상 데이터를 한번에 샘플링하는 것이 가능하다. 따라서, 원래의 영상 신호가 샘플링되는 경우와 비교하여 데이터 드라이버의 동작 속도를 1/n으로 감소하는 것이 가능하고, 단결정 실리콘 트랜지스터보다도 낮은 이동도를 가지는 폴리실리콘 등으로 만들어진 박막 트랜지스터에 의해 액정표시장치를 구성하는 드라이버회로를 모노리틱화할 수 있다.
본 발명의 제1의 드라이버 모노리틱형 액정표시장치는, 이상과 같이, 입력된 영상신호의 샘플링을 하는 데이터 드라이버를 가지고 있고, 상기 데이터 드라이버가 로우 레벨 기간에 대해 하이 레벨 기간의 듀티비가 50% 보다 작은 클럭 신호에 의해 펄스 폭이 제어되는 샘플링 펄스를 출력하기 위한 샘플링 펄스 생성 회로를 포함함을 특징으로 한다.
본 발명의 제2의 드라이버 모노리틱형 액정표시장치는, 이상과 같이, 상기 제1의 드라이버 모노리틱형 액정표시장치의 구성에 있어서, 샘플링 펄스 생성 회로가 세트 및 리세트를 시프트 레지스터에 입력되는 클록 신호에 의해 제어하는 세트 및 리세트형 플립플롭으로 구성되는 시프트 레지스터를 포함함을 특징으로 한다.
본 발명의 제3의 드라이버 모노리틱형 액정표시장치는, 이상과 같이, 상기 제1 또는 제2의 드라이버 모노리틱형 액정표시장치의 구성에 있어서, 데이터 드라이버에 입력된 n-채널 영상 신호가 단일 샘플링 펄스에 따라 한번에 샘플링됨을 특징으로 한다.
본 발명의 제4의 드라이버 모노리틱형 액정표시장치는, 이상과 같이, 제1내지 제3의 드라이버 모노리틱형 액정표시장치 중 어느 하나의 구성에 있어서, 상기 장치가 결정성장을 촉진하는 니켈과 같은 원소를 사용함으로써 연속적으로 결정성장이 되는 연속립계 결정실리콘에 의해 형성됨을 특징으로 한다.
제1내지 4의 드라이버 모노리틱형 액정표시장치의 구성 중 어느 하나에 있어서, 세트-리세트형의 플립플롭으로 구성되는 시프트 레지스터를 가진 샘플링 펄스 생성 회로를 포함하는 데이터 드라이버에서, 로우 레벨 기간에 대한 하이 레벨 기간의 클록 신호의 듀티비는 50%보다 작고, 샘플링 펄스 생성 회로의 각 단의 인접한 샘플링 펄스가 서로 오버랩됨을 방지할 수 있다. 따라서, 영상데이터의 샘플링 때에 발생하는 잡음을 줄이기 때문에 정확한 타이밍에 영상데이터의 샘플링이 수행된다.
본 발명의 제5의 드라이버 모노리틱형 액정표시장치는, 이상과 같이, 클록신호의 듀티비가, 입력된 클록신호 및 데이터 드라이버 신호에 제공된 지연회로에 의해 입력된 클록신호를 지연시킴에 의해 얻어진 신호에 따라 데이터 드라이버내에 제공된 논리회로에 의해 제어됨을 특징으로 한다.
상기 지연회로는, CM0S 인버터회로, 또는 콘덴서 및 저항을 가진 적분회로에 의해 구성되는 것이 바람직하다.
또한, 상기 논리회로는, AND회로, NAND회로, OR회로, 또는 NOR 회로에 의해 구성되는 것이 바람직하다.
상기 드라이버 모노리틱형 액정표시장치의 구성에 있어서, 데이터 드라이버의 클록신호 입력부에 지연회로를 제공하고 클록신호와 지연된 클록신호의 논리적을 구하여, 상기 시프트 레지스터를 구동하는 클록신호의 듀티비를 조정하는 것이 가능하다. 따라서, 인접한 각각의 데이터 샘플링의 샘플링 펄스가 서로 오버랩하지 않도록 영상데이터 샘플링동안 상기 펄스 폭을 조정하고, 이것에 의해, 데이터 드라이버의 시프트 레지스터는, 종래대로 50%의 동일한 듀티비를 가지며 데이터 드라이버를 구동하는 외부에서 공급된 클록신호에 따라 구동된다.
본 발명의 액정표시장치는, 이상과 같이, 샘플링 펄스 생성 회로가 클록신호의 듀티비에 따라 변화하는 펄스폭을 갖는 샘플링 펄스를 생성함을 특징으로 한다.
액정표시장치의 구성에 있어서, 샘플링 펄스가 샘플링 펄스 생성 회로에 의해서 생성되어, 상기 샘플링 펄스에 따라 표시해야 할 입력신호가 샘플링되어, 샘플링 결과가 표시데이터로서 표시부에 기입됨으로써 표시부가 입력 신호를 표시한다.
생성된 샘플링 펄스의 듀티비가 50%로 고정되는 경우, 샘플링 펄스의 파형이 무디면, 인접한 샘플링 펄스들이 에지부 부근에서 서로 오버랩하는 기간이 생긴다. 이 결함을 회피하기 위해 여러가지의 제안을 할 수 있지만, 어느 것이나 각각의 문제를 갖고 있다.
이와 다르게, 본 발명의 상기 액정표시장치에 따르면, 로우 레벨의 기간에 대한 하이 레벨 기간의 클록신호의 듀티비가 50%보다 작게 되어, 샘플링 펄스생성 회로에 의해 생성되는 인접한 샘플링펄스가 서로 오버랩되는 것을 방지한다. 입력신호의 샘플링이 정확히 수행되기 때문에, 샘플링 결과가 에러를 갖지 않게 되어, 정확한 표시데이터를 표시부에 기입할 수 있다. 따라서, 회로구성 및 동작제어를복잡화하지 않고, 지연회로의 구동능력을 고려할 필요없이, 대단히 높은 표시 신뢰성을 갖는 액정표시장치를 실현하는 것이 가능하다.
상기 샘플링 펄스 생성 회로는, (a) 스타트 펄스가 제1단의 플립플롭의 세트단자에 입력되는 복수의 세트-리세트형 플립플롭을 가진 시프트 작동을 위한 시프트 레지스터와, (b) 각 스위칭 수단의 개방(즉,오프)과 단락(즉, 온)이 각 단의 플립플롭의 각 출력에 따라 제어됨으로써, 클록신호의 듀티비에 따라 제어되는 펄스 폭을 가지는, 샘플링 펄스가 개방시 출력되고, 샘플링 펄스가 전단의 플립플롭의 리세트 단자와 다음단의 플립플롭의 세트 단자에 입력되도록 각 플립플롭에 대하여 제공되는 스위칭 수단에 의해 구성된다.
이 구성에 있어서, 다음 시프트 동작이 시프트 레지스터에 의해 수행된다. 즉, 세트단자에 스타트 펄스가 입력되면, 제1단의 플립플롭의 출력은 소정 레벨에 이른다. 제1단의 플립플롭의 출력에 따라, 제1단의 스위칭 수단의 개폐가 제어된다. 개방시에는, 제1단의 스위칭 수단은 그 시점의 클록신호의 듀티비에 따라 제어되는 펄스 폭을 갖는 제1단의 샘플링 펄스로서 펄스를 출력한다.
제1단의 샘플링 펄스(제1단의 스위칭 수단의 출력)는 제2단의 플립플롭의 세트단자에 입력된다. 이것에 의해 제2단의 플립플롭의 출력은 제1단의 샘플링 펄스에 따라 변화하며, 제2단의 플립플롭의 출력에 따라 제2단의 스위칭 수단의 개폐가 제어된다. 개방시, 제2단의 스위칭 수단은 그 시점의 클록신호의 듀티비에 따라 제어되는 펄스 폭을 갖는 펄스를 제2단의 샘플링 펄스로서 출력한다. 이 제2단의 샘플링 펄스는 제1단의 플립플롭의 리세트 단자에 보내어진다. 따라서, 제2단의 샘플링 펄스가 입력되면, 제1단의 플립플롭은 리세트된다. 이후, 상기와 비슷한 동작이 제3단 플립플롭과 스위칭 수단 및 다음단의 각 플립플롭과 스위칭 수단에 의해 수행된다.
샘플링 펄스 생성 회로가 종래대로 서로 캐스케이드 접속된 복수의 D형 플립플롭으로 구성된 시프트 레지스터를 가질 때, 제 n번째단의 샘플링펄스는 클록신호의 에지에 동기하여 상승하거나 하강한다. 따라서, 인접한 샘플링 펄스가 에지부 부근에서 서로 오버랩되며 부적절한 동작을 일으키는 일부 듀티비가 있다.
이에 대하여, 상기 샘플링 펄스 생성 회로에 세트-리세트형의 플립플롭이 제공될 때, 상승 에지 및 하강 에지에 관계없이 정확히 동작하는 것이 가능하다. 그 결과, 로우 레벨의 기간에 대한 하이 레벨의 기간의 듀티비가 50%보다 작게 됨으로써 샘플링 펄스의 펄스 폭의 조정이 제어될 수 있다. 요컨대, 샘플링 펄스의 상승 및 하강은 클록신호의 듀티비에 따라 자유롭게 제어할 수 있다. 따라서, 인접한 샘플링 펄스가 에지부 부근에서 서로 오버랩하여 이러한 오버랩핑이 부적절한 동작을 일으키는 것을 확실히 방지할 수 있다
상기 입력신호는 영상신호가 n배에 시간축 연장되어 n-채널 영상 데이터를 준비하여 공급하고 이 n-채널 영상 데이터가 하나의 샘플링펄스에 따라 한번에 샘플링되도록 하는 것이 바람직하다. 입력된 영상신호가 n배로 시간축 연장되어 n-채널 영상 데이터를 준비하여 공급하고 이 n-채널 영상신호가 하나의 샘플링 펄스에 따라 한번에 샘플링될 때, 원래의 영상신호가 샘플링되는 경우와 비교하여 데이터 드라이버의 동작속도를 1/n로 감소시킬 수 있고, 단결정 실리콘 트랜지스터보다 낮은 이동도를 가진 폴리실리콘 등으로 만들어진 박막 트랜지스터에 의해 액정표시장치를 구성한 드라이버 회로를 모노리틱화 하는 것도 가능하다.
상기 액정표시장치는 결정성장을 촉진하는 원소를 사용함으로써 연속적인 결정성장을 하는 연속립계 결정을 사용하는 드라이버 모노리틱형 액정표시장치인 것이 바람직하다. 이 경우, 단결정 실리콘트랜지스터보다 낮은 이동도를 가지는 결정을 사용하는 것이 가능하고, 비용절감이 가능하다.
상기 액정표시장치는 상기 클록신호를 지연시키는 지연회로 및, 상기 클록신호와 상기 지연회로로부터 출력된 지연신호에 대해 논리적 연산을 수행하는 논리연산회로를 포함하며, 상기 샘플링펄스생성회로는 상기 논리연산회로에 따라 상기 샘플링 펄스를 생성한다.
상기 액정표시장치에는, 지연회로에 의해 지연된 지연클록신호와 아직 지연되지 않은 클록신호라는 입력된 2개의 클록신호에 따라 논리적 연산을 수행하는 논리연산회로에 입력된다. 논리적 연산에 의해, 클록신호의 듀티비는 감소한다. 이와 같이 듀티비가 감소한 클록신호를 사용함에 의해, 샘플링 펄스 생성 회로에 의해 생성되는 인접한 샘플링펄스는 서로 오버랩됨이 방지된다. 이것에 의해, 입력된 신호의 샘플링이 정확히 수행되기 때문에, 샘플링 결과가 에러를 갖지 않고, 정확한 표시 데이터가 표시부에 기입될 수 있다. 따라서, 회로 구성 및 동작 제어를 복잡화하지 않고, 지연회로가 샘플링 펄스의 수에 따라 구동능력을 가질 필요 없이, 매우 높은 표시 신뢰성을 가진 액정표시장치가 확실히 실현된다.
이와 같이, 외부의 액정표시장치 구동 회로 측에서 듀티비를 작게 하지 않고, 회로구성 및 동작제어를 복잡화하는 일없이 용이하게 원하는 듀티비를 얻는 것이 가능하다. 더구나, 외부에서 공급된 듀티비 50%를 갖는 클록신호가 종래처럼 지연회로에서 사용될 수 있기 때문에, 종래의 것에 대하여 뛰어난 호환성을 가지는 액정표시장치가 확실히 실현된다.
상기 지연회로는 M0S 인버터 회로 또는 콘덴서와 저항을 가지는 적분회로에 의해 구성됨이 바람직하다. 이 경우, 간단한 구조를 가진 지연회로가 실현된다. M0S 회로중, 소비전류를 적게 하는 능력 때문에 CM0S 구조가 바람직하다.
본 발명에 따른 데이터 드라이버는, 이상과 같이, 상기 샘플링 펄스 생성 회로가 로우 레벨의 기간에 대해 하이 레벨의 기간의 듀티비가 50%보다 작은 클록신호에 따라 샘플링 펄스를 생성함을 특징으로 한다.
데이터 드라이버의 구성에 있어서, 샘플링 펄스는 샘플링 펄스 생성 회로에 의해 생성되어, 상기 샘플링 펄스에 따라 입력된 신호가 샘플링되어, 샘플링 결과가 표시 데이터로서 출력된다.
생성된 샘플링펄스의 듀티비가 50%에 고정되어 있는 경우, 샘플링 펄스의 파형이 무딜 때, 인접한 샘플링 펄스가 서로 에지부 부근에서 오버랩하는 기간이 생긴다. 이 결함을 피하기 위해 다양한 제안이 될 수 있지만 어느 것이나 각각의 문제를 갖고 있다.
이와 다르게, 본 발명의 데이터 드라이버에 따르면, 로우 레벨의 기간에 대해 하이 레벨의 기간의 클록신호의 듀티비가 50%보다 작게 되어, 샘플링 펄스 생성회로에 의해 생성되는 인접한 샘플링 펄스가 서로 오버랩하는 것을 방지할 수 있다. 입력된 신호의 샘플링이 정확히 수행되기 때문에, 샘플링결과가 에러를 갖지 않게 되어, 정확한 표시 데이터를 표시부에 기입할 수 있다. 따라서, 회로구성 및 동작제어를 복잡화하지 않고, 지연회로의 구동능력을 고려할 필요없이, 대단히 높은 표시 신뢰성을 가지는 액정표시장치가 확실히 실현된다.
상기 샘플링 펄스 생성 회로는, (1) 스타트 펄스가 제1단의 플립플롭의 세트단자에 입력되는 복수의 세트-리세트형 플립플롭을 가진 시프트 작동을 위한 시프트 레지스터와, (2) 각 스위칭 수단의 개방(즉, 오프)과 단락(즉, 온)이 각 단의 플립플롭의 각 출력에 따라 제어됨으로써, 클록신호의 듀티비에 따라 제어되는 펄스 폭을 가지는 샘플링 펄스가 개방시 출력되고, 샘플링 펄스가 전단의 플립플롭의 리세트 단자와 다음단의 플립플롭의 세트 단자에 입력되도록 각 플립플롭에 대하여 제공되는 스위칭 수단에 의해 구성되는 것이 바람직하다
이 경우, 다음 시프트 동작이 시프트 레지스터에 의해 수행된다. 즉, 세트단자에 스타트 펄스가 입력되면, 제1단의 플립플롭의 출력은 소정 레벨에 이른다. 제1단의 플립플롭의 출력에 따라, 제1단의 스위칭 수단의 개폐가 제어된다. 개방 동안, 제1단의 스위칭 수단은 그 시점의 클록신호의 듀티비에 따라 제어되는 펄스 폭을 갖는 제1단의 샘플링 펄스로서 펄스를 출력한다.
제1단의 샘플링 펄스(제1단의 스위칭 수단의 출력)는 제2단의 플립플롭의 세트 단자에 입력된다. 이것에 의해 제2단의 플립플롭의 출력은 제1단의 샘플링 펄스에 따라 변화하고, 제2단의 플립플롭의 출력에 따라 제2단의 스위칭 수단의 개폐가제어된다. 개방시, 제2단의 스위칭 수단은 그 시점의 클록신호의 듀티비에 따라 제어되는 펄스 폭을 갖는 펄스를 제2단의 샘플링펄스로서 출력한다. 이 제2단의 샘플링 펄스는 제1단의 플립플롭의 리세트단자에 보내어진다. 따라서, 제2단의 샘플링 펄스가 입력되면, 제1단의 플립플롭은 리세트된다. 이후, 상기와 비슷한 동작이 제3단의 플립플롭과 스위칭 수단 및 다음단의 각 플립플롭과 스위칭 수단에 의해 수행된다.
샘플링 펄스 생성 회로가 종래대로 서로 캐스케이드 접속된 복수의 D형 플립플롭으로 구성된 시프트 레지스터를 가질 때, 제 n번째단의 샘플링펄스는 클록신호의 에지에 동기하여 상승하거나 하강한다. 따라서, 인접한 샘플링 펄스가 에지부 부근에서 서로 오버랩되며 부적절한 동작을 일으키는 일부 듀티비가 있다.
이에 대하여, 상기 샘플링 펄스 생성 회로에 세트-리세트형의 플립플롭이 제공될 때, 상승 에지 및 하강 에지에 관계없이 정확히 동작하는 것이 가능하다. 그 결과, 로우 레벨의 기간에 대한 하이 레벨의 기간의 듀티비가 50%보다 작게 됨으로써 샘플링 펄스의 펄스 폭의 조정이 제어될 수 있다. 요컨대, 샘플링 펄스의 상승 및 하강은 클록신호의 듀티비에 따라 자유롭게 제어할 수 있다. 따라서, 인접한 샘플링 펄스가 에지부 부근에서 서로 오버랩하여 이러한 오버랩핑이 부적절한 동작을 일으키는 것을 확실히 방지할 수 있다.
상기 데이터 드라이버는 상기 클록신호를 지연시키는 지연회로 및, 상기 클록신호와 상기 지연회로로부터 출력되는 지연신호에 대하여 논리적 연산을 수행하는 논리연산회로를 포함하며, 상기 샘플링펄스생성회로는 상기 논리연산회로에 따라 상기 샘플링 펄스를 생성하는 것이 바람직하다.
상기 데이터 드라이버에는, 지연회로에 의해 지연된 지연 클록 신호와 아직 지연되지 않은 클록신호라는 입력된 2개의 클록 신호에 따라 논리적 연산을 수행하는 논리연산회로에 입력된다. 논리적 연산에 의해, 클록신호의 듀티비는 감소한다. 이와 같이 듀티비가 감소한 클록신호를 사용함에 의해, 샘플링 펄스 생성 회로에 의해 생성되는 인접한 샘플링펄스는 서로 오버랩됨이 방지된다. 이것에 의해, 입력된 신호의 샘플링이 정확히 수행되기 때문에, 샘플링 결과가 에러를 갖지 않고, 정확한 표시 데이터가 표시부에 기입될 수 있다. 따라서, 회로구성 및 동작제어를 복잡화하지 않고, 지연회로가 샘플링 펄스의 수에 따라 구동능력을 가질 필요없이, 매우 높은 표시 신뢰성을 가진 데이터 드라이버가 확실히 실현된다.
이와 같이, 외부 액정표시장치 구동 회로 측에서 듀티비를 작게 할 필요가 없을 뿐만 아니라, 회로구성과 동작제어를 복잡화하는 일없이 용이하게 원하는 듀티비를 얻을 수 있다. 더구나, 50%의 듀티비를 갖는 지연회로에 외부에서 공급된 클록신호가 종래처럼 사용될 수 있기 때문에, 종래의 것에 대하여 뛰어난 호환성을 갖는 데이터 드라이버가 확실히 실현된다.
전술한 특징에 의하여 당업자들은 본 발명의 장점들을 잘 이해할 수 있을 것이다. 이들은 첨부된 특허청구의 범위내에 포함되는지에 관계없이, 본 명세서에 의해 커버되는 본 발명의 독립적인 양태이다.

Claims (11)

  1. 입력신호의 샘플링을 행하는 복수의 샘플링 펄스를 생성하는 샘플링 펄스 생성회로를 포함하며, 상기 샘플링 펄스에 따라 상기 입력신호를 샘플링하여 표시데이터로서 표시부에 기입하는 액정표시장치에 있어서,
    상기 샘플링 펄스 생성회로에는, 로우 레벨 기간에 대한 하이 레벨 기간의 듀티비가 50% 보다 작은 클록신호가 입력되어, 이 클록신호에 응답하여 샘플링 펄스가 생성되며,
    상기 샘플링 펄스 생성회로는, 복수의 세트, 리세트형 플립플롭으로 구성되고, 제 1 단의 플립플롭의 세트 단자에 스타트 펄스가 인가되어, 시프트 동작을 행하는 시프트 레지스터, 및
    상기 플립플롭 마다 제공되고, 각 단의 플립플롭의 출력에 따라 개폐가 제어되어, 개방시, 상기 클록신호의 듀티비에 따라 제어된 펄스 폭을 갖는 상기 샘플링펄스를 출력하는 동시에 상기 샘플링 펄스는 다음 단의 세트 단자 및 전단의 리세트 단자로 각각 보내지는 스위칭수단을 포함하는 것을 특징으로 하는, 액정표시장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 입력신호는 영상신호를 n 배로 시간축 연장하여 n 계통 준비하고, 이 n 계통의 영상신호를 하나의 샘플링 펄스로 동시에 샘플링하는 액정표시장치.
  4. 제 1 항에 있어서, 결정성장을 촉진하는 원소로서 연속적으로 결정성장된 연속립계 결정으로 형성된 드라이버 모노리틱형 액정표시장치인 액정표시장치.
  5. 제 1 항, 3 항 또는 4 항중 어느 한 항에 있어서, 상기 클록신호를 지연시키는 지연회로, 및
    상기 클록신호와 지연회로의 출력인 지연클록신호에 대해 논리적 연산을 행하는 논리연산회로를 더 포함하고,
    상기 샘플링펄스 생성회로는 상기 논리연산회로의 출력에 따라 상기 샘플링펄스를 생성하는 액정표시장치.
  6. 제 5 항에 있어서, 상기 지연회로는 MOS 회로에 의해 구성되는 액정표시장치.
  7. 제 5 항에 있어서, 상기 지연회로는 적분회로에 의해 구성되는 액정표시장치.
  8. 입력신호의 샘플링을 행하는 복수의 샘플링 펄스를 생성하는 샘플링 펄스 생성회로를 포함하며,
    상기 샘플링 펄스에 따라 상기 입력신호를 샘플링하여 표시데이터로서 출력하는 데이터 드라이버로서,
    상기 샘플링 펄스 생성회로는 로우 레벨 기간에 대한 하이 레벨 기간의 듀티비가 50%보다 작은 클록신호에 따라 샘플링 펄스를 생성하는 데이터 드라이버.
  9. 제 8 항에 있어서, 상기 샘플링 펄스 생성회로는 복수의 세트, 리세트형 플립 플롭으로 구성되고, 제 1 단의 플립플롭의 세트 단자에 스타트 펄스가 인가되어, 시프트 동작을 행하는 시프트 레지스터, 및
    상기 플립플롭마다 제공되고, 각 단의 플립플롭의 출력에 따라 개폐가 제어되어, 개방시, 상기 클록신호의 듀티비에 따라 제어된 펄스 폭을 갖는 상기 샘플링 펄스를 출력하는 동시에 상기 샘플링 펄스는 다음 단의 세트 단자 및 전단의 리세트 단자로 각각 보내어지는 스위칭수단을 포함하는 데이터 드라이버.
  10. 제 8 항 또는 9 항에 있어서, 상기 클록신호를 지연시키는 지연회로, 및
    상기 클록신호와 지연회로의 출력인 지연클록신호에 대해 논리적 연산을 행하는 논리연산회로를 더 포함하고,
    상기 샘플링 펄스 생성회로는 상기 논리연산회로의 출력에 따라 상기 샘플링펄스를 생성하는 데이터 드라이버.
  11. 제 1 항에 있어서, 상기 클록신호는, 제1 클록신호(ck) 및 제1 클록신호를 반전시킨 제2 클록신호(ckb)로 구성되고, 제1 클록신호(ck)의 하이 레벨 기간과 제2 클록신호(ckb)의 하이 레벨 기간 사이에 소정의 시간 간격(ts)이 제공되는, 액정표시장치.
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