JP2001265289A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP2001265289A JP2001265289A JP2000074758A JP2000074758A JP2001265289A JP 2001265289 A JP2001265289 A JP 2001265289A JP 2000074758 A JP2000074758 A JP 2000074758A JP 2000074758 A JP2000074758 A JP 2000074758A JP 2001265289 A JP2001265289 A JP 2001265289A
- Authority
- JP
- Japan
- Prior art keywords
- sampling pulse
- stage
- liquid crystal
- sampling
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 94
- 238000005070 sampling Methods 0.000 claims abstract description 277
- 239000013078 crystal Substances 0.000 claims description 29
- 230000003111 delayed effect Effects 0.000 claims description 17
- 230000001934 delay Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims description 2
- 230000001737 promoting effect Effects 0.000 claims description 2
- 101100364827 Prochlorococcus marinus (strain SARG / CCMP1375 / SS120) ahcY gene Proteins 0.000 abstract description 11
- 101150081953 SAM1 gene Proteins 0.000 abstract description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 11
- 239000010409 thin film Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 101150021948 SAM2 gene Proteins 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 101100334739 Mus musculus Fgfr3 gene Proteins 0.000 description 4
- 101150076716 SAM3 gene Proteins 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 101150016293 SAM4 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 隣り合うサンプリングパルスのアクティブ時
間のオーバーラップ期間を無くすことが可能な液晶表示
装置を提供する。 【解決手段】 液晶表示装置はサンプリングパルス生成
回路２０１を含み、該サンプリングパルス生成回路２０
１は、複数のセット、リセット型のフリップフロップ１
１０１からなるシフトレジスタと、各フリップフロップ
１１０１の出力に基づいて開閉制御され、開時にクロッ
ク信号ｃｋ又はｃｋｂをサンプリングパルスＳＡＭ１〜
５として出力するアナログスイッチ１１０２とを備え、
該サンプリングパルスＳＡＭ１〜５によって映像信号の
サンプリングが行われる。これらサンプリングパルスＳ
ＡＭ１〜５のパルス幅は、上記クロック信号ｃｋ・ｃｋ
ｂのデューティ比に応じて変化する。
間のオーバーラップ期間を無くすことが可能な液晶表示
装置を提供する。 【解決手段】 液晶表示装置はサンプリングパルス生成
回路２０１を含み、該サンプリングパルス生成回路２０
１は、複数のセット、リセット型のフリップフロップ１
１０１からなるシフトレジスタと、各フリップフロップ
１１０１の出力に基づいて開閉制御され、開時にクロッ
ク信号ｃｋ又はｃｋｂをサンプリングパルスＳＡＭ１〜
５として出力するアナログスイッチ１１０２とを備え、
該サンプリングパルスＳＡＭ１〜５によって映像信号の
サンプリングが行われる。これらサンプリングパルスＳ
ＡＭ１〜５のパルス幅は、上記クロック信号ｃｋ・ｃｋ
ｂのデューティ比に応じて変化する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されたクロッ
ク信号に基づいて入力信号のサンプリングを行う複数の
サンプリングパルスを生成するサンプリングパルス生成
回路を備えた液晶表示装置に関するものである。
ク信号に基づいて入力信号のサンプリングを行う複数の
サンプリングパルスを生成するサンプリングパルス生成
回路を備えた液晶表示装置に関するものである。
【０００２】
【従来の技術】図５に従来のドライバモノリシック型液
晶表示装置の例を示す。図５に示すように、ガラス基板
或いは石英基板等の透明基板の上にデータドライバ１０
１、ゲートドライバ１０２、表示部１０３が形成される
ことによりドライバモノリシック型液晶表示装置が構成
されている。
晶表示装置の例を示す。図５に示すように、ガラス基板
或いは石英基板等の透明基板の上にデータドライバ１０
１、ゲートドライバ１０２、表示部１０３が形成される
ことによりドライバモノリシック型液晶表示装置が構成
されている。
【０００３】データドライバ１０１には、制御信号であ
るスタートパルスｓｐ、クロック信号ｃｋ、クロック信
号ｃｋｂ及び、映像信号であるビデオ信号１、２が入力
される。
るスタートパルスｓｐ、クロック信号ｃｋ、クロック信
号ｃｋｂ及び、映像信号であるビデオ信号１、２が入力
される。
【０００４】ゲートドライバ１０２には、スタートパル
スｓｐｇ、クロック信号ｃｋｇ、クロック信号ｃｋｂｇ
などが入力される。表示部１０３はマトリックス状に多
数の薄膜トランジスタ（ＴＦＴ）１０４により構成され
ている。表示部１０３を構成する各薄膜トランジスタ１
０４のゲート端子はゲートドライバ１０２の信号出力部
より繋がるゲートバスラインＧ１、Ｇ２、…、Ｇｎに接
続され、薄膜トランジスタ１０４のソース端子はデータ
ドライバ１０１の信号出力部より繋がるソースバスライ
ン、、…、ｎに接続され、薄膜トランジスタ１０４
のドレイン端子は透明電極と対向電極よりなる絵素容量
１０５に接続されている。
スｓｐｇ、クロック信号ｃｋｇ、クロック信号ｃｋｂｇ
などが入力される。表示部１０３はマトリックス状に多
数の薄膜トランジスタ（ＴＦＴ）１０４により構成され
ている。表示部１０３を構成する各薄膜トランジスタ１
０４のゲート端子はゲートドライバ１０２の信号出力部
より繋がるゲートバスラインＧ１、Ｇ２、…、Ｇｎに接
続され、薄膜トランジスタ１０４のソース端子はデータ
ドライバ１０１の信号出力部より繋がるソースバスライ
ン、、…、ｎに接続され、薄膜トランジスタ１０４
のドレイン端子は透明電極と対向電極よりなる絵素容量
１０５に接続されている。
【０００５】データドライバ１０１は、図６に示すサン
プリングパルス生成回路２０１とデータドライバ１０１
に入力された映像信号（ビデオ信号１・２（入力信
号））をサンプリングするためのアナログスイッチ２０
２により構成されている。
プリングパルス生成回路２０１とデータドライバ１０１
に入力された映像信号（ビデオ信号１・２（入力信
号））をサンプリングするためのアナログスイッチ２０
２により構成されている。
【０００６】サンプリングパルス生成回路２０１は、図
７（ａ）に示すように、互いに縦続接続された複数のＤ
フリップフロップ３０１よりなるシフトレジスタと、隣
り合うＤフリップフロップ３０１・３０１の出力の論理
積演算を行うＡＮＤ回路３０２により構成され、シフト
レジスタ各段の隣り合う出力（Ｑ１〜Ｑ５において隣り
合う２つの出力）はＡＮＤ回路３０２に送られる。
７（ａ）に示すように、互いに縦続接続された複数のＤ
フリップフロップ３０１よりなるシフトレジスタと、隣
り合うＤフリップフロップ３０１・３０１の出力の論理
積演算を行うＡＮＤ回路３０２により構成され、シフト
レジスタ各段の隣り合う出力（Ｑ１〜Ｑ５において隣り
合う２つの出力）はＡＮＤ回路３０２に送られる。
【０００７】ここで、従来の液晶表示装置の動作につい
て説明する。まず、スタートパルスｓｐ、クロック信号
ｃｋ、クロック信号ｃｋｂが入力されると、サンプリン
グパルス生成回路２０１は、図７（ｂ）のタイミングチ
ャートに示すように、それぞれ映像信号のサンプリング
パルスである、初段出力ＳＡＭ１、２段目出力ＳＡＭ
２、３段目出力ＳＡＭ３、…を順次出力する。
て説明する。まず、スタートパルスｓｐ、クロック信号
ｃｋ、クロック信号ｃｋｂが入力されると、サンプリン
グパルス生成回路２０１は、図７（ｂ）のタイミングチ
ャートに示すように、それぞれ映像信号のサンプリング
パルスである、初段出力ＳＡＭ１、２段目出力ＳＡＭ
２、３段目出力ＳＡＭ３、…を順次出力する。
【０００８】データドライバ２０１には、図８に示すよ
うなタイミングで、本来の映像信号を２倍に時間軸伸長
した映像信号であるビデオ信号１・２が入力されてお
り、上述の初段出力ＳＡＭ１、２段目出力ＳＡＭ２、３
段目出力ＳＡＭ３、…に基づいて、アナログスイッチ２
０２と、表示部１０３を構成するソースバスライン、
、…をホールド容量とするサンプルホールド回路とを
介して、ソースバスライン容量に表示画像データが書き
込まれる。
うなタイミングで、本来の映像信号を２倍に時間軸伸長
した映像信号であるビデオ信号１・２が入力されてお
り、上述の初段出力ＳＡＭ１、２段目出力ＳＡＭ２、３
段目出力ＳＡＭ３、…に基づいて、アナログスイッチ２
０２と、表示部１０３を構成するソースバスライン、
、…をホールド容量とするサンプルホールド回路とを
介して、ソースバスライン容量に表示画像データが書き
込まれる。
【０００９】サンプリングパルスである初段出力ＳＡＭ
１、２段目出力ＳＡＭ２、３段目出力ＳＡＭ３、…に基
づいて、各ソースバスライン、、…、ｎに表示画像
データが書き込まれている間、ゲートドライバ出力であ
るゲートバスラインＧｎはアクティブとなっており、ゲ
ートバスラインＧｎに繋がる薄膜トランジスタ１０４を
介してソースバスライン、、…、ｎに書き込まれた
データが表示部１０３を構成する絵素容量１０５に順次
格納されていく。そして、１水平期間分の映像データの
サンプリングが終了し、絵素容量１０５にデータが書き
込まれた後、ゲートバスラインＧｎは非アクティブとな
り、次のフレーム期間の表示画像データが書き込まれる
までの間、絵素容量１０５に書き込まれた画像データを
保持することにより液晶表示装置の画像表示が行われ
る。
１、２段目出力ＳＡＭ２、３段目出力ＳＡＭ３、…に基
づいて、各ソースバスライン、、…、ｎに表示画像
データが書き込まれている間、ゲートドライバ出力であ
るゲートバスラインＧｎはアクティブとなっており、ゲ
ートバスラインＧｎに繋がる薄膜トランジスタ１０４を
介してソースバスライン、、…、ｎに書き込まれた
データが表示部１０３を構成する絵素容量１０５に順次
格納されていく。そして、１水平期間分の映像データの
サンプリングが終了し、絵素容量１０５にデータが書き
込まれた後、ゲートバスラインＧｎは非アクティブとな
り、次のフレーム期間の表示画像データが書き込まれる
までの間、絵素容量１０５に書き込まれた画像データを
保持することにより液晶表示装置の画像表示が行われ
る。
【００１０】
【発明が解決しようとする課題】上述したような動作に
より映像データのサンプリングを行う場合、実際のサン
プリングパルス生成回路２０１から出力されるサンプリ
ングパルス（例えば、図６に示す例では、初段出力ＳＡ
Ｍ１、２段目出力ＳＡＭ２、３段目出力ＳＡＭ３、およ
び４段目出力ＳＡＭ４の４つである。）は、駆動するア
ナログスイッチ２０２のゲート容量その他付加容量など
により、図９に示すように、なまった波形となる。この
ようにサンプリングパルスの波形がなまると、ｎ段目出
力ＳＡＭｎと（ｎ＋１）段目出力ＳＡＭｎ＋１とがオー
バーラップする時間Ｔｏｂが生じることになる。
より映像データのサンプリングを行う場合、実際のサン
プリングパルス生成回路２０１から出力されるサンプリ
ングパルス（例えば、図６に示す例では、初段出力ＳＡ
Ｍ１、２段目出力ＳＡＭ２、３段目出力ＳＡＭ３、およ
び４段目出力ＳＡＭ４の４つである。）は、駆動するア
ナログスイッチ２０２のゲート容量その他付加容量など
により、図９に示すように、なまった波形となる。この
ようにサンプリングパルスの波形がなまると、ｎ段目出
力ＳＡＭｎと（ｎ＋１）段目出力ＳＡＭｎ＋１とがオー
バーラップする時間Ｔｏｂが生じることになる。
【００１１】映像データをサンプリングする場合、サン
プリングパルスがＯＦＦとなった時点でのデータがホー
ルド容量（液晶表示装置ではソースバスライン容量）に
書き込まれることになるが、ｎ段目出力ＳＡＭｎが完全
にＯＦＦとなる直前のＴｏｂ時間前に（ｎ＋１）段目出
力ＳＡＭｎ＋１がＯＮとなり、ソースバスライン容量ｎ
＋１の充放電に起因して映像データにノイズが発生して
しまう。その結果、正確な映像データのサンプリングが
行えないという不具合が生じることになる。
プリングパルスがＯＦＦとなった時点でのデータがホー
ルド容量（液晶表示装置ではソースバスライン容量）に
書き込まれることになるが、ｎ段目出力ＳＡＭｎが完全
にＯＦＦとなる直前のＴｏｂ時間前に（ｎ＋１）段目出
力ＳＡＭｎ＋１がＯＮとなり、ソースバスライン容量ｎ
＋１の充放電に起因して映像データにノイズが発生して
しまう。その結果、正確な映像データのサンプリングが
行えないという不具合が生じることになる。
【００１２】そこで、上記のような不具合の対策とし
て、図１０に示すように、サンプリングパルス生成回路
２０１の各段出力と、その遅延信号とに対して、ＡＮＤ
回路６０３で論理積演算を行い、各段出力のパルス幅を
狭くする（ｎ段目出力ＳＡＭｎと、ｎ段目出力ＳＡＭｎ
がｎ段目の遅延回路６０２で遅延された信号とに対し
て、ｎ段目のＡＮＤ回路６０３が論理積演算を行い、ｎ
段目出力ＳＡＭｎのパルス幅を狭くする）ことが提案さ
れている。
て、図１０に示すように、サンプリングパルス生成回路
２０１の各段出力と、その遅延信号とに対して、ＡＮＤ
回路６０３で論理積演算を行い、各段出力のパルス幅を
狭くする（ｎ段目出力ＳＡＭｎと、ｎ段目出力ＳＡＭｎ
がｎ段目の遅延回路６０２で遅延された信号とに対し
て、ｎ段目のＡＮＤ回路６０３が論理積演算を行い、ｎ
段目出力ＳＡＭｎのパルス幅を狭くする）ことが提案さ
れている。
【００１３】この場合、図１１に示すように、ｎ段目出
力ＳＡＭｎとｎ段目の遅延回路６０２の出力ＳＡＭｄｎ
とに対して、ｎ段目のＡＮＤ回路６０３で論理積演算が
行われた後、その論理積演算結果であるＳＡＭ１’がｎ
段目出力としてサンプリングパルス生成回路２０１から
出力される。また、（ｎ＋１）段目出力ＳＡＭｎ＋１と
（ｎ＋１）段目の遅延回路６０２の出力ＳＡＭｄｎ＋１
とに対して、（ｎ＋１）段目のＡＮＤ回路６０３で論理
積演算が行われた後、その論理積演算結果であるＳＡＭ
ｎ＋１’が（ｎ＋１）段目出力としてサンプリングパル
ス生成回路２０１から出力される。
力ＳＡＭｎとｎ段目の遅延回路６０２の出力ＳＡＭｄｎ
とに対して、ｎ段目のＡＮＤ回路６０３で論理積演算が
行われた後、その論理積演算結果であるＳＡＭ１’がｎ
段目出力としてサンプリングパルス生成回路２０１から
出力される。また、（ｎ＋１）段目出力ＳＡＭｎ＋１と
（ｎ＋１）段目の遅延回路６０２の出力ＳＡＭｄｎ＋１
とに対して、（ｎ＋１）段目のＡＮＤ回路６０３で論理
積演算が行われた後、その論理積演算結果であるＳＡＭ
ｎ＋１’が（ｎ＋１）段目出力としてサンプリングパル
ス生成回路２０１から出力される。
【００１４】このように、各段目出力（サンプリングパ
ルス）に時間的間隔（図１１中のＴｄ１乃至Ｔｄ４を参
照）が設けられるので、隣り合う出力ＳＡＭｎ’とＳＡ
Ｍｎ＋１’との間にオーバーラップがなくなり、これに
より、映像データに生じるノイズを低減している。
ルス）に時間的間隔（図１１中のＴｄ１乃至Ｔｄ４を参
照）が設けられるので、隣り合う出力ＳＡＭｎ’とＳＡ
Ｍｎ＋１’との間にオーバーラップがなくなり、これに
より、映像データに生じるノイズを低減している。
【００１５】また、図１２に示すように、クロック信号
ｃｋを遅延する遅延回路８０３と、クロック信号ｃｋｂ
を遅延する遅延回路８０２と、サンプリングパルス生成
回路２０１の各段出力と上記遅延回路８０３又は８０２
との論理積演算を行うＡＮＤ回路８０４とを備え、図１
３のタイミングチャートに示すように、サンプリングパ
ルス幅を狭くする方法も提案されている。
ｃｋを遅延する遅延回路８０３と、クロック信号ｃｋｂ
を遅延する遅延回路８０２と、サンプリングパルス生成
回路２０１の各段出力と上記遅延回路８０３又は８０２
との論理積演算を行うＡＮＤ回路８０４とを備え、図１
３のタイミングチャートに示すように、サンプリングパ
ルス幅を狭くする方法も提案されている。
【００１６】ここで、図１０に示す構成のデータドライ
バのサンプリングパルス幅縮小方法について、図１１の
タイミングチャートを参照しながら、もう少し詳しくそ
の動作説明を行う。
バのサンプリングパルス幅縮小方法について、図１１の
タイミングチャートを参照しながら、もう少し詳しくそ
の動作説明を行う。
【００１７】サンプリングパルス生成回路２０１のｎ段
目出力ＳＡＭｎは、ｎ段目の遅延回路６０２によって遅
延量Ｔｄｎだけ遅延される。このとき、サンプリングパ
ルス幅が遅延量Ｔｄｎだけ縮小されることになるので、
遅延量Ｔｄｎはあまり大きな量に設定することは出来な
い。そのため、各遅延回路６０２を構成する薄膜トラン
ジスタの特性バラツキその他によって、各遅延回路６０
２の遅延量Ｔｄ１、Ｔｄ２、…にバラツキが生じると、
隣り合う出力ＳＡＭｎ’とＳＡＭｎ＋１’との間にオー
バーラップが生じることが懸念される。その結果、映像
データを正確なタイミングでノイズの影響を受けずにサ
ンプリングすることが困難になるという不具合を招来す
る。
目出力ＳＡＭｎは、ｎ段目の遅延回路６０２によって遅
延量Ｔｄｎだけ遅延される。このとき、サンプリングパ
ルス幅が遅延量Ｔｄｎだけ縮小されることになるので、
遅延量Ｔｄｎはあまり大きな量に設定することは出来な
い。そのため、各遅延回路６０２を構成する薄膜トラン
ジスタの特性バラツキその他によって、各遅延回路６０
２の遅延量Ｔｄ１、Ｔｄ２、…にバラツキが生じると、
隣り合う出力ＳＡＭｎ’とＳＡＭｎ＋１’との間にオー
バーラップが生じることが懸念される。その結果、映像
データを正確なタイミングでノイズの影響を受けずにサ
ンプリングすることが困難になるという不具合を招来す
る。
【００１８】しかも、サンプリングパルス生成回路２０
１の各段に遅延回路６０２を設けてサンプリングパルス
幅の制御を行う場合、必要となるサンプリングパルスの
数だけ遅延回路６０２及びＡＮＤ回路６０３が必要とな
るので、サンプリングパルス生成回路２０１を形成する
ために必要な実装面積が増加するという不具合も招来す
ることになる。
１の各段に遅延回路６０２を設けてサンプリングパルス
幅の制御を行う場合、必要となるサンプリングパルスの
数だけ遅延回路６０２及びＡＮＤ回路６０３が必要とな
るので、サンプリングパルス生成回路２０１を形成する
ために必要な実装面積が増加するという不具合も招来す
ることになる。
【００１９】また、図１２のデータドライバ構成によれ
ば、上記遅延回路６０２の代わりに遅延回路８０２及び
８０３がデータドライバの入力部に設けられているた
め、図１０の構成のような、遅延回路６０２個々の特性
バラツキによるサンプリングタイミングのズレは発生し
ない。
ば、上記遅延回路６０２の代わりに遅延回路８０２及び
８０３がデータドライバの入力部に設けられているた
め、図１０の構成のような、遅延回路６０２個々の特性
バラツキによるサンプリングタイミングのズレは発生し
ない。
【００２０】しかしながら、この場合、遅延回路８０２
の出力が駆動しなければならない負荷は、（ｎ＋１）
（ｎ＝０，１，２，…）段目のＡＮＤ回路８０４の入力
負荷容量の和となり、同様に、遅延回路８０３の出力が
駆動しなければならない負荷はｎ（ｎ＝１，２，…）段
目のＡＮＤ回路８０４の入力負荷容量の和となり、遅延
回路８０２及び８０３は非常に大きな負荷を駆動しなけ
ればならないという不具合が生じる。
の出力が駆動しなければならない負荷は、（ｎ＋１）
（ｎ＝０，１，２，…）段目のＡＮＤ回路８０４の入力
負荷容量の和となり、同様に、遅延回路８０３の出力が
駆動しなければならない負荷はｎ（ｎ＝１，２，…）段
目のＡＮＤ回路８０４の入力負荷容量の和となり、遅延
回路８０２及び８０３は非常に大きな負荷を駆動しなけ
ればならないという不具合が生じる。
【００２１】さらに、図１２の場合、図１０の場合のよ
うに、サンプリングパルス生成回路２０１の各段に遅延
回路６０２を設ける必要はないが、必要となるサンプリ
ングパルスの数だけＡＮＤ回路８０４を設ける必要があ
り、データドライバ形成に必要となる実装面積が増加す
るという不具合も生じる。
うに、サンプリングパルス生成回路２０１の各段に遅延
回路６０２を設ける必要はないが、必要となるサンプリ
ングパルスの数だけＡＮＤ回路８０４を設ける必要があ
り、データドライバ形成に必要となる実装面積が増加す
るという不具合も生じる。
【００２２】なお、特開平５−２９７８３４号公報、特
開平６−１０５２６３号公報、及び特開平１１−１７５
０１９号公報は、ビデオ信号の伝送線の分布定数による
映像信号遅延を考慮し、それに合わせてデータドライバ
を駆動するシフトクロックの位相を調整することによ
り、映像信号のサンプリングタイミングを本来の映像デ
ータポイントに合わせこむことで、正確な映像データの
サンプリングを行うことを目的とする技術が開示されて
いる。
開平６−１０５２６３号公報、及び特開平１１−１７５
０１９号公報は、ビデオ信号の伝送線の分布定数による
映像信号遅延を考慮し、それに合わせてデータドライバ
を駆動するシフトクロックの位相を調整することによ
り、映像信号のサンプリングタイミングを本来の映像デ
ータポイントに合わせこむことで、正確な映像データの
サンプリングを行うことを目的とする技術が開示されて
いる。
【００２３】これに対して、本発明は、上記問題点に鑑
みされたものであり、その目的は、隣り合うサンプリン
グパルスのアクティブ時間のオーバーラップ期間を無く
すことにより、サンプリング時に映像データに生じるノ
イズを低減することにあり、基本的に上記公報の開示す
る技術とは異なるものである。
みされたものであり、その目的は、隣り合うサンプリン
グパルスのアクティブ時間のオーバーラップ期間を無く
すことにより、サンプリング時に映像データに生じるノ
イズを低減することにあり、基本的に上記公報の開示す
る技術とは異なるものである。
【００２４】
【課題を解決するための手段】本発明に係る液晶表示装
置は、上記課題を解決するために、入力されたクロック
信号に基づいて入力信号のサンプリングを行う複数のサ
ンプリングパルスを生成するサンプリングパルス生成回
路を備え、上記サンプリングパルスに基づいて上記入力
信号をサンプリングし表示データとして表示部に書き込
む液晶表示装置において、以下の措置を講じたことを特
徴としている。
置は、上記課題を解決するために、入力されたクロック
信号に基づいて入力信号のサンプリングを行う複数のサ
ンプリングパルスを生成するサンプリングパルス生成回
路を備え、上記サンプリングパルスに基づいて上記入力
信号をサンプリングし表示データとして表示部に書き込
む液晶表示装置において、以下の措置を講じたことを特
徴としている。
【００２５】すなわち、上記液晶表示装置は、上記サン
プリングパルス生成回路が、上記クロック信号のデュー
ティ比に応じて変化するパルス幅を有するサンプリング
パルスを生成することを特徴としている。
プリングパルス生成回路が、上記クロック信号のデュー
ティ比に応じて変化するパルス幅を有するサンプリング
パルスを生成することを特徴としている。
【００２６】上記の発明によれば、入力されたクロック
信号に基づいてサンプリングパルスがサンプリングパル
ス生成回路によって生成され、該サンプリングパルスに
基づいて表示すべき入力信号がサンプリングされ、サン
プリング結果が表示データとして表示部に書き込まれ
る。これにより、入力信号が表示部で表示される。
信号に基づいてサンプリングパルスがサンプリングパル
ス生成回路によって生成され、該サンプリングパルスに
基づいて表示すべき入力信号がサンプリングされ、サン
プリング結果が表示データとして表示部に書き込まれ
る。これにより、入力信号が表示部で表示される。
【００２７】サンプリングパルスは、駆動する素子や接
続される配線等の付加容量等により、波形がなまってし
まう。そのため、生成されるサンプリングパルスのデュ
ーティ比が５０％に固定されている従来のサンプリング
パルス生成回路においては、隣り合うサンプリングパル
ス同士は、エッジ部付近で互いにオーバーラップする期
間が生じてしまう。その結果、入力信号の正確なサンプ
リングが行えず、サンプリング結果にエラーが発生し、
正確な表示データが表示部に書き込まれなくなってしま
う。
続される配線等の付加容量等により、波形がなまってし
まう。そのため、生成されるサンプリングパルスのデュ
ーティ比が５０％に固定されている従来のサンプリング
パルス生成回路においては、隣り合うサンプリングパル
ス同士は、エッジ部付近で互いにオーバーラップする期
間が生じてしまう。その結果、入力信号の正確なサンプ
リングが行えず、サンプリング結果にエラーが発生し、
正確な表示データが表示部に書き込まれなくなってしま
う。
【００２８】この不具合を解消するために、生成済のサ
ンプリングパルスのパルス幅を狭くする技術が種々提案
されている。しかし、この場合、サンプリングパルス幅
の制御を行うための素子（例えば、遅延回路とＡＮＤ回
路等）は、サンプリングパルスの数だけ必要となるの
で、サンプリングパルス生成回路の実装面積が増加して
しまう。また、遅延回路を設けた場合、生成すべきサン
プリングパルスの数に応じた駆動能力を備えていること
が要求される。
ンプリングパルスのパルス幅を狭くする技術が種々提案
されている。しかし、この場合、サンプリングパルス幅
の制御を行うための素子（例えば、遅延回路とＡＮＤ回
路等）は、サンプリングパルスの数だけ必要となるの
で、サンプリングパルス生成回路の実装面積が増加して
しまう。また、遅延回路を設けた場合、生成すべきサン
プリングパルスの数に応じた駆動能力を備えていること
が要求される。
【００２９】また、上記以外の従来技術として、入力信
号の伝送線の分布定数による遅延を考慮し、それに合わ
せてデータドライバを駆動するシフトクロックの位相を
調整することで、上記オーバーラップを回避する技術が
知られている。しかし、この場合、回路構成及び動作制
御が非常に煩雑になってしまう。
号の伝送線の分布定数による遅延を考慮し、それに合わ
せてデータドライバを駆動するシフトクロックの位相を
調整することで、上記オーバーラップを回避する技術が
知られている。しかし、この場合、回路構成及び動作制
御が非常に煩雑になってしまう。
【００３０】そこで、本発明に係る上記液晶表示装置に
おいては、上記サンプリングパルス生成回路が、クロッ
ク信号のデューティ比に応じて変化するパルス幅を有す
るサンプリングパルスを生成している。つまり、クロッ
ク信号のデューティ比を調整すれば、サンプリングパル
ス生成回路によって生成されるサンプリングパルスにお
いて、隣り合うサンプリングパルス同士が互いにオーバ
ーラップしないようにすることが可能となる。これによ
り、入力信号が正確にサンプリングされるので、サンプ
リング結果にエラーが発生することがなくなり、正確な
表示データが表示部に書き込まれることになる。それゆ
え、回路構成及び動作制御を複雑化することなく、しか
も遅延回路の駆動能力を考慮することなく、表示信頼性
の非常に高い液晶表示装置を確実に実現できる。
おいては、上記サンプリングパルス生成回路が、クロッ
ク信号のデューティ比に応じて変化するパルス幅を有す
るサンプリングパルスを生成している。つまり、クロッ
ク信号のデューティ比を調整すれば、サンプリングパル
ス生成回路によって生成されるサンプリングパルスにお
いて、隣り合うサンプリングパルス同士が互いにオーバ
ーラップしないようにすることが可能となる。これによ
り、入力信号が正確にサンプリングされるので、サンプ
リング結果にエラーが発生することがなくなり、正確な
表示データが表示部に書き込まれることになる。それゆ
え、回路構成及び動作制御を複雑化することなく、しか
も遅延回路の駆動能力を考慮することなく、表示信頼性
の非常に高い液晶表示装置を確実に実現できる。
【００３１】上記サンプリングパルス生成回路は、複数
のセット、リセット型のフリップフロップからなり、初
段のフリップフロップのセット端子にスタートパルスが
印加され、シフト動作を行うシフトレジスタと、上記フ
リップフロップ毎に設けられ、各段のフリップフロップ
の出力に基づいて開閉が制御され、開時に上記クロック
信号のデューティ比に応じて変化するパルス幅を有する
サンプリングパルスを出力すると共に該サンプリングパ
ルスは次段のセット端子および前段のリセット端子にそ
れぞれ送られるスイッチング手段とからなることが好ま
しい。
のセット、リセット型のフリップフロップからなり、初
段のフリップフロップのセット端子にスタートパルスが
印加され、シフト動作を行うシフトレジスタと、上記フ
リップフロップ毎に設けられ、各段のフリップフロップ
の出力に基づいて開閉が制御され、開時に上記クロック
信号のデューティ比に応じて変化するパルス幅を有する
サンプリングパルスを出力すると共に該サンプリングパ
ルスは次段のセット端子および前段のリセット端子にそ
れぞれ送られるスイッチング手段とからなることが好ま
しい。
【００３２】この場合、次のシフト動作がシフトレジス
タで行われる。すなわち、セット端子にスタートパルス
が印加されると、初段のフリップフロップの出力は所定
レベルの出力となる。初段のフリップフロップの出力に
応じて、初段のスイッチング手段の開閉が制御される。
初段のスイッチング手段は、開時には、その時点のクロ
ック信号のデューティ比に応じて変化するパルス幅を有
する初段のサンプリングパルスを出力する。
タで行われる。すなわち、セット端子にスタートパルス
が印加されると、初段のフリップフロップの出力は所定
レベルの出力となる。初段のフリップフロップの出力に
応じて、初段のスイッチング手段の開閉が制御される。
初段のスイッチング手段は、開時には、その時点のクロ
ック信号のデューティ比に応じて変化するパルス幅を有
する初段のサンプリングパルスを出力する。
【００３３】初段のスイッチング手段の出力である初段
のサンプリングパルスは、２段目のフリップフロップの
セット端子に送られている。これにより、２段目のフリ
ップフロップの出力は初段のサンプリングパルスに応じ
て変化し、２段目のフリップフロップの出力に基づい
て、２段目のスイッチング手段の開閉が制御される。２
段目のスイッチング手段からは、開時に、その時点のク
ロック信号のデューティ比に応じて変化するパルス幅を
有する２段目のサンプリングパルスが出力される。この
２段目のサンプリングパルスは、また、初段のフリップ
フロップのリセット端子に送られるので、初段のフリッ
プフロップは、２段目のサンプリングパルスが入力され
るとリセットされる。以降、同様な動作が３段目以降の
フリップフロップ及びスイッチング手段において行われ
る。
のサンプリングパルスは、２段目のフリップフロップの
セット端子に送られている。これにより、２段目のフリ
ップフロップの出力は初段のサンプリングパルスに応じ
て変化し、２段目のフリップフロップの出力に基づい
て、２段目のスイッチング手段の開閉が制御される。２
段目のスイッチング手段からは、開時に、その時点のク
ロック信号のデューティ比に応じて変化するパルス幅を
有する２段目のサンプリングパルスが出力される。この
２段目のサンプリングパルスは、また、初段のフリップ
フロップのリセット端子に送られるので、初段のフリッ
プフロップは、２段目のサンプリングパルスが入力され
るとリセットされる。以降、同様な動作が３段目以降の
フリップフロップ及びスイッチング手段において行われ
る。
【００３４】従来技術のように、複数のＤフリップフロ
ップを縦続接続してなるシフトレジスタを備えたサンプ
リングパルス生成回路では、ｎ段目のサンプリングパル
スは、クロック信号のエッジに同期して立ち上がったり
立ち下がったりするので、クロック信号のデューティ比
によっては、隣り合うサンプリングパルス同士がエッジ
部付近でオーバーラップして動作不能になることがあ
る。
ップを縦続接続してなるシフトレジスタを備えたサンプ
リングパルス生成回路では、ｎ段目のサンプリングパル
スは、クロック信号のエッジに同期して立ち上がったり
立ち下がったりするので、クロック信号のデューティ比
によっては、隣り合うサンプリングパルス同士がエッジ
部付近でオーバーラップして動作不能になることがあ
る。
【００３５】これに対して、上記サンプリングパルス生
成回路は、セット、リセット型のフリップフロップで構
成されるので、クロック信号の立ち上がり及び立ち下が
りにかかわらず動作可能となり、その結果、クロック信
号のデューティ比を調整することによってサンプリング
パルス幅の制御が可能となる。つまり、サンプリングパ
ルスの立ち上がり及び立ち下がりは、クロック信号のデ
ューティ比によって自由に制御できる。したがって、隣
り合うサンプリングパルス同士がエッジ部付近でオーバ
ーラップして動作不能になることを確実に回避できる。
成回路は、セット、リセット型のフリップフロップで構
成されるので、クロック信号の立ち上がり及び立ち下が
りにかかわらず動作可能となり、その結果、クロック信
号のデューティ比を調整することによってサンプリング
パルス幅の制御が可能となる。つまり、サンプリングパ
ルスの立ち上がり及び立ち下がりは、クロック信号のデ
ューティ比によって自由に制御できる。したがって、隣
り合うサンプリングパルス同士がエッジ部付近でオーバ
ーラップして動作不能になることを確実に回避できる。
【００３６】上記入力信号は映像信号をｎ倍に時間軸伸
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることが好ま
しい。
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることが好ま
しい。
【００３７】この場合、入力する映像信号をｎ倍に時間
軸伸長してｎ系統用意し、ｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすると、本来の
映像信号をサンプリングする場合に比べて、動作速度を
１／ｎに低減でき、単結晶シリコントランジスタよりも
移動度の低いポリシリコン、その他の薄膜トランジスタ
にて液晶表示装置を構成するドライバ回路をモノリシッ
ク化することが可能になる。
軸伸長してｎ系統用意し、ｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすると、本来の
映像信号をサンプリングする場合に比べて、動作速度を
１／ｎに低減でき、単結晶シリコントランジスタよりも
移動度の低いポリシリコン、その他の薄膜トランジスタ
にて液晶表示装置を構成するドライバ回路をモノリシッ
ク化することが可能になる。
【００３８】上記液晶表示装置は、結晶成長を助長する
元素にて連続的に結晶成長された連続粒界結晶にて形成
されたドライバモノリシック型の液晶表示装置であるこ
とが好ましい。この場合、単結晶シリコントランジスタ
よりも移動度の低い結晶が使用できるので、コスト低減
が可能となる。
元素にて連続的に結晶成長された連続粒界結晶にて形成
されたドライバモノリシック型の液晶表示装置であるこ
とが好ましい。この場合、単結晶シリコントランジスタ
よりも移動度の低い結晶が使用できるので、コスト低減
が可能となる。
【００３９】本発明に係る他の液晶表示装置は、上記課
題を解決するために、入力信号のサンプリングを行う複
数のサンプリングパルスを生成するサンプリングパルス
生成回路を備え、上記サンプリングパルスに基づいて上
記入力信号をサンプリングし表示データとして表示部に
書き込む液晶表示装置において、以下の措置を講じたこ
とを特徴としている。
題を解決するために、入力信号のサンプリングを行う複
数のサンプリングパルスを生成するサンプリングパルス
生成回路を備え、上記サンプリングパルスに基づいて上
記入力信号をサンプリングし表示データとして表示部に
書き込む液晶表示装置において、以下の措置を講じたこ
とを特徴としている。
【００４０】すなわち、上記液晶表示装置は、クロック
信号を遅延させる遅延回路と、上記クロック信号と上記
遅延回路の出力である遅延クロック信号とに対して論理
積演算を行う論理演算回路とを更に備え、上記サンプリ
ングパルス生成回路は、上記論理演算回路の出力に基づ
いて上記サンプリングパルスを生成することを特徴とし
ている。
信号を遅延させる遅延回路と、上記クロック信号と上記
遅延回路の出力である遅延クロック信号とに対して論理
積演算を行う論理演算回路とを更に備え、上記サンプリ
ングパルス生成回路は、上記論理演算回路の出力に基づ
いて上記サンプリングパルスを生成することを特徴とし
ている。
【００４１】上記の発明によれば、サンプリングパルス
がサンプリングパルス生成回路によって生成され、該サ
ンプリングパルスに基づいて入力信号がサンプリングさ
れ、サンプリング結果が表示データとして表示部に書き
込まれる。これにより、入力信号が表示部で表示され
る。
がサンプリングパルス生成回路によって生成され、該サ
ンプリングパルスに基づいて入力信号がサンプリングさ
れ、サンプリング結果が表示データとして表示部に書き
込まれる。これにより、入力信号が表示部で表示され
る。
【００４２】サンプリングパルスは、駆動する素子や接
続される配線等の付加容量等により、波形がなまってし
まう。そのため、生成されるサンプリングパルスのデュ
ーティ比が５０％に固定されている従来のサンプリング
パルス生成回路においては、隣り合うサンプリングパル
ス同士は、エッジ部付近で互いにオーバーラップする期
間が生じてしまう。その結果、入力信号の正確なサンプ
リングが行えず、サンプリング結果にエラーが発生し、
正確な表示データが表示部に書き込まれなくなってしま
う。
続される配線等の付加容量等により、波形がなまってし
まう。そのため、生成されるサンプリングパルスのデュ
ーティ比が５０％に固定されている従来のサンプリング
パルス生成回路においては、隣り合うサンプリングパル
ス同士は、エッジ部付近で互いにオーバーラップする期
間が生じてしまう。その結果、入力信号の正確なサンプ
リングが行えず、サンプリング結果にエラーが発生し、
正確な表示データが表示部に書き込まれなくなってしま
う。
【００４３】この不具合を解消するために、生成済のサ
ンプリングパルスのパルス幅を狭くする技術が種々提案
されている。しかし、この場合、サンプリングパルス幅
の制御を行うための素子（例えば、遅延回路とＡＮＤ回
路等）は、サンプリングパルスの数だけ必要となるの
で、サンプリングパルス生成回路の実装面積が増加して
しまう。また、遅延回路を設けた場合、生成すべきサン
プリングパルスの数に応じた駆動能力を備えていること
が要求される。
ンプリングパルスのパルス幅を狭くする技術が種々提案
されている。しかし、この場合、サンプリングパルス幅
の制御を行うための素子（例えば、遅延回路とＡＮＤ回
路等）は、サンプリングパルスの数だけ必要となるの
で、サンプリングパルス生成回路の実装面積が増加して
しまう。また、遅延回路を設けた場合、生成すべきサン
プリングパルスの数に応じた駆動能力を備えていること
が要求される。
【００４４】また、上記以外の従来技術として、入力信
号の伝送線の分布定数による遅延を考慮し、それに合わ
せてデータドライバを駆動するシフトクロックの位相を
調整することで、上記オーバーラップを回避する技術が
知られている。しかし、この場合、回路構成及び動作制
御が非常に煩雑になってしまう。
号の伝送線の分布定数による遅延を考慮し、それに合わ
せてデータドライバを駆動するシフトクロックの位相を
調整することで、上記オーバーラップを回避する技術が
知られている。しかし、この場合、回路構成及び動作制
御が非常に煩雑になってしまう。
【００４５】そこで、本発明に係る上記液晶表示装置に
よれば、遅延回路で遅延された遅延クロック信号と、遅
延前のクロック信号とが論理演算回路に入力され、ここ
で、両信号に対して論理積演算が行われる。この論理積
演算の結果、クロック信号のデューティ比が小さくな
る。このようにデューティ比の小さくなったクロック信
号を使用することによって、サンプリングパルス生成回
路によって生成されるサンプリングパルスにおいて、隣
り合うサンプリングパルス同士が互いにオーバーラップ
しないようにすることが可能となる。これにより、入力
信号が正確にサンプリングされるので、サンプリング結
果にエラーが発生することがなくなり、正確な表示デー
タが表示部に書き込まれることになる。それゆえ、回路
構成及び動作制御を複雑化することなく、しかも、遅延
回路は、サンプリングパルスの数に応じた駆動能力を備
える必要がなく、表示信頼性の非常に高い液晶表示装置
を確実に実現できる。
よれば、遅延回路で遅延された遅延クロック信号と、遅
延前のクロック信号とが論理演算回路に入力され、ここ
で、両信号に対して論理積演算が行われる。この論理積
演算の結果、クロック信号のデューティ比が小さくな
る。このようにデューティ比の小さくなったクロック信
号を使用することによって、サンプリングパルス生成回
路によって生成されるサンプリングパルスにおいて、隣
り合うサンプリングパルス同士が互いにオーバーラップ
しないようにすることが可能となる。これにより、入力
信号が正確にサンプリングされるので、サンプリング結
果にエラーが発生することがなくなり、正確な表示デー
タが表示部に書き込まれることになる。それゆえ、回路
構成及び動作制御を複雑化することなく、しかも、遅延
回路は、サンプリングパルスの数に応じた駆動能力を備
える必要がなく、表示信頼性の非常に高い液晶表示装置
を確実に実現できる。
【００４６】このように、外部の液晶表示装置駆動回路
側でデューティ比を小さくする必要がなく、構成を複雑
化することなく簡単に所望のデューティ比が得られる。
しかも、外部より上記遅延回路に入力されるクロック信
号としては、従来どおり、デューティ比が５０％のもの
が使用でき、従来品に対して優れた互換性を備えた液晶
表示装置を確実に実現できる。
側でデューティ比を小さくする必要がなく、構成を複雑
化することなく簡単に所望のデューティ比が得られる。
しかも、外部より上記遅延回路に入力されるクロック信
号としては、従来どおり、デューティ比が５０％のもの
が使用でき、従来品に対して優れた互換性を備えた液晶
表示装置を確実に実現できる。
【００４７】上記遅延回路は、ＭＯＳ回路または積分回
路により構成されることが好ましい。この場合、簡単な
構成で遅延回路を実現できる。特に、ＭＯＳ回路をＣＭ
ＯＳで構成した場合、消費電流を少なくできる。
路により構成されることが好ましい。この場合、簡単な
構成で遅延回路を実現できる。特に、ＭＯＳ回路をＣＭ
ＯＳで構成した場合、消費電流を少なくできる。
【００４８】上記サンプリングパルス生成回路は、複数
のセット、リセット型のフリップフロップからなり、初
段のフリップフロップのセット端子にスタートパルスが
印加され、シフト動作を行うシフトレジスタと、上記フ
リップフロップ毎に設けられ、各段のフリップフロップ
の出力に基づいて開閉が制御され、開時に、上記論理演
算回路の出力を上記サンプリングパルスとして出力する
と共に該サンプリングパルスは次段のセット端子および
前段のリセット端子にそれぞれ送られるスイッチング手
段とからなることが好ましい。
のセット、リセット型のフリップフロップからなり、初
段のフリップフロップのセット端子にスタートパルスが
印加され、シフト動作を行うシフトレジスタと、上記フ
リップフロップ毎に設けられ、各段のフリップフロップ
の出力に基づいて開閉が制御され、開時に、上記論理演
算回路の出力を上記サンプリングパルスとして出力する
と共に該サンプリングパルスは次段のセット端子および
前段のリセット端子にそれぞれ送られるスイッチング手
段とからなることが好ましい。
【００４９】この場合、次のシフト動作がシフトレジス
タで行われる。すなわち、セット端子にスタートパルス
が印加されると、初段のフリップフロップの出力は所定
レベルの出力となる。初段のフリップフロップの出力に
応じて、初段のスイッチング手段の開閉が制御される。
初段のスイッチング手段は、開時には、その時点の論理
演算回路の出力を初段のサンプリングパルスとして出力
する。
タで行われる。すなわち、セット端子にスタートパルス
が印加されると、初段のフリップフロップの出力は所定
レベルの出力となる。初段のフリップフロップの出力に
応じて、初段のスイッチング手段の開閉が制御される。
初段のスイッチング手段は、開時には、その時点の論理
演算回路の出力を初段のサンプリングパルスとして出力
する。
【００５０】初段のスイッチング手段の出力である初段
のサンプリングパルスは、２段目のフリップフロップの
セット端子に送られている。これにより、２段目のフリ
ップフロップの出力は初段のサンプリングパルスに応じ
て変化し、２段目のフリップフロップの出力に基づい
て、２段目のスイッチング手段の開閉が制御される。２
段目のスイッチング手段からは、開時に、その時点の論
理演算回路の出力が２段目のサンプリングパルスとして
出力される。この２段目のサンプリングパルスは、ま
た、初段のフリップフロップのリセット端子に送られる
ので、初段のフリップフロップは、２段目のサンプリン
グパルスが入力されるとリセットされる。以降、同様な
動作が３段目以降のフリップフロップ及びスイッチング
手段において行われる。
のサンプリングパルスは、２段目のフリップフロップの
セット端子に送られている。これにより、２段目のフリ
ップフロップの出力は初段のサンプリングパルスに応じ
て変化し、２段目のフリップフロップの出力に基づい
て、２段目のスイッチング手段の開閉が制御される。２
段目のスイッチング手段からは、開時に、その時点の論
理演算回路の出力が２段目のサンプリングパルスとして
出力される。この２段目のサンプリングパルスは、ま
た、初段のフリップフロップのリセット端子に送られる
ので、初段のフリップフロップは、２段目のサンプリン
グパルスが入力されるとリセットされる。以降、同様な
動作が３段目以降のフリップフロップ及びスイッチング
手段において行われる。
【００５１】従来技術のように、複数のＤフリップフロ
ップを縦続接続してなるシフトレジスタを備えたサンプ
リングパルス生成回路では、ｎ段目のサンプリングパル
スは、クロック信号のエッジに同期して立ち上がったり
立ち下がったりするので、クロック信号のデューティ比
によっては、隣り合うサンプリングパルス同士がエッジ
部付近でオーバーラップして動作不能になることがあ
る。
ップを縦続接続してなるシフトレジスタを備えたサンプ
リングパルス生成回路では、ｎ段目のサンプリングパル
スは、クロック信号のエッジに同期して立ち上がったり
立ち下がったりするので、クロック信号のデューティ比
によっては、隣り合うサンプリングパルス同士がエッジ
部付近でオーバーラップして動作不能になることがあ
る。
【００５２】これに対して、上記サンプリングパルス生
成回路は、セット、リセット型のフリップフロップで構
成されるので、クロック信号の立ち上がり及び立ち下が
りにかかわらず動作可能となり、その結果、クロック信
号のデューティ比を調整することによってサンプリング
パルス幅の制御が可能となる。つまり、サンプリングパ
ルスの立ち上がり及び立ち下がりは、クロック信号のデ
ューティ比によって自由に制御できる。したがって、隣
り合うサンプリングパルス同士がエッジ部付近でオーバ
ーラップして動作不能になることを確実に回避できる。
成回路は、セット、リセット型のフリップフロップで構
成されるので、クロック信号の立ち上がり及び立ち下が
りにかかわらず動作可能となり、その結果、クロック信
号のデューティ比を調整することによってサンプリング
パルス幅の制御が可能となる。つまり、サンプリングパ
ルスの立ち上がり及び立ち下がりは、クロック信号のデ
ューティ比によって自由に制御できる。したがって、隣
り合うサンプリングパルス同士がエッジ部付近でオーバ
ーラップして動作不能になることを確実に回避できる。
【００５３】上記入力信号は映像信号をｎ倍に時間軸伸
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることが好ま
しい。
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることが好ま
しい。
【００５４】この場合、入力する映像信号をｎ倍に時間
軸伸長してｎ系統用意し、ｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすると、本来の
映像信号をサンプリングする場合に比べて、動作速度を
１／ｎに低減でき、単結晶シリコントランジスタよりも
移動度の低いポリシリコン、その他の薄膜トランジスタ
にて液晶表示装置を構成するドライバ回路をモノリシッ
ク化することが可能になる。
軸伸長してｎ系統用意し、ｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすると、本来の
映像信号をサンプリングする場合に比べて、動作速度を
１／ｎに低減でき、単結晶シリコントランジスタよりも
移動度の低いポリシリコン、その他の薄膜トランジスタ
にて液晶表示装置を構成するドライバ回路をモノリシッ
ク化することが可能になる。
【００５５】上記液晶表示装置は、結晶成長を助長する
元素にて連続的に結晶成長された連続粒界結晶にて形成
されたドライバモノリシック型の液晶表示装置であるこ
とが好ましい。この場合、単結晶シリコントランジスタ
よりも移動度の低い結晶が使用できるので、コスト低減
が可能となる。
元素にて連続的に結晶成長された連続粒界結晶にて形成
されたドライバモノリシック型の液晶表示装置であるこ
とが好ましい。この場合、単結晶シリコントランジスタ
よりも移動度の低い結晶が使用できるので、コスト低減
が可能となる。
【００５６】
【発明の実施の形態】本発明の実施の一形態について図
１乃至図４に基づいて説明すれば、以下のとおりであ
る。
１乃至図４に基づいて説明すれば、以下のとおりであ
る。
【００５７】本発明に係る液晶表示装置のデータドライ
バのサンプリングパルス生成回路を示す例を以下に説明
する。
バのサンプリングパルス生成回路を示す例を以下に説明
する。
【００５８】上記データドライバの構成は、前述の図６
と同様の構成であるが、サンプリングパルス生成回路２
０１の構成が従来とは異なったものになっている。ま
ず、本発明のデータドライバのサンプリングパルス生成
回路２０１の動作について説明する。
と同様の構成であるが、サンプリングパルス生成回路２
０１の構成が従来とは異なったものになっている。ま
ず、本発明のデータドライバのサンプリングパルス生成
回路２０１の動作について説明する。
【００５９】本サンプリングパルス生成回路２０１は、
図１（ａ）に示すような構成を有している。即ち、サン
プリングパルス生成回路２０１は、セット、リセット型
のフリップフロップ回路１１０１と、サンプリングパル
ス生成回路２０１を駆動するクロック信号ｃｋ又はクロ
ック信号ｃｋｂが入力され、フリップフロップ回路１１
０１の出力Ｑｎ（制御信号、図１（ａ）の場合、ｎは１
〜５）によりＯＮ、ＯＦＦ制御が行われるアナログスイ
ッチ１１０２とから構成され、各段のフリップフロップ
回路１１０１の出力端子Ｑｎは各段のアナログスイッチ
１１０２の制御端子に接続されている。
図１（ａ）に示すような構成を有している。即ち、サン
プリングパルス生成回路２０１は、セット、リセット型
のフリップフロップ回路１１０１と、サンプリングパル
ス生成回路２０１を駆動するクロック信号ｃｋ又はクロ
ック信号ｃｋｂが入力され、フリップフロップ回路１１
０１の出力Ｑｎ（制御信号、図１（ａ）の場合、ｎは１
〜５）によりＯＮ、ＯＦＦ制御が行われるアナログスイ
ッチ１１０２とから構成され、各段のフリップフロップ
回路１１０１の出力端子Ｑｎは各段のアナログスイッチ
１１０２の制御端子に接続されている。
【００６０】図１（ａ）において、奇数段の各アナログ
スイッチ１１０２の入力端子にはクロック信号ｃｋが入
力される一方、偶数段の各アナログスイッチ１１０２の
入力端子にはクロック信号ｃｋｂが入力される。ｎ段目
のアナログスイッチ１１０２からは、ｎ段目出力ＳＡＭ
ｎ（サンプリングパルス）が出力されると共に、このｎ
段目出力ＳＡＭｎは、次段（即ち、（ｎ＋１）段目）の
フリップフロップ回路１１０１のセット端子並びに前段
（即ち、（ｎ−１）段目）のフリップフロップ回路１１
０１のリセット端子にそれぞれ送られる。
スイッチ１１０２の入力端子にはクロック信号ｃｋが入
力される一方、偶数段の各アナログスイッチ１１０２の
入力端子にはクロック信号ｃｋｂが入力される。ｎ段目
のアナログスイッチ１１０２からは、ｎ段目出力ＳＡＭ
ｎ（サンプリングパルス）が出力されると共に、このｎ
段目出力ＳＡＭｎは、次段（即ち、（ｎ＋１）段目）の
フリップフロップ回路１１０１のセット端子並びに前段
（即ち、（ｎ−１）段目）のフリップフロップ回路１１
０１のリセット端子にそれぞれ送られる。
【００６１】いま、図１（ｂ）のタイミングチャートに
示すように、スタートパルスｓｐがサンプリングパルス
生成回路２０１を構成する初段フリップフロップ回路１
１０１に入力されると、初段のフリップフロップ回路１
１０１の出力端子Ｑ１は同図中に破線で示すようにＨｉ
レベルにセットされる。出力端子Ｑ１のＨｉレベルは、
初段のアナログスイッチ１１０２の制御信号入力端子に
印加されているため、このアナログスイッチ１１０２は
ＯＮとなり、その時点でのクロック信号ｃｋがアナログ
スイッチ１１０２を介してサンプリングパルス生成回路
２０１の初段出力ＳＡＭ１として出力される。
示すように、スタートパルスｓｐがサンプリングパルス
生成回路２０１を構成する初段フリップフロップ回路１
１０１に入力されると、初段のフリップフロップ回路１
１０１の出力端子Ｑ１は同図中に破線で示すようにＨｉ
レベルにセットされる。出力端子Ｑ１のＨｉレベルは、
初段のアナログスイッチ１１０２の制御信号入力端子に
印加されているため、このアナログスイッチ１１０２は
ＯＮとなり、その時点でのクロック信号ｃｋがアナログ
スイッチ１１０２を介してサンプリングパルス生成回路
２０１の初段出力ＳＡＭ１として出力される。
【００６２】ここで、スタートパルスｓｐがＨｉレベル
となってからｔ時間経過後に、クロック信号ｃｋはＬｏ
ｗレベルからＨｉレベルに変化するため、初段出力ＳＡ
Ｍ１が図１（ｂ）に示すように出力される。さらに、サ
ンプリングパルス生成回路２０１の初段出力ＳＡＭ１に
より次段のフリップフロップ回路１１０１がセットさ
れ、その出力端子Ｑ２がＨｉレベルとなる。出力端子Ｑ
２がＨｉレベルにセットされると、２段目のアナログス
イッチ１１０２がＯＮとなり、その時点でのクロック信
号ｃｋｂが２段目のアナログスイッチ１１０２を介して
サンプリングパルス生成回路２０１の２段目出力ＳＡＭ
２として出力される。
となってからｔ時間経過後に、クロック信号ｃｋはＬｏ
ｗレベルからＨｉレベルに変化するため、初段出力ＳＡ
Ｍ１が図１（ｂ）に示すように出力される。さらに、サ
ンプリングパルス生成回路２０１の初段出力ＳＡＭ１に
より次段のフリップフロップ回路１１０１がセットさ
れ、その出力端子Ｑ２がＨｉレベルとなる。出力端子Ｑ
２がＨｉレベルにセットされると、２段目のアナログス
イッチ１１０２がＯＮとなり、その時点でのクロック信
号ｃｋｂが２段目のアナログスイッチ１１０２を介して
サンプリングパルス生成回路２０１の２段目出力ＳＡＭ
２として出力される。
【００６３】ここで、クロック信号ｃｋｂがＬｏｗレベ
ルからＨｉレベルに変化すると、２段目出力ＳＡＭ２が
図１（ｂ）に示すように出力される。このとき、クロッ
ク信号ｃｋはＨｉレベルからＬｏｗレベルに変化するの
で、初段出力ＳＡＭ１もＨｉレベルからＬｏｗレベルに
変化することになる。
ルからＨｉレベルに変化すると、２段目出力ＳＡＭ２が
図１（ｂ）に示すように出力される。このとき、クロッ
ク信号ｃｋはＨｉレベルからＬｏｗレベルに変化するの
で、初段出力ＳＡＭ１もＨｉレベルからＬｏｗレベルに
変化することになる。
【００６４】また、２段目出力ＳＡＭ２は、前段（即
ち、初段）のフリップフロップ回路１１０１のリセット
端子に接続されているため、初段のフリップフロップ回
路１１０１はリセットされ、出力端子Ｑ１は再びＨｉレ
ベルからＬｏｗレベルに変化する。これに伴って、初段
のアナログスイッチ１１０２がＯＮからＯＦＦに変化
し、次回に初段のアナログスイッチ１１０２がＯＮとな
るまで、そのレベル（Ｌｏｗレベル）が保持される。
ち、初段）のフリップフロップ回路１１０１のリセット
端子に接続されているため、初段のフリップフロップ回
路１１０１はリセットされ、出力端子Ｑ１は再びＨｉレ
ベルからＬｏｗレベルに変化する。これに伴って、初段
のアナログスイッチ１１０２がＯＮからＯＦＦに変化
し、次回に初段のアナログスイッチ１１０２がＯＮとな
るまで、そのレベル（Ｌｏｗレベル）が保持される。
【００６５】同様に、ｎ段目のフリップフロップ回路１
１０１の出力端子Ｑｎの信号によりｎ段目のアナログス
イッチ１１０２のＯＮ／ＯＦＦを制御することでｎ段目
のアナログスイッチ１１０２を介してｎ段目出力ＳＡＭ
ｎとして出力されると共に、ｎ段目出力ＳＡＭｎによっ
て前後のフリップフロップ回路１１０１の出力端子Ｑｎ
−１及びＱｎ＋１のリセット及びセットがそれぞれ制御
されることで、順次（ｎ＋１）段目出力ＳＡＭｎ＋１、
（ｎ＋２）段目出力ＳＡＭｎ＋２、…を出力していくこ
とが可能となる。
１０１の出力端子Ｑｎの信号によりｎ段目のアナログス
イッチ１１０２のＯＮ／ＯＦＦを制御することでｎ段目
のアナログスイッチ１１０２を介してｎ段目出力ＳＡＭ
ｎとして出力されると共に、ｎ段目出力ＳＡＭｎによっ
て前後のフリップフロップ回路１１０１の出力端子Ｑｎ
−１及びＱｎ＋１のリセット及びセットがそれぞれ制御
されることで、順次（ｎ＋１）段目出力ＳＡＭｎ＋１、
（ｎ＋２）段目出力ＳＡＭｎ＋２、…を出力していくこ
とが可能となる。
【００６６】このような動作のためクロック信号の負荷
容量はＯＮとなっているアナログスイッチ１１０２の前
後のフリップフロップ回路１１０１のリセット、セット
端子の入力容量とクロック信号を伝送する配線自体の配
線容量のみでよく、したがって従来に比べてクロック信
号の負荷容量を確実に低減できる。
容量はＯＮとなっているアナログスイッチ１１０２の前
後のフリップフロップ回路１１０１のリセット、セット
端子の入力容量とクロック信号を伝送する配線自体の配
線容量のみでよく、したがって従来に比べてクロック信
号の負荷容量を確実に低減できる。
【００６７】図１（ａ）の構成によれば、ｎ段目出力Ｓ
ＡＭｎがなまった場合、上記従来技術と同様に、ｎ段目
出力ＳＡＭｎと、（ｎ＋１）段目出力ＳＡＭｎ＋１とが
エッジ部付近においてオーバ一ラップする時間Ｔｏｂ
（図示しない）が生じ、ソースバスライン容量ｎ＋１の
充放電による映像データヘのノイズが発生し正確な映像
データのサンプリングが行えないという不具合が生じる
ことになる。
ＡＭｎがなまった場合、上記従来技術と同様に、ｎ段目
出力ＳＡＭｎと、（ｎ＋１）段目出力ＳＡＭｎ＋１とが
エッジ部付近においてオーバ一ラップする時間Ｔｏｂ
（図示しない）が生じ、ソースバスライン容量ｎ＋１の
充放電による映像データヘのノイズが発生し正確な映像
データのサンプリングが行えないという不具合が生じる
ことになる。
【００６８】ここで、図１（ａ）のサンプリングパルス
生成回路２０１に対して、図２に示すようなタイミング
にて、スタートパルスｓｐ、クロック信号ｃｋ、クロッ
ク信号ｃｋｂを入力した場合、ｎ段目のフリップフロッ
プ回路１１０１の出力端子Ｑｎ及びｎ段目出力ＳＡＭｎ
について、図２のタイミングチャートを参照しながら、
以下に説明する。
生成回路２０１に対して、図２に示すようなタイミング
にて、スタートパルスｓｐ、クロック信号ｃｋ、クロッ
ク信号ｃｋｂを入力した場合、ｎ段目のフリップフロッ
プ回路１１０１の出力端子Ｑｎ及びｎ段目出力ＳＡＭｎ
について、図２のタイミングチャートを参照しながら、
以下に説明する。
【００６９】サンプリングパルス生成回路２０１のクロ
ック信号ｃｋ・ｃｋｂ（駆動クロック）は、図２に示す
ように、デューティ比が５０％より小さく、Ｈｉレベル
の期間（サンプリングパルス幅）がＬｏｗレベルの期間
よりも短く、且つ、クロック信号ｃｋのＨｉレベルの期
間とクロック信号ｃｋｂのＨｉレベルの期間との間には
ｔｓの時間間隔が設けてある。
ック信号ｃｋ・ｃｋｂ（駆動クロック）は、図２に示す
ように、デューティ比が５０％より小さく、Ｈｉレベル
の期間（サンプリングパルス幅）がＬｏｗレベルの期間
よりも短く、且つ、クロック信号ｃｋのＨｉレベルの期
間とクロック信号ｃｋｂのＨｉレベルの期間との間には
ｔｓの時間間隔が設けてある。
【００７０】この場合、スタートパルスｓｐがサンプリ
ングパルス生成回路２０１を構成する初段のフリップフ
ロップ回路１１０１のセット端子（ＳＥＴ）に入力され
ると、初段のフリップフロップ回路１１０１の出力端子
Ｑ１は、図２中に破線で示すようにＨｉレベルにセット
される。出力端子Ｑ１は初段のアナログスイッチ１１０
２の制御端子に接続されているため、初段のアナログス
イッチ１１０２はＯＮとなり、その時点でのクロック信
号ｃｋが初段のアナログスイッチ１１０２を介して初段
出力ＳＡＭ１として出力される。
ングパルス生成回路２０１を構成する初段のフリップフ
ロップ回路１１０１のセット端子（ＳＥＴ）に入力され
ると、初段のフリップフロップ回路１１０１の出力端子
Ｑ１は、図２中に破線で示すようにＨｉレベルにセット
される。出力端子Ｑ１は初段のアナログスイッチ１１０
２の制御端子に接続されているため、初段のアナログス
イッチ１１０２はＯＮとなり、その時点でのクロック信
号ｃｋが初段のアナログスイッチ１１０２を介して初段
出力ＳＡＭ１として出力される。
【００７１】図２に示すように、スタートパルスｓｐが
Ｈｉレベルとなってからｔ’時間経過後にクロック信号
ｃｋはＬｏｗレベルからＨｉレベルに変化するため、そ
のタイミングにて初段出力ＳＡＭ１が出力されることに
なる。さらに、この初段出力ＳＡＭ１により２段目のフ
リップフロップ回路１１０１がセットされ、出力端子Ｑ
２がＨｉレベルとなる。出力端子Ｑ２がＨｉレベルにな
ると、２段目のアナログスイッチ１１０２がＯＮとな
り、その時点でのクロック信号ｃｋｂが２段目のアナロ
グスイッチ１１０２を介して２段目出力ＳＡＭ２として
出力される。
Ｈｉレベルとなってからｔ’時間経過後にクロック信号
ｃｋはＬｏｗレベルからＨｉレベルに変化するため、そ
のタイミングにて初段出力ＳＡＭ１が出力されることに
なる。さらに、この初段出力ＳＡＭ１により２段目のフ
リップフロップ回路１１０１がセットされ、出力端子Ｑ
２がＨｉレベルとなる。出力端子Ｑ２がＨｉレベルにな
ると、２段目のアナログスイッチ１１０２がＯＮとな
り、その時点でのクロック信号ｃｋｂが２段目のアナロ
グスイッチ１１０２を介して２段目出力ＳＡＭ２として
出力される。
【００７２】この場合、クロック信号ｃｋｂがＬｏｗレ
ベルからＨｉレベルに変化すると、２段目出力ＳＡＭ２
が出力される。この２段目出力ＳＡＭ２は、初段のフリ
ップフロップ回路１１０１のリセット端子（ＲＥＳＥ
Ｔ）に送られるので、初段のフリップフロップ回路１１
０１はリセットされる。これに伴って、出力端子Ｑ１
は、再びＨｉレベルからＬｏｗレベルに変化するので、
制御端子にはＬｏｗレベルが印加されて初段のアナログ
スイッチ１１０２がＯＮからＯＦＦに変化する。
ベルからＨｉレベルに変化すると、２段目出力ＳＡＭ２
が出力される。この２段目出力ＳＡＭ２は、初段のフリ
ップフロップ回路１１０１のリセット端子（ＲＥＳＥ
Ｔ）に送られるので、初段のフリップフロップ回路１１
０１はリセットされる。これに伴って、出力端子Ｑ１
は、再びＨｉレベルからＬｏｗレベルに変化するので、
制御端子にはＬｏｗレベルが印加されて初段のアナログ
スイッチ１１０２がＯＮからＯＦＦに変化する。
【００７３】上述したように、クロック信号ｃｋのＨｉ
レベルの期間とクロック信号ｃｋｂのＨｉレベルの期間
との間には時間間隔ｔｓ（図２参照）を設けることによ
って、２段目出力ＳＡＭ２がＨｉレベルに立ちあがるＴ
ｓ時間前には初段出力ＳＡＭ１を立ち下げることが可能
となる。同様に、サンプリングパルス生成回路２０１の
ｎ段目出力ＳＡＭｎは、常に、クロック信号ｃｋのＨｉ
レベルの期間とクロック信号ｃｋｂのＨｉレベルの期間
との間に設けられたＴｓの時間間隔をあけて出力される
ことになるので、ｎ段目出力ＳＡＭｎと、（ｎ＋１）段
目出力ＳＡＭｎ＋１がオーバーラップするという不具合
を未然に回避できる。
レベルの期間とクロック信号ｃｋｂのＨｉレベルの期間
との間には時間間隔ｔｓ（図２参照）を設けることによ
って、２段目出力ＳＡＭ２がＨｉレベルに立ちあがるＴ
ｓ時間前には初段出力ＳＡＭ１を立ち下げることが可能
となる。同様に、サンプリングパルス生成回路２０１の
ｎ段目出力ＳＡＭｎは、常に、クロック信号ｃｋのＨｉ
レベルの期間とクロック信号ｃｋｂのＨｉレベルの期間
との間に設けられたＴｓの時間間隔をあけて出力される
ことになるので、ｎ段目出力ＳＡＭｎと、（ｎ＋１）段
目出力ＳＡＭｎ＋１がオーバーラップするという不具合
を未然に回避できる。
【００７４】即ち、図７に示すようなＤフリップフロッ
プを用いる従来のサンプリングパルス生成回路３０１で
は、ｎ段目出力ＳＡＭｎ（サンプリングパルス）は、ク
ロック信号ｃｋのエッジに同期して出力が立ち上がると
共にクロック信号ｃｋｂに同期して立ち下がるので、ク
ロック信号ｃｋ及びｃｋｂのデューティ比がおおきく異
なると（例えば、クロック信号ｃｋの立ち下がりがクロ
ック信号ｃｋｂの立ち上がりよりも遅くなって、クロッ
ク信号ｃｋのＨｉレベルの期間とクロック信号ｃｋｂの
Ｈｉレベルの期間とがオーバーラップすると）、動作不
能になる。
プを用いる従来のサンプリングパルス生成回路３０１で
は、ｎ段目出力ＳＡＭｎ（サンプリングパルス）は、ク
ロック信号ｃｋのエッジに同期して出力が立ち上がると
共にクロック信号ｃｋｂに同期して立ち下がるので、ク
ロック信号ｃｋ及びｃｋｂのデューティ比がおおきく異
なると（例えば、クロック信号ｃｋの立ち下がりがクロ
ック信号ｃｋｂの立ち上がりよりも遅くなって、クロッ
ク信号ｃｋのＨｉレベルの期間とクロック信号ｃｋｂの
Ｈｉレベルの期間とがオーバーラップすると）、動作不
能になる。
【００７５】これに対して、本実施の形態のように、セ
ット、リセット型のフリップフロップ１１０１でサンプ
リングパルス生成回路２０１を構成すれば、クロック信
号ｃｋの立ち上がりとクロック信号ｃｋｂの立ち下が
り、並びに、クロック信号ｃｋの立ち下がりとクロック
信号ｃｋｂの立ち上がりをそれぞれ揃える（一致させ
る）必要がないので、クロック信号ｃｋ及びｃｋｂのデ
ューティ比を自由に可変でき、その結果、サンプリング
パルス幅の制御が可能となる。換言すれば、クロック信
号ｃｋ及びｃｋｂの立ち上がり及び立ち下がりにかかわ
らず動作可能となるので、クロック信号ｃｋ及びｃｋｂ
のデューティ比の調整によってサンプリングパルス幅の
制御が可能となる。
ット、リセット型のフリップフロップ１１０１でサンプ
リングパルス生成回路２０１を構成すれば、クロック信
号ｃｋの立ち上がりとクロック信号ｃｋｂの立ち下が
り、並びに、クロック信号ｃｋの立ち下がりとクロック
信号ｃｋｂの立ち上がりをそれぞれ揃える（一致させ
る）必要がないので、クロック信号ｃｋ及びｃｋｂのデ
ューティ比を自由に可変でき、その結果、サンプリング
パルス幅の制御が可能となる。換言すれば、クロック信
号ｃｋ及びｃｋｂの立ち上がり及び立ち下がりにかかわ
らず動作可能となるので、クロック信号ｃｋ及びｃｋｂ
のデューティ比の調整によってサンプリングパルス幅の
制御が可能となる。
【００７６】上記の液晶表示装置は、ポリシリコンを用
いたドライバモノリシック型液晶表示装置でも、またニ
ッケル等の結晶化を助長する元素により連続的に結晶成
長した連続粒界結晶（例えば、連続粒界結晶シリコン）
を用いたドライバモノリシック型液晶表示装置でもよ
い。この場合、単結晶シリコントランジスタよりも移動
度の低い結晶が使用できるので、コスト低減が可能とな
る。
いたドライバモノリシック型液晶表示装置でも、またニ
ッケル等の結晶化を助長する元素により連続的に結晶成
長した連続粒界結晶（例えば、連続粒界結晶シリコン）
を用いたドライバモノリシック型液晶表示装置でもよ
い。この場合、単結晶シリコントランジスタよりも移動
度の低い結晶が使用できるので、コスト低減が可能とな
る。
【００７７】図３は、本発明に係る他のデータドライバ
の構成例を示す。図３に示すように、このデータドライ
バは、サンプリングパルス生成回路１００１、サンプリ
ングパルス生成回路１００１のクロック信号入力部に設
けられた遅延回路１００２・１００３及び該遅延回路１
００２・１００３にて遅延されたクロック信号（遅延ク
ロック信号）とクロック信号ｃｋ・ｃｋｂの論理積演算
を行う論理演算回路１００４・１００５、並びにビデオ
信号１・２の伝送線（映像信号配線）、データドライバ
に入力された映像信号をサンプリングパルスによりサン
プリングするためのアナログスイッチ１００６・１００
７からなる。なお、サンプリングパルス生成回路１００
１は、図４（ａ）に示すように、図１（ａ）と同じ構成
を備えているので、構成に係る説明は省略する。
の構成例を示す。図３に示すように、このデータドライ
バは、サンプリングパルス生成回路１００１、サンプリ
ングパルス生成回路１００１のクロック信号入力部に設
けられた遅延回路１００２・１００３及び該遅延回路１
００２・１００３にて遅延されたクロック信号（遅延ク
ロック信号）とクロック信号ｃｋ・ｃｋｂの論理積演算
を行う論理演算回路１００４・１００５、並びにビデオ
信号１・２の伝送線（映像信号配線）、データドライバ
に入力された映像信号をサンプリングパルスによりサン
プリングするためのアナログスイッチ１００６・１００
７からなる。なお、サンプリングパルス生成回路１００
１は、図４（ａ）に示すように、図１（ａ）と同じ構成
を備えているので、構成に係る説明は省略する。
【００７８】ここで示すデータドライバと前述のデータ
ドライバとの差異は、図３より明らかなように、サンプ
リングパルス生成回路１００１のクロック信号入力部に
設けられた遅延回路１００２・１００３と論理演算回路
１００４・１００５により外部液晶装置駆動回路より入
力された駆動クロック（クロック信号ｃｋ・ｃｋｂ）の
デューティ比調整をデータドライバ内部で行うことにあ
る。
ドライバとの差異は、図３より明らかなように、サンプ
リングパルス生成回路１００１のクロック信号入力部に
設けられた遅延回路１００２・１００３と論理演算回路
１００４・１００５により外部液晶装置駆動回路より入
力された駆動クロック（クロック信号ｃｋ・ｃｋｂ）の
デューティ比調整をデータドライバ内部で行うことにあ
る。
【００７９】つまり、前述のデータドライバによれば、
ｎ段目出力ＳＡＭｎと、（ｎ＋１）段目出力ＳＡＭｎ＋
１の時間的重なりをなくすように、サンプリングパルス
生成回路２０１を駆動するクロック信号のデューティ比
の調整が行われた。このように液晶表示装置へ入力する
クロック信号のデューティ比の調整を外部の液晶表示装
置駆動回路側にて行うのは駆動信号生成上、非常に煩雑
なものになる。
ｎ段目出力ＳＡＭｎと、（ｎ＋１）段目出力ＳＡＭｎ＋
１の時間的重なりをなくすように、サンプリングパルス
生成回路２０１を駆動するクロック信号のデューティ比
の調整が行われた。このように液晶表示装置へ入力する
クロック信号のデューティ比の調整を外部の液晶表示装
置駆動回路側にて行うのは駆動信号生成上、非常に煩雑
なものになる。
【００８０】そこで、図３の構成を備えたデータドライ
バによれば、外部より入力するクロック信号ｃｋ・ｃｋ
ｂのデューティ比は従来どおり５０％でよい。その結
果、外部より上記遅延回路に入力されるクロック信号と
しては、従来どおり、デューティ比が５０％のものが使
用でき、従来品に対して優れた互換性を備えた液晶表示
装置を確実に実現できる。
バによれば、外部より入力するクロック信号ｃｋ・ｃｋ
ｂのデューティ比は従来どおり５０％でよい。その結
果、外部より上記遅延回路に入力されるクロック信号と
しては、従来どおり、デューティ比が５０％のものが使
用でき、従来品に対して優れた互換性を備えた液晶表示
装置を確実に実現できる。
【００８１】ここで、図４（ｂ）のタイミングチャート
を参照しながら本サンプリングパルス生成回路１００１
の動作を説明する。
を参照しながら本サンプリングパルス生成回路１００１
の動作を説明する。
【００８２】外部液晶表示装置駆動回路より入力するク
ロック信号ｃｋ及びｃｋｂは、図４（ｂ）に示すよう
に、デューティ比５０％のクロック信号である。入力さ
れたクロック信号ｃｋ及びｃｋｂは、データドライバ内
部に設けられた遅延回路１００２及び１００３によりｔ
ｄ時間だけそれぞれ遅延された遅延クロック信号ｃｋｄ
ｅｌｙ及びｃｋｂｄｅｌｙとなる。
ロック信号ｃｋ及びｃｋｂは、図４（ｂ）に示すよう
に、デューティ比５０％のクロック信号である。入力さ
れたクロック信号ｃｋ及びｃｋｂは、データドライバ内
部に設けられた遅延回路１００２及び１００３によりｔ
ｄ時間だけそれぞれ遅延された遅延クロック信号ｃｋｄ
ｅｌｙ及びｃｋｂｄｅｌｙとなる。
【００８３】ここで、クロック信号ｃｋと遅延クロック
信号ｃｋｄｅｌｙ、及びクロック信号ｃｋｂと遅延クロ
ック信号ｃｋｂｄｅｌｙのそれぞれの論理積演算を行う
と、Ｈｉレベルの期間がＬｏｗレベルの期間より短いデ
ューティ比が調整されたクロック信号ｃｋ’及びｃｋ
ｂ’を生成することが可能となり、前記サンプリングパ
ルス生成回路２０１の場合と同様に、ｎ段目出力ＳＡＭ
ｎ（サンプリングパルス）と、（ｎ＋１）段目出力ＳＡ
Ｍｎ＋１との時間的重なりをなくすことができるサンプ
リングパルス生成回路１００１を実現できる。
信号ｃｋｄｅｌｙ、及びクロック信号ｃｋｂと遅延クロ
ック信号ｃｋｂｄｅｌｙのそれぞれの論理積演算を行う
と、Ｈｉレベルの期間がＬｏｗレベルの期間より短いデ
ューティ比が調整されたクロック信号ｃｋ’及びｃｋ
ｂ’を生成することが可能となり、前記サンプリングパ
ルス生成回路２０１の場合と同様に、ｎ段目出力ＳＡＭ
ｎ（サンプリングパルス）と、（ｎ＋１）段目出力ＳＡ
Ｍｎ＋１との時間的重なりをなくすことができるサンプ
リングパルス生成回路１００１を実現できる。
【００８４】また、上記遅延回路１００２・１００３
は、例えば、ＭＯＳ構成（ＣＭＯＳ、ＮＭＯＳ、ＰＭＯ
Ｓ等）のインバ一タ回路を縦列接続した構成や、コンデ
ンサと抵抗によるＣＲ積分回路による構成など、所望の
遅延量ｔｄを得られるものであればよい。ＭＯＳ構成の
うち、消費電流を少なくできる点でＣＭＯＳで構成する
ことが好ましい。また、本実施の形態の論理演算回路１
００４・１００５は、論理回路であるＡＮＤ回路、ＮＡ
ＮＤ回路、ＯＲ回路、ＮＯＲ回路で構成することも可能
であり、例えば論理演算回路１００４をＮＡＮＤ回路で
構成する場合はＮＡＮＤ回路の出力をインバータによる
バッファ回路（ＮＡＮＤ回路の入力を互いに接続すれ
ば、インバータを容易に実現できる。）を介してクロッ
ク信号ｃｋ’及びｃｋｂ’に出力することで論理を反転
する等すればよい。
は、例えば、ＭＯＳ構成（ＣＭＯＳ、ＮＭＯＳ、ＰＭＯ
Ｓ等）のインバ一タ回路を縦列接続した構成や、コンデ
ンサと抵抗によるＣＲ積分回路による構成など、所望の
遅延量ｔｄを得られるものであればよい。ＭＯＳ構成の
うち、消費電流を少なくできる点でＣＭＯＳで構成する
ことが好ましい。また、本実施の形態の論理演算回路１
００４・１００５は、論理回路であるＡＮＤ回路、ＮＡ
ＮＤ回路、ＯＲ回路、ＮＯＲ回路で構成することも可能
であり、例えば論理演算回路１００４をＮＡＮＤ回路で
構成する場合はＮＡＮＤ回路の出力をインバータによる
バッファ回路（ＮＡＮＤ回路の入力を互いに接続すれ
ば、インバータを容易に実現できる。）を介してクロッ
ク信号ｃｋ’及びｃｋｂ’に出力することで論理を反転
する等すればよい。
【００８５】図３で示すデータドライバを備えた液晶表
示装置は、ポリシリコンを用いたドライバモノリシック
型液晶表示装置でも、またニッケルなどの結晶化を助長
する元素により連続的に結晶成長した連続粒界結晶（例
えば、連続粒界結晶シリコン）を用いたドライバモノリ
シック型液晶表示装置でもよい。この場合、単結晶シリ
コントランジスタよりも移動度の低い結晶が使用できる
ので、コスト低減が可能となる。
示装置は、ポリシリコンを用いたドライバモノリシック
型液晶表示装置でも、またニッケルなどの結晶化を助長
する元素により連続的に結晶成長した連続粒界結晶（例
えば、連続粒界結晶シリコン）を用いたドライバモノリ
シック型液晶表示装置でもよい。この場合、単結晶シリ
コントランジスタよりも移動度の低い結晶が使用できる
ので、コスト低減が可能となる。
【００８６】また、本説明において、データドライバ１
０１に入力する映像信号入力は本来の映像信号を２倍に
時間軸伸長した映像データを２系統用いて説明している
が、映像入力信号を２系統とした場合、映像データのサ
ンプリング速度は本来の映像信号をサンプリングする場
合に比べて１／２に低減することができる。
０１に入力する映像信号入力は本来の映像信号を２倍に
時間軸伸長した映像データを２系統用いて説明している
が、映像入力信号を２系統とした場合、映像データのサ
ンプリング速度は本来の映像信号をサンプリングする場
合に比べて１／２に低減することができる。
【００８７】即ち、データドライバ１０１を構成する薄
膜トランジスタの移動度などトランジスタ特性に合わせ
てデータドライバ１０１に入力する映像信号をｎ倍に時
間軸伸長してｎ系統用意してデータドライバ１０１に入
力すれば、ｎ系統の映像信号を一つのサンプリングパル
スで同時にサンプリングするので、本来の映像信号をサ
ンプリングする場合に比べて、データドライバ１０１の
動作速度を１／ｎに低減でき、単結晶シリコントランジ
スタよりも移動度の低いポリシリコン、その他の薄膜ト
ランジスタにて液晶表示装置を構成するドライバ回路を
モノリシック化することが可能になる。
膜トランジスタの移動度などトランジスタ特性に合わせ
てデータドライバ１０１に入力する映像信号をｎ倍に時
間軸伸長してｎ系統用意してデータドライバ１０１に入
力すれば、ｎ系統の映像信号を一つのサンプリングパル
スで同時にサンプリングするので、本来の映像信号をサ
ンプリングする場合に比べて、データドライバ１０１の
動作速度を１／ｎに低減でき、単結晶シリコントランジ
スタよりも移動度の低いポリシリコン、その他の薄膜ト
ランジスタにて液晶表示装置を構成するドライバ回路を
モノリシック化することが可能になる。
【００８８】本発明に係る第１のドライバモノリシック
型液晶表示装置は、以上のように、入力された映像信号
のサンプリングを行うデータドライバを具備するドライ
バモノリシック型液晶表示装置において、該データドラ
イバを構成するサンプリングパルス生成回路より出力さ
れるサンプリングパルス幅が、その駆動クロック信号の
デューティ比にて制御されることを特徴としている。
型液晶表示装置は、以上のように、入力された映像信号
のサンプリングを行うデータドライバを具備するドライ
バモノリシック型液晶表示装置において、該データドラ
イバを構成するサンプリングパルス生成回路より出力さ
れるサンプリングパルス幅が、その駆動クロック信号の
デューティ比にて制御されることを特徴としている。
【００８９】本発明に係る第２のドライバモノリシック
型液晶表示装置は、以上のように、上記第１のドライバ
モノリシック型液晶表示装置において、上記サンプリン
グパルス生成回路を構成するシフトレジスタが、セッ
ト、リセット型フリップフロップにより構成され、該フ
リップフロップはシフトレジスタに入力されるクロック
信号によりセット、リセットの制御を受けることを特徴
としている。
型液晶表示装置は、以上のように、上記第１のドライバ
モノリシック型液晶表示装置において、上記サンプリン
グパルス生成回路を構成するシフトレジスタが、セッ
ト、リセット型フリップフロップにより構成され、該フ
リップフロップはシフトレジスタに入力されるクロック
信号によりセット、リセットの制御を受けることを特徴
としている。
【００９０】本発明に係る第３のドライバモノリシック
型液晶表示装置は、以上のように、上記第１又は第２の
ドライバモノリシック型液晶表示装置において、データ
ドライバに入力されたｎ系統の映像信号を１つのサンプ
リングパルスにて同時にサンプリングすることを特徴と
している。
型液晶表示装置は、以上のように、上記第１又は第２の
ドライバモノリシック型液晶表示装置において、データ
ドライバに入力されたｎ系統の映像信号を１つのサンプ
リングパルスにて同時にサンプリングすることを特徴と
している。
【００９１】本発明に係る第４のドライバモノリシック
型液晶表示装置は、以上のように、第１乃至第３のいず
れかのドライバモノリシック型液晶表示装置において、
ニッケルなどの結晶成長を助長する元素にて連続的に結
晶成長がなされた連続粒界結晶Ｓｉにて形成されている
ことを特徴としている。
型液晶表示装置は、以上のように、第１乃至第３のいず
れかのドライバモノリシック型液晶表示装置において、
ニッケルなどの結晶成長を助長する元素にて連続的に結
晶成長がなされた連続粒界結晶Ｓｉにて形成されている
ことを特徴としている。
【００９２】上記ドライバモノリシック型液晶表示装置
によれば、セット、リセット型のフリップフロップにて
構成されるシフトレジスタを用いたサンプリングパルス
生成回路を備えたデータドライバにおいて、データドラ
イバに入力するクロック信号のデューティ比を調整する
ことにより、サンプリングパルス生成回路各段のサンプ
リングパルスのサンプリング幅を制御することで、正確
なタイミングにて映像データのサンプリングを行い映像
データのサンプリング時に発生するノイズ低減を行うこ
とが可能となる。
によれば、セット、リセット型のフリップフロップにて
構成されるシフトレジスタを用いたサンプリングパルス
生成回路を備えたデータドライバにおいて、データドラ
イバに入力するクロック信号のデューティ比を調整する
ことにより、サンプリングパルス生成回路各段のサンプ
リングパルスのサンプリング幅を制御することで、正確
なタイミングにて映像データのサンプリングを行い映像
データのサンプリング時に発生するノイズ低減を行うこ
とが可能となる。
【００９３】また、本発明に係る第５のドライバモノリ
シック型液晶表示装置は、以上のように、クロック信号
のデューティ比の制御が、入力クロック信号とデータド
ライバ内部に設けられた遅延回路により該クロック信号
を遅延させた信号に基づいて、データドライバ内部に設
けた論理回路により行うことを特徴としている。
シック型液晶表示装置は、以上のように、クロック信号
のデューティ比の制御が、入力クロック信号とデータド
ライバ内部に設けられた遅延回路により該クロック信号
を遅延させた信号に基づいて、データドライバ内部に設
けた論理回路により行うことを特徴としている。
【００９４】上記遅延回路は、ＣＭＯＳインバータ回
路、または容量及び抵抗を用いた積分回路にて構成され
ることが好ましい。
路、または容量及び抵抗を用いた積分回路にて構成され
ることが好ましい。
【００９５】また、上記論理回路は、ＡＮＤ回路、ＮＡ
ＮＤ回路、ＯＲ回路、またはＮＯＲ回路にて構成される
ことが好ましい。
ＮＤ回路、ＯＲ回路、またはＮＯＲ回路にて構成される
ことが好ましい。
【００９６】上記データドライバはデータドライバに入
力されたｎ系統の映像信号を１つのサンプリングパルス
にて同時にサンプリングすることが好ましい。
力されたｎ系統の映像信号を１つのサンプリングパルス
にて同時にサンプリングすることが好ましい。
【００９７】上記ドライバモノリシック型液晶表示装置
はニッケルなどの結晶成長を助長する元素にて連続的に
結晶成長がなされた連続粒界結晶Ｓｉにて形成されるこ
とが好ましい。
はニッケルなどの結晶成長を助長する元素にて連続的に
結晶成長がなされた連続粒界結晶Ｓｉにて形成されるこ
とが好ましい。
【００９８】上記ドライバモノリシック型液晶表示装置
によれば、データドライバのクロック信号入力部に遅延
回路を設け、クロック信号と遅延されたクロック信号と
の間で論理積を求めることで、上記シフトレジスタを駆
動するクロック信号のデューティ比を調整することによ
り、隣り合うデータサンプリングのサンプリングパルス
がオーバーラップしないように映像データサンプリング
の上記パルス幅を調整することが可能となる。これによ
り、外部より入力するデータドライバ駆動用のクロック
信号のデューティ比は従来どおりの５０％デューティ比
のクロック信号にて前記データドライバのシフトレジス
タを駆動することが可能となる。
によれば、データドライバのクロック信号入力部に遅延
回路を設け、クロック信号と遅延されたクロック信号と
の間で論理積を求めることで、上記シフトレジスタを駆
動するクロック信号のデューティ比を調整することによ
り、隣り合うデータサンプリングのサンプリングパルス
がオーバーラップしないように映像データサンプリング
の上記パルス幅を調整することが可能となる。これによ
り、外部より入力するデータドライバ駆動用のクロック
信号のデューティ比は従来どおりの５０％デューティ比
のクロック信号にて前記データドライバのシフトレジス
タを駆動することが可能となる。
【００９９】
【発明の効果】本発明に係る液晶表示装置は、以上のよ
うに、サンプリングパルス生成回路が、クロック信号の
デューティ比に応じて変化するパルス幅を有するサンプ
リングパルスを生成することを特徴としている。
うに、サンプリングパルス生成回路が、クロック信号の
デューティ比に応じて変化するパルス幅を有するサンプ
リングパルスを生成することを特徴としている。
【０１００】上記の発明によれば、入力されたクロック
信号に基づいてサンプリングパルスがサンプリングパル
ス生成回路によって生成され、該サンプリングパルスに
基づいて表示すべき入力信号がサンプリングされ、サン
プリング結果が表示データとして表示部に書き込まれ
る。これにより、入力信号が表示部で表示される。
信号に基づいてサンプリングパルスがサンプリングパル
ス生成回路によって生成され、該サンプリングパルスに
基づいて表示すべき入力信号がサンプリングされ、サン
プリング結果が表示データとして表示部に書き込まれ
る。これにより、入力信号が表示部で表示される。
【０１０１】サンプリングパルスの波形がなまると、生
成されるサンプリングパルスのデューティ比が５０％に
固定されている場合、隣り合うサンプリングパルス同士
は、エッジ部付近で互いにオーバーラップする期間が生
じてしまう。これを回避する種々の提案がなされている
が、どれも不具合を有している。
成されるサンプリングパルスのデューティ比が５０％に
固定されている場合、隣り合うサンプリングパルス同士
は、エッジ部付近で互いにオーバーラップする期間が生
じてしまう。これを回避する種々の提案がなされている
が、どれも不具合を有している。
【０１０２】そこで、本発明に係る上記液晶表示装置に
おいては、クロック信号のデューティ比を調整すれば、
サンプリングパルス生成回路によって生成されるサンプ
リングパルスにおいて、隣り合うサンプリングパルス同
士が互いにオーバーラップしないようにすることが可能
となる。これにより、入力信号が正確にサンプリングさ
れるので、サンプリング結果にエラーが発生することが
なくなり、正確な表示データが表示部に書き込まれるこ
とになる。それゆえ、回路構成及び動作制御を複雑化す
ることなく、しかも遅延回路の駆動能力を考慮すること
なく、表示信頼性の非常に高い液晶表示装置を確実に実
現できるという効果を奏する。
おいては、クロック信号のデューティ比を調整すれば、
サンプリングパルス生成回路によって生成されるサンプ
リングパルスにおいて、隣り合うサンプリングパルス同
士が互いにオーバーラップしないようにすることが可能
となる。これにより、入力信号が正確にサンプリングさ
れるので、サンプリング結果にエラーが発生することが
なくなり、正確な表示データが表示部に書き込まれるこ
とになる。それゆえ、回路構成及び動作制御を複雑化す
ることなく、しかも遅延回路の駆動能力を考慮すること
なく、表示信頼性の非常に高い液晶表示装置を確実に実
現できるという効果を奏する。
【０１０３】上記サンプリングパルス生成回路は、複数
のセット、リセット型のフリップフロップからなり、初
段のフリップフロップのセット端子にスタートパルスが
印加され、シフト動作を行うシフトレジスタと、上記フ
リップフロップ毎に設けられ、各段のフリップフロップ
の出力に基づいて開閉が制御され、開時に上記クロック
信号のデューティ比に応じて変化するパルス幅を有する
サンプリングパルスを出力すると共に該サンプリングパ
ルスは次段のセット端子および前段のリセット端子にそ
れぞれ送られるスイッチング手段とからなることが好ま
しい。
のセット、リセット型のフリップフロップからなり、初
段のフリップフロップのセット端子にスタートパルスが
印加され、シフト動作を行うシフトレジスタと、上記フ
リップフロップ毎に設けられ、各段のフリップフロップ
の出力に基づいて開閉が制御され、開時に上記クロック
信号のデューティ比に応じて変化するパルス幅を有する
サンプリングパルスを出力すると共に該サンプリングパ
ルスは次段のセット端子および前段のリセット端子にそ
れぞれ送られるスイッチング手段とからなることが好ま
しい。
【０１０４】この場合、次のシフト動作がシフトレジス
タで行われる。すなわち、セット端子にスタートパルス
が印加されると、初段のフリップフロップの出力は所定
レベルの出力となる。初段のフリップフロップの出力に
応じて、初段のスイッチング手段の開閉が制御される。
初段のスイッチング手段は、開時には、その時点のクロ
ック信号のデューティ比に応じて変化するパルス幅を有
するパルスを初段のサンプリングパルスとして出力す
る。
タで行われる。すなわち、セット端子にスタートパルス
が印加されると、初段のフリップフロップの出力は所定
レベルの出力となる。初段のフリップフロップの出力に
応じて、初段のスイッチング手段の開閉が制御される。
初段のスイッチング手段は、開時には、その時点のクロ
ック信号のデューティ比に応じて変化するパルス幅を有
するパルスを初段のサンプリングパルスとして出力す
る。
【０１０５】初段のスイッチング手段の出力である初段
のサンプリングパルスは、２段目のフリップフロップの
セット端子に送られている。これにより、２段目のフリ
ップフロップの出力は初段のサンプリングパルスに応じ
て変化し、２段目のフリップフロップの出力に基づい
て、２段目のスイッチング手段の開閉が制御される。２
段目のスイッチング手段からは、開時に、その時点のク
ロック信号のデューティ比に応じて変化するパルス幅を
有するパルスが２段目のサンプリングパルスとして出力
される。この２段目のサンプリングパルスは、また、初
段のフリップフロップのリセット端子に送られるので、
初段のフリップフロップは、２段目のサンプリングパル
スが入力されるとリセットされる。以降、同様な動作が
３段目以降のフリップフロップ及びスイッチング手段に
おいて行われる。
のサンプリングパルスは、２段目のフリップフロップの
セット端子に送られている。これにより、２段目のフリ
ップフロップの出力は初段のサンプリングパルスに応じ
て変化し、２段目のフリップフロップの出力に基づい
て、２段目のスイッチング手段の開閉が制御される。２
段目のスイッチング手段からは、開時に、その時点のク
ロック信号のデューティ比に応じて変化するパルス幅を
有するパルスが２段目のサンプリングパルスとして出力
される。この２段目のサンプリングパルスは、また、初
段のフリップフロップのリセット端子に送られるので、
初段のフリップフロップは、２段目のサンプリングパル
スが入力されるとリセットされる。以降、同様な動作が
３段目以降のフリップフロップ及びスイッチング手段に
おいて行われる。
【０１０６】複数のＤフリップフロップを縦続接続して
なるシフトレジスタを備えたサンプリングパルス生成回
路では、ｎ段目のサンプリングパルスは、クロック信号
のエッジに同期して立ち上がったり立ち下がったりする
ので、クロック信号のデューティ比によっては、隣り合
うサンプリングパルス同士がエッジ部付近でオーバーラ
ップして動作不能になることがある。
なるシフトレジスタを備えたサンプリングパルス生成回
路では、ｎ段目のサンプリングパルスは、クロック信号
のエッジに同期して立ち上がったり立ち下がったりする
ので、クロック信号のデューティ比によっては、隣り合
うサンプリングパルス同士がエッジ部付近でオーバーラ
ップして動作不能になることがある。
【０１０７】これに対して、上記サンプリングパルス生
成回路は、セット、リセット型のフリップフロップで構
成されるので、クロック信号の立ち上がり及び立ち下が
りにかかわらず動作可能となり、その結果、クロック信
号のデューティ比を調整することによってサンプリング
パルス幅の制御が可能となる。つまり、サンプリングパ
ルスの立ち上がり及び立ち下がりは、クロック信号のデ
ューティ比によって自由に制御できる。したがって、隣
り合うサンプリングパルス同士がエッジ部付近でオーバ
ーラップして動作不能になることを確実に回避できると
いう効果を併せて奏する。
成回路は、セット、リセット型のフリップフロップで構
成されるので、クロック信号の立ち上がり及び立ち下が
りにかかわらず動作可能となり、その結果、クロック信
号のデューティ比を調整することによってサンプリング
パルス幅の制御が可能となる。つまり、サンプリングパ
ルスの立ち上がり及び立ち下がりは、クロック信号のデ
ューティ比によって自由に制御できる。したがって、隣
り合うサンプリングパルス同士がエッジ部付近でオーバ
ーラップして動作不能になることを確実に回避できると
いう効果を併せて奏する。
【０１０８】上記入力信号は映像信号をｎ倍に時間軸伸
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることが好ま
しい。この場合、入力する映像信号をｎ倍に時間軸伸長
してｎ系統用意し、ｎ系統の映像信号を一つのサンプリ
ングパルスで同時にサンプリングすると、本来の映像信
号をサンプリングする場合に比べて、動作速度を１／ｎ
に低減でき、単結晶シリコントランジスタよりも移動度
の低いポリシリコン、その他の薄膜トランジスタにて液
晶表示装置を構成するドライバ回路をモノリシック化す
ることが可能になるという効果を併せて奏する。
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることが好ま
しい。この場合、入力する映像信号をｎ倍に時間軸伸長
してｎ系統用意し、ｎ系統の映像信号を一つのサンプリ
ングパルスで同時にサンプリングすると、本来の映像信
号をサンプリングする場合に比べて、動作速度を１／ｎ
に低減でき、単結晶シリコントランジスタよりも移動度
の低いポリシリコン、その他の薄膜トランジスタにて液
晶表示装置を構成するドライバ回路をモノリシック化す
ることが可能になるという効果を併せて奏する。
【０１０９】上記液晶表示装置は、結晶成長を助長する
元素にて連続的に結晶成長された連続粒界結晶にて形成
されたドライバモノリシック型の液晶表示装置であるこ
とが好ましい。この場合、単結晶シリコントランジスタ
よりも移動度の低い結晶が使用できるので、コスト低減
が可能となるという効果を併せて奏する。
元素にて連続的に結晶成長された連続粒界結晶にて形成
されたドライバモノリシック型の液晶表示装置であるこ
とが好ましい。この場合、単結晶シリコントランジスタ
よりも移動度の低い結晶が使用できるので、コスト低減
が可能となるという効果を併せて奏する。
【０１１０】本発明に係る他の液晶表示装置は、以上の
ように、クロック信号を遅延させる遅延回路と、上記ク
ロック信号と上記遅延回路の出力である遅延クロック信
号とに対して論理積演算を行う論理演算回路とを更に備
え、上記サンプリングパルス生成回路は、上記論理演算
回路の出力に基づいて上記サンプリングパルスを生成す
ることを特徴としている。
ように、クロック信号を遅延させる遅延回路と、上記ク
ロック信号と上記遅延回路の出力である遅延クロック信
号とに対して論理積演算を行う論理演算回路とを更に備
え、上記サンプリングパルス生成回路は、上記論理演算
回路の出力に基づいて上記サンプリングパルスを生成す
ることを特徴としている。
【０１１１】上記の発明によれば、サンプリングパルス
がサンプリングパルス生成回路によって生成され、該サ
ンプリングパルスに基づいて入力信号がサンプリングさ
れ、サンプリング結果が表示データとして表示部に書き
込まれる。これにより、入力信号が表示部で表示され
る。
がサンプリングパルス生成回路によって生成され、該サ
ンプリングパルスに基づいて入力信号がサンプリングさ
れ、サンプリング結果が表示データとして表示部に書き
込まれる。これにより、入力信号が表示部で表示され
る。
【０１１２】サンプリングパルスの波形がなまると、生
成されるサンプリングパルスのデューティ比が５０％に
固定されている場合、隣り合うサンプリングパルス同士
は、エッジ部付近で互いにオーバーラップする期間が生
じてしまう。これを回避する種々の提案がなされている
が、どれも不具合を有している。
成されるサンプリングパルスのデューティ比が５０％に
固定されている場合、隣り合うサンプリングパルス同士
は、エッジ部付近で互いにオーバーラップする期間が生
じてしまう。これを回避する種々の提案がなされている
が、どれも不具合を有している。
【０１１３】そこで、上記液晶表示装置によれば、遅延
回路で遅延された遅延クロック信号と、遅延前のクロッ
ク信号とが論理演算回路に入力され、ここで、両信号に
対して論理積演算が行われる。この論理積演算の結果、
クロック信号のデューティ比が小さくなる。このように
デューティ比の小さくなったクロック信号を使用するこ
とによって、サンプリングパルス生成回路によって生成
されるサンプリングパルスにおいて、隣り合うサンプリ
ングパルス同士が互いにオーバーラップしないようにす
ることが可能となる。これにより、入力信号が正確にサ
ンプリングされるので、サンプリング結果にエラーが発
生することがなくなり、正確な表示データが表示部に書
き込まれることになる。それゆえ、回路構成及び動作制
御を複雑化することなく、しかも、遅延回路は、サンプ
リングパルスの数に応じた駆動能力を備える必要がな
く、表示信頼性の非常に高い液晶表示装置を確実に実現
できる。
回路で遅延された遅延クロック信号と、遅延前のクロッ
ク信号とが論理演算回路に入力され、ここで、両信号に
対して論理積演算が行われる。この論理積演算の結果、
クロック信号のデューティ比が小さくなる。このように
デューティ比の小さくなったクロック信号を使用するこ
とによって、サンプリングパルス生成回路によって生成
されるサンプリングパルスにおいて、隣り合うサンプリ
ングパルス同士が互いにオーバーラップしないようにす
ることが可能となる。これにより、入力信号が正確にサ
ンプリングされるので、サンプリング結果にエラーが発
生することがなくなり、正確な表示データが表示部に書
き込まれることになる。それゆえ、回路構成及び動作制
御を複雑化することなく、しかも、遅延回路は、サンプ
リングパルスの数に応じた駆動能力を備える必要がな
く、表示信頼性の非常に高い液晶表示装置を確実に実現
できる。
【０１１４】このように、外部の液晶表示装置駆動回路
側でデューティ比を小さくする必要がなく、構成及び制
御を複雑化することなく簡単に所望のデューティ比が得
られる。しかも、外部より上記遅延回路に入力されるク
ロック信号としては、従来どおり、デューティ比が５０
％のものが使用でき、従来品に対して優れた互換性を備
えた液晶表示装置を確実に実現できる効果を併せて奏す
る。
側でデューティ比を小さくする必要がなく、構成及び制
御を複雑化することなく簡単に所望のデューティ比が得
られる。しかも、外部より上記遅延回路に入力されるク
ロック信号としては、従来どおり、デューティ比が５０
％のものが使用でき、従来品に対して優れた互換性を備
えた液晶表示装置を確実に実現できる効果を併せて奏す
る。
【０１１５】上記遅延回路は、ＭＯＳ回路または積分回
路により構成されることが好ましい。この場合、簡単な
構成で遅延回路を実現できるという効果を併せて奏す
る。ＭＯＳ回路のうち、特にＣＭＯＳ回路を採用すれ
ば、消費電流を少なくできる。
路により構成されることが好ましい。この場合、簡単な
構成で遅延回路を実現できるという効果を併せて奏す
る。ＭＯＳ回路のうち、特にＣＭＯＳ回路を採用すれ
ば、消費電流を少なくできる。
【０１１６】上記サンプリングパルス生成回路は、複数
のセット、リセット型のフリップフロップからなり、初
段のフリップフロップのセット端子にスタートパルスが
印加され、シフト動作を行うシフトレジスタと、上記フ
リップフロップ毎に設けられ、各段のフリップフロップ
の出力に基づいて開閉が制御され、開時に、上記論理演
算回路の出力を上記サンプリングパルスとして出力する
と共に該サンプリングパルスは次段のセット端子および
前段のリセット端子にそれぞれ送られるスイッチング手
段とからなることが好ましい。
のセット、リセット型のフリップフロップからなり、初
段のフリップフロップのセット端子にスタートパルスが
印加され、シフト動作を行うシフトレジスタと、上記フ
リップフロップ毎に設けられ、各段のフリップフロップ
の出力に基づいて開閉が制御され、開時に、上記論理演
算回路の出力を上記サンプリングパルスとして出力する
と共に該サンプリングパルスは次段のセット端子および
前段のリセット端子にそれぞれ送られるスイッチング手
段とからなることが好ましい。
【０１１７】この場合、次のシフト動作がシフトレジス
タで行われる。すなわち、セット端子にスタートパルス
が印加されると、初段のフリップフロップの出力は所定
レベルの出力となる。初段のフリップフロップの出力に
応じて、初段のスイッチング手段の開閉が制御される。
初段のスイッチング手段は、開時には、その時点の論理
演算回路の出力を初段のサンプリングパルスとして出力
する。
タで行われる。すなわち、セット端子にスタートパルス
が印加されると、初段のフリップフロップの出力は所定
レベルの出力となる。初段のフリップフロップの出力に
応じて、初段のスイッチング手段の開閉が制御される。
初段のスイッチング手段は、開時には、その時点の論理
演算回路の出力を初段のサンプリングパルスとして出力
する。
【０１１８】初段のスイッチング手段の出力である初段
のサンプリングパルスは、２段目のフリップフロップの
セット端子に送られている。これにより、２段目のフリ
ップフロップの出力は初段のサンプリングパルスに応じ
て変化し、２段目のフリップフロップの出力に基づい
て、２段目のスイッチング手段の開閉が制御される。２
段目のスイッチング手段からは、開時に、その時点の論
理演算回路の出力が２段目のサンプリングパルスとして
出力される。この２段目のサンプリングパルスは、ま
た、初段のフリップフロップのリセット端子に送られる
ので、初段のフリップフロップは、２段目のサンプリン
グパルスが入力されるとリセットされる。以降、同様な
動作が３段目以降のフリップフロップ及びスイッチング
手段において行われる。
のサンプリングパルスは、２段目のフリップフロップの
セット端子に送られている。これにより、２段目のフリ
ップフロップの出力は初段のサンプリングパルスに応じ
て変化し、２段目のフリップフロップの出力に基づい
て、２段目のスイッチング手段の開閉が制御される。２
段目のスイッチング手段からは、開時に、その時点の論
理演算回路の出力が２段目のサンプリングパルスとして
出力される。この２段目のサンプリングパルスは、ま
た、初段のフリップフロップのリセット端子に送られる
ので、初段のフリップフロップは、２段目のサンプリン
グパルスが入力されるとリセットされる。以降、同様な
動作が３段目以降のフリップフロップ及びスイッチング
手段において行われる。
【０１１９】複数のＤフリップフロップを縦続接続して
なるシフトレジスタを備えたサンプリングパルス生成回
路では、ｎ段目のサンプリングパルスは、クロック信号
のエッジに同期して立ち上がったり立ち下がったりする
ので、クロック信号のデューティ比によっては、隣り合
うサンプリングパルス同士がエッジ部付近でオーバーラ
ップして動作不能になることがある。
なるシフトレジスタを備えたサンプリングパルス生成回
路では、ｎ段目のサンプリングパルスは、クロック信号
のエッジに同期して立ち上がったり立ち下がったりする
ので、クロック信号のデューティ比によっては、隣り合
うサンプリングパルス同士がエッジ部付近でオーバーラ
ップして動作不能になることがある。
【０１２０】これに対して、上記サンプリングパルス生
成回路は、セット、リセット型のフリップフロップで構
成されるので、クロック信号の立ち上がり及び立ち下が
りにかかわらず動作可能となり、その結果、クロック信
号のデューティ比を調整することによってサンプリング
パルス幅の制御が可能となる。つまり、サンプリングパ
ルスの立ち上がり及び立ち下がりは、クロック信号のデ
ューティ比によって自由に制御できる。したがって、隣
り合うサンプリングパルス同士がエッジ部付近でオーバ
ーラップして動作不能になることを確実に回避できると
いう効果を併せて奏する。
成回路は、セット、リセット型のフリップフロップで構
成されるので、クロック信号の立ち上がり及び立ち下が
りにかかわらず動作可能となり、その結果、クロック信
号のデューティ比を調整することによってサンプリング
パルス幅の制御が可能となる。つまり、サンプリングパ
ルスの立ち上がり及び立ち下がりは、クロック信号のデ
ューティ比によって自由に制御できる。したがって、隣
り合うサンプリングパルス同士がエッジ部付近でオーバ
ーラップして動作不能になることを確実に回避できると
いう効果を併せて奏する。
【０１２１】上記入力信号は映像信号をｎ倍に時間軸伸
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることが好ま
しい。この場合、入力する映像信号をｎ倍に時間軸伸長
してｎ系統用意し、ｎ系統の映像信号を一つのサンプリ
ングパルスで同時にサンプリングすると、本来の映像信
号をサンプリングする場合に比べて、動作速度を１／ｎ
に低減でき、単結晶シリコントランジスタよりも移動度
の低いポリシリコン、その他の薄膜トランジスタにて液
晶表示装置を構成するドライバ回路をモノリシック化す
ることが可能になるという効果を併せて奏する。
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることが好ま
しい。この場合、入力する映像信号をｎ倍に時間軸伸長
してｎ系統用意し、ｎ系統の映像信号を一つのサンプリ
ングパルスで同時にサンプリングすると、本来の映像信
号をサンプリングする場合に比べて、動作速度を１／ｎ
に低減でき、単結晶シリコントランジスタよりも移動度
の低いポリシリコン、その他の薄膜トランジスタにて液
晶表示装置を構成するドライバ回路をモノリシック化す
ることが可能になるという効果を併せて奏する。
【０１２２】上記液晶表示装置は、結晶成長を助長する
元素にて連続的に結晶成長された連続粒界結晶にて形成
されたドライバモノリシック型の液晶表示装置であるこ
とが好ましい。この場合、単結晶シリコントランジスタ
よりも移動度の低い結晶が使用できるので、コスト低減
が可能となる効果を併せて奏する。
元素にて連続的に結晶成長された連続粒界結晶にて形成
されたドライバモノリシック型の液晶表示装置であるこ
とが好ましい。この場合、単結晶シリコントランジスタ
よりも移動度の低い結晶が使用できるので、コスト低減
が可能となる効果を併せて奏する。
【図１】（ａ）は本発明に係る液晶表示装置のサンプリ
ングパルス生成回路の概略ブロック図であり、（ｂ）は
その要部のタイミングを示すタイミングチャート図であ
る。
ングパルス生成回路の概略ブロック図であり、（ｂ）は
その要部のタイミングを示すタイミングチャート図であ
る。
【図２】上記液晶表示装置のサンプリングパルス生成回
路の動作説明のためのタイミングチャートである。
路の動作説明のためのタイミングチャートである。
【図３】本発明に係る他の液晶表示装置のデータドライ
バの構成を示す概略ブロック図である。
バの構成を示す概略ブロック図である。
【図４】（ａ）は上記液晶表示装置のデータドライバを
構成するサンプリングパルス生成回路の概略ブロック図
であり、（ｂ）はその要部のタイミングを示すタイミン
グチャート図である。
構成するサンプリングパルス生成回路の概略ブロック図
であり、（ｂ）はその要部のタイミングを示すタイミン
グチャート図である。
【図５】従来の液晶表示装置の概略構成を示す説明図で
ある。
ある。
【図６】従来及び本発明の液晶表示装置のデータドライ
バの概要を示すブロック構成図である。
バの概要を示すブロック構成図である。
【図７】（ａ）は従来の液晶表示装置のサンプリングパ
ルス生成回路の概略ブロック図であり、（ｂ）はその要
部のタイミングを示すタイミングチャートである。
ルス生成回路の概略ブロック図であり、（ｂ）はその要
部のタイミングを示すタイミングチャートである。
【図８】従来の液晶表示装置のデータドライバの動作説
明のためのタイミングチャートである。
明のためのタイミングチャートである。
【図９】従来の液晶表示装置の実際の動作タイミング説
明図である。
明図である。
【図１０】従来の液晶表示装置のサンプリングパルス幅
縮小のための構成例を示す説明図である。
縮小のための構成例を示す説明図である。
【図１１】図１０の液晶表示装置の動作説明用タイミン
グチャートである。
グチャートである。
【図１２】従来の液晶表示装置のサンプリングパルス幅
縮小のための他の構成例を示す説明図である。
縮小のための他の構成例を示す説明図である。
【図１３】図１２の液晶表示装置の動作説明用タイミン
グチャートである。
グチャートである。
２０１ サンプリングパルス生成回路 １００１ サンプリングパルス生成回路 １００２ 遅延回路 １００３ 遅延回路 １００４ 論理演算回路 １００５ 論理演算回路 １００６ アナログスイッチ １００７ アナログスイッチ １１０１ セット、リセット型のフリップフロップ回
路 １１０２ アナログスイッチ ＳＡＭｎ ｎ段目出力（サンプリングパルス）
路 １１０２ アナログスイッチ ＳＡＭｎ ｎ段目出力（サンプリングパルス）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊田 浩二 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H093 NC16 NC21 NC22 NC23 NC34 NC50 ND34 ND36 ND40 5C006 AA01 AA22 AC02 AC11 AC21 AF45 AF52 AF72 BB06 BC06 BC12 BC20 BF06 BF07 BF26 BF34 BF49 EA03 EC02 EC05 FA31 FA43 FA51 5C080 AA10 BB05 CC03 DD12 DD22 DD27 FF09 GG08 JJ02 JJ03 JJ04 KK02 KK43
Claims (10)
- 【請求項１】入力されたクロック信号に基づいて入力信
号のサンプリングを行う複数のサンプリングパルスを生
成するサンプリングパルス生成回路を備え、上記サンプ
リングパルスに基づいて上記入力信号をサンプリングし
表示データとして表示部に書き込む液晶表示装置におい
て、 上記サンプリングパルス生成回路は、上記クロック信号
のデューティ比に応じて変化するパルス幅を有するサン
プリングパルスを生成することを特徴とする液晶表示装
置。 - 【請求項２】上記サンプリングパルス生成回路は、 複数のセット、リセット型のフリップフロップからな
り、初段のフリップフロップのセット端子にスタートパ
ルスが印加され、シフト動作を行うシフトレジスタと、 上記フリップフロップ毎に設けられ、各段のフリップフ
ロップの出力に基づいて開閉が制御され、開時に、クロ
ック信号のデューティ比に応じて変化するパルス幅を有
する上記サンプリングパルスを出力すると共に該サンプ
リングパルスは次段のセット端子および前段のリセット
端子にそれぞれ送られるスイッチング手段とからなるこ
とを特徴とする請求項１に記載の液晶表示装置。 - 【請求項３】上記入力信号は映像信号をｎ倍に時間軸伸
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることを特徴
とする請求項１又は２に記載の液晶表示装置。 - 【請求項４】結晶成長を助長する元素にて連続的に結晶
成長された連続粒界結晶にて形成されたドライバモノリ
シック型の液晶表示装置であることを特徴とする請求項
１、２、又は３に記載の液晶表示装置。 - 【請求項５】入力信号のサンプリングを行う複数のサン
プリングパルスを生成するサンプリングパルス生成回路
を備え、上記サンプリングパルスに基づいて上記入力信
号をサンプリングし表示データとして表示部に書き込む
液晶表示装置において、 クロック信号を遅延させる遅延回路と、 上記クロック信号と上記遅延回路の出力である遅延クロ
ック信号とに対して論理積演算を行う論理演算回路とを
更に備え、 上記サンプリングパルス生成回路は、上記論理演算回路
の出力に基づいて上記サンプリングパルスを生成するこ
とを特徴とする液晶表示装置。 - 【請求項６】上記遅延回路は、ＭＯＳ回路により構成さ
れることを特徴とする請求項５に記載の液晶表示装置。 - 【請求項７】上記遅延回路は、積分回路により構成され
ることを特徴とする請求項５に記載の液晶表示装置。 - 【請求項８】上記サンプリングパルス生成回路は、 複数のセット、リセット型のフリップフロップからな
り、初段のフリップフロップのセット端子にスタートパ
ルスが印加され、シフト動作を行うシフトレジスタと、 上記フリップフロップ毎に設けられ、各段のフリップフ
ロップの出力に基づいて開閉が制御され、開時に、上記
論理演算回路の出力を上記サンプリングパルスとして出
力すると共に該サンプリングパルスは次段のセット端子
および前段のリセット端子にそれぞれ送られるスイッチ
ング手段とからなることを特徴とする請求項５、６、ま
たは７に記載の液晶表示装置。 - 【請求項９】上記入力信号は映像信号をｎ倍に時間軸伸
長してｎ系統用意し、このｎ系統の映像信号を一つのサ
ンプリングパルスで同時にサンプリングすることを特徴
とする請求項５、６、７、又は８に記載の液晶表示装
置。 - 【請求項１０】結晶成長を助長する元素にて連続的に結
晶成長された連続粒界結晶にて形成されたドライバモノ
リシック型の液晶表示装置であることを特徴とする請求
項５、６、７、８、又は９に記載の液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000074758A JP3535067B2 (ja) | 2000-03-16 | 2000-03-16 | 液晶表示装置 |
| US09/782,527 US6693617B2 (en) | 2000-03-16 | 2001-02-13 | Liquid crystal display apparatus and data driver |
| TW090103205A TW493156B (en) | 2000-03-16 | 2001-02-14 | Liquid crystal display apparatus and data driver |
| KR10-2001-0008396A KR100419865B1 (ko) | 2000-03-16 | 2001-02-20 | 액정표시장치 및 데이터 드라이버 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000074758A JP3535067B2 (ja) | 2000-03-16 | 2000-03-16 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001265289A true JP2001265289A (ja) | 2001-09-28 |
| JP3535067B2 JP3535067B2 (ja) | 2004-06-07 |
Family
ID=18592752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000074758A Expired - Lifetime JP3535067B2 (ja) | 2000-03-16 | 2000-03-16 | 液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6693617B2 (ja) |
| JP (1) | JP3535067B2 (ja) |
| KR (1) | KR100419865B1 (ja) |
| TW (1) | TW493156B (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066914A (ja) * | 2001-08-24 | 2003-03-05 | Sony Corp | 表示装置 |
| WO2003102906A1 (fr) * | 2002-05-30 | 2003-12-11 | Sony Corporation | Circuit de generation de synchronisation, afficheur et terminal mobile |
| WO2003102909A1 (fr) * | 2002-05-31 | 2003-12-11 | Sony Corporation | Circuit logique, circuit de synchronisation, dispositif d'affichage et terminal portable |
| JP2005062397A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | 表示装置 |
| JP2005215248A (ja) * | 2004-01-29 | 2005-08-11 | Sony Corp | パルス生成回路および表示装置 |
| JP2005241821A (ja) * | 2004-02-25 | 2005-09-08 | Matsushita Electric Ind Co Ltd | 液晶駆動処理回路 |
| JP2005249940A (ja) * | 2004-03-02 | 2005-09-15 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2006516049A (ja) * | 2002-08-30 | 2006-06-15 | サムスン エレクトロニクス カンパニー リミテッド | 液晶表示装置 |
| JP2006259753A (ja) * | 2000-04-04 | 2006-09-28 | Sharp Corp | スタティッククロックパルス発生器およびディスプレイ |
| KR100770119B1 (ko) | 2005-03-15 | 2007-10-24 | 가시오게산키 가부시키가이샤 | 시프트레지스터회로 및 구동제어장치 |
| CN100397441C (zh) * | 2002-05-24 | 2008-06-25 | 富士通株式会社 | 半导体器件、显示器件以及信号传输系统 |
| JP2009157018A (ja) * | 2007-12-26 | 2009-07-16 | Sony Corp | 表示装置及びその駆動方法と電子機器 |
| US8134531B2 (en) | 2006-10-13 | 2012-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Source line driving circuit, active matrix type display device and method for driving the same |
| JP2015125371A (ja) * | 2013-12-27 | 2015-07-06 | 三菱電機株式会社 | ドライバｉｃおよびドライバｉｃを備える液晶表示装置 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163014A (ja) * | 1998-11-27 | 2000-06-16 | Sanyo Electric Co Ltd | エレクトロルミネッセンス表示装置 |
| TW562964B (en) * | 2001-03-08 | 2003-11-21 | Sanyo Electric Co | Image display device |
| JP2003162262A (ja) * | 2001-11-27 | 2003-06-06 | Fujitsu Display Technologies Corp | 液晶パネル駆動回路及び液晶表示装置 |
| JP4202110B2 (ja) * | 2002-03-26 | 2008-12-24 | シャープ株式会社 | 表示装置及び駆動方法並びにプロジェクタ装置 |
| JP4391128B2 (ja) * | 2002-05-30 | 2009-12-24 | シャープ株式会社 | 表示装置のドライバ回路およびシフトレジスタならびに表示装置 |
| JP2004061632A (ja) * | 2002-07-25 | 2004-02-26 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| KR100505703B1 (ko) * | 2003-08-21 | 2005-08-03 | 삼성전자주식회사 | 채널 등화기 및 채널 등화 방법 |
| US7643020B2 (en) * | 2003-09-30 | 2010-01-05 | Intel Corporation | Driving liquid crystal materials using low voltages |
| KR101022283B1 (ko) * | 2004-01-26 | 2011-03-21 | 삼성전자주식회사 | 구동유닛 및 이를 갖는 표시장치 |
| KR101052950B1 (ko) * | 2004-06-29 | 2011-07-29 | 엘지디스플레이 주식회사 | 펄스폭 변조를 이용한 통신방법 |
| JP4290680B2 (ja) * | 2004-07-29 | 2009-07-08 | シャープ株式会社 | 容量性負荷充放電装置およびそれを備えた液晶表示装置 |
| KR101039983B1 (ko) * | 2005-03-31 | 2011-06-09 | 엘지디스플레이 주식회사 | 게이트 드라이버 및 이를 구비한 표시장치 |
| KR101157240B1 (ko) * | 2005-04-11 | 2012-06-15 | 엘지디스플레이 주식회사 | 쉬프트 레지스터의 구동방법, 게이트 드라이버 및 이를구비한 표시장치 |
| JP3872085B2 (ja) * | 2005-06-14 | 2007-01-24 | シャープ株式会社 | 表示装置の駆動回路、パルス生成方法および表示装置 |
| KR20070026981A (ko) * | 2005-08-29 | 2007-03-09 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치 및 그의 프리차지 구동 방법 |
| KR100658284B1 (ko) * | 2005-09-30 | 2006-12-14 | 삼성에스디아이 주식회사 | 주사 구동회로와 이를 이용한 유기 전계발광 장치 |
| JP2007178784A (ja) * | 2005-12-28 | 2007-07-12 | Oki Electric Ind Co Ltd | 駆動装置 |
| JP4968671B2 (ja) * | 2006-11-27 | 2012-07-04 | Ｎｌｔテクノロジー株式会社 | 半導体回路、走査回路、及びそれを用いた表示装置 |
| TWI383348B (zh) * | 2006-12-05 | 2013-01-21 | Chunghwa Picture Tubes Ltd | 移位暫存器以及使用其之驅動電路與顯示裝置 |
| CN100562780C (zh) * | 2007-09-04 | 2009-11-25 | 友达光电股份有限公司 | 双边栅极驱动型的液晶显示器及其驱动方法 |
| KR101752640B1 (ko) | 2009-03-27 | 2017-06-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| EP2444958B1 (en) * | 2009-06-17 | 2017-09-20 | Sharp Kabushiki Kaisha | Shift resister, display-driving circuit, displaying panel, and displaying device |
| TWI515707B (zh) * | 2011-04-25 | 2016-01-01 | 群創光電股份有限公司 | 影像顯示系統、移位暫存器與移位暫存器控制方法 |
| CN102760495B (zh) * | 2011-04-25 | 2015-07-08 | 群创光电股份有限公司 | 影像显示系统、移位寄存器与移位寄存器控制方法 |
| TWI453718B (zh) * | 2012-03-30 | 2014-09-21 | Innocom Tech Shenzhen Co Ltd | 影像顯示系統與雙向移位暫存器電路 |
| CN103366661A (zh) * | 2012-03-30 | 2013-10-23 | 群康科技(深圳)有限公司 | 影像显示系统与双向移位寄存器电路 |
| TWI695383B (zh) * | 2014-12-25 | 2020-06-01 | 日商半導體能源研究所股份有限公司 | 移位暫存器、半導體裝置及電子裝置 |
| CN107633831B (zh) * | 2017-10-18 | 2020-02-14 | 京东方科技集团股份有限公司 | 移位寄存器及其驱动方法、栅极驱动电路和显示装置 |
| KR102396469B1 (ko) * | 2017-12-22 | 2022-05-10 | 엘지디스플레이 주식회사 | 디스플레이 장치 |
| CN108831370B (zh) * | 2018-08-28 | 2021-11-19 | 京东方科技集团股份有限公司 | 显示驱动方法及其装置、显示装置和可穿戴设备 |
| US11244641B2 (en) * | 2019-10-17 | 2022-02-08 | Novatek Microelectronics Corp. | Method, device and display driver having a filtered command signal |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03102391A (ja) * | 1989-09-18 | 1991-04-26 | Fujitsu Ltd | カラー液晶表示装置 |
| JP3271192B2 (ja) * | 1992-03-02 | 2002-04-02 | ソニー株式会社 | 水平走査回路 |
| JP2677280B2 (ja) | 1992-04-23 | 1997-11-17 | 関西日本電気株式会社 | Ｌｃｄドライバーのデータ入力回路 |
| JP3314421B2 (ja) | 1992-09-17 | 2002-08-12 | 富士ゼロックス株式会社 | ディスプレイ装置及びその駆動装置 |
| JPH0777951A (ja) | 1993-09-09 | 1995-03-20 | Sanyo Electric Co Ltd | 画素同期装置 |
| TW575196U (en) * | 1996-09-24 | 2004-02-01 | Toshiba Electronic Eng | Liquid crystal display device |
| JPH10105110A (ja) * | 1996-09-26 | 1998-04-24 | Nec Corp | マトリクス型表示素子用画像調整回路 |
| JPH11175019A (ja) | 1997-12-12 | 1999-07-02 | Sanyo Electric Co Ltd | 表示装置の駆動回路及び駆動方法 |
| JP4181257B2 (ja) | 1998-01-21 | 2008-11-12 | 東芝松下ディスプレイテクノロジー株式会社 | 液晶表示装置 |
| JPH11272226A (ja) | 1998-03-24 | 1999-10-08 | Sharp Corp | データ信号線駆動回路及び画像表示装置 |
| JPH11338439A (ja) | 1998-03-27 | 1999-12-10 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の駆動回路および半導体表示装置 |
| US6294441B1 (en) * | 1998-08-18 | 2001-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
-
2000
- 2000-03-16 JP JP2000074758A patent/JP3535067B2/ja not_active Expired - Lifetime
-
2001
- 2001-02-13 US US09/782,527 patent/US6693617B2/en not_active Expired - Fee Related
- 2001-02-14 TW TW090103205A patent/TW493156B/zh not_active IP Right Cessation
- 2001-02-20 KR KR10-2001-0008396A patent/KR100419865B1/ko not_active IP Right Cessation
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006259753A (ja) * | 2000-04-04 | 2006-09-28 | Sharp Corp | スタティッククロックパルス発生器およびディスプレイ |
| JP2003066914A (ja) * | 2001-08-24 | 2003-03-05 | Sony Corp | 表示装置 |
| CN100397441C (zh) * | 2002-05-24 | 2008-06-25 | 富士通株式会社 | 半导体器件、显示器件以及信号传输系统 |
| WO2003102906A1 (fr) * | 2002-05-30 | 2003-12-11 | Sony Corporation | Circuit de generation de synchronisation, afficheur et terminal mobile |
| US7250941B2 (en) | 2002-05-30 | 2007-07-31 | Sony Corporation | Timing generation circuit, display apparatus, and portable terminal |
| KR100930154B1 (ko) * | 2002-05-30 | 2009-12-07 | 소니 가부시끼 가이샤 | 타이밍 발생 회로, 표시 장치 및 휴대 단말기 |
| US7932901B2 (en) | 2002-05-30 | 2011-04-26 | Sony Corporation | Timing generating circuit, display apparatus, and portable terminal |
| US7126376B2 (en) | 2002-05-31 | 2006-10-24 | Sony Corporation | Logic circuit, timing generation circuit, display device, and portable terminal |
| US7368945B2 (en) | 2002-05-31 | 2008-05-06 | Sony Corporation | Logic circuit, timing generation circuit, display device, and portable terminal |
| WO2003102909A1 (fr) * | 2002-05-31 | 2003-12-11 | Sony Corporation | Circuit logique, circuit de synchronisation, dispositif d'affichage et terminal portable |
| KR100964048B1 (ko) | 2002-05-31 | 2010-06-16 | 소니 주식회사 | 로직 회로, 타이밍 발생 회로, 표시 장치 및 휴대 단말기 |
| JP2006516049A (ja) * | 2002-08-30 | 2006-06-15 | サムスン エレクトロニクス カンパニー リミテッド | 液晶表示装置 |
| JP4701592B2 (ja) * | 2003-08-11 | 2011-06-15 | ソニー株式会社 | 表示装置 |
| JP2005062397A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | 表示装置 |
| JP2005215248A (ja) * | 2004-01-29 | 2005-08-11 | Sony Corp | パルス生成回路および表示装置 |
| JP4539116B2 (ja) * | 2004-02-25 | 2010-09-08 | パナソニック株式会社 | 液晶駆動処理回路 |
| JP2005241821A (ja) * | 2004-02-25 | 2005-09-08 | Matsushita Electric Ind Co Ltd | 液晶駆動処理回路 |
| JP4529484B2 (ja) * | 2004-03-02 | 2010-08-25 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP2005249940A (ja) * | 2004-03-02 | 2005-09-15 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| KR100770119B1 (ko) | 2005-03-15 | 2007-10-24 | 가시오게산키 가부시키가이샤 | 시프트레지스터회로 및 구동제어장치 |
| US8134531B2 (en) | 2006-10-13 | 2012-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Source line driving circuit, active matrix type display device and method for driving the same |
| US8576155B2 (en) | 2006-10-13 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Source line driving circuit, active matrix type display device and method for driving the same |
| JP2009157018A (ja) * | 2007-12-26 | 2009-07-16 | Sony Corp | 表示装置及びその駆動方法と電子機器 |
| JP2015125371A (ja) * | 2013-12-27 | 2015-07-06 | 三菱電機株式会社 | ドライバｉｃおよびドライバｉｃを備える液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6693617B2 (en) | 2004-02-17 |
| TW493156B (en) | 2002-07-01 |
| US20010022573A1 (en) | 2001-09-20 |
| JP3535067B2 (ja) | 2004-06-07 |
| KR20010103570A (ko) | 2001-11-23 |
| KR100419865B1 (ko) | 2004-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3535067B2 (ja) | 液晶表示装置 | |
| JP3522628B2 (ja) | 半導体装置および表示装置モジュール | |
| US6476789B1 (en) | System construction of semiconductor devices and liquid crystal display device module using the same | |
| US8519764B2 (en) | Shift register, scanning signal line drive circuit provided with same, and display device | |
| US7119784B2 (en) | Peripheral drive circuit of liquid crystal electro-optical device | |
| JP4593071B2 (ja) | シフトレジスタおよびそれを備えた表示装置 | |
| US7505022B2 (en) | Shift register and display device | |
| JP3588020B2 (ja) | シフトレジスタおよび画像表示装置 | |
| JPH1039823A (ja) | シフトレジスタ回路および画像表示装置 | |
| JP2007257812A (ja) | シフトレジスタ回路およびそれを備える画像表示装置 | |
| JP3958271B2 (ja) | レベルシフタ及びそれを用いた表示装置 | |
| US6177920B1 (en) | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines | |
| JPH11272226A (ja) | データ信号線駆動回路及び画像表示装置 | |
| US20040190672A1 (en) | Bi-directional shift-register circuit | |
| JP4353676B2 (ja) | 集積半導体回路、表示装置および信号伝送システム | |
| JP2001242833A (ja) | 半導体装置および表示装置モジュール | |
| JP2000187994A (ja) | ラッチ回路、シフトレジスタ回路、および画像表示装置 | |
| JP2000187461A (ja) | シフトレジスタ回路および画像表示装置 | |
| JP4016163B2 (ja) | 液晶表示装置およびそのデータ線駆動回路 | |
| JPH06197006A (ja) | 同期式論理回路 | |
| US20190295489A1 (en) | Shift register, driving method, gate driving circuit, and display device | |
| JP3742088B2 (ja) | シフトレジスタおよび画像表示装置 | |
| JP3326639B2 (ja) | オーバーラップ除去機能付双方向走査回路 | |
| JPH08248926A (ja) | アクティブマトリクス型液晶表示装置及びその駆動方法 | |
| JPH0575957A (ja) | サンプルホールド回路、それを用いた水平走査回路、及び該走査回路を含むマトリクス型表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040310 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |