KR101039983B1 - 게이트 드라이버 및 이를 구비한 표시장치 - Google Patents

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Abstract

신뢰성 있는 출력을 얻을 수 있는 게이트 드라이버 및 이를 구비한 표시장치가 개시된다.
본 발명의 게이트 드라이버는 적어도 2상 이상의 클럭에 의해 구동되고 종속 연결된 쉬프트 레지스터들로 구성된다. 이때, 쉬프트 레지스터들 중 어느 하나의 클럭에 응답하여 이전 쉬프트 레지스터에서 출력된 출력신호를 이용하여 상기 클럭이 인가되는 이후 쉬프트 레지스터를 리셋시킨다.
따라서, 본 발명에 의하면, 열화가 발생되더라도 원하는 시점에 원하는 출력신호만을 정확히 얻을 수 있다.
게이트 드라이버, 쉬프트 레지스터, 리셋, 클럭, 열화

Description

게이트 드라이버 및 이를 구비한 표시장치{Gate driver and display device having the same}
도 1은 종래의 게이트 드라이버를 도시한 블록도.
도 2는 도1의 제1 시프트 레지스터를 상세히 도시한 도면.
도 3은 도 2를 구동시키기 위한 파형을 도시한 도면.
도 4는 원하지 않는 다수의 출력신호가 출력되는 모습을 도시한 도면.
도 5는 본 발명의 제1 실시예에 따른 게이트 드라이버를 도시한 블록도.
도 6은 도 5의 게이트 드라이버에서 원하지 않는 출력신호가 출력되는 것을 방지하는 것을 설명하는 도면.
도 7은 본 발명의 제2 실시예에 따른 게이트 드라이버를 도시한 블록도.
도 8은 도 7의 게이트 드라이버에서 원하지 않는 출력신호가 출력되는 것을 방지하는 것을 설명하는 도면.
도 9는 본 발명의 제3 실시예에 따른 게이트 드라이버를 도시한 블록도.
도 10은 도 9의 게이트 드라이버에서 원하지 않는 출력신호가 출력되는 것을 방지하는 것을 설명하는 도면.
도 11은 본 발명에서 4상 클럭인 경우 각 클럭 간에 일정 부분 오버랩되는 모습을 도시한 도면.
도 12는 본 발명의 게이트 드라이버에 구비된 쉬프트 레지스터를 상세하게 도시한 회로도.
본 발명은 게이트 드라이버에 관한 것으로, 특히 신뢰성 있는 출력을 얻을 수 있는 게이트 드라이버 및 이를 구비한 표시장치에 관한 것이다.
매트릭스(matrix) 형태로 배열된 화소들을 제어하여 화상을 표시하는 표시장치가 각광받고 있다. 상기 표시장치는 액정표시장치(LCD : Liquid crystal display)나 유기발광다이오드(OLED: Organic Light Emitting Diode)일 수 있다.
이러한 표시장치는 화소들이 매트릭스 형태로 배열된 표시패널과, 라인별 화소들을 스캐닝하기 위한 게이트 드라이버와, 화상 데이터를 공급하기 위한 데이터 드라이버를 구비한다.
최근 들어, 제조단가, 공정 단순화, 경량 박형 등의 장점을 얻기 위해 게이트 드라이버 및/또는 데이터 드라이버를 표시패널 상에 내장한 표시장치가 활발히 개발되고 있다. 표시패널을 제조할 때, 게이트 드라이버 및/또는 데이터 드라이버도 동시에 제조된다. 즉, 표시패널에는 각 화소들을 제어하기 위한 박막트랜지스터(TFT)가 구비되는데, 이러한 박막트랜지스터와 동일한 반도체 공정을 통해 게이 트 드라이버 및/또는 데이터 드라이버가 제조될 수 있다.
각 드라이버는 출력신호를 출력하기 위한 다수의 쉬프트 레지스터들로 구성된다. 예컨대, 표시패널의 게이트라인이 10개인 경우, 상기 게이트라인에 개별적으로 출력을 공급하기 위한 쉬프트 레지스터 또한 10개가 구비될 수 있다.
도 1은 종래의 게이트 드라이버를 도시한 블록도이다.
도 1을 참조하면, 종래의 게이트 드라이버는 종속 연결된 복수의 쉬프트 레지스터들(SRC1 내지 SRC[N+1])을 구비한다. 즉, 각 쉬프트 레지스터의 출력단자(OUT)가 다음 쉬프트 레지스터의 셋단자(SET)에 연결된다. 쉬프트 레지스터들은 N개의 게이트 라인들에 대응된 N개의 쉬프트 레지스터들(SRC1 내지 SRC[N])과 마지막 쉬프트 레지스터(SRC[N])를 리셋시키기 위한 더미 쉬프트 레지스터(SRC[N+1])로 구성된다.
제1 쉬프트 레지스터(SRC1)는 펄스 개시신호(STV)에 의해 셋된다. 여기서, 펄스 개시신호(STV)는 수직동기신호(Vsync)에 동기된 펄스이다. 제2 쉬프트 레지스터 내지 제N+1 쉬프트 레지스터(SRC2 내지 SRC[N+1])는 각각 이전 쉬프트 레지스터의 출력신호에 의해 셋된다. N개의 게이트라인들이 구비될 때, 각 쉬프트 레지스터의 출력신호(GOUT1 내지 GOUT[N])는 대응된 각 게이트라인에 연결되고, 더미 쉬프트 레지스터(SRC[N+1])의 출력신호(GOUT[N+1])는 어떠한 게이트라인에도 연결되지 않는다.
홀수 번째 쉬프트 레지스터들(SRC1, SRC3, ...)에는 제1 클럭(CKV)이 제공되고, 짝수 번째 쉬프트 레지스터들(SRC2, SRC4, ...)에는 제2 클럭(CKVB)이 제공 된다. 여기서, 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. 제1 클럭(CKV)은 홀수 번째 쉬프트 레지스터들(SRC1, SRC3 등)에 동시에 인가되고, 제2 클럭(CKVB)은 짝수 번째 쉬프트 레지스터들(SRC2, SRC4 등)에 동시에 인가된다.
상기 펄스 개시신호(STV)는 제2 클럭(CKVB)이 하이상태일 때 상기 제1 쉬프트 레지스터(SRC1)로 인가된다.
각 쉬프트 레지스터들(SRC1 내지 SRC[N])은 제1 클럭(CKV) 또는 제2 클럭(CKVB)에 동기되어 대응된 출력신호들(GOUT1 내지 GOUT[N])을 출력시킨다.
더미 쉬프트 레지스터(SRC[N+1])를 제외한 쉬프트 레지스터들(SRC1 내지 SRC[N])은 각각 다음 쉬프트 레지스터의 출력신호에 의해 리셋된다.
따라서, 각 쉬프트레지스터(SRC1 내지 SRC[N])는 이전 쉬프트 레지스터의 출력신호에 의해 셋되고, 제1 클럭(CKV) 또는 제2 클럭(CKVB)에 동기되어 출력되고 및 다음 쉬프트 레지스터의 출력신호에 의해 리셋된다. 다만, 더미 쉬프트 레지스터(SRC[N+1]) 다음 쉬프트 레지스터가 존재하지 않으므로, 더미 쉬프트 레지스터(SRC[N+1])는 자신의 출력신호(GOUT[N+1])에 의해 리셋된다.
도 2는 도1의 제1 시프트 레지스터를 상세히 도시한 도면이고, 도 3은 도 2를 구동시키기 위한 파형을 도시한 도면이다. 도 1에 도시된 모든 쉬프트 레지스터는 도 2와 동일한 구조를 가지므로, 설명의 편의를 위해 제1 쉬프트 레지스터(SRC1)가 대표 쉬프트 레지스터로 설명된다.
펄스 개시신호(STV)가 하이 상태일 때, 제1 클럭(CKV)은 로우 상태이고, 제2 클럭(CKVB)은 하이 상태가 된다. 또한, 상기 제1 클럭(CKV)과 상기 제2 클럭(CKVB)은 클럭 단위로 하이 상태를 갖는다.
도 2 및 도 3을 참조하면, 제2 클럭(CKVB) 구간 동안, 제1 하이 상태를 갖는 펄스 개시신호(STV)에 의해 제1 쉬프트 레지스터(SRC1)가 셋된다. 즉, 펄스 개시신호(STV)가 인가되면, Q노드가 펄스 개시신호(STV)로 충전되고, 충전된 Q노드에 의해 제1 트랜지스터(M1)가 턴-온되면 제2 공급전압와 제1 공급전압간의 전압차(VDD-VSS)가 제1 및 제6 트랜지스터(M1, M6) 각각의 저항비(R1, R6)에 해당하는 로우전압으로 QB노드가 방전된다.
제1 클럭(CKV) 구간 동안, 제1 클럭(CKV)에 의해 제1 출력신호(GOUT1)가 출력된다. 즉, 제1 클럭(CKV)이 제2 트랜지스터(M2)로 인가되면, 제2 트랜지스터(M2)의 드레인과 게이트 간의 캐패시터(Cgd)에 의해 브트스트래핑(bootstrapping) 현상이 발생되어, 충전된 펄스 개시신호(STV)보다 큰 전압이 Q노드에 충전된다. 이에 따라, 제2 트랜지스터(M2)가 턴-온되어 제1 클럭(CKV)이 제1 출력신호(GOUT1)로 출력된다.
제2 클럭(CKVB) 구간 동안, 다음 쉬프트 레지스터(SRC2)의 제2 출력신호(GOUT2)에 의해 제1 쉬프트 레지스터(SRC1)가 리셋된다. 즉, 다음 쉬프트 레지스터(SRC2)의 제2 출력신호(GOUT2)에 의해 제 5 트랜지스터(M5)가 턴-온되면, 제5 트랜지스터(M5)를 경유한 제1 공급전압(VSS)에 의해 Q노드가 방전된다. 아울러, 방전된 Q노드에 의해 제1 트랜지스터(M1)가 턴-오프되어 QB노드에 제6 트랜지스터(M6)을 경유한 제2 공급전압(VDD)이 충전되고, 충전된 QB노드에 의해 제3 및 제4 트랜지스 터(M3, M4)가 턴-온된다. 이에 따라, 턴-온된 제4 트랜지스터(M4)를 경유한 제1 공급전압(VSS)에 의해 Q노드의 방전이 보다 용이해진다. 이러한 경우, 출력신호(GOUT1)의 대부분은 제2 트랜지스터(M2)의 소오스-드레인을 경유하여 방전되고, 잔류하는 전압이 턴-온된 제3 트랜지스터(M3)에 의해 제1 공급전압(VSS)으로 방전된다.
이상과 같이 구성된 다수의 쉬프트 레지스터들(SRC1 내지 SRC[N])로 이루어진 종래의 게이트 드라이버는 각 쉬프트 레지스터로부터 원하지 않는 출력신호가 출력될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제2 클럭(CKVB)에 의해 제N 쉬프트 레지스터(SRC[N])로부터 제N 출력신호(GOUT[N])가 출력될 때, 제2 클럭(CKVB)이 인가되는 짝수 번째 쉬프트 레지스터들(SRC2, SRC4 등)에서도 출력신호들(GOUT2, GOUT4)이 출력될 수 있다. 즉, 한 클럭 구간동안 원하는 출력신호 외에 원하지 않는 다수의 출력신호들이 출력될 수 있다.
이를 상세히 설명하면, 각 쉬프트 레지스터(SRC1 내지 SRC[N])는 한 프레임동안 한번씩 출력신호들(GOUT1 내지 GOUT[N])을 출력한다. 예를 들어, 제4 쉬프트 레지스터(SRC4)는 제2 클럭(CKVB) 구간동안만 제4 출력신호(GOUT4)가 출력되고, 한 프레임 중 나머지 구간(한 프레임의 90%이상)동안은 출력되지 않는다. 이를 위해서는 제4 쉬프트 레지스터(SRC4)의 제3 트랜지스터(M3)가 턴-온되어야 하므로, 상기 제3 트랜지스터(M3)의 게이트에 연결된 QB노드는 나머지 구간동안 항상 하이 상태로 유지되게 된다. 이러한 과정을 매 프레임별로 지속되게 되면, QB노드에 연결된 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)에 열화가 발생되게 된다. 이에 따 라, 제3 및 제4 트랜지스터(M3, M4)의 문턱 전압이 쉬프트되게 되어 턴-오프되기가 어렵게 된다. 심한 경우에는 제4 트랜지스터(M4)가 턴-오프되지 않게 되어 Q노드를 리셋시키지 못하게 된다. 이러한 경우, 제1 또는 제2 클럭(CKV, CKVB)에 의해 원하지 않는 시점에 출력신호가 출력되게 된다.
이를 전체 쉬프트 레지스터들(SRC1 내지 SRC[N])로 확대하면, 도 4에 도시된 바와 같이, 제2 클럭(CKVB)에 의해 제N 쉬프트 레지스터로부터 제N 출력신호(GOUT[N])가 출력될 때, 제2 클럭(CKVB)이 인가된 짝수 번째 쉬프트 레지스터들(SRC2, SRC4 등)에서도 출력신호가 출력된다. 화면 떨림과 같은 오동작이 발생되어 제품에 대한 신뢰도를 크게 저하시키는 문제점이 발생된다.
따라서, 본 발명은 원하는 출력신호가 출력되는 쉬프트 레지스터의 이전 쉬프트 레지스터들을 미리 리셋시킴으로써, 원하는 시점에 그에 상응한 출력신호만이 출력되도록 하여 신뢰성을 향상시킨 게이트 드라이버 및 이를 구비한 표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 게이트 드라이버는, 적어도 2상 이상의 클럭에 의해 구동되고 종속 연결된 쉬프트 레지스터들로 구성되고, 상기 쉬프트 레지스터들 중 어느 하나의 클럭에 응답하여 이전 쉬프트 레지스터에서 출력된 출력신호를 이용하여 상기 클럭이 인가되는 이후 쉬프트 레지스터를 리셋시킨다.
본 발명의 제2 실시예에 따르면, 표시장치는, 게이트라인들과 데이터라인들에 의해 정의된 화소들이 매트릭스 형태로 배열된 표시패널; 상기 표시패널의 게이트라인들에 대응하는 출력신호들을 공급하기 위한 게이트 드라이버; 및 상기 표시패널의 데이터라인들에 화상 데이터를 공급하기 위한 데이터 드라이버를 포함하고, 상기 게이트 드라이버는, 적어도 2상 이상의 클럭에 의해 구동되고 종속 연결된 쉬프트 레지스터들로 구성되고, 상기 쉬프트 레지스터들 중 어느 하나의 클럭에 응답하여 이전 쉬프트 레지스터에서 출력된 출력신호를 이용하여 상기 클럭이 인가되는 이후 쉬프트 레지스터를 리셋시킨다.
본 발명은 동일 클럭에 의해 출력된 이전 쉬프트 레지스터의 출력신호를 이용하여 상기 동일 클럭이 인가된 이후 쉬프트 레지스터를 리셋시킴으로써, 원하는 시점에 출력신호가 출력되도록 한다.
본 발명은 2상 클럭뿐만 아니라 3상, 4상 및 5상과 같은 다상 클럭에서도 동일하게 적용될 수 있다. 설명의 편의를 위해 이하에서는 2상 클럭, 3상 클럭 및 4상 클럭인 경우에 한해 설명한다.
[실시예 1 : 2상 클럭인 경우]
도 5는 본 발명의 제1 실시예에 따른 게이트 드라이버를 도시한 블록도이다.
도 5에 도시된 바와 같이, 본 발명의 제1 실시예의 게이트 드라이버는 N개의 쉬프트 레지스터들(SRC1 내지 SRC[N])과 마지막 쉬프트 레지스터(SRC[N])를 리셋하 기 위한 더미 쉬프트 레지스터(SRC[N+1])로 구성된다.
상기 쉬프트 레지스터들(SRC1 내지 SRC[N+1])은 2상 클럭, 즉 제1 클럭(C1)과 제2 클럭(C2)과 연결된다. 즉, 제1 클럭(C1)은 홀수 번째 쉬프트 레지스터들(제1 쉬프트 레지스터(SRC1), 제3 쉬프트 레지스터(SRC3) 등)과 연결되어 제1 클럭(C1)이 홀수 번째 쉬프트 레지스터들에 동시에 인가된다. 제2 클럭(C2)은 짝수 번째 쉬프트 레지스터들(제2 쉬프트 레지스터(SRC2), 제4 쉬프트 레지스터(SRC4) 등)과 연결되어 제2 클럭(C2)이 짝수 번째 쉬프트 레지스터들에 동시에 인가된다.
상기 쉬프트 레지스터들(SRC1 내지 SRC[N])은 각각 대응된 출력신호(GOUT1 내지 GOUT[N])와 연결된다. 각 출력신호는 다음 쉬프트 레지스터의 셋단자, 그 다음 쉬프트 레지스터의 리셋단자 그리고 이전 쉬프트 레지스터의 리셋단자로 입력된다. 상기 각 출력신호에 의해 다음 쉬프트 레지스터는 셋되고, 그 다음 쉬프트 레지스터 및 이전 쉬프트 레지스터는 리셋된다.
상기 쉬프트 레지스터들(SRC1 내지 SRC[N+1])에는 제1 공급전압(VSS)과 제2 공급전압(VDD)이 공급된다.
셋(SET)되는 경우, 출력단자(OUT)에 연결된 Q노드가 제2 공급전압(VDD)으로 충전되고, 리셋(RESET)되는 경우, 상기 Q노드가 제1 공급전압(VSS)에 의해 방전된다.
본 발명의 제1 실시예에서는 2상 클럭인 경우, 동일 클럭이 2개의 쉬프트 레지스터들 단위로 반복적으로 인가된다. 이에 따라, 제N 쉬프트 레지스터로부터 출력된 출력신호는 제N+2 쉬프트 레지스터로 입력되어 상기 제N+2 쉬프트 레지스터를 리셋시킨다.
즉, 제1 또는 제2 클럭 중 어느 하나의 클럭에 의해 출력된 출력신호는 그 클럭이 인가된 다음 쉬프트 레지스터로 입력되어 다음 쉬프트 레지스터를 리셋시킨다. 이에 따라, 상기 클럭에 의해 현재 쉬프트 레지스터로부터 출력신호가 출력되더라도, 상기 현재 쉬프트 레지스터 이후의 쉬프트 레지스터들이 리셋됨으로써 상기 현재 쉬프트 레지스터 이후의 쉬프트레지스터들로부터 어떠한 출력신호도 출력되지 않게 된다. 이를 정리하면, 2상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+2 쉬프트 레지스터가 리셋된다.
도 6에 도시된 바와 같이, 제1 클럭(C1)에 의해 출력된 제1 쉬프트 레지스터(SRC1)의 출력신호(GOUT1)는 상기 제1 클럭(C1)이 인가되는 제3 쉬프트 레지스터(SRC3)로 입력되어 상기 제3 쉬프트 레지스터(SRC3)를 리셋시킨다. 이러한 경우, 상기 제3 쉬프트 레지스터(SRC3)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
제2 클럭(C2)에 의해 출력된 제2 쉬프트 레지스터(SRC2)의 출력신호(GOUT2)는 상기 제2 클럭(C2)이 인가되는 제4 쉬프트 레지스터(SRC4)로 입력되어 상기 제4 쉬프트 레지스터(SRC4)를 리셋시킨다. 이러한 경우, 상기 제4 쉬프트 레지스터(SRC4)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
이와 같은 과정에 의해 제N 쉬프트 레지스터의 출력신호에 의해 제N+2 쉬프트 레지스터가 리셋될 수 있다.
따라서, 2상 클럭의 경우, 일정 시점에 출력신호가 출력된 쉬프트 레지스터 의 이전 쉬프트 레지스터에서는 어떠한 출력신호도 출력되지 않게 된다. 그러므로, 장시간 구동하여 각 쉬프트 레지스터들이 열화되더라도, 원하는 출력신호가 해당 쉬프트 레지스터에서만 출력될 수 있어 제품의 신뢰성을 향상시킬 수 있다.
[실시예 2 : 3상 클럭인 경우]
도 7은 본 발명의 제2 실시예에 따른 게이트 드라이버를 도시한 블록도이다.
도 7에서 도 5와 동일한 부분에 대해서는 과감하게 설명을 생략하고, 상이한 부분에 대해서만 설명한다.
도 7에 도시된 바와 같이, 본 발명의 제2 실시예에서, 쉬프트 레지스터들(SRC1 내지 SRC[N+1])은 3상 클럭, 즉 제1 클럭(C1), 제2 클럭(C2) 및 제3 클럭(C3)과 연결된다. 즉, 제1 클럭(C1)은 제1 쉬프트 레지스터(SRC1), 제4 쉬프트 레지스터(SRC4) 등과 연결되어, 제1 클럭(C1)이 연결된 쉬프트 레지스터들(SRC1, SRC4 등)에 동시에 인가된다. 제2 클럭(C2)은 제2 쉬프트 레지스터(SRC2), 제5 쉬프트 레지스터(SRC5) 등과 연결되어, 제2 클럭(C2)이 연결된 쉬프트 레지스터들(SRC2, SRC5)에 동시에 인가된다. 제3 클럭(C3)은 제3 쉬프트 레지스터(SRC3), 제6 쉬프트 레지스터(SRC6) 등과 연결되어, 제3 클럭(C3)이 연결된 쉬프트 레지스터들(SRC3,SRC6 등)에 동시에 인가된다.
각 쉬프트 레지스터들(SRC1 내지 SRC[N])은 대응된 출력신호들(GOUT1 내지 GOUT[N])이 출력된다.
제1 클럭(C1)에 의해 제1 쉬프트 레지스터(SRC1)로부터 제1 출력신호(GOUT1)가 출력된다. 제1 출력신호(GOUT1)는 제2 쉬프트 레지스터(SRC2)의 셋단자와 제4 쉬프트 레지스터(SRC4)의 리셋단자로 입력된다. 제1 출력신호(GOUT1)에 의해 제2 쉬프트 레지스터(SRC2)는 셋되고, 제4 쉬프트 레지스터(SRC4)는 리셋될 수 있다.
제2 클럭(C2)에 의해 제2 쉬프트 레지스터(SRC2)로부터 제2 출력신호(GOUT2)가 출력된다. 제2 출력신호(GOUT2)는 제3 쉬프트 레지스터(SRC3)의 셋단자와 제5 쉬프트 레지스터(SRC5)의 리셋단자와 제1 쉬프트 레지스터(SRC1)의 리셋단자로 입력된다. 상기 제2 출력신호(GOUT2)에 의해 상기 제3 쉬프트 레지스터(SRC3)는 셋되고, 제5 쉬프트 레지스터(SRC5)와 제1 쉬프트 레지스터(SRC1)는 리셋된다.
제3 클럭(C3)에 의해 제3 쉬프트 레지스터(SRC3)로부터 제3 출력신호(GOUT3)가 출력된다. 제3 출력신호(GOUT3)는 제4 쉬프트 레지스터(SRC4)의 셋단자와 제6 쉬프트 레지스터(SRC6)의 리셋단자와 제2 쉬프트 레지스터(SRC2)의 리셋단자로 입력된다. 상기 제3 출력신호(GOUT3)에 의해 상기 제4 쉬프트 레지스터(SRC4)는 셋되고, 제6 쉬프트 레지스터(SRC6)와 제2 쉬프트 레지스터(SRC2)는 리셋된다.
이와 같은 과정이 제N 쉬프트 레지스터까지 반복적으로 수행된다.
본 발명의 제2 실시예에서는 3상 클럭인 경우, 동일 클럭이 3개의 쉬프트 레지스터들 단위로 반복적으로 인가된다. 이에 따라, 제N 쉬프트 레지스터로부터 출력된 출력신호는 제N+3 쉬프트 레지스터로 입력되어 상기 제N+3 쉬프트 레지스터를 리셋시킨다.
도 8에 도시된 바와 같이, 제1 클럭(C1)에 의해 출력된 제1 쉬프트 레지스터(SRC1)의 출력신호(GOUT1)는 상기 제1 클럭(C1)이 인가되는 제4 쉬프트 레지스터(SRC4)로 입력되어 상기 제4 쉬프트 레지스터(SRC4)를 리셋시킨다. 이러한 경우, 상기 제4 쉬프트 레지스터(SRC4)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
제2 클럭(C2)에 의해 출력된 제2 쉬프트 레지스터(SRC2)의 출력신호(GOUT2)는 상기 제2 클럭(C2)이 인가되는 제5 쉬프트 레지스터(SRC5)로 입력되어 상기 제5 쉬프트 레지스터(SRC5)를 리셋시킨다. 이러한 경우, 상기 제5 쉬프트 레지스터(SRC5)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
제3 클럭(C3)에 의해 출력된 제3 쉬프트 레지스터(SRC3)의 출력신호(GOUT3)는 상기 제3 클럭(C3)이 인가되는 제6 쉬프트 레지스터(SRC6)로 입력되어 상기 제6 쉬프트 레지스터(SRC6)를 리셋시킨다. 이러한 경우, 상기 제6 쉬프트 레지스터(SRC6)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
이와 같은 과정에 의해 제N 쉬프트 레지스터의 출력신호에 의해 제N+3 쉬프트 레지스터가 리셋될 수 있다.
따라서, 3상 클럭의 경우, 일정 시점에 출력신호가 출력된 쉬프트 레지스터의 이전 쉬프트 레지스터에서는 어떠한 출력신호도 출력되지 않게 된다. 그러므로, 장시간 구동하여 각 쉬프트 레지스터들이 열화되더라도, 원하는 출력신호가 해당 쉬프트 레지스터에서만 출력될 수 있어 제품의 신뢰성을 향상시킬 수 있다.
[실시예 3 : 4상 클럭인 경우]
도 9는 본 발명의 제3 실시예에 따른 게이트 드라이버를 도시한 블록도이다.
도 9는 도 7에서 한 클럭이 추가된 4상 클럭이 사용될 때의 게이트 드라이버이다. 따라서, 도 9에서, 도 7과 동일한 부분에 대해서는 과감하게 설명을 생략하 고, 상이한 부분에 대해서만 설명한다.
도 9에 도시된 바와 같이, 본 발명의 제3 실시예에서, 쉬프트 레지스터들(SRC1 내지 SRC[N+1])은 4상 클럭, 즉 제1 클럭(C1), 제2 클럭(C2), 제3 클럭(C3) 및 제4 클럭(C4)과 연결된다. 즉, 제1 클럭(C1)은 제1 쉬프트 레지스터(SRC1), 제5 쉬프트 레지스터(SRC4) 등과 연결되어, 제1 클럭(C1)이 연결된 쉬프트 레지스터들(SRC1, SRC5 등)에 동시에 인가된다. 제2 클럭(C2)은 제2 쉬프트 레지스터(SRC2), 제6 쉬프트 레지스터(SRC6) 등과 연결되어, 제2 클럭(C2)이 연결된 쉬프트 레지스터들(SRC2, SRC6)에 동시에 인가된다. 제3 클럭(C3)은 제3 쉬프트 레지스터(SRC3), 제7 쉬프트 레지스터(SRC7) 등과 연결되어, 제3 클럭(C3)이 연결된 쉬프트 레지스터들(SRC3, SRC7 등)에 동시에 인가된다. 제4 클럭(C4)은 제4 쉬프트 레지스터(SRC4), 제8 쉬프트 레지스터(SRC8) 등과 연결되어, 제4 클럭(C4)이 연결된 쉬프트 레지스터들(SRC4, SRC8 등)에 동시에 인가된다.
각 쉬프트 레지스터들(SRC1 내지 SRC[N])은 대응된 출력신호들(GOUT1 내지 GOUT[N])이 출력된다.
제1 클럭(C1)에 의해 제1 쉬프트 레지스터(SRC1)로부터 제1 출력신호(GOUT1)가 출력된다. 제1 출력신호(GOUT1)는 제2 쉬프트 레지스터(SRC2)의 셋단자와 제5 쉬프트 레지스터(SRC5)의 리셋단자로 입력된다. 제1 출력신호(GOUT1)에 의해 제2 쉬프트 레지스터(SRC2)는 셋되고, 제5 쉬프트 레지스터(SRC5)는 리셋될 수 있다.
제2 클럭(C2)에 의해 제2 쉬프트 레지스터(SRC2)로부터 제2 출력신호(GOUT2)가 출력된다. 제2 출력신호(GOUT2)는 제3 쉬프트 레지스터(SRC3)의 셋단자 와 제6 쉬프트 레지스터(SRC6)의 리셋단자와 제1 쉬프트 레지스터(SRC1)의 리셋단자로 입력된다. 상기 제2 출력신호(GOUT2)에 의해 상기 제3 쉬프트 레지스터(SRC3)는 셋되고, 제6 쉬프트 레지스터(SRC6)와 제1 쉬프트 레지스터(SRC1)는 리셋된다.
제3 클럭(C3)에 의해 제3 쉬프트 레지스터(SRC3)로부터 제3 출력신호(GOUT3)가 출력된다. 제3 출력신호(GOUT3)는 제4 쉬프트 레지스터(SRC4)의 셋단자와 제7 쉬프트 레지스터(SRC7)의 리셋단자와 제2 쉬프트 레지스터(SRC2)의 리셋단자로 입력된다. 상기 제3 출력신호(GOUT3)에 의해 상기 제4 쉬프트 레지스터(SRC4)는 셋되고, 제7 쉬프트 레지스터(SRC7)와 제2 쉬프트 레지스터(SRC2)는 리셋된다.
제4 클럭(C4)에 의해 제4 쉬프트 레지스터(SRC4)로부터 제4 출력신호(GOUT4)가 출력된다. 제4 출력신호(GOUT4)는 제5 쉬프트 레지스터(SRC5)의 셋단자와 제8 쉬프트 레지스터(SRC8)의 리셋단자와 제3 쉬프트 레지스터(SRC3)의 리셋단자로 입력된다. 상기 제4 출력신호(GOUT4)에 의해 상기 제5 쉬프트 레지스터(SRC5)는 셋되고, 제8 쉬프트 레지스터(SRC8)와 제3 쉬프트 레지스터(SRC3)는 리셋된다.
이와 같은 과정이 제N 쉬프트 레지스터까지 반복적으로 수행된다.
본 발명의 제3 실시예에서는 4상 클럭인 경우, 동일 클럭이 4개의 쉬프트 레지스터들 단위로 반복적으로 인가된다. 이에 따라, 제N 쉬프트 레지스터로부터 출력된 출력신호는 제N+4 쉬프트 레지스터로 입력되어 상기 제N+4 쉬프트 레지스터를 리셋시킨다.
도 10에 도시된 바와 같이, 제1 클럭(C1)에 의해 출력된 제1 쉬프트 레지스터(SRC1)의 출력신호(GOUT1)는 상기 제1 클럭(C1)이 인가되는 제5 쉬프트 레지스터 (SRC5)로 입력되어 상기 제5 쉬프트 레지스터(SRC5)를 리셋시킨다. 이러한 경우, 상기 제5 쉬프트 레지스터(SRC5)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
제2 클럭(C2)에 의해 출력된 제2 쉬프트 레지스터(SRC2)의 출력신호(GOUT2)는 상기 제2 클럭(C2)이 인가되는 제6 쉬프트 레지스터(SRC6)로 입력되어 상기 제6 쉬프트 레지스터(SRC6)를 리셋시킨다. 이러한 경우, 상기 제6 쉬프트 레지스터(SRC6)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
제3 클럭(C3)에 의해 출력된 제3 쉬프트 레지스터(SRC3)의 출력신호(GOUT3)는 상기 제3 클럭(C3)이 인가되는 제7 쉬프트 레지스터(SRC7)로 입력되어 상기 제7 쉬프트 레지스터(SRC7)를 리셋시킨다. 이러한 경우, 상기 제7 쉬프트 레지스터(SRC7)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
제4 클럭(C4)에 의해 출력된 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)는 상기 제4 클럭(C4)이 인가되는 제8 쉬프트 레지스터(SRC8)로 입력되어 상기 제8 쉬프트 레지스터(SRC8)를 리셋시킨다. 이러한 경우, 상기 제8 쉬프트 레지스터(SRC8)의 출력단자(OUT)에 연결된 Q노드가 제1 공급전압(VSS)으로 방전된다.
이와 같은 과정에 의해 제N 쉬프트 레지스터의 출력신호에 의해 제N+4 쉬프트 레지스터가 리셋될 수 있다.
따라서, 4상 클럭의 경우, 일정 시점에 출력신호가 출력된 쉬프트 레지스터의 이전 쉬프트 레지스터에서는 어떠한 출력신호도 출력되지 않게 된다. 그러므로, 장시간 구동하여 각 쉬프트 레지스터들이 열화되더라도, 원하는 출력신호가 해당 쉬프트 레지스터에서만 출력될 수 있어 제품의 신뢰성을 향상시킬 수 있다.
이상에서 3상 클럭 이상이 사용되는 경우, 각 클럭 간에는 일정 부분 오버랩되도록 생성될 수 있다. 도 11에 도시된 바와 같이, 4상 클럭인 경우, 제1 클럭과 제2 클럭 간에 오버랩되고, 제2 클럭과 제3 클럭 간에 오버랩되며, 제3 클럭과 제4 클럭 간에 오버랩될 수 있다. 이때, 각 클럭 간에 오버랩되는 면적은 설계자에 의해 조절 가능하다. 만일 각 클럭 간에 클럭 구간의 절반이 오버랩되는 경우, 제1 클럭과 제3 클럭은 동일하게 동기되고, 제2 클럭과 제4 클럭은 동일하게 동기된다.
이상에서 살펴본 제1 및 제3 실시예에서 각 쉬프트 레지스터의 상세한 구성에 대해 설명한다.
도 12는 본 발명의 게이트 드라이버에 구비된 쉬프트 레지스터를 상세하게 도시한 회로도이다. 전술한 바와 같이, 게이트 드라이버에 구비된 각 쉬프트 레지스터의 회로 구성은 모두 동일하다. 따라서, 도 12에는 설명의 편의를 위해 도 9에서 4상 클럭이 사용된 제5 쉬프트 레지스터가 대표적으로 도시된다.
도 12에 도시된 바와 같이, 제5 쉬프트 레지스터(SRC5)는 출력신호(GOUT5)를 제어하는 제2 및 제3 트랜지스터(M2 및 M3)가 구비된다. 상기 제2 트랜지스터(M2)는 게이트가 Q노드에 연결되고 드레인이 제1 클럭(C1)에 연결되며 소오스가 출력신호(GOUT5)에 연결된다. 상기 제3 트랜지스터(M3)는 게이트가 QB노드에 연결되고 드레인이 출력신호(GOUT5)에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 따라서, Q노드의 충방전에 의해 상기 제2 트랜지스터(M2)가 스위칭되고, QB노드의 충방전에 의해 상기 제3 트랜지스터(M3)가 스위칭될 수 있다.
Q노드는 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)에 의해 충전되고, 제6 쉬프트 레지스터(SRC6)의 출력신호(GOUT6)에 의해 스위칭된 제5 트랜지스터(M5)와 QB노드에 의해 스위칭된 제4 트랜지스터(M4)를 통해 공급된 제1 공급전압(VSS)에 의해 방전될 수 있다. 상기 제5 트랜지스터(M5)는 게이트가 제6 쉬프트 레지스터(SRC6)의 출력신호(GOUT6)에 연결되고 드레인이 Q노드에 연결되고 소오스가 제1 공급전압(VSS)에 연결된다. 제4 트랜지스터(M4)는 게이트가 QB노드에 연결되고 드레인이 Q노드에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 제6 쉬프트 레지스터(SRC6)에서 출력된 출력신호(GOUT6)에 의해 제5 트랜지스터(M5)가 -턴-온되면, 제1 공급전압(VSS)에 의해 Q노드가 방전된다. QB노드에 제2 공급전압(VDD)이 충전될 때, 충전된 제2 공급전압(VDD)을 갖는 QB노드에 의해 제4 트랜지스터(M4)가 턴-온되어, 제1 공급전압(VSS)으로 Q노드가 방전될 수 있다.
또한, Q노드는 제1 쉬프트 레지스터(SRC1)의 출력신호(GOUT1)에 의해 스위칭된 제6 트랜지스터(M6)를 통해 공급된 제1 공급전압(VSS)에 의해 방전될 수 있다. 상기 제6 트랜지스터(M6)는 게이트가 제1 쉬프트 레지스터(SRC1)의 출력신호(GOUT1)에 연결되고 드레인이 Q노드에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다.
상기 제6 트랜지스터(M6)의 폭(width)은 상기 제5 트랜지스터(M5)의 폭보다 크거나 작을 수 있다. 즉, 상기 제6 트랜지스터(M6)의 폭은 상기 제5 트랜지스터(M5)의 폭의 0.5~1.5배 범위를 가질 수 있다.
제1 쉬프트 레지스터(SRC1)의 출력신호(GOUT1)에 의한 Q노드의 리셋은 본 발 명의 중요한 핵심 사상이다. 즉, 제1 클럭(C1)에 의해 출력된 제9 쉬프트 레지스터(SRC9)의 출력신호(GOUT9)에 의해 동일 클럭(C1)이 인가되는 제5 쉬프트 레지스터(SRC5)가 리셋된다. 상기 제1 클럭(C1)에 의해 적어도 상기 제5 쉬프트 레지스터 이후의 쉬프트 레지스터(예컨대, 제9 쉬프트 레지스터(SRC9))로부터 출력신호(GOUT9)가 출력될 때, 장기간 구동에 따른 열화에 의해 상기 제1 클럭(C1)이 동시에 인가된 상기 제5 쉬프트 레지스터(SRC5)로부터 출력신호(GOUT5)가 출력되는 것을 방지할 수 있다. 이상과 같은 방법으로 어떤 쉬프트 레지스터 이전의 쉬프트 레지스터들을 모두 리셋시킴으로써, 해당 쉬프트 레지스터로부터 출력신호가 출력될 때 이전의 쉬프트 레지스터들에서는 어떠한 출력신호도 출력되지 않게 된다.
QB노드는 제2 공급전압(VDD)에 의해 충전되고, Q노드에 의해 스위칭된 제1 트랜지스터(M1)를 통해 공급된 제1 공급전압(VSS)에 의해 방전된다. 상기 제1 트랜지스터(M1)는 게이트가 Q노드에 연결되고 드레인이 QB노드에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)에 의해 Q노드가 충전될 때, 충전된 출력신호(GOUT4)에 의해 제1 트랜지스터(M1)가 턴-온되어 제1 공급전압(VSS)에 의해 QB노드가 방전될 수 있다.
또한, QB노드는 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)에 의해 스위칭된 제9 트랜지스터(M9)를 통해 공급된 제1 공급전압(VSS)에 의해 방전될 수 있다. 상기 제9 트랜지스터(M9)는 게이트가 제4 쉬프트 트랜지스터(SRC4)의 출력신호(GOUT4)에 연결되고 드레인이 QB노드에 연결되며 소오스가 제1 공급전압(VSS)에 연결된다. 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)에 의해 제9 트랜지스터(M9) 가 턴-온되어 제1 공급전압(VSS)에 의해 QB노드가 방전될 수 있다.
Q노드에서 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)로 역방향 전류가 흐르지 않도록 하기 위해 게이트와 드레인이 제4 쉬프트 레지스터(SRC4)의 출력신호(GOUT4)에 공통 연결되고 소오스가 Q노드에 연결된 제7 트랜지스터(M7)가 구비될 수 있다.
또한, QB노드에서 제2 공급전압(VDD)으로 역방향 전류가 흐르지 않도록 하기 위해 게이트와 드레인이 제2 공급전압(VDD)과 공통 연결되고 소오스가 QB노드에 연결된 제8 트랜지스터(M8)가 구비될 수 있다.
따라서, 본 발명은 클럭에 의해 출력된 출력신호에 의해 동일 클럭이 인가된 다음 쉬프트 레지스터가 리셋되어 동일 클럭에 의해 원하는 시점에서만 출력신호가 출력되도록 할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 열화에 의해 동일 클럭이 인가된 쉬프트 레지스터들에서 동시에 다수의 출력신호가 발생되는 것을 방지하기 위해, 동일 클럭에 의해 이전 쉬프트 레지스터의 출력신호를 이용하여 이후 쉬프트 레지스터를 리셋시켜, 원하는 시점에서만 출력신호가 출력되도록 하여 신뢰성 있는 출력을 얻을 수 있다.
따라서, 장시간 구동으로 인한 열화에 의해 발생된 다수의 출력신호를 제거하고 원하는 출력신호만이 출력되도록 하여 오동작을 방지하여 동작 수명을 연장시 킬 수 있다.
또한, 다수의 출력으로 인한 화면 떨림을 방지하여 화질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 적어도 2상 이상의 클럭에 의해 구동되고 종속 연결된 N개의 쉬프트 레지스터들로 구성되고,
    상기 쉬프트 레지스터들 중 어느 하나의 클럭에 응답하여 이전 쉬프트 레지스터에서 출력된 출력신호를 이용하여 상기 클럭이 인가되는 이후 쉬프트 레지스터를 리셋시키는 것을 특징으로 하는 게이트 드라이버.
  2. 제1항에 있어서, 2상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+2 쉬프트 레지스터가 리셋되는 것을 특징으로 하는 게이트 드라이버.
  3. 제1항에 있어서, 3상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+3 쉬프트 레지스터가 리셋되는 것을 특징으로 하는 게이트 드라이버.
  4. 제1항에 있어서, 4상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+4 쉬프트 레지스터가 리셋되는 것을 특징으로 하는 게이트 드라이버.
  5. 제1항에 있어서, 5상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+5 쉬프트 레지스터가 리셋되는 것을 특징으로 하는 게이트 드라이버.
  6. 제1항에 있어서, 상기 적어도 2상 이상의 클럭은 수평 구간에 동기되도록 생성되는 것을 특징으로 하는 게이트 드라이버.
  7. 제1항에 있어서, 상기 적어도 2상 이상의 클럭 중 3상 이상의 클럭은 일정 부분 오버랩되도록 생성되는 것을 특징으로 하는 게이트 드라이버.
  8. 제1항에 있어서, 상기 쉬프트 레지스터들 각각은 상기 이전 쉬프트 레지스터에서 출력된 출력신호에 의해 스위칭되는 트랜지스터를 구비하는 것을 특징으로 하는 게이트 드라이버.
  9. 게이트라인들과 데이터라인들에 의해 정의된 화소들이 매트릭스 형태로 배열된 표시패널;
    상기 표시패널의 게이트라인들에 대응하는 출력신호들을 공급하기 위한 게이트 드라이버; 및
    상기 표시패널의 데이터라인들에 화상 데이터를 공급하기 위한 데이터 드라이버
    를 포함하고,
    상기 게이트 드라이버는,
    적어도 2상 이상의 클럭에 의해 구동되고 종속 연결된 N개의 쉬프트 레지스터들로 구성되고,
    상기 쉬프트 레지스터들 중 어느 하나의 클럭에 응답하여 이전 쉬프트 레지스터에서 출력된 출력신호를 이용하여 상기 클럭이 인가되는 이후 쉬프트 레지스터를 리셋시키는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 2상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+2 쉬프트 레지스터가 리셋되는 것을 특징으로 하는 표시장치.
  11. 제9항에 있어서, 3상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+3 쉬프트 레지스터가 리셋되는 것을 특징으로 하는 표시장치.
  12. 제9항에 있어서, 4상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+4 쉬프트 레지스터가 리셋되는 것을 특징으로 하는 표시장치.
  13. 제9항에 있어서, 5상 클럭인 경우, 제N 쉬프트 레지스터의 출력신호에 의해 제N+5 쉬프트 레지스터가 리셋되는 것을 특징으로 하는 표시장치.
  14. 제9항에 있어서, 상기 게이트 드라이버는 상기 표시 패널에 반도체 공정에 의해 내장되는 것을 특징으로 하는 표시장치.
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Publication number Priority date Publication date Assignee Title
KR101115730B1 (ko) * 2005-03-31 2012-03-06 엘지디스플레이 주식회사 게이트 드라이버 및 이를 구비한 표시장치
JP5019427B2 (ja) * 2006-12-07 2012-09-05 ルネサスエレクトロニクス株式会社 駆動ドライバ、シフトレジスタ及び表示装置
US20080211760A1 (en) * 2006-12-11 2008-09-04 Seung-Soo Baek Liquid Crystal Display and Gate Driving Circuit Thereof
KR101617215B1 (ko) * 2007-07-06 2016-05-03 삼성디스플레이 주식회사 액정 표시 장치 및 그의 구동 방법
KR101512336B1 (ko) 2008-12-29 2015-04-15 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
TWI406221B (zh) * 2009-05-18 2013-08-21 Hannstar Display Corp 積體閘極驅動電路
JP2011118052A (ja) * 2009-12-01 2011-06-16 Sony Corp 表示装置及び駆動方法
KR101768667B1 (ko) * 2010-08-25 2017-08-31 삼성디스플레이 주식회사 주사 구동 장치, 발광 구동 장치 및 그 구동 방법
KR102050511B1 (ko) * 2012-07-24 2019-12-02 삼성디스플레이 주식회사 표시 장치
CN102819998B (zh) * 2012-07-30 2015-01-14 京东方科技集团股份有限公司 移位寄存器和显示装置
KR20140139757A (ko) * 2013-05-28 2014-12-08 네오뷰코오롱 주식회사 시프트 회로, 시프트 레지스터 및 표시장치
KR102194028B1 (ko) * 2013-11-29 2020-12-22 엘지디스플레이 주식회사 터치 표시장치 및 그 구동방법
CN106688029A (zh) * 2014-05-28 2017-05-17 可隆奥托株式会社 移位电路、移位寄存器和显示装置
TWI560669B (en) * 2014-12-25 2016-12-01 Sitronix Technology Corp Power supplying module and related driving module and electronic device
CN105405421B (zh) * 2015-11-09 2018-04-20 深圳市华星光电技术有限公司 液晶显示设备及goa电路
CN106935179B (zh) * 2017-04-12 2019-08-02 京东方科技集团股份有限公司 阵列基板栅极驱动电路及其驱动方法和显示装置
KR102354076B1 (ko) * 2017-09-07 2022-01-24 엘지디스플레이 주식회사 터치 디스플레이 장치, 게이트 구동 회로 및 게이트 구동 회로의 구동 방법
CN107657927B (zh) * 2017-09-27 2019-07-12 武汉华星光电技术有限公司 扫描驱动电路及显示装置
CN109801577B (zh) * 2017-11-16 2022-07-19 京东方科技集团股份有限公司 栅极驱动电路、显示装置及其驱动方法
CN109036252B (zh) * 2018-09-11 2021-08-20 合肥鑫晟光电科技有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN109817182B (zh) * 2019-04-10 2021-04-23 京东方科技集团股份有限公司 一种显示面板及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003016794A (ja) 2001-06-29 2003-01-17 Casio Comput Co Ltd シフトレジスタ及び電子装置
KR20030079693A (ko) * 2002-03-26 2003-10-10 샤프 가부시키가이샤 시프트 레지스터 및 그를 구비한 표시장치
US20040218710A1 (en) 2003-04-29 2004-11-04 Jun-Ren Shih Shift-register circuit and shift-register unit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434899A (en) * 1994-08-12 1995-07-18 Thomson Consumer Electronics, S.A. Phase clocked shift register with cross connecting between stages
KR100235590B1 (ko) * 1997-01-08 1999-12-15 구본준 박막트랜지스터 액정표시장치의 구동방법
JP3535067B2 (ja) * 2000-03-16 2004-06-07 シャープ株式会社 液晶表示装置
KR100752602B1 (ko) * 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
AU2003241202A1 (en) * 2002-06-10 2003-12-22 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
TWI298478B (en) * 2002-06-15 2008-07-01 Samsung Electronics Co Ltd Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
KR100910562B1 (ko) * 2002-12-17 2009-08-03 삼성전자주식회사 표시 장치의 구동 장치
US20060187175A1 (en) * 2005-02-23 2006-08-24 Wintek Corporation Method of arranging embedded gate driver circuit for display panel
KR101157240B1 (ko) * 2005-04-11 2012-06-15 엘지디스플레이 주식회사 쉬프트 레지스터의 구동방법, 게이트 드라이버 및 이를구비한 표시장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003016794A (ja) 2001-06-29 2003-01-17 Casio Comput Co Ltd シフトレジスタ及び電子装置
KR20030079693A (ko) * 2002-03-26 2003-10-10 샤프 가부시키가이샤 시프트 레지스터 및 그를 구비한 표시장치
US20040218710A1 (en) 2003-04-29 2004-11-04 Jun-Ren Shih Shift-register circuit and shift-register unit

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