TWI406221B - 積體閘極驅動電路 - Google Patents

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Description

積體閘極驅動電路
本發明係關於一種液晶顯示器，特別係關於一種液晶顯示器之積體閘極驅動電路。
一液晶顯示器係透過複數閘極驅動電路及源極驅動電路控制每一像素之運作以進行影像之顯示。為了增加液晶顯示器所顯示畫面之清晰度，液晶顯示器之解析度快速地被提升，因而需要更多的驅動電路進行驅動，導致製造大幅提高。
請參照第1圖所示，其顯示一習知液晶顯示器之示意圖，其中可透過將一液晶顯示器9之閘極驅動電路與像素矩陣91同時製作於同一基板，藉以降低製作成本，此種閘極驅動電路被稱為積體閘極驅動電路(integrated gate driver circuit)92。該積體閘極驅動電路92可由複數串接之驅動單元所組成。
請參照第2a及2b圖所示，第2a圖顯示該積體閘極驅動電路之一驅動單元920之電路圖；第2b圖顯示該驅動單元920之運作時序圖。該驅動單元920接收一輸入信號Input、一第一時脈信號CK1及一第二時脈信號CK2；並產生一輸出信號Output。
於一第一時間區間t1 ，該第一時脈信號CK1 同時開啟該第一開關T1 及該第三開關T3 ，此時一節點X之電壓從低準位(low)轉換為高準位(high)而開啟該第二開關T2 。由於該第二時脈信號CK2 於此時間區間為低準位，該驅動單元920輸出一低準位之輸出信號Output。
於一第二時間區間t2 ，該第二時脈信號CK2 由低準位轉換為高準位，由於此時該節點X之電位仍維持於高準位，因此該驅動單元920輸出一高準位之輸出信號Output，其中該輸出信號Output係同時作為該驅動單元920之下一串接級之輸入信號。
於一第三時間區間t3 ，該第一時脈信號CK1 再度同時開啟該第一開關T1 及該第三開關T3 ，此時該節點X及該輸出信號Output之電位均轉變為低準位。於一第四時間區間t4 ，該第二時脈信號CK2 再度轉換為高準位，此時該節點X之電位受到該第二開關T2 之寄生電容之耦合效應而產生漣波(ripple)，並導致該輸出信號Output產生漣波。
有鑑於此，有必要另提出一種積體閘極驅動電路，其具有較佳之輸出驅動特性，藉以避免液晶顯示器之誤動作。
本發明提出一種積體閘極驅動電路，透過設置一穩壓電路以消除積體閘極驅動電路所輸出之一輸出信號之漣波。
本發明提出一種積體閘極驅動電路接收複數時脈信並包含複數串接之驅動單元，每一驅動單元包含一輸入端、一輸出端、一輸出驅動電路以及一第一穩壓電路。該輸出驅動電路包含一第一開關、一第二開關及一第三開關。該第一開關具有一控制端接收一第一時脈信號、一第一端耦接該輸入端及一第二端耦接一第一節點。該第二開關具有一控制端耦接該第一節點、一第一端接收一第二時脈信號及一第二端耦接該輸出端。該第三開關具有一控制端接收該第一時脈信號、一第一端耦接該輸出端及一第二端耦接一第一電位。該第一穩壓電路包含一第四開關、一第五開關及一第六開關。該第四開關具有一第一端耦接一第二電位、一第二端耦接一第二節點及一控制端耦接該第四開關之第一端。該第五開關具有一第一端耦接該第二節點、一第二端耦接該第一電位及一控制端耦接該輸出端。該第六開關具有一第一端耦接該輸出端、一第二端耦接該第一電位及一控制端耦接該第二節點。
本發明另提出一種積體閘極驅動電路接收複數時脈信並包含複數相同並串接之驅動單元，每一驅動單元包含一輸入端、一輸出端、一輸出驅動電路及一穩壓電路。該輸出驅動電路包含一第一開關、一第二開關及一第三開關。該第一開關具有一控制端接收一第一時脈信號、一第一端耦接該輸入端及一第二端耦接一第一節點。該第二開關具有一控制端耦接該第一節點、一第一端接收一第二時脈信號及一第二端耦接該輸出端。該第三開關具有一控制端接收該第一時脈信號、一第一端耦接該輸出端及一第二端耦接一電壓源。該穩壓電路包含一第十開關、一第十一開關、一第十二開關及一第十三開關。該第十開關具有一第一端耦接該輸出端、一第二端耦接該電壓源及一控制端耦接一第二節點。該第十一開關具有第一端耦接該第二節點、一第二端耦接該電壓源及一控制端耦接該第一節點。該第十二開關具有一第一端耦接該第二節點、一第二端耦接該驅動單元之下一級驅動單元之第一節點及一控制端耦接該第二端。該第十三開關具有一第一端耦接該第一節點、一第二端耦接該電壓源及一控制端耦接該第二節點。
本發明另提出一種積體閘極驅動電路接收複數時脈信並包含複數串接之驅動單元，每一驅動單元包含一輸入端、一輸出端、一輸出驅動電路及一平衡電容。該輸出驅動電路包含一第一開關、一第二開關及一第三開關。該第一開關具有一控制端接收一第一時脈信號，一第一端耦接該輸入端及一第二端耦接一節點。該第二開關具有一控制端耦接該節點，一第一端接收一第二時脈信號及一第二端耦接該輸出端。該第三開關，具有一控制端接收該第一時脈信號，一第一端耦接該輸出端及一第二端耦接一電壓源。該平衡電容耦接於該節點及該第三開關之控制端間。
本發明另提出一種積體閘極驅動電路接收複數時脈信並包含複數串接之驅動單元，每一驅動單元包含一輸出驅動電路及一第一穩壓電路。該輸出驅動電路具有一輸出端。該第一穩壓電路包含一第四開關、一第五開關及一第六開關。該第四開關具有一第一端耦接一高電位、一第二端耦接一第二節點及一控制端耦接該第四開關之第一端。該第五開關具有一第一端耦接該第二節點、一第二端耦接一低電位及一控制端耦接該輸出端。該第六開關具有一第一端耦接該輸出端、一第二端耦接該低電位及一控制端耦接該第二節點；其中，當該輸出驅動電路之輸出端電壓為高準位時，該第五開關開啟而該第六開關關閉以維持該輸出端電壓為高準位；當該輸出驅動電路之輸出端電壓為低準位時，該第五開關關閉而該第六開關開啟以維持該輸出端電壓為低準位。
本發明之積體閘極驅動電路中，透過設置一穩壓電路以穩定該積體閘極驅動電路之輸出驅動電路之輸出電壓，可避免液晶顯示器之誤動作。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯，下文將配合所附圖示，作詳細說明如下。於本發明之說明中，相同之構件係以相同之符號表示，於此合先述明。
請參照第3a圖所示，其顯示本發明實施例之積體閘極驅動電路1之方塊圖。該積體閘極驅動電路1包含複數串接之相同驅動單元，例如圖中所示之一第一驅動單元10(假設其為第一級驅動單元)、一第二驅動單元20及一第三驅動單元30等等。每一驅動單元接收一輸入信號及複數時脈信號，並產生一輸出信號以作為下一級驅動單元之輸入信號，例如該第一驅動單元10接收兩時脈信號CK1 、CK2 及一輸入信號Sin並產生一輸出信號Sout，該輸出信號Sout同時作為該第二驅動單元20之輸入信號Sin' ；其中，該等時脈信號CK1 、CK2 、CK3 係由一時脈產生器(未繪示)所提供，且該時脈產生器可包含或不包含於該積體閘極驅動電路1中。
接著此處以該第一驅動單元10為例說明每一驅動單元之電路圖及其運作方式，且其他驅動單元與該第一驅動單元10類似。此外，於本發明說明中，高準位例如可為17伏特，低準位例如可為-10伏特，但其並非用以限制本發明。本說明中所稱之開關例如可為薄膜場效電晶體或半導體開關元件。
請參照第3b圖所示，該第一驅動單元10包含一輸出驅動電路11及一穩壓電路12，該輸出驅動電路11接收兩時脈信號CK1 、CK2 及一輸入信號Sin；並輸出一輸出信號Sout，其中該輸出信號Sout亦作為下一級驅動單元(例如第二驅動單元20)之輸入信號Sin' 。該穩壓電路12係用以穩定該輸出信號Sout。該時脈信號CK1 及CK2 間具有一預設相位差。
請參照第4a圖所示，其顯示該第一驅動單元10之電路圖之一實施例，包含一輸出驅動電路11、一第一穩壓電路121及一第二穩壓電路122。該輸出驅動電路11包含一第一開關T1 、一第二開關T2 、一第三開關T3 及一電容Cx。該第一開關T1 之控制端接收該第一時脈信號CK1 ，該第一開關T1 具有一第一端接收一輸入信號Sin；一第二端耦接至一節點X。該第二開關T2 之控制端耦接該節點X，該第二開關T2 具有一第一端接收該第二時脈信號CK2 。該第三開關T3 之控制端耦接該第一開關T1 之控制端以接收該第一時脈信號CK1 ，該第三開關T3 具有一第一端耦接該第二開關T2 之第二端；一第二端耦接於一電壓源Vss，例如-10伏特之低電壓源，其中該第二開關T2 與該第三開關T3 之連接處係作為該輸出驅動電路11(該第一驅動單元10)之輸出端O。該電容Cx耦接於該節點X與該輸出驅動電路11之輸出端O間，藉以降低該第一開關T1 及該第二開關T2 之寄生電容與信號間之耦合效應，然而該電容Cx亦可不予實施。
於此實施例中，該第一穩壓電路121係耦接於該輸出驅動電路11之輸出端O用以穩定該第一驅動單元10之輸出信號Sout；該第二穩壓電路122係耦接於該輸出驅動電路11之節點X用以穩定該節點X之電壓。該第一穩壓電路121包含一第四開關T4 、一第五開關T5 及一第六開關T6 。該第四開關T4 具有一第一端耦接於一電壓源Vdd ，例如17伏特之高電壓源；一第二端耦接於一節點Z0 ，該第四開關T4 之控制端耦接於其第一端。該第五開關T5 之控制端耦接該輸出驅動電路11之輸出端O，該第五開關T5 具有一第一端耦接該節點Z0 ；一第二端耦接至該電壓源Vss。該第六開關T6 之控制端耦接至該節點Z0 ，該第六開關T6 具有一第一端耦接至該輸出驅動電路11之輸出端O；一第二端耦接至該電壓源Vss。
該第二穩壓電路122包含一第七開關T7 、一第八開關T8 及一第九開關T9 。該第七開關T7 具有一第一端耦接於該電壓源Vdd ；一第二端耦接於一節點ZX ，該第七開關T7 之控制端耦接於其第一端。該第八開關T8 之控制端耦接該輸出驅動電路11之節點X，該第八開關T8 具有一第一端耦接該節點ZX ；一第二端耦接至該電壓源Vss 。該第九開關T9 之控制端耦接至該節點ZX ，該第九開關T9 具有一第一端耦接至該輸出驅動電路11之節點X；一第二端耦接至該電壓源Vss 。
請參照第4a及4b圖所示，第4b圖為第4a圖之運作時序圖。於一第一時間區間t1 ，一高準位之第一時脈信號CK1 同時被輸入至該第一開關T1 及該第三開關T3 之控制端；該第一開關T1 之第一端接收一高準位之輸入信號Sin。此時，該第一開關T1 及該第三開關T3 被開啟。藉此，該節點X之電壓轉變為高準位而開啟該第八開關T8 使得該節點ZX 之電壓轉換為低準位；該輸出信號Sout亦維持為低準位而關閉該第五開關T5 使得該節點Z0 之電壓維持為高準位。
於一第二時間區間t2 ，一高準位之第二時脈信號CK2 被輸入至該第二開關T2 之第一端；該第一時脈信號CK1 及該輸入信號Sin在此時間區間轉換為低準位。此時，該第一開關T1 及該第三開關T3 被關閉而該第二開關T2 被開啟。藉此，該節點X之電壓仍為高準位而開啟該第八開關T8 使得該節點ZX 之電壓仍維持為低準位；該輸出信號Sout轉換為高準位而開啟該第五開關T5 使得該節點Z0 之電壓轉換為低準位。
於一第三時間區間t3 ，該輸入信號Sin維持為低準位；該第一時脈信號CK1 轉換為高準位；該第二時該信號CK2 轉換為低準位。此時，該第一開關T1 及該第三開關T3 再度被開啟，藉此，該節點X之電壓轉變為低準位而關閉該第八開關T8 使得該節點ZX 之電壓轉換為高準位；該輸出信號Sout為低準位而關閉該第五開關T5 使得該節點Z0 之電壓轉換為高準位而開啟該第六開關T6 使得該輸出信號Sout維持為低準位。
於一第四時間區間t4 ，該輸入信號Sin維持為低準位；該第一時脈信號CK1 轉換為低準位；該第二時該信號CK2 轉換為高準位。此時，該第一開關T1 、該第二開關T2 及該第三開關T3 均被關閉。於此時間區間中，當該第二時脈信號CK2 由低準位轉換高準位時，該第二開關T2 之寄生電容會透過耦合效應造成該節點X之電壓產生浮動，進而造成該輸出信號Sout之電壓浮動。因此於本發明中，透過該第一穩壓電路121，該輸出信號Sout之電壓浮動可經由該第一穩壓電路121之第六開關T6 維持為低準位；該節點X之電壓浮動可經由該第二穩壓電路122之第九開關T9 維持為低準位。於本實施例中，透過設置該第一穩壓電路121及/或該第二穩壓電路122，可有效穩定該第一驅動單元10之輸出信號Sout之電壓。於一種實施例中，該第一驅動單元10僅設置該第一穩壓電路121。此外，該電容Cx係用以降低該第一開關T1 及該第二開關T2 之寄生電容與信號間之耦合效應。
請參照第5a圖所示，其顯示本發明之第一驅動單元之電路圖之另一實施例，該第一驅動單元10' 包含一輸出驅動電路11及一穩壓電路12' 。於此實施例中，該輸出驅動電路11與第4a圖之輸出驅動電路11相同，因此於此不再贅述。該穩壓電路12' 耦接於該輸出驅動電路11之節點X及輸出端O，用以穩定該節點X及該輸出端O之電壓。
該穩壓電路12' 包含一第十開關T10 、一第十一開關T11 、一第十二開關T12 及一第十三開關T13 。該第十開關T10 之控制端耦接至一節點P，該第十開關T10 具有一第一端耦接該輸出驅動電路11之輸出端O；一第二端耦接至一電壓源Vss，例如-10伏特之低電壓源。該第十開關T10 係用以穩定該輸出驅動電路11之輸出端O之電壓。該第十一開關T11 之控制端耦接至該輸出驅動電路11之節點X；該第十一開關T11 具有一第一端耦接該節點P；一第二端耦接至該電壓源Vss。該第十二開關T12 具有一第一端耦接該節點P；一第二端耦接至一信號源X' ，其為該第一驅動單元10' 之下一級驅動單元中之節點X' ；以及一控制端耦接至其第二端。該第十三開關T13 之控制端耦接該節點P，該第十三開關T13 具有一第一端耦接該輸出驅動電路11之節點X；一第二端耦接至該電壓源Vss。該穩壓電路12' 可另包含一電容耦接於該節點P與該電壓源Vss間，用以維持該節點P之電壓。
請參照第5b圖所示，其顯示第5a圖之第一驅動單元10' 之運作示意圖，其中”1”表示高準位電壓；”0”表示低準位電壓。於第一時間區間t1 ，一高準位之輸入信號Sin被輸入該第一開關T1 之第一端；一低準位之第二時脈信號CK2 被輸入該第二開關T2 之第一端；一高準位之第一時脈信號CK1 被同時輸入該第一開關T1 及第三開關T3 之控制端以同時開啟該第一開關T1 及第三開關T3 。藉此，該節點X之電壓轉變為高準位而開啟該第二開關T2 及該第十一開關T11 使得該節點P之電壓為低準位以關閉該第十開關T10 ；該信號源X' 於此時間區間為低準位而關閉該第十二開關T12 以使該節點P之電壓維持為低準位而關閉該第十三開關T13 ，如此該節點X之電位可維持為高準位並使該輸出信號Sout維持為低準位。
於第二時間區間t2 ，該輸入信號Sin及該第一時脈信號CK1 由高準位轉換為低準位；該第二時脈信號CK2 由低準位轉換為高準位。藉此，該第一開關T1 及該第三開關T3 被關閉，該節點X之電位仍維持為高準位而開啟該第二開關T2 以使該輸出信號Sout轉換為高準位；同時該第十一開關T11 被開啟而使得該節點P仍維持為低準位以關閉該第十開關T10 ；該信號源X'於此時間區間為高準位而開啟該第十二開關T12 以使該節點P之電壓維持為低準位而關閉該第十三開關T13 ，如此該節點X之電位可維持為高準位並使該輸出信號Sout維持為高準位。
於第三時間區間t3 ，該輸入信號Sin仍維持為低準位；該第一時脈信號CK1 轉換為高準位；該第二時脈信號CK2 轉換為低準位。藉此，該第一開關T1 及該第三開關T3 再度被開啟而使得該節點X之電位轉換為低準位而關閉該第二開關T2 及該第十一開關T11 ；該輸出信號Sout轉換為低準位。該信號源X'於此時間區間維持為高準位而開啟該第十二開關T12 而使得該節點P之電壓轉換為高準位而開啟該第十三開關T13 以維持該節點X之電位為低準位，同時該第十開關T10 亦被開啟以維持該輸出信號Sout為低準位。
於第四時間區間T4 ，該輸入信號Sin仍維持為低準位；該第一時脈信號CK1 轉換為低準位；該第二時脈信號CK2 轉換為高準位。此時，該第一開關T1 、該第二開關T2 及該第三開關T3 均被關閉。於此時間區間中，該節點X之電位仍維持為低準位而關閉該第十一開關T11 ；該輸出信號Sout亦維持為低準位。該信號源X'於此時間區間轉換為低準位而關閉該第十二開關T12 而使得該節點P之電壓維持為高準位而開啟該第十三開關T13 以維持該節點X之電位為低準位，同時該第十開關T10 亦被開啟以維持該輸出信號Sout為低準位。於本發明中，透過設置該穩壓電路12'，該節點X之電壓浮動可經由該穩壓電路12'之第十三開關T13 維持為低準位；該輸出信號Sout之電壓浮動可經由該穩壓電路12'之第十開關T10 維持為低準位。於本實施例中，透過設置該穩壓電路12'，可有效穩定該第一驅動單元10'之輸出信號Sout之輸出電壓。
請參照第6圖所示，其顯示本發明之第一驅動單元之電路圖之另一實施例，該第一驅動單元10"之輸出驅動電路與第4a及5a圖之輸出驅動電路11相同，於此不再贅述。本實施例中，該第二開關T2 之控制端與該第三開關T3 之控制端間連接一平衡電容Ct。由於該第一時脈信號CK1 之準位與該第二時脈信號CK2 之準位呈現相反之變化，因此該平衡電容Ct之電容值設定為恰好抵消該第一時脈信號CK1 變化時由於該第一開關T1 之寄生電容所產生之耦合效應及該第二時脈信號CK2 變化時由於該第二開關T2 之寄生電容所產生之耦合效應，藉以穩定該節點X之電壓進而減少該輸出信號Sout之漣波。
如前所述，由於習知積體閘極驅動電路之輸出存在漣波，容易導致液晶顯示器之誤動作。本發明透過於積體閘極驅動電路之輸出端設置穩壓電路(第4a及5a圖)或透過設置一平衡電容(第6圖)，藉以消除積體閘極驅動電路所輸出之一輸出信號之漣波。
雖然本發明已以前述實施例揭示，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與修改。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1．．．積體閘極驅動電路
10、10' 、10" ．．．第一驅動單元
11．．．輸出驅動電路
12、12' ．．．穩壓電路
121．．．第一穩壓電路
122．．．第二穩壓電路
CK1 ~CK3 ．．．時脈信號
t1 ~t4 ．．．時間區間
T1 ~T13 ．．．開關
C、Cx．．．電容
Ct．．．平衡電容
X、P、ZX 、Z0 ．．．節點
Sin、Sin' ‧‧‧輸入信號
Sout‧‧‧輸出信號
Vss、Vdd‧‧‧電壓源
O‧‧‧輸出端
9‧‧‧液晶顯示器
91‧‧‧像素矩陣
92‧‧‧積體閘極驅動電路
20、30‧‧‧驅動單元
第1圖顯示一種習知液晶顯示器之示意圖。
第2a圖顯示一種習知積體閘極驅動電路之電路圖。
第2b圖顯示第2a圖之積體閘極驅動電路之運作時序圖。
第3a圖顯示本發明實施例之積體閘極驅動電路之方塊圖。
第3b圖顯示第3a圖之積體閘極驅動電路之一驅動單元之方塊圖。
第4a圖顯示本發明一實施例之積體閘極驅動電路之一驅動單元之電路圖。
第4b圖顯示第4a圖之驅動單元之運作時序圖。
第5a圖顯示本發明另一實施例之積體閘極驅動電路之一驅動單元之電路圖。
第5b圖顯示第5a圖之驅動單元之運作示意圖。
第6圖顯示本發明另一實施例之積體閘極驅動電路之一驅動單元之電路圖。
10．．．第一驅動單元
11．．．輸出驅動電路
12．．．穩壓電路
CK1 、CK2 ．．．時脈信號
Sin、Sin' ．．．輸入信號
Sout．．．輸出信號

Claims (24)

  1. 一種積體閘驅動電路，接收複數時脈信並包含複數串接之驅動單元，每一驅動單元包含：一輸入端；一輸出端；一輸出驅動電路，包含：一第一開關，具有一控制端接收一第一時脈信號、一第一端耦接該輸入端及一第二端耦接一第一節點；一第二開關，具有一控制端耦接該第一節點、一第一端接收一第二時脈信號及一第二端耦接該輸出端；及一第三開關，具有一控制端接收該第一時脈信號、一第一端耦接該輸出端及一第二端耦接一第一電位；及一第一穩壓電路，包含：一第四開關，具有一第一端耦接一第二電位、一第二端耦接一第二節點及一控制端耦接該第四開關之第一端；一第五開關，具有一第一端耦接該第二節點、一第二端耦接該第一電位及一控制端耦接該輸出端；及一第六開關，具有一第一端耦接該輸出端、一第二端耦接該第一電位及一控制端耦接該第二節點。
  2. 根據申請專利範圍第1項之積體閘驅動電路，其中每一驅動單元之輸出端耦接至下一級驅動單元之輸入端。
  3. 根據申請專利範圍第1項之積體閘驅動電路，其中該驅動單元另包含一第二穩壓電路耦接該第一節點。
  4. 根據申請專利範圍第3項之積體閘驅動電路，其中該第二穩壓電路包含：一第七開關，具有一第一端耦接該第二電位、一第二端耦接一第三節點及一控制端耦接該第七開關之第一端；一第八開關，具有一第一端耦接該第三節點、一第二端耦接該第一電位及一控制端耦接該第一節點；及一第九開關，具有一第一端耦接該第一節點、一第二端耦接該第一電位及一控制端耦接該第三節點。
  5. 根據申請專利範圍第4項之積體閘驅動電路，其中該第七至第九開關為薄膜場效電晶體。
  6. 根據申請專利範圍第1項之積體閘驅動電路，其中該輸出驅動電路另包含一電容耦接於該第一節點與該輸出端之間。
  7. 根據申請專利範圍第1項之積體閘驅動電路，其中該第一至第六開關為薄膜場效電晶體。
  8. 根據申請專利範圍第1項之積體閘驅動電路，其中該第一電位低於該第二電位。
  9. 根據申請專利範圍第1項之積體閘驅動電路，其中該第一時脈信號與該第二時脈信號間具有一相位差。
  10. 一種積體閘驅動電路，接收複數時脈信並包含複數相同並串接之驅動單元，每一驅動單元包含：一輸入端；一輸出端；一輸出驅動電路，包含：一第一開關，具有一控制端接收一第一時脈信號、一第一端耦接該輸入端及一第二端耦接一第一節點；一第二開關，具有一控制端耦接該第一節點、一第一端接收一第二時脈信號及一第二端耦接該輸出端；及一第三開關，具有一控制端接收該第一時脈信號、一第一端耦接該輸出端及一第二端耦接一電壓源；及一穩壓電路，包含：一第十開關，具有一第一端耦接該輸出端、一第二端耦接該電壓源及一控制端耦接一第二節點；一第十一開關，具有第一端耦接該第二節點、一第二端耦接該電壓源及一控制端耦接該第一節點；一第十二開關，具有一第一端耦接該第二節點、一第二端耦接該驅動單元之下一級驅動單元之第一節點及一控制端耦接該第二端；及一第十三開關，具有一第一端耦接該第一節點、一第二端耦接該電壓源及一控制端耦接該第二節點。
  11. 根據申請專利範圍第10項之積體閘驅動電路，其中該穩壓電路另包含一電容耦接於該第二節點及該電壓源之間。
  12. 根據申請專利範圍第10項之積體閘驅動電路，其中每一驅動單元之輸出端耦接至下一級驅動單元之輸入端。
  13. 根據申請專利範圍第10項之積體閘驅動電路，其中該輸出驅動電路另包含一電容耦接於該第一節點與該輸出端之間。
  14. 根據申請專利範圍第10項之積體閘驅動電路，其中該第一至第三開關及第十至第十三開關為薄膜場效電晶體。
  15. 根據申請專利範圍第10項之積體閘驅動電路，其中該電壓源為一低電位電壓源。
  16. 根據申請專利範圍第10項之積體閘驅動電路，其中該第一時脈信號與該第二時脈信號間具有一相位差。
  17. 一種積體閘驅動電路，接收複數時脈信並包含複數串接之驅動單元，每一驅動單元包含：一輸入端；一輸出端；一輸出驅動電路，包含；一第一開關，具有一控制端接收一第一時脈信號，一第一端耦接該輸入端及一第二端耦接一節點；一第二開關，具有一控制端耦接該節點，一第一端接收一第二時脈信號及一第二端耦接該輸出端；及一第三開關，具有一控制端接收該第一時脈信號，一第一端耦接該輸出端及一第二端耦接一電壓源；及一平衡電容，耦接於該節點及該第三開關之控制端間。
  18. 根據申請專利範圍第17項之積體閘驅動電路，其中該平衡電容之電容值設定為平衡該第一及第二開關之寄生電容所造成之耦合效應。
  19. 根據申請專利範圍第17項之積體閘驅動電路，其中每一驅動單元之輸出端耦接至下一級驅動單元之輸入端。
  20. 根據申請專利範圍第17項之積體閘驅動電路，其中該第一時脈信號與該第二時脈信號間具有一相位差。
  21. 一種積體閘驅動電路，接收複數時脈信並包含複數串接之驅動單元，每一驅動單元包含：一輸出驅動電路，包含一輸出端；及一第一穩壓電路，包含：一第四開關，具有一第一端耦接一高電位、一第二端耦接一第二節點及一控制端耦接該第四開關之第一端；一第五開關，具有一第一端耦接該第二節點、一第二端耦接一低電位及一控制端耦接該輸出端；及一第六開關，具有一第一端耦接該輸出端、一第二端耦接該低電位及一控制端耦接該第二節點；其中，當該輸出驅動電路之輸出端電壓為高準位時，該第五開關開啟而該第六開關關閉以維持該輸出端電壓為高準位；當該輸出驅動電路之輸出端電壓為低準位時，該第五開關關閉而該第六開關開啟以維持該輸出端電壓為低準位。
  22. 根據申請專利範圍第21項之積體閘驅動電路，其中該輸出驅動電路另包含：一輸入端；一第一開關，具有一控制端接收一第一時脈信號、一第一端耦接該輸入端及一第二端耦接一第一節點；一第二開關，具有一控制端耦接該第一節點、一第一端接收一第二時脈信號及一第二端耦接該輸出端；及一第三開關，具有一控制端接收該第一時脈信號、一第一端耦接該輸出端及一第二端耦接該低電位。
  23. 根據申請專利範圍第22項之積體閘驅動電路，另包含一第二穩壓電路，包含：一第七開關，具有一第一端耦接該高電位、一第二端耦接一第三節點及一控制端耦接該第七開關之第一端；一第八開關，具有一第一端耦接該第三節點、一第二端耦接該低電位及一控制端耦接該第一節點；及一第九開關，具有一第一端耦接該第一節點、一第二端耦接該低電位及一控制端耦接該第三節點。
  24. 根據申請專利範圍第22項之積體閘驅動電路，其中該輸出驅動電路另包含一電容耦接於該第一節點與該輸出端之間。
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