CN104318908A - 一种可增强电路驱动能力的栅极驱动电路 - Google Patents
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Abstract
本发明提供了一种可增强电路驱动能力的栅极驱动电路，包括第一晶体管至第九晶体管。第一晶体管的控制端连接第(n-1)级栅极驱动信号，其第二端电性连接至第一控制电压。第二晶体管的控制端连接第(n+1)级栅极驱动信号，其第一端连接第二控制电压。第三晶体管的控制端连接第一时钟脉冲信号且第二端连接第一直流源。第四晶体管的控制端连接第二时钟脉冲信号，其第一端耦接第二直流源。相比于现有技术，本发明设置第四晶体管以避免寄生电容所造成的电压降低，还可通过该第二直流源抑制晶体管的漏电流，延长节点的高电位持续时间。如此一来，本发明可省去电路中的大电容，缩减电路所占用的布板空间。
Description
技术领域
本发明涉及一种栅极驱动电路，尤其涉及一种可增强电路驱动能力的栅极驱动电路。
背景技术
在薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display,TFT-LCD)中，每个像素具有一个薄膜晶体管(Thin Film Transistor,TFT)，该薄膜晶体管的栅极电性连接至水平方向的扫描线，漏极电性连接至垂直方向的数据线，而源极电性连接至一像素电极。若在水平方向的某一条扫描线施加足够的正电压，会使得该条扫描线上的所有TFT打开，此时该条扫描线对应的像素电极会与垂直方向的数据线连接，从而将数据线的视讯信号电压写入像素，进而控制不同液晶的透光度以达到控制色彩的效果。
当前，现有的很多驱动电路主要是由液晶面板外黏接集成电路(例如，栅极驱动IC或源极驱动IC)来完成。相比之下，阵列基板行驱动(Gate driverOn Array,GOA)技术是直接将薄膜晶体管的栅极驱动电路制作在阵列基板上，以代替由外接硅芯片制作的驱动芯片。由于GOA电路可直接制作于液晶面板周围，不仅简化了制程工艺，而且还可降低产品成本，提高TFT-LCD面板的集成度，使面板趋向于更加薄型化。
通常来说，现有的栅极驱动电路往往需设置稳压模块，利用该稳压模块将当前级的输出信号稳定至低电位。例如，一种解决方案是采用时钟脉冲信号对电容进行耦合，使得与电容一端相连接的节点电压抬升到高电位，然后将该高电位的电压节点作为晶体管的控制端，当晶体管开通时，低电位的直流源与当前级的输出信号的输出端子电性连通，从而能够将该输出端子稳定至低电位。然而，上述稳压模块通过电容耦合效应产生高电位的节点电压时，还会受到寄生电容(parasitic capacitor)的影响，导致当前级的输出信号的低电位不够稳定。若要增加电路的稳定性，必须使用较大尺寸的耦合电容来维持上述节点的高电位，但是大电容会占用较大的布板空间，使得栅极驱动电路不利于窄边框化的设计趋势。
有鉴于此，如何设计一种新的栅极驱动电路架构或对现有驱动电路进行改进，以改善或消除现有技术中的上述缺陷和不足，是业内相关技术人员亟待解决的一项课题。
发明内容
针对现有技术中的栅极驱动电路所存在的上述缺陷，本发明提供了一种可增强电路驱动能力的栅极驱动电路。
依据本发明的一个方面，提供了一种可增强电路驱动能力的栅极驱动电路，包括：
一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的控制端电性连接第(n-1)级栅极驱动信号，所述第一晶体管的第一端电性连接至一公共节点，所述第一晶体管的第二端电性连接至一第一控制电压；
一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的控制端电性连接第(n+1)级栅极驱动信号，所述第二晶体管的第一端电性连接至一第二控制电压，所述第二晶体管的第二端电性连接该公共节点；
一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的控制端电性连接至一第一时钟脉冲信号，所述第三晶体管的第二端电性连接一第一直流源；
一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端电性连接至一第二时钟脉冲信号，所述第四晶体管的第一端电性耦接至一第二直流源，所述第四晶体管的第二端电性连接至所述第三晶体管的第一端，该第二直流源大于该第一直流源；
一第五晶体管，具有控制端、第一端与第二端，所述第五晶体管的控制端电性连接至该公共节点，所述第五晶体管的第一端电性连接所述第四晶体管的第二端，所述第五晶体管的第二端电性耦接该第一直流源；
一第六晶体管，具有控制端、第一端与第二端，所述第六晶体管的控制端电性耦接所述第四晶体管的第二端，所述第六晶体管的第一端电性连接该公共节点，所述第六晶体管的第二端电性连接该第一直流源；
一第七晶体管，具有控制端、第一端与第二端，所述第七晶体管的控制端电性耦接所述第四晶体管的第二端，所述第七晶体管的第一端电性连接第n级栅极驱动信号，所述第七晶体管的第二端电性耦接至该第一直流源；
一第八晶体管，具有控制端、第一端与第二端，所述第八晶体管的控制端电性耦接至该公共节点，所述第八晶体管的第一端电性耦接至所述第二时钟脉冲信号，所述第八晶体管的第二端电性连接至所述第七晶体管的第一端；以及
一第九晶体管，具有控制端、第一端与第二端，所述第九晶体管的控制端电性连接所述第一时钟脉冲信号，所述第九晶体管的第一端电性连接所述第八晶体管的第二端，所述第九晶体管的第二端电性连接至该第一直流源，
其中，所述栅极驱动电路藉由所述第一控制电压和所述第二控制电压的极性匹配来实现信号双向传输，并且透过所述第四晶体管和所述第二直流源使所述第六晶体管和所述第七晶体管各自的控制端具有稳定的高电压电位，以增强所述第六晶体管和所述第七晶体管的驱动能力。
在其中的一实施例，所述栅极驱动电路还包括一电容，其一端电性连接至所述公共节点，另一端电性连接至所述第七晶体管的第一端。
在其中的一实施例，当栅极驱动电路进行正向信号传输时，所述第一控制电压等于所述第二直流源，所述第二控制电压等于所述第一直流源；当栅极驱动电路进行反向信号传输时，所述第一控制电压等于所述第一直流源，所述第二控制电压等于所述第二直流源。
在其中的一实施例，所述公共节点具有不同于低电位的两阶段电压电位，其中第一电压电位的持续期间对应于第(n-1)级栅极驱动信号的高电平起始时刻至第n级栅极驱动信号的高电平起始时刻，以及对应于第n级栅极驱动信号的高电平结束时刻至第(n+1)级栅极驱动信号的高电平起始时刻。
在其中的一实施例，所述公共节点的第二电压电位的持续期间对应于第n级栅极驱动信号的高电平持续期间，且第二电压高于第一电压。
在其中的一实施例，所述公共节点为第二电压电位时，所述第一时钟脉冲信号为低电平，所述第二时钟脉冲信号为高电平。
依据本发明的另一个方面，提供了一种可增强电路驱动能力的栅极驱动电路，包括：
一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的控制端电性连接第(n-2)级输出信号，所述第一晶体管的第一端电性连接至一公共节点，所述第一晶体管的第二端电性连接第(n-1)级栅极驱动信号；
一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的控制端电性连接第(n+2)级输出信号，所述第二晶体管的第一端电性连接第(n+1)级栅极驱动信号，所述第二晶体管的第二端电性连接该公共节点；
一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的控制端电性连接一第三时钟脉冲信号，所述第三晶体管的第二端电性连接一第一直流源；
一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端电性连接至一第四时钟脉冲信号，所述第四晶体管的第一端电性耦接一第二直流源，所述第四晶体管的第二端电性耦接所述第三晶体管的第一端；
一第五晶体管，具有控制端、第一端与第二端，所述第五晶体管的控制端电性连接该公共节点，所述第五晶体管的第一端电性连接所述第三晶体管的第一端及所述第四晶体管的第二端，所述第五晶体管的第二端电性耦接该第一直流源；
一第六晶体管，具有控制端、第一端与第二端，所述第六晶体管的控制端电性耦接所述第四晶体管的第二端，所述第六晶体管的第一端电性连接该公共节点，所述第六晶体管的第二端电性连接该第一直流源；
一第七晶体管，具有控制端、第一端与第二端，所述第七晶体管的控制端电性耦接所述第四晶体管的第二端，所述第七晶体管的第一端电性耦接第n级栅极驱动信号，所述第七晶体管的第二端电性耦接至该第一直流源；
一第八晶体管，具有控制端、第一端与第二端，所述第八晶体管的控制端电性耦接至该公共节点，所述第八晶体管的第一端电性耦接至所述第四时钟脉冲信号，所述第八晶体管的第二端电性连接至所述第七晶体管的第一端；以及
一第九晶体管，具有控制端、第一端与第二端，所述第九晶体管的控制端电性连接所述第三时钟脉冲信号，所述第九晶体管的第一端电性连接所述第八晶体管的第二端，所述第九晶体管的第二端电性连接至该第一直流源，
其中，藉由所述第四晶体管和所述第二直流源使所述第六晶体管和所述第七晶体管各自的控制端具有稳定的高电压电位，以增强所述第六晶体管和所述第七晶体管的驱动能力。
在其中的一实施例，所述公共节点对应于一充电期间和一放电期间，所述充电期间为第(n-1)级栅极驱动信号的高电平起始时刻至第n级栅极驱动信号的高电平起始时刻之间的区间，所述放电期间为第(n+1)级栅极驱动信号的高电平结束时刻至第(n+2)级输出信号的高电平结束时刻之间的区间。
在其中的一实施例，所述公共节点具有不同于低电位的两阶段电压电位，其中第一电压电位的持续期间对应于第(n-1)级栅极驱动信号的高电平起始时刻至第n级栅极驱动信号的高电平起始时刻，以及对应于第n级栅极驱动信号的高电平结束时刻至第(n+1)级栅极驱动信号的高电平结束时刻。
在其中的一实施例，所述公共节点的第二电压电位的持续期间对应于第n级栅极驱动信号的高电平持续期间，且第二电压高于第一电压。
采用本发明的可增强电路驱动能力的栅极驱动电路，第一晶体管的控制端电性连接第(n-1)级栅极驱动信号，其第一端电性连接至一公共节点且第二端电性连接至一第一控制电压，第二晶体管的控制端电性连接第(n+1)级栅极驱动信号，其第一端电性连接至一第二控制电压且第二端电性连接该公共节点，第三晶体管的控制端电性连接至一第一时钟脉冲信号且第二端电性连接一第一直流源，第四晶体管的控制端电性连接至一第二时钟脉冲信号，其第一端电性耦接至一第二直流源且第二端电性连接至第三晶体管的第一端。该栅极驱动电路藉由第一控制电压和第二控制电压的极性匹配来实现信号双向传输，并且透过第四晶体管和第二直流源使第三晶体管的第一端具有稳定的高电压电位，以增强后级稳压电路的稳压驱动能力。相比于现有技术，本发明将第四晶体管的控制端电性连接至一第二时钟脉冲信号，其第一端电性耦接至一第二直流源且第二端电性连接至第三晶体管的第一端，藉由该第二直流源充电来避免现有电路因寄生电容而造成的电压降低效应，还可通过该直流源来抑制晶体管的漏电流，进而延长相应节点的高电位持续时间，增加稳压模块的驱动时间。此外，本发明的栅极驱动电路还可省去电路中的大电容，以缩减电路所占用的布板空间，从而因应窄边框化设计的主流趋势。
附图说明
读者在参照附图阅读了本发明的具体实施方式以后，将会更清楚地了解本发明的各个方面。其中，
图1示出现有技术中的一种栅极驱动电路的结构示意图；
图2示出图1的栅极驱动电路中的关键信号的时序示意图；
图3示出依据本发明的一实施方式，可增强电路驱动能力的栅极驱动电路的结构示意图；
图4示出图3的栅极驱动电路中的关键信号的时序示意图；
图5示出依据本发明的另一实施方式，可增强电路驱动能力的栅极驱动电路的结构示意图；以及
图6示出图5的栅极驱动电路中的关键信号的时序示意图。
具体实施方式
为了使本申请所揭示的技术内容更加详尽与完备，可参照附图以及本发明的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本发明所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。
下面参照附图，对本发明各个方面的具体实施方式作进一步的详细描述。
图1示出现有技术中的一种栅极驱动电路的结构示意图。图2示出图1的栅极驱动电路中的关键信号的时序示意图。
参照图1，该栅极驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、电容C1和C2。该电路架构含有7个晶体管和2个电容，因此也可简称为“7T2C”驱动架构。例如，第一晶体管T1至第七晶体管T7均为薄膜晶体管(Thin Film Transistor，TFT)，则晶体管的控制端对应薄膜晶体管的栅极，晶体管的第一端对应薄膜晶体管的漏极，晶体管的第二端对应薄膜晶体管的源极。下文中将以薄膜晶体管示意性地说明具体的连接关系。
详细而言，第一晶体管T1的栅极电性连接第(n-1)级栅极驱动信号G(n-1)。第一晶体管T1的漏极电性连接至一公共节点Q，该节点Q对应于第n级输出信号Q(n)。第一晶体管T1的源极电性连接至一第一控制电压U2D。第二晶体管T2的栅极电性连接第(n+1)级栅极驱动信号G(n+1)。第二晶体管T2的漏极电性连接至一第二控制电压D2U。第二晶体管T2的源极电性连接该公共节点Q。其中，第一控制电压U2D的电压极性与第二控制电压D2U的电压极性总是相反。例如，当该驱动电路正向传输信号时，第一控制电压U2D等于第二直流源Vdd，第二控制电压D2U等于第一直流源Vss；当该驱动电路反向传输信号时，第一控制电压U2D等于第一直流源Vss，第二控制电压D2U等于第二直流源Vdd。
第三晶体管T3的栅极电性连接至公共节点Q且用以接收第n级输出信号Q(n)。第三晶体管T3的源极电性连接第一直流源Vss。第三晶体管T3的漏极经由一电容C2电性耦接至时钟脉冲信号CK，如此一来，通过电容C2的耦合效应可将节点P的电位抬升至高电位，利用该高电位来控制晶体管T4和T5开通，进而使公共节点Q处于稳定的低电压电位。此外，第n级输出信号Q(n)具有不同于低电位的两阶段电压，其中第一阶电压值为Vdd，第二阶电压值为Vdd+ΔV。
第四晶体管T4和第五晶体管T5构成稳压电路，其中，第四晶体管T4的栅极电性连接至第三晶体管T3的漏极。第四晶体管T4的漏极电性耦接公共节点Q且用以接收第n级输出信号Q(n)。第四晶体管T4的源极电性连接第一直流源Vss。第五晶体管T5的栅极电性连接至第三晶体管T3的漏极。第五晶体管T5的漏极电性连接第n级栅极驱动信号G(n)。第五晶体管T5的源极电性耦接该第一直流源Vss。此外，第五晶体管T5的漏极与公共节点Q之间还设置一电容C1。
第六晶体管T6的栅极电性耦接公共节点Q且用以接收第n级输出信号Q(n)。第六晶体管T6的漏极电性连接时钟脉冲信号CK。第六晶体管T6的源极电性连接第n级栅极驱动信号G(n)。第七晶体管T7的栅极电性耦接时钟脉冲信号XCK。第七晶体管T7的漏极电性连接第六晶体管T6的源极。第七晶体管T7的源极电性耦接至该第一直流源Vss。其中，时钟脉冲信号XCK相对于时钟脉冲信号CK具有一定的延时，如图2所示。
如前文所述，图1的栅极驱动电路通过电容耦合效应所产生的高电位节点电压还会受到寄生电容(parasitic capacitor)Cp的影响而下降，使节点P的电位较低，导致当前级的输出信号Q(n)的低电位不够稳定。例如，节点电压的高电位持续期间为25us，幅值为6.41V。若要增加电路的稳定性，必须使用较大尺寸的耦合电容来维持上述节点的高电位，但是大电容会占用较大的布板空间，使得栅极驱动电路不利于窄边框化的设计趋势。
为了解决现有技术中的上述缺陷，本发明提供了一种可增强电路驱动能力的栅极驱动电路。图3示出依据本发明的一实施方式，可增强电路驱动能力的栅极驱动电路的结构示意图。图4示出图3的栅极驱动电路中的关键信号的时序示意图。
参照图3，该栅极驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和电容C1。该电路架构含有9个晶体管和1个电容，因此也可简称为“9T1C”驱动架构。
将图3与图1进行比较，其主要区别至少在于，图3的电路增加一个晶体管T4替代了图1的电路中的耦合电容C2。为描述方便起见，图3与图1的电路架构的相同之处在此不再赘述。
详细而言，第三晶体管T3的栅极电性连接至一第一时钟脉冲信号XCK，第三晶体管T3的源极电性连接一第一直流源Vss。第四晶体管T4的栅极电性连接至一第二时钟脉冲信号CK，第四晶体管T4的漏极电性耦接至一第二直流源Vdd，第四晶体管T4的源极电性连接至第三晶体管T3的漏极。第二直流源Vdd大于第一直流源Vss。第五晶体管T5的栅极电性连接至该公共节点且用以接收第n级输出信号Q(n)。第五晶体管T5的漏极电性连接第四晶体管T4的源极。第五晶体管T5的源极电性耦接第一直流源Vss。
由上述可知，本发明的栅极驱动电路藉由第一控制电压U2D和第二控制电压D2U的极性匹配来实现信号双向传输。并且，需要特别指出的是，透过第四晶体管T4和第二直流源Vdd使第六晶体管T6和第七晶体管T7各自的栅极具有稳定的高电压电位，以增强第六晶体管T6和第七晶体管T7的驱动能力。例如，使用该电路中的第四晶体管T4替代图1中的电容C2，其节点电压的高电位持续期间从25us增加到32us，幅值也从6.41V上升至13.5V。相比于现有技术，本发明可避免现有电路因寄生电容而造成的电压降低效应，还可省去电路中的大电容，以缩减电路所占用的布板空间，从而因应窄边框化设计的趋势。
在一具体实施例，如图4所示，公共节点Q的第n级输出信号具有不同于低电位的两阶段电压电位，其中第一电压电位Vdd的持续期间对应于第(n-1)级栅极驱动信号G(n-1)的高电平起始时刻至第n级栅极驱动信号G(n)的高电平起始时刻，以及对应于第n级栅极驱动信号G(n)的高电平结束时刻至第(n+1)级栅极驱动信号G(n+1)的高电平起始时刻。此外，该公共节点Q的第二电压电位(Vdd+ΔV)的持续期间对应于第n级栅极驱动信号G(n)的高电平持续期间，且第二电压高于第一电压。当公共节点Q为第二电压电位时，第一时钟脉冲信号XCK为低电平，第二时钟脉冲信号CK为高电平。
图5示出依据本发明的另一实施方式，可增强电路驱动能力的栅极驱动电路的结构示意图。图6示出图5的栅极驱动电路中的关键信号的时序示意图。
将图5与图3进行比较，其相同之处至少在于图5的电路同样增加一个晶体管T4替代了图1的电路中的耦合电容C2，以消除电容耦合效应，稳定公共节点Q的低电位。其主要区别至少是在于，晶体管T1和T2的栅极和源极各自的连接信号不同，且图5的栅极驱动电路无需再额外增加两个直流源，更加节省电路的布板空间。
第一晶体管T1的栅极电性连接第(n-2)级输出信号Q(n-2)，第一晶体管T1的漏极电性连接至一公共节点Q，第一晶体管T1的源极电性连接第(n-1)级栅极驱动信号G(n-1)。一第二晶体管T2的栅极电性连接第(n+2)级输出信号Q(n+2)，第二晶体管T2的漏极电性连接第(n+1)级栅极驱动信号G(n+1)，第二晶体管T2的源极电性连接该公共节点Q。此外，第四晶体管T4的栅极与第八晶体管T8的漏极均电性连接时钟脉冲信号HC1。第三晶体管T3的栅极与第九晶体管T9的栅极均电性连接时钟脉冲信号HC3。
在一具体实施例，公共节点Q对应于一充电期间T1和一放电期间T2，如图6所示。充电期间T1为第(n-1)级栅极驱动信号G(n-1)的高电平起始时刻至第n级栅极驱动信号G(n)的高电平起始时刻之间的区间，放电期间T2为第(n+1)级栅极驱动信号G(n+1)的高电平结束时刻至第(n+2)级输出信号Q(n+2)的高电平结束时刻之间的区间。
在一具体实施例，公共节点Q具有不同于低电位的两阶段电压电位，其中第一电压电位V1的持续期间对应于第(n-1)级栅极驱动信号G(n-1)的高电平起始时刻至第n级栅极驱动信号G(n)的高电平起始时刻，以及对应于第n级栅极驱动信号G(n)的高电平结束时刻至第(n+1)级栅极驱动信号G(n+1)的高电平结束时刻。公共节点Q的第二电压电位V2的持续期间对应于第n级栅极驱动信号G(n)的高电平持续期间，且第二电压V2高于第一电压V1。
采用本发明的可增强电路驱动能力的栅极驱动电路，第一晶体管的控制端电性连接第(n-1)级栅极驱动信号，其第一端电性连接至一公共节点且第二端电性连接至一第一控制电压，第二晶体管的控制端电性连接第(n+1)级栅极驱动信号，其第一端电性连接至一第二控制电压且第二端电性连接该公共节点，第三晶体管的控制端电性连接至一第一时钟脉冲信号且第二端电性连接一第一直流源，第四晶体管的控制端电性连接至一第二时钟脉冲信号，其第一端电性耦接至一第二直流源且第二端电性连接至第三晶体管的第一端。该栅极驱动电路藉由第一控制电压和第二控制电压的极性匹配来实现信号双向传输，并且透过第四晶体管和第二直流源使第三晶体管的第一端具有稳定的高电压电位，以增强后级稳压电路的稳压驱动能力。相比于现有技术，本发明将第四晶体管的控制端电性连接至一第二时钟脉冲信号，其第一端电性耦接至一第二直流源且第二端电性连接至第三晶体管的第一端，藉由该第二直流源充电来避免现有电路因寄生电容而造成的电压降低效应，还可通过该直流源来抑制晶体管的漏电流，进而延长相应节点的高电位持续时间，增加稳压模块的驱动时间。此外，本发明的栅极驱动电路还可省去电路中的大电容，以缩减电路所占用的布板空间，从而因应窄边框化设计的主流趋势。
上文中，参照附图描述了本发明的具体实施方式。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的具体实施方式作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。
Claims (10)
1.一种可增强电路驱动能力的栅极驱动电路，其特征在于，所述栅极驱动电路包括：
一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的控制端电性连接第(n-1)级栅极驱动信号，所述第一晶体管的第一端电性连接至一公共节点，所述第一晶体管的第二端电性连接至一第一控制电压；
一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的控制端电性连接第(n+1)级栅极驱动信号，所述第二晶体管的第一端电性连接至一第二控制电压，所述第二晶体管的第二端电性连接该公共节点；
一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的控制端电性连接至一第一时钟脉冲信号，所述第三晶体管的第二端电性连接一第一直流源；
一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端电性连接至一第二时钟脉冲信号，所述第四晶体管的第一端电性耦接至一第二直流源，所述第四晶体管的第二端电性连接至所述第三晶体管的第一端，该第二直流源大于该第一直流源；
一第五晶体管，具有控制端、第一端与第二端，所述第五晶体管的控制端电性连接至该公共节点，所述第五晶体管的第一端电性连接所述第四晶体管的第二端，所述第五晶体管的第二端电性耦接该第一直流源；
一第六晶体管，具有控制端、第一端与第二端，所述第六晶体管的控制端电性耦接所述第四晶体管的第二端，所述第六晶体管的第一端电性连接该公共节点，所述第六晶体管的第二端电性连接该第一直流源；
一第七晶体管，具有控制端、第一端与第二端，所述第七晶体管的控制端电性耦接所述第四晶体管的第二端，所述第七晶体管的第一端电性连接第n级栅极驱动信号，所述第七晶体管的第二端电性耦接至该第一直流源；
一第八晶体管，具有控制端、第一端与第二端，所述第八晶体管的控制端电性耦接至该公共节点，所述第八晶体管的第一端电性耦接至所述第二时钟脉冲信号，所述第八晶体管的第二端电性连接至所述第七晶体管的第一端；以及
一第九晶体管，具有控制端、第一端与第二端，所述第九晶体管的控制端电性连接所述第一时钟脉冲信号，所述第九晶体管的第一端电性连接所述第八晶体管的第二端，所述第九晶体管的第二端电性连接至该第一直流源，
其中，所述栅极驱动电路藉由所述第一控制电压和所述第二控制电压的极性匹配来实现信号双向传输，并且透过所述第四晶体管和所述第二直流源使所述第六晶体管和所述第七晶体管各自的控制端具有稳定的高电压电位，以增强所述第六晶体管和所述第七晶体管的驱动能力。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括一电容，其一端电性连接至所述公共节点，另一端电性连接至所述第七晶体管的第一端。
3.根据权利要求1所述的栅极驱动电路，其特征在于，当栅极驱动电路进行正向信号传输时，所述第一控制电压等于所述第二直流源，所述第二控制电压等于所述第一直流源；当栅极驱动电路进行反向信号传输时，所述第一控制电压等于所述第一直流源，所述第二控制电压等于所述第二直流源。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述公共节点具有不同于低电位的两阶段电压电位，其中第一电压电位的持续期间对应于第(n-1)级栅极驱动信号的高电平起始时刻至第n级栅极驱动信号的高电平起始时刻，以及对应于第n级栅极驱动信号的高电平结束时刻至第(n+1)级栅极驱动信号的高电平起始时刻。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述公共节点的第二电压电位的持续期间对应于第n级栅极驱动信号的高电平持续期间，且第二电压高于第一电压。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述公共节点为第二电压电位时，所述第一时钟脉冲信号为低电平，所述第二时钟脉冲信号为高电平。
7.一种可增强电路驱动能力的栅极驱动电路，其特征在于，所述栅极驱动电路包括：
一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的控制端电性连接第(n-2)级输出信号，所述第一晶体管的第一端电性连接至一公共节点，所述第一晶体管的第二端电性连接第(n-1)级栅极驱动信号；
一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的控制端电性连接第(n+2)级输出信号，所述第二晶体管的第一端电性连接第(n+1)级栅极驱动信号，所述第二晶体管的第二端电性连接该公共节点；
一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的控制端电性连接一第三时钟脉冲信号，所述第三晶体管的第二端电性连接一第一直流源；
一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端电性连接至一第四时钟脉冲信号，所述第四晶体管的第一端电性耦接一第二直流源，所述第四晶体管的第二端电性耦接所述第三晶体管的第一端；
一第五晶体管，具有控制端、第一端与第二端，所述第五晶体管的控制端电性连接该公共节点，所述第五晶体管的第一端电性连接所述第三晶体管的第一端及所述第四晶体管的第二端，所述第五晶体管的第二端电性耦接该第一直流源；
一第六晶体管，具有控制端、第一端与第二端，所述第六晶体管的控制端电性耦接所述第四晶体管的第二端，所述第六晶体管的第一端电性连接该公共节点，所述第六晶体管的第二端电性连接该第一直流源；
一第七晶体管，具有控制端、第一端与第二端，所述第七晶体管的控制端电性耦接所述第四晶体管的第二端，所述第七晶体管的第一端电性耦接第n级栅极驱动信号，所述第七晶体管的第二端电性耦接至该第一直流源；
一第八晶体管，具有控制端、第一端与第二端，所述第八晶体管的控制端电性耦接至该公共节点，所述第八晶体管的第一端电性耦接至所述第四时钟脉冲信号，所述第八晶体管的第二端电性连接至所述第七晶体管的第一端；以及
一第九晶体管，具有控制端、第一端与第二端，所述第九晶体管的控制端电性连接所述第三时钟脉冲信号，所述第九晶体管的第一端电性连接所述第八晶体管的第二端，所述第九晶体管的第二端电性连接至该第一直流源，
其中，藉由所述第四晶体管和所述第二直流源使所述第六晶体管和所述第七晶体管各自的控制端具有稳定的高电压电位，以增强所述第六晶体管和所述第七晶体管的驱动能力。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述公共节点对应于一充电期间和一放电期间，所述充电期间为第(n-1)级栅极驱动信号的高电平起始时刻至第n级栅极驱动信号的高电平起始时刻之间的区间，所述放电期间为第(n+1)级栅极驱动信号的高电平结束时刻至第(n+2)级输出信号的高电平结束时刻之间的区间。
9.根据权利要求7所述的栅极驱动电路，其特征在于，所述公共节点具有不同于低电位的两阶段电压电位，其中第一电压电位的持续期间对应于第(n-1)级栅极驱动信号的高电平起始时刻至第n级栅极驱动信号的高电平起始时刻，以及对应于第n级栅极驱动信号的高电平结束时刻至第(n+1)级栅极驱动信号的高电平结束时刻。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述公共节点的第二电压电位的持续期间对应于第n级栅极驱动信号的高电平持续期间，且第二电压高于第一电压。
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