CN106782281A - 移位寄存器电路 - Google Patents

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CN106782281A CN201710092058.7A CN201710092058A CN106782281A CN 106782281 A CN106782281 A CN 106782281A CN 201710092058 A CN201710092058 A CN 201710092058A CN 106782281 A CN106782281 A CN 106782281A
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Abstract

本公开提供一种移位寄存器电路，其包括第一信号控制电路、升压电路、驱动电路、第一下拉电路、第二信号控制电路以及稳压电路。第一信号控制电路接收第一控制信号以及第二控制信号并输出驱动控制信号。升压电路接收第一控制信号、第三控制信号以及第四控制信号并输出驱动控制信号。驱动电路接收驱动控制信号并输出驱动信号。第一下拉电路接收第一时脉信号以及驱动信号。第二信号控制电路接收驱动控制信号以及第二时脉信号并输出稳压控制信号。稳压电路接收稳压控制信号、驱动控制信号以及驱动信号。本发明的移位寄存器电路可快速且准确的将驱动信号维持于相对低的电压电平，有效保持优良的显示画面品质。

Description

移位寄存器电路
技术领域
本发明涉及一种移位寄存器电路，特别涉及一种增加驱动能力的移位寄存器电路。
背景技术
现有的显示装置包括栅极驱动电路，栅极驱动电路包括多个移位寄存器电路，移位寄存器电路用以正确地输出多个驱动信号来驱动显示装置中的多列像素。然，由于显示装置相关技术的蓬勃发展以及消费者对显示装置显示能力的要求，显示装置已具有高分辨率的显示能力，例如4K分辨率(4K resolution)的显示装置规格。但为了达到高分辨率的效果，显示装置每列像素的驱动时间将相对减少，容易导致像素写入错误显示数据，进而影响显示画面品质。
发明内容
为了解决上述缺憾，本发明提出一种移位寄存器电路实施例，所述移位寄存器电路包括第一信号控制电路、升压电路、驱动电路、第一下拉电路、第二信号控制电路以及稳压电路。第一信号控制电路用以接收第一控制信号以及第二控制信号并输出驱动控制信号。升压电路与第一信号控制电路电性耦接，用以接收第一控制信号、第三控制信号以及第四控制信号并输出驱动控制信号。驱动电路与第一信号控制电路以及升压电路电性耦接，驱动电路用以接收驱动控制信号并输出驱动信号。第一下拉电路与驱动电路电性耦接，用以接收第一时脉信号以及驱动信号。第二信号控制电路用以接收驱动控制信号以及第二时脉信号并输出稳压控制信号。稳压电路与第二信号控制电路电性耦接，稳压电路用以接收稳压控制信号、驱动控制信号以及驱动信号。
本发明的移位寄存器电路具有所述升压电路，可在驱动电路输出驱动信号后，使驱动电路仍保持优选的驱动能力，因此可快速且准确的将驱动信号维持于相对低的电压电平，使驱动信号对应的像素不会因驱动信号的不稳定而错误开启，有效保持优良的显示画面品质，因此使用者在观赏显示画面时具有优选的观赏效果。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例并配合说明书附图做详细说明如下。
附图说明
图1为显示装置实施例示意图。
图2为本发明的移位暂存电路实施例示意图。
图3为本发明的信号实施例示意图。
附图标记说明：
10 显示装置
11 数据驱动器
12 栅极驱动器
13 像素单元
20 移位寄存器电路
21 第一信号控制电路
22 驱动电路
23 升压电路
24 第一下拉电路
25 第二信号控制电路
26 稳压电路
S1、S2、S3、S4 控制信号
T1、T2、T3、T4、T5、T6、T7、T8、T9 晶体管
C1、C2、C3 电容
CP1、CP2 寄生电容
CK1、CK2 时脉信号
VSS 低电压电平
QN 驱动控制信号
PN 稳压控制信号
DS 显示数据
D1、D2、DM 显示数据线
GN-2、GN-1、GN、GN+1、GN+2、GN+P 驱动信号
A、B 节点
具体实施方式
请先参考图1，图1为显示装置10实施例示意图，所述显示装置10例如为液晶显示器等电子装置。显示装置10包括数据驱动器11、栅极驱动器12以及多个像素单元13，数据驱动器11与多个像素单元13电性耦接，数据驱动器11用以接收多个准备显示的显示数据DS，并据以输出至对应的显示数据线D1、D2…DM，显示数据线D1、D2…DM传送数据信号DS至对应的多个像素单元13，M为不为零的正整数。栅极驱动器12与多个像素单元13电性耦接，栅极驱动器12包括多个移位寄存器电路，栅极驱动器12用以产生多个驱动信号，如图1所示的驱动信号GN-2、GN-1、GN、GN+1…GN+P，N与P为不为零的正整数，栅极驱动器12并将驱动信号传送至对应的栅极线，使与栅极线电性耦接的像素单元13根据驱动信号决定是否接收并显示上述的其中之一显示数据线D1、D2…DM。
请参考图2，图2为本发明的移位寄存器电路20实施例示意图，本发明的移位寄存器电路20可适于上述的显示装置10，但不以此为限，以下并以输出第N级驱动信号GN的第N级移位寄存器电路20为例进行说明。图2的移位寄存器电路20包括第一信号控制电路21、驱动电路22、升压电路23、第一下拉电路24、第二信号控制电路25以及稳压电路26。
第一信号控制电路21用以接收控制信号S1以及控制信号S2，并用以输出驱动控制信号QN。第一信号控制电路21包括晶体管T1以及晶体管T2，晶体管T1具有第一端、控制端以及第二端，晶体管T1的第一端以及控制端用接收控制信号S1，晶体管T1的第二端用以输出驱动控制信号QN。晶体管T2具有第一端、控制端以及第二端，晶体管T2的第一端用以接收驱动控制信号QN，晶体管T2的控制端用以接收控制信号S2，晶体管T2的第三端接收低电压电平VSS，低电压电平VSS例如为逻辑低电位。
驱动电路22与第一信号控制电路21以及升压电路23电性耦接，驱动电路22用以接收驱动控制信号QN以及时脉信号CK2，并输出当级驱动信号GN。驱动电路22包括晶体管T3，晶体管T3具有第一端、第二端以及控制端，晶体管T3的第一端用以接收所述时脉信号CK2，晶体管T3的控制端用以接收驱动控制信号QN，晶体管T3的第二端用以输出所述驱动信号GN，此外，晶体管T3还包括耦接于第一端以及控制端之间的寄生电容CP2和耦接于第二端以及控制端之间的寄生电容CP1。
升压电路23与第一信号控制电路21以及驱动电路22电性耦接，升压电路23用以接收控制信号S1、控制信号S3以及控制信号S4。升压电路23包括晶体管T4、晶体管T5、电容C1以及电容C2。晶体管T4具有第一端、控制端以及第二端，晶体管T4的第一端接收控制信号S4，晶体管T4的控制端接收驱动控制信号QN，晶体管T4的第二端与电容C1电性耦接。晶体管T5具有第一端、控制端以及第二端，晶体管T5的第一端接收控制信号S3，晶体管T5的控制端接收控制信号S1，晶体管T5的第二端与电容C1以及电容C2电性耦接。电容C1具有第一端以及第二端，电容C1的第一端与晶体管T5的第二端电性耦接，电容C1的第二端与晶体管T4的第二端电性耦接。电容C2具有第一端以及第二端，电容C2的第一端与第一信号控制电路21以及驱动电路22电性耦接，用以输出驱动控制信号QN，电容C2的第二端与晶体管T5的第二端电性耦接，其中，在本实施例中，电容C2的电容值大于电容C1。
第一下拉电路24与驱动电路22电性耦接，第一下拉电路24用以接收时脉信号CK1并根据时脉信号CK1决定是否将驱动信号GN禁能。第一下拉电路24包括晶体管T6，晶体管T6具有第一端、控制端以及第二端，晶体管T6的第一端与晶体管T3的第二端电性耦接，晶体管T6的控制端接收时脉信号CK1，晶体管T6的第二端用以接收上述的低电压电平VSS。
第二信号控制电路25用以接收驱动控制信号QN以及时脉信号CK2，并据以输出稳压控制信号PN。第二信号控制电路25包括电容C3以及晶体管T9，电容C3具有第一端以及第二端，电容C3的第一端用以接收时脉信号CK2，电容C3的第二端用以输出上述的稳压控制信号PN。晶体管T9具有第一端、控制端以及第二端，晶体管T9的第一端用以接收稳压控制信号PN，晶体管T9的控制端接收驱动控制信号QN，晶体管T9的第二端用以接收低电压电平VSS。
稳压电路26与第二信号控制电路25电性耦接，稳压电路26用以接收稳压控制信号PN、驱动控制信号QN以及驱动信号GN。稳压电路26包括晶体管T7以及晶体管T8，晶体管T7包括第一端、控制端以及第二端，晶体管T7的第一端与晶体管T3的第二端电性耦接，晶体管T7的控制端接收稳压控制信号PN，晶体管T7的第二端接收低电压电平VSS。晶体管T8包括第一端、控制端以及第二端，晶体管T8的第一端接收驱动控制信号QN，晶体管T8的控制端接收稳压控制信号PN，晶体管T8的第二端接收低电压电平VSS。
请参考图3，图3为本发明的信号实施例示意图，图3包括时脉信号CK1、时脉信号CK2、驱动信号GN-2、驱动信号GN-1、驱动信号GN、驱动信号GN+1以及驱动信号GN+2以及驱动控制信号QN，图3还包括图2中的节点A以及节点B的电位变化。时脉信号CK1的电平转换时间早于时脉信号CK2，时脉信号CK1的使能起始时间早于时脉信号CK2，时脉信号CK1与时脉信号CK2的使能期间彼此不重叠。驱动信号彼此为循序驱动，也就是驱动信号依照其顺序由禁能的电平转换为使能的电平，以本实施例为例，其顺序依序为驱动信号GN-2、驱动信号GN-1、驱动信号GN、驱动信号GN+1以及驱动信号GN+2。驱动信号GN-2的电平转换时间早于驱动信号GN-1的电平转换时间，驱动信号GN-1的电平转换时间早于驱动信号GN的电平转换时间，驱动信号GN的电平转换时间早于驱动信号GN+1的电平转换时间，驱动信号GN+1的电平转换时间早于驱动信号GN+2。驱动信号GN-1的使能期间与驱动信号GN-2的使能期间部分重叠，驱动信号GN的使能期间与驱动信号GN-1的使能期间部分重叠，驱动信号GN+1的使能期间与驱动信号GN的使能期间部分重叠，驱动信号GN+2的使能期间与驱动信号GN+1的使能期间部分重叠。以下将配合图2以及图3，且控制信号S1可以为驱动信号GN-2、控制信号S2可以为驱动信号GN+2、控制信号S3可以为第N-1级驱动信号GN-1以及控制信号S4可以为第N+1级驱动信号GN+1的实施例来说明本发明的移位寄存器电路20实施例的运行方法。
在时段t1，时脉信号CK1以及驱动信号GN-2为使能电压电平，时脉信号CK2、驱动信号GN-1、驱动信号GN+1以及驱动信号GN+2为禁能电压电平，因此晶体管T1开启，晶体管T2为关闭，驱动控制信号QN因为晶体管T1开启而由禁能电压电平转换为电压电平V1。晶体管T3因为驱动控制信号QN为电压电平V1而开启，但同时时脉信号CK2为禁能电压电平，驱动信号G因为时脉信号CK2而为禁能电压电平。晶体管T4因为驱动控制信号QN为第一电压电平V1而开启，且同时驱动信号GN+1为禁能电压电平，因此节点B因而维持在电压电平VB1。晶体管T5因为驱动信号GN-2而开启，且同时驱动信号GN-1为禁能电压电平，因此节点A因而维持在电压电平VA1，晶体管T6因为时脉信号CK1而开启，将驱动信号G维持于禁能电压电平。晶体管T9因为驱动控制信号QN而开启，因此将稳压控制信号PN维持于禁能电压电平，晶体管T8以及晶体管T7相应为关闭。
在时段t2时，时脉信号CK1、驱动信号GN-1以及驱动信号GN-2为使能电压电平，时脉信号CK2、驱动信号GN+1以及驱动信号GN+2为禁能电压电平，晶体管T1以及晶体管T2为关闭，晶体管T3因为驱动控制信号QN而开启，驱动信号G因为时脉信号CK2而为禁能电压电平。晶体管T4仍因为驱动信号GN+1为禁能电压电平而将节点B维持在电压电平VB1。晶体管T5因为驱动信号GN-2而保持开启，同时驱动信号GN-1为使能电压电平，节点A的电压电平因此转换为电压准为VA2，并通过电容C2耦合至驱动控制信号QN，因此驱动控制信号QN的电位由电压电平V1被转换为电压电平V2。晶体管T6因为时脉信号CK1而开启，将驱动信号G维持于禁能电压电平。晶体管T9因为驱动控制信号QN而维持开启，晶体管T8以及晶体管T7维持为关闭。
在时段t3时，驱动信号GN-1为使能电压电平，时脉信号CK1、时脉信号CK2、驱动信号GN-2、驱动信号GN+1以及驱动信号GN+2为禁能电压电平。晶体管T1以及晶体管T2维持关闭，晶体管T3维持开启，晶体管T4维持开启，晶体管T5因为驱动信号GN-2而关闭，晶体管T6因为时脉信号CK1关闭，晶体管T9维持开启，稳压控制信号PN维持于禁能电压电平，因此晶体管T7以及晶体管T8维持关闭。
在时段t4时，时脉信号CK2以及驱动信号GN-1为使能电压电平，时脉信号CK1、驱动信号GN-2、驱动信号GN+1以及驱动信号GN+2为禁能电压电平。因此晶体管T1以及晶体管T2维持关闭，晶体管T3维持开启，且因为时脉信号CK2为使能电压电平，因此驱动信号GN因为时脉信号CK2而转为使能电压电平。晶体管T4因为驱动控制信号QN维持开启，节点B维持在电压电平VB1，晶体管T5维持关闭。晶体管T6因为时脉信号CK1维持关闭，晶体管T9维持开启，稳压控制信号PN维持于禁能电压电平，因此晶体管T7以及晶体管T8维持关闭。在此时段中，由于时脉信号CK2转为使能电压电平，此使能电压电平会通过晶体管T3的寄生电容CP1以及CP2耦合至晶体管T3的控制端，因此驱动控制信号QN在此时段会由电压电平V2转换为电压电平V3。
在时段t5时，时脉信号CK2、驱动信号GN以及驱动信号GN+1为使能电压电平，时脉信号CK1、驱动信号GN-1、驱动信号GN-2、以及驱动信号GN+2为禁能电压电平。因此晶体管T1以及晶体管T2维持关闭，晶体管T3维持开启，驱动信号GN维持为使能电压电平。晶体管T4因为驱动控制信号QN而维持开启，晶体管T5维持关闭，同时驱动信号GN+1由禁能电压电平转换为使能电压电平，因此节点B的电位由电压电平VB1转换为电压电平VB2，且电压电平VB1与电压电平VB2的电位差会通过电容C1耦合至节点A，因此节点A的电位会由电压电平VA2转换为电压电平VA3，而电压电平VA2与电压电平VA3之间的电位差会再通过电容C2耦合至驱动控制信号QN，因此同时驱动控制信号QN的电位会由电压电平V3转换为电压电平V4。晶体管T9因为驱动控制信号QN维持开启，稳压控制信号PN维持于禁能电压电平，因此晶体管T7以及晶体管T8维持关闭。
在时段t6时，驱动信号GN+1为使能电压电平，时脉信号CK1、时脉信号CK2、驱动信号GN-1、驱动信号GN-2以及驱动信号GN+2为禁能电压电平。因此晶体管T1以及晶体管T2维持关闭，晶体管T3维持开启，但此时时脉信号CK2由使能电压电平转换为禁能电压电平，因此驱动信号GN由使能电压电平转换为禁能电压电平，同时驱动控制信号QN由电压电平V4转换为电压电平V5。而由于驱动控制信号QN在时段t5时被驱动信号GN+1耦合至较高的电压电平V4，因此在时段t6时，虽然驱动控制信号QN由电压电平V4转换为电压电平V5，但晶体管T3依旧可保有相对优选的驱动能力，因此可快速的将驱动信号GN由使能电压电平转换为禁能电压电平。晶体管T4因为驱动控制信号QN保持开启，节电B保持为电压电平VB2，晶体管T5保持关闭。晶体管T6保持关闭，晶体管T9因为驱动控制信号QN维持开启，稳压控制信号PN维持于禁能电压电平，因此晶体管T7以及晶体管T8维持关闭。
在时段t7，时脉信号CK1、驱动信号GN+1以及驱动信号GN+2为使能电压电平，时脉信号CK2、驱动信号GN-1以及驱动信号GN-2为禁能电压电平。晶体管T1保持关闭，晶体管T2因为驱动信号GN+2而开启，驱动控制信号QN因此由电压电平V5转换为禁能电压电平。晶体管T3、晶体管T4以及晶体管T5为关闭，晶体管T6因为时脉信号CK1而开启，将驱动信号GN维持于禁能电压电平。晶体管T9因为驱动控制信号QN而关闭，此时由于时脉信号CK2为禁能电压电平，因此晶体管T7以及晶体管T8维持关闭。
在时段t8时，时脉信号CK1以及驱动信号GN+2为使能电压电平，时脉信号CK2、驱动信号GN-1、驱动信号GN-2以及驱动信号GN+1为禁能电压电平。晶体管T1保持关闭，晶体管T2因为驱动信号GN+2而维持开启。晶体管T3、晶体管T4以及晶体管T5为关闭，节点B因为驱动信号GN+1而放电，晶体管T6因为时脉信号CK1而维持开启。晶体管T9因为驱动控制信号QN而关闭，时脉信号CK2为禁能电压电平，因此晶体管T7以及晶体管T8维持关闭。
在时段t9时，时脉信号CK1、时脉信号CK2、驱动信号GN-2、驱动信号GN-1、驱动信号GN+1以及驱动信号GN+2为禁能电压电平。晶体管T1、晶体管T2、晶体管T3、晶体管T4以及晶体管T5为关闭，晶体管T6因为时脉信号CK1为禁能电压电平而关闭，晶体管T9因为驱动控制信号QN而关闭，时脉信号CK2为禁能电压电平，因此晶体管T7以及晶体管T8维持关闭。
在时段t10时，时脉信号CK2为使能电压电平，时脉信号CK1、驱动信号GN-2、驱动信号GN-1、驱动信号GN+1以及驱动信号GN+2为禁能电压电平。晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5以及晶体管T6为关闭，晶体管T9因为驱动控制信号QN而关闭，而此时时脉信号CK2为使能电压电平，稳压控制信号PN由禁能电压电平转换为使能电压电平，因此晶体管T7以及晶体管T8开启，晶体管T7将驱动信号GN维持于禁能电压电平，晶体管T8将驱动控制信号QN维持于禁能电压电平，移位寄存器电路20结束其于单帧的操作。
综以上所述，本发明所提出的移位寄存器电路20实施例可以在上述的时段t5使驱动控制信号QN被升压电路23耦合至较高的电压电平V4，因此在时段t6时，虽然驱动控制信号QN转换为电压电平V5，但晶体管T3依旧可保有相对优选的驱动能力，因此可快速的将驱动信号GN由使能电压电平转换为禁能电压电平，有效避免像素单元13在错误的时间被驱动信号开启，进而保持显示装置10的显示影像品质，提升观赏者的使用体验。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的构思和范围内，当可做些许的变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种移位寄存器电路，其包括：
一第一信号控制电路，用以接收一第一控制信号以及一第二控制信号并输出一驱动控制信号；
一升压电路，与该第一信号控制电路电性耦接，该升压电路用以接收该第一控制信号、一第三控制信号以及一第四控制信号并输出该驱动控制信号；
一驱动电路，与该第一信号控制电路以及该升压电路电性耦接，该驱动电路用以接收该驱动控制信号并输出一驱动信号；
一第一下拉电路，与该驱动电路电性耦接，用以接收一第一时脉信号以及该驱动信号；
一第二信号控制电路，用以接收该驱动控制信号以及一第二时脉信号并输出一稳压控制信号；以及
一稳压电路，与该第二信号控制电路电性耦接，该稳压电路用以接收该稳压控制信号、该驱动控制信号以及该驱动信号。
2.如权利要求1所述的移位寄存器电路，其中，该第一信号控制电路包括：
一第一晶体管，其具有一第一端、一控制端以及一第二端，该第一晶体管的该第一端以及该控制端用接收该第一控制信号，该第一晶体管的该第二端输出该驱动控制信号；以及
一第二晶体管，该第二晶体管具有一第一端、一控制端以及一第二端，该第二晶体管的该第一端与该第一晶体管的该第二端电性耦接，该第二晶体管的该控制端用以接收该第二控制信号，该第二晶体管的该第二端用以接收一低电压电平。
3.如权利要求1所述的移位寄存器电路，其中，该升压电路包括：
一第一电容，其具有一第一端以及一第二端，该第一电容的该第一端与该第一信号控制电路以及该驱动电路电性耦接；
一第一晶体管，其具有一第一端、一控制端以及一第二端，该第一晶体管的该第一端接收该第三控制信号，该第一晶体管的该控制端接收该第一控制信号，该第一晶体管的该第二端与该第一电容的该第二端电性耦接；
一第二电容，其具有一第一端以及一第二端，该第二电容的该第一端与该第一晶体管的该第二端电性耦接；以及
一第二晶体管，其具有一第一端、一控制端以及一第二端，该第二晶体管的该第一端用以接收该第四控制讯信号，该第二晶体管的该控制端用以接收该驱动控制信号，该第二晶体管的该第二端与该第二电容的该第二端电性耦接。
4.如权利要求3所述的移位寄存器电路，其中，该第一电容的电容值大于该第二电容的电容值。
5.如权利要求1所述的移位寄存器电路，其中，该驱动电路包括一第一晶体管，其具有一第一端、一控制端以及一第二端，该第一晶体管的该第一端用以接收该第二时脉信号，该第一晶体管的该控制端用以接收该驱动控制信号，该第一晶体管的该第二端用以输出该驱动信号。
6.如权利要求1所述的移位寄存器电路，其中，该第一下拉电路包括一第一晶体管，其具有一第一端、一控制端以及一第二端，该第一晶体管的该第一端与该驱动电路电性耦接，该第一晶体管的该控制端用以接收该第一时脉信号，该第一晶体管的该第二端用以接收一低电压电平。
7.如权利要求1所述的移位寄存器电路，其中，该第二信号控制电路包括：
一第一电容，其具有一第一端以及一第二端，该第一电容的该第一端用以接收该第二时脉信号，该第一电容的该第二端用以输出该稳压控制信号；以及
一第一晶体管，其具有一第一端、一控制端以及一第二端，该第一晶体管的该第一端与该第一电容的该第二端电性耦接，该第一晶体管的该控制端用以接收该驱动控制信号，该第一晶体管的该第二端用以接收一低电压电平。
8.如权利要求1所述的移位寄存器电路，其中，该稳压电路包括：
一第一晶体管，其具有一第一端、一控制端以及一第二端，该第一晶体管的该第一端与该第一信号控制电路、该驱动电路以及该升压电路电性耦接，该第一晶体管的该控制端用以接收该稳压控制信号，该第一晶体管的该第二端用以接收一低电压电平；以及
一第二晶体管，其具有一第一端、一控制端以及一第二端，该第二晶体管的该第一端与该驱动电路电性耦接，该第二晶体管的该控制端用以接收该稳压控制信号，该第二晶体管的该第二端用以接收该低电压电平。
9.如权利要求1所述的移位寄存器电路，其中，该第一控制信号的电平改变时间早于该第三控制信号的电平改变时间，该第三控制信号的电平改变时间早于该驱动信号的电平改变时间，该驱动信号的电平改变时间早于该第四控制信号的电平改变时间，该第四控制信号的电平改变时间早于该第二控制信号的电平改变时间。
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