CN101710478B - 平面显示器、移位缓存器串及消除关机残影方法 - Google Patents

Abstract

本发明公开了一种平面显示器、具有克服关机残影的移位缓存器以及消除关机残影方法。移位缓存器的输出端耦接至显示面板的栅极线。第一晶体管的第一端耦接至移位缓存器的输出端。第一晶体管的第二端耦接至系统电压VDD或参考电压端VSS。电容的第一端耦接至第一晶体管的控制端。电容的第二端耦接至参考电压VSS。在关机期间，参考电压VSS会被拉升，因而导通第一晶体管，进而拉升栅极线的电压，如此可解决非晶硅(a-Si)的移位缓存器具有关机残影的问题。

Description

平面显示器、移位缓存器串及消除关机残影方法

技术领域

本发明涉及一种显示器，尤其涉及一种平面显示器、移位缓存器串及消除关机残影方法。

背景技术

使用非晶硅(a-Si)制作移位缓存器应用在显示面板的栅极驱动器与源极驱动器上，是目前薄膜晶体管(thin film transistor，TFT)液晶显示器(liquid crystaldisplay，LCD)技术上的主流。此TFT技术具有节省集成电路(IC)成本、简化模块段制造流程、增加玻璃基板利用效率等优点。LCD在显示过程中，是利用TFT内的储存电容保持像素电压，所以相对的如果在关机时没有将像素电压释放，则会产生所谓的关机残影现象。一般解决方法是在关机之前利用栅极驱动器将显示面板的所有栅极线(gate line)电压由负电压拉高至高电位，藉此同步开启所有像素的TFT。因此，各像素内电压可以在关机之前有效宣泄，避免产生关机残影的现象。然而，使用a-Si制作移位缓存器电路时，传统移位缓存器的架构无法在关机时将所有栅极线同时由低电压升至高电压，所以会有所谓关机残影问题，这是目前a-Si的移位缓存器所遇到的主要问题之一。

发明内容

本发明提供一种平面显示器，其具有克服关机残影的移位缓存器串。此移位缓存器串搭配适当的信号，可以在关机时开启所有的栅极线，如此就可解决a-Si的移位缓存器具有关机残影的问题。

本发明提供一种显示面板的消除关机残影方法，可以在关机时开启所有的栅极线，以解决关机残影的问题。

本发明的一实施例提出一种平面显示器，包括显示面板、电源供应电路、移位缓存器串、第一晶体管以及电容。显示面板具有多条栅极线。电源供应电路具有系统电压端与参考电压端，其中该电源供应电路在关机期间拉升参考电压端的电压。移位缓存器串由该电源供应电路的系统电压端与参考电压端所供电。移位缓存器串包含相互串接的多个移位缓存器，这些移位缓存器的输出端以一对一方式耦接至这些栅极线。这些第一晶体管的第一端以一对一方式耦接至这些移位缓存器的输出端。这些第一晶体管的第二端耦接至该电源供应电路的系统电压端或参考电压端。电容的第一端耦接至各第一晶体管的控制端。电容的第二端耦接至该电源供应电路的参考电压端。

本发明的一实施例提出一种移位缓存器串，包括多个第一晶体管、多个电容以及多个移位缓存器。电容的第一端以一对一方式耦接至这些第一晶体管的控制端。这些电容的第二端耦接至一参考电压。这些移位缓存器相互串接。这些移位缓存器的输出端以一对一方式耦接至这些第一晶体管的第一端。这些移位缓存器中的第n个移位缓存器包括第二晶体管、第三晶体管以及第四晶体管。第二晶体管的第一端耦接至一系统电压，第二晶体管的控制端耦接至该些移位缓存器中第n-1个移位缓存器的输出端；所述第一晶体管的第二端耦接至所述参考电压或者所述系统电压。第三晶体管的第一端耦接至第二晶体管的第二端。第三晶体管的第二端耦接至参考电压。第三晶体管的控制端耦接至这些移位缓存器中第n+2个移位缓存器。第四晶体管的第一端接收一时脉。第四晶体管的第二端耦接至这些移位缓存器中第n+1个移位缓存器的输入端。第四晶体管的控制端耦接至第二晶体管的第二端。

本发明的一实施例提出一种显示面板的消除关机残影方法。该显示面板的栅极线由移位缓存器所驱动。所述消除关机残影方法包括：配置第一晶体管，其中该第一晶体管的第一端耦接至移位缓存器的输出端，该第一晶体管的第二端耦接至系统电压或参考电压；配置电容，其中该电容的第一端耦接至第一晶体管的控制端，该电容的第二端耦接至参考电压；以及在一关机期间，拉升该参考电压。

基于上述，本发明实施例中电源供应电路在关机期间拉升参考电压端的电压，使得第一晶体管被导通。因此，第一晶体管可以在关机期间拉高所有的栅极线的电压，如此就可解决非晶硅(a-Si)的移位缓存器具有关机残影的问题。

附图说明

图1是依照本发明实施例说明一种平面显示器的电路模块示意图。

图2是依照本发明实施例说明图1中多个电压的波形变化示意图。

图3是依照本发明实施例说明图1栅极驱动器中移位缓存器的电路图。

图4是依照本发明实施例说明图3中多个电压的波形变化示意图。

图5是依照本发明另一实施例说明图1栅极驱动器中移位缓存器的电路图。

图6是依照本发明实施例说明图5中多个电压的波形变化示意图。

图7是依照本发明另一实施例说明图1栅极驱动器中移位缓存器的电路图。

图8是依照本发明又一实施例说明图1中移位缓存器的电路图。

附图标号：

100：平面显示器

110：显示面板

120：源极驱动器

130：栅极驱动器

140：电源供应电路

C(n)、C(n+m)：电容

CK、CK1、CK2、CK3：栅时脉

G(n)、G(n+1)、G(n+2)、G(n+3)、G(n+m)：移位缓存器的输出端

NOP：正常操作期间

R(n)：上拉电阻

SR(n)、SR(n+1)、SR(n+2)、SR(n+3)、SR(n+m)：移位缓存器

STP：垂直起始脉冲

SW1(n)、SW2(n)、SW3(n)、SW4(n)：下拉开关

T1(n)、T1(n+1)、T1(n+2)、T1(n+3)、T1(n+m)、T2(n)、T2(n+1)、T2(n+2)、T3(n)、T3(n+1)、T3(n+2)、T4(n)、T5(n)、T6(n)、T7(n)、T8(n)、T9(n)、T10(n)：晶体管

VDD：系统电压

VSS：参考电压

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

图1是依照本发明实施例说明一种平面显示器的电路模块示意图。请参照图1，平面显示器100包括显示面板110、源极驱动器120、栅极驱动器130以及电源供应电路140。在正常操作期间NOP，电源供应电路140的系统电压端稳定地提供高准位Vgh的系统电压VDD，而电源供应电路140的参考电压端则稳定地提供低准位Vgl的参考电压VSS(例如接地电压或负电压)，以提供平面显示器100内部各组件(例如栅极驱动器130)所需的操作电能。

显示面板110具有多条栅极线(未绘示)。栅极驱动器130具有多个移位缓存器、多个第一晶体管以及多个电容。于图1中是以移位缓存器SR(n)与SR(n+m)表示多个移位缓存器，而以晶体管T1(n)与T1(n+m)表示多个第一晶体管。于本实施例中，晶体管T1(n)～T1(n+m)均为N通道金属氧化物半导体(N-channel metal oxide semiconductor，NMOS)晶体管。

在图1中是以电容C(n)与C(n+m)表示多个电容。其中，虽然图1绘示了多个电容C(n)～C(n+m)，然而电容C(n)～C(n+m)可以由单一电容所置换。也就是说，将此单一电容的第一端耦接至这些第一晶体管T1(n)～T1(n+m)的控制端，而此单一电容的第二端耦接至电源供应电路140的参考电压VSS，其效果等同于电容C(n)～C(n+m)。

应用本实施例者可以视其设计需求而以任何方式实现移位缓存器SR(n)～SR(n+m)。例如，移位缓存器SR(n)～SR(n+m)可以是正反器(flip-flop)或闩锁器(latch)。移位缓存器SR(n)～SR(n+m)相互串接而形成移位缓存器串，其由电源供应电路140的系统电压VDD与参考电压VSS所供电。移位缓存器SR(n)～SR(n+m)的输出端G(n)～G(n+m)以一对一方式耦接至显示面板110的栅极线(未绘示)。第一晶体管T1(n)～T1(n+m)的第一端以一对一方式耦接至移位缓存器SR(n)～SR(n+m)的输出端。第一晶体管T1(n)～T1(n+m)的第二端耦接至电源供应电路140的参考电压VSS。

图2是依照本发明实施例说明图1中多个电压的波形变化示意图。请参照图1与图2，在正常操作期间NOP，电源供应电路140会稳定地输出高准位Vgh的系统电压VDD，以及稳定地输出低准位Vgl的参考电压VSS。在关机期间POP初期，电源供应电路140会短暂性地拉升其参考电压端的参考电压VSS，直到其系统电压端的系统电压VDD下降，参考电压VSS亦随之下降。应用本实施例者可以依其设计需求而决定参考电压VSS在关机期间POP被拉升的准位。在本实施例中，电源供应电路140在关机期间POP将其参考电压端的参考电压VSS拉升至与系统电压VDD相同电位(即高准位Vgh)。在电源供应电路140内部所储存的电能被释放殆尽后，系统电压VDD与参考电压VSS随之下降。

在参考电压VSS被拉升的期间，栅时脉(gate clock)CK与垂直起始脉冲(vertical start pulse)STP亦同步地被拉升。在参考电压VSS被拉升时，透过电容C(n)～C(n+m)的耦合，第一晶体管T1(n)～T1(n+m)的控制端电压亦被拉升。当第一晶体管T1(n)～T1(n+m)的控制端电压被拉升到大于临界电压(thresholdvoltage)时，第一晶体管T1(n)～T1(n+m)会被导通(turn on)，使得被拉升至高准位Vgh的参考电压VSS会经由第一晶体管T1(n)～T1(n+m)而传送至移位缓存器SR(n)～SR(n+m)的输出端G(n)～G(n+m)，进而传送至显示面板110的所有栅极线。因此，栅极驱动器130可以在关机期间拉高显示面板110所有的栅极线的电压，藉此同步开启显示面板110所有像素的薄膜晶体管(TFT，未绘示)。储存在各像素内电压可以在关机之前有效宣泄，如此就可解决非晶硅(a-Si)的移位缓存器具有关机残影的问题。

上述第一晶体管T1(n)～T1(n+m)的第二端耦接至电源供应电路140的参考电压VS8，然而本实施例不应因此受限。例如，在其他实施例中，第一晶体管T1(n)～T1(n+m)的第二端可以耦接至电源供应电路140的系统电压VDD(参照图5所示)。

图1中移位缓存器SR(n)～SR(n+m)的实现方式可以是相同的。以下将以其中第n级移位缓存器SR(n)作为说明范例，其余移位缓存器的实现方式可以参照移位缓存器SR(n)的相关说明。

图3是依照本发明实施例说明图1栅极驱动器130中移位缓存器SR(n)～SR(n+3)的电路图。第n级移位缓存器SR(n)包括第二晶体管T2(n)、第三晶体管T3(n)以及第四晶体管T4(n)。在本实施例中，晶体管T2(n)、T3(n)以及T4(n)均为NMOS晶体管。第二晶体管T2(n)的控制端可以耦接至移位缓存器SR(n)～SR(n+m)中第n-1级移位缓存器的输出端(也就是前一级移位缓存器的输出端)。若移位缓存器SR(n)是移位缓存器串的第一级移位缓存器，则第二晶体管T2(n)的控制端可以接收垂直起始脉冲STP。第二晶体管T2(n)的第一端耦接至系统电压VDD。在其他实施例中，第二晶体管T2(n)的第一端可以耦接至前一级移位缓存器SR(n-1)的输出端(或垂直起始脉冲STP)。

第n级移位缓存器SR(n)中第三晶体管T3(n)的第一端耦接至第二晶体管T2(n)的第二端。第三晶体管T3(n)的第二端接收电源供应电路140所供应的参考电压VSS，而第三晶体管T3(n)的控制端耦接至下两级移位缓存器的输出端，在此为移位缓存器SR(n)～SR(n+m)中第n+2级移位缓存器SR(n+2)的输出端G(n+2)。在其他实施例中，第n级移位缓存器SR(n)中第三晶体管T3(n)的控制端是耦接至第n+2级移位缓存器SR(n+2)中第二晶体管T2(n+2)的第二端，以接收移位缓存器SR(n+2)的内部电压B(n+2)。

第n级移位缓存器SR(n)中第四晶体管T4(n)的控制端耦接至第二晶体管T2(n)的第二端，以接收移位缓存器SR(n)的内部电压B(n)。第四晶体管T4(n)的第二端耦接至下一级移位缓存器的输入端，在此为移位缓存器SR(n)～SR(n+m)中第n+1级移位缓存器SR(n+1)的输入端。第四晶体管T4(n)的第一端接收时脉CK。在本实施例中，时脉CK包含第一时脉CK1与第二时脉CK2，二者互为反相(如图4所示)。

图4是依照本发明实施例说明图3中多个电压的波形变化示意图。请参照图3与图4，第一时脉CK1被提供给移位缓存器SR(n)、SR(n+2)、…等，而第二时脉CK2被提供给移位缓存器SR(n+1)、SR(n+3)、…等。在正常操作期间NOP，当垂直起始脉冲STP被传送至第二晶体管T2(n)的控制端时，第二晶体管T2(n)会被导通，使得移位缓存器SR(n)的内部电压B(n)会被拉升至接近系统电压VDD的准位，此时内部电压B(n)会被储存在移位缓存器SR(n)内部的寄生电容。随着内部电压B(n)的拉升，第四晶体管T4(n)将会被导通。当垂直起始脉冲STP结束时，第二晶体管T2(n)会被截止(turn off)，然而移位缓存器SR(n)内部的寄生电容会保持(hold)高准位Vgh的内部电压B(n)，使得第四晶体管T4(n)保持导通。

第一时脉CK1的脉冲被传送至第四晶体管T4(n)的第一端，此脉冲会通过第四晶体管T4(n)栅源极之间寄生电容的耦合而将内部电压B(n)拉升至接近两倍系统电压VDD的准位(即2VDD)。同时，由于第四晶体管T4(n)已被导通，因此第一时脉CK1的脉冲可以通过第四晶体管T4(n)、输出端G(n)而输出给下一级移位缓存器SR(n+1)。

上述移位缓存器SR(n)的操作过程同样地会发生在其他移位缓存器SR(n+1)～SR(n+m)。当第n+2级移位缓存器SR(n+2)的输出端G(n+2)输出脉冲时，此脉冲除了被传送至显示面板110其中一条对应的栅极线外，还会被传送至移位缓存器SR(n)中第三晶体管T3(n)的控制端。在移位缓存器SR(n+2)的输出端G(n+2)电压被拉伸时，第三晶体管T3(n)会被导通，使得移位缓存器SR(n)的内部电压B(n)会被拉降至接近参考电压VSS的准位。因此，第四晶体管T4(n)会被截止。其他移位缓存器SR(n+1)～SR(n+3)中第三晶体管T3(n+1)～T3(n+3)的操作过程类似于第三晶体管T3(n)，故不再赘述。

应用本实施例者可以依据其设计需求而改变本实施例。例如，图5是依照本发明另一实施例说明图1栅极驱动器130中移位缓存器SR(n)～SR(n+3)的电路图。图5所绘示的实施例相似于图3，二者不同之处在于第一晶体管T1(n)～T1(n+3)的第二端是耦接至电源供应电路140的系统电压VDD。在关机期间POP，电源供应电路140拉升参考电压VSS，使得第一晶体管T1(n)～T1(n+3)会被导通。因此，在关机期间POP系统电压VDD会经由第一晶体管T1(n)～T1(n+3)而传送至输出端G(n)～G(n+3)，进而传送至显示面板110的栅极线，如此就可解决显示面板110关机残影的问题。

图5与图3二者另一不同之处，在于图5所示实施例中，时脉CK包含第一时脉CK1、第二时脉CK2与第三时脉CK3，如图6所示。图6是依照本发明实施例说明图5中多个电压的波形变化示意图。请参照图5与图6，第一时脉CK1被提供给移位缓存器SR(n)、SR(n+3)、…等，第二时脉CK2被提供给移位缓存器SR(n+1)等，而第三时脉CK3被提供给移位缓存器SR(n+2)等。图5所示移位缓存器SR(n)～SR(n+3)的操作过程类似于图3所示移位缓存器SR(n)～SR(n+3)，故不再赘述。

图7是依照本发明另一实施例说明图1栅极驱动器130中移位缓存器SR(n)的电路图，其余移位缓存器的实现方式可以参照移位缓存器SR(n)的相关说明。图7所绘示的移位缓存器SR(n)相似于图3，故相同的部份不再赘述。二者不同之处在于移位缓存器SR(n)更包括第一下拉开关SW1(n)、第二下拉开关SW2(n)以及开关控制单元CU(n)。第一下拉开关SW1(n)的二端分别耦接至第二晶体管T2(n)的第二端与电源供应电路140所提供的参考电压VSS。第二下拉开关SW2(n)的二端分别耦接至第四晶体管T4(n)的第二端与电源供应电路140所提供的参考电压VSS。开关控制单元CU(n)控制下拉开关SW1(n)与SW2(n)。当第二晶体管T2(n)的第二端的电位为逻辑高准位时，开关控制单元CU(n)使下拉开关SW1(n)与SW2(n)截止，否则使下拉开关SW1(n)与SW2(n)导通。因此，当开关控制单元CU(n)检测到内部电压B(n)为逻辑低准位时，开关控制单元CU(n)会通过导通下拉开关SW1(n)，而确保第四晶体管T4(n)处于截止状态。另外，开关控制单元CU(n)亦可以通过导通下拉开关SW2(n)，而确保内部电压B(n)为逻辑低准位时，输出端G(n)的电压被下拉至接近参考电压VSS的准位。

应用本实施例者可以依据其设计需求而以任何方式实现开关控制单元CU(n)。例如，开关控制单元CU(n)可以包括上拉电阻R(n)与第八晶体管T8(n)。上拉电阻R(n)的第一端耦接至系统电压VDD，而上拉电阻R(n)的第二端耦接至下拉开关SW1(n)与SW2(n)的控制端。第八晶体管T8(n)的控制端耦接至第二晶体管T2(n)的第二端。第八晶体管T8(n)的第一端耦接至下拉开关SW1(n)与SW2(n)的控制端，而第八晶体管T8(n)的第二端则耦接至电源供应电路140的参考电压端以接收参考电压VSS。

图8是依照本发明又一实施例说明图1中移位缓存器SR(n)的电路图。图8所绘示的实施例相似于图7，二者不同之处在于开关控制单元CU(n)更包括第五晶体管T5(n)、第六晶体管T6(n)以及第七晶体管T7(n)。第五晶体管T5(n)的第一端与控制端接收控制信号C1。第六晶体管T6(n)的第一端接收控制信号C1。第六晶体管T6(n)的控制端耦接至第五晶体管T5(n)的第二端，而第六晶体管T6(n)的第二端则耦接至下拉开关SW1(n)与SW2(n)的控制端，以控制下拉开关SW1(n)与SW2(n)。第七晶体管T7(n)的第一端与第二端分别耦接至第五晶体管T5(n)的第二端与电源供应电路140的参考电压端。第七晶体管T7(n)的控制端耦接至第二晶体管T2(n)的第二端，以接收内部电压B(n)。

控制信号C1可以由外部控制器提供，以决定是否使能此开关控制单元CU(n)。应用本实施例者可以依据其设计需求而决定何时使能此开关控制单元CU(n)。例如，在连续100个画面(frame)期间使能此开关控制单元CU(n)，然后在接下来的100个画面期间禁能此开关控制单元CU(n)。依此类堆，外部控制器可以透过控制信号C1周而复始地使能/禁能此开关控制单元CU(n)。

当控制信号C1为逻辑高准位，且内部电压B(n)为逻辑低准位时，晶体管T5(n)与T6(n)为导通，而晶体管T7(n)与T8(n)为截止。因此，逻辑高准位的控制信号C1会使下拉开关SW1(n)与SW2(n)导通，因而确保内部电压B(n)与输出端G(n)的电压被下拉至接近参考电压VSS的准位。当控制信号C1与内部电压B(n)均为逻辑高准位时，晶体管T5(n)、T7(n)与T8(n)为导通，而晶体管T6(n)为截止。因此，下拉开关SW1(n)与SW2(n)的控制端电压被拉下(pull low)，使得下拉开关SW1(n)与SW2(n)被截止。

当控制信号C1为逻辑低准位时，由于开关控制单元CU(n)的输出端K(n)缺乏拉上(pull high)的电能，使得不论内部电压B(n)的准位为何，开关控制单元CU(n)均无法使下拉开关SW1(n)与SW2(n)导通。

应用本实施例者可以依据其设计需求而任意修改图8所示的开关控制单元CU(n)。例如，可以在开关控制单元CU(n)增加第九晶体管T9(n)以及第十晶体管T10(n)。第九晶体管T9(n)的第一端与第二端分别耦接至第五晶体管T5(n)的第二端与电源供应电路140的参考电压端。第十晶体管T10(n)的第一端与第二端分别耦接至第六晶体管T6(n)的第二端与电源供应电路140的参考电压端。第九晶体管T9(n)与第十晶体管T10(n)的控制端耦接至下一级移位缓存器(在此为第n+1级移位缓存器SR(n+1))中第二晶体管T2(n+1)的第二端，以接收移位缓存器SR(n+1)的内部电压B(n+1)。

又例如，可以在移位缓存器SR(n)内部增加第三下拉开关SW3(n)与第四下拉开关SW4(n)。第三下拉开关SW3(n)的二端分别耦接至第二晶体管T2(n)的第二端与电源供应电路140的参考电压端。第四下拉开关SW4(n)的二端分别耦接至第四晶体管T4(n)的第二端与电源供应电路140的参考电压端。下拉开关SW3(n)与SW4(n)受控于第n+1个级移位缓存器SR(n+1)中开关控制单元CU(n+1)的输出端K(n+1)。

以下说明显示面板110的消除关机残影方法的实施例。所述消除关机残影方法包括：配置第一晶体管T1(n)，以及配置电容C(n)。第一晶体管T1(n)的第一端耦接至移位缓存器SR(n)的输出端G(n)。第一晶体管T1(n)的第二端耦接至系统电压VDD或参考电压VSS(例如是接地电压或是负电压)。电容C(n)的第一端耦接至第一晶体管T1(n)的控制端。电容C(n)的第二端耦接至参考电压VSS。在关机期间POP，拉升参考电压VSS(例如拉升至与系统电压VDD同准位)，直到电源供应电路140内部所储存的电能被释放殆尽。

基于上述，上述诸实施例中电源供应电路140在关机期间POP拉升参考电压端的电压VSS，使得第一晶体管T1(n)被导通。因此，第一晶体管T1(n)可以在关机期间POP拉高显示面板110的对应栅极线的电压，藉此释放该栅极线上所有像素的储存电压。其它第一晶体管T1(n+1)～T1(n+m)可类推之。如此，上述诸实施例可解决非晶硅(a-Si)的移位缓存器的关机残影问题。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (24)

1.一种平面显示器，其特征在于，所述的平面显示器包括：

一显示面板，具有多条栅极线；

一电源供应电路，具有一系统电压端与一参考电压端，其中所述电源供应电路在一关机期间，拉升所述参考电压端的电压；

一移位缓存器串，其由所述电源供应电路的所述系统电压端与所述参考电压端所供电，其中所述移位缓存器串包含相互串接的多个移位缓存器，所述移位缓存器的输出端以一对一方式耦接至所述栅极线；

多个第一晶体管，其第一端以一对一方式耦接至所述移位缓存器的输出端，所述第一晶体管的第二端耦接至所述电源供应电路；以及

一电容，其第一端耦接至所述第一晶体管的控制端，所述电容的第二端耦接至所述电源供应电路的所述参考电压端。

2.如权利要求1所述的平面显示器，其特征在于，所述参考电压端提供接地电压。

3.如权利要求1所述的平面显示器，其特征在于，在所述关机期间，所述电源供应电路将所述参考电压端的电压拉升至一系统电压。

4.如权利要求1所述的平面显示器，其特征在于，所述第一晶体管的第二端耦接至所述电源供应电路的参考电压端。

5.如权利要求1所述的平面显示器，其特征在于，所述第一晶体管的第二端耦接至所述电源供应电路的系统电压端。

6.如权利要求1所述的平面显示器，其特征在于，所述移位缓存器为一正反器或一闩锁器。

7.如权利要求1所述的平面显示器，其特征在于，所述移位缓存器中的第n个移位缓存器包括：

一第二晶体管，所述第二晶体管的控制端耦接至所述移位缓存器中第n-1个移位缓存器的输出端；所述第二晶体管的第一端耦接至所述电源供应电路的系统电压段；

一第三晶体管，其第一端耦接至所述第二晶体管的第二端，所述第三晶体管的第二端耦接至所述电源供应电路的所述参考电压端，而所述第三晶体管的控制端耦接至所述移位缓存器中第n+2个移位缓存器；以及

一第四晶体管，其第一端接收一时脉，所述第四晶体管的第二端耦接至所述移位缓存器中第n+1个移位缓存器的输入端，而所述第四晶体管的控制端耦接至所述第二晶体管的第二端。

8.如权利要求7所述的平面显示器，其特征在于，所述第n个移位缓存器中所述第三晶体管的控制端耦接至所述第n+2个移位缓存器的输出端。

9.如权利要求7所述的平面显示器，其特征在于，所述第n个移位缓存器中所述第三晶体管的控制端是耦接至所述第n+2个移位缓存器中一第二晶体管的第二端。

10.如权利要求7所述的平面显示器，其特征在于，所述第n个移位缓存器进一步包括：

一第一下拉开关，其二端分别耦接至所述第二晶体管的第二端与所述电源供应电路的所述参考电压端；

一第二下拉开关，其二端分别耦接至所述第四晶体管的第二端与所述电源供应电路的所述参考电压端；以及

一开关控制单元，其控制所述第一与所述第二下拉开关，其中当所述第二晶体管的第二端的电位为逻辑高准位时，所述开关控制单元使所述第一与所述第二下拉开关截止，否则使所述第一与所述第二下拉开关导通。

11.如权利要求10所述的平面显示器，其特征在于，所述开关控制单元包括：

一第五晶体管，其第一端与控制端接收一控制信号；

一第六晶体管，其第一端接收所述控制信号，所述第六晶体管的控制端耦接至所述第五晶体管的第二端，而所述第六晶体管的第二端控制所述第一与所述第二下拉开关；

一第七晶体管，其第一端与第二端分别耦接至所述第五晶体管的第二端与所述电源供应电路的所述参考电压端，而所述第七晶体管的控制端耦接至所述第二晶体管的第二端；以及

一第八晶体管，其第一端与第二端分别耦接至第六晶体管的第二端与所述电源供应电路的所述参考电压端，而所述第八晶体管的控制端耦接至所述第二晶体管的第二端。

12.如权利要求11所述的平面显示器，其特征在于，所述开关控制单元进一步包括：

一第九晶体管，其第一端与第二端分别耦接至所述第五晶体管的第二端与所述电源供应电路的所述参考电压端，而所述第九晶体管的控制端耦接至所述第n+1个移位缓存器中一第二晶体管的第二端；以及

一第十晶体管，其第一端与第二端分别耦接至第六晶体管的第二端与所述电源供应电路的所述参考电压端，而所述第十晶体管的控制端耦接至所述第n+1个移位缓存器中所述第二晶体管的第二端。

13.如权利要求10所述的平面显示器，其特征在于，所述第n个移位缓存器进一步包括：

一第三下拉开关，其二端分别耦接至所述第二晶体管的第二端与所述电源供应电路的所述参考电压端；以及

一第四下拉开关，其二端分别耦接至所述第四晶体管的第二端与所述电源供应电路的所述参考电压端；

其中所述第三与所述第四下拉开关受控于所述第n+1个移位缓存器中的一开关控制单元。

14.一种移位缓存器串，其特征在于，所述的移位缓存器串包括：

多个第一晶体管；

多个电容，其第一端以一对一方式耦接至所述第一晶体管的控制端，所述电容的第二端耦接至一参考电压；以及

多个移位缓存器，所述移位缓存器相互串接，所述移位缓存器的输出端以一对一方式耦接至所述第一晶体管的第一端，其中所述移位缓存器中的第n个移位缓存器包括：

一第二晶体管，其第一端耦接至一系统电压，所述第二晶体管的控制端耦接至所述移位缓存器中第n-1个移位缓存器的输出端；所述第一晶体管的第二端耦接至所述参考电压或者所述系统电压；

一第三晶体管，其第一端耦接至所述第二晶体管的第二端，所述第三晶体管的第二端耦接至所述参考电压，而所述第三晶体管的控制端耦接至所述移位缓存器中第n+2个移位缓存器；以及

一第四晶体管，其第一端接收一时脉，所述第四晶体管的第二端耦接至所述移位缓存器中第n+1个移位缓存器的输入端，而所述第四晶体管的控制端耦接至所述第二晶体管的第二端。

15.如权利要求14所述的移位缓存器串，其特征在于，所述参考电压为接地电压。

16.如权利要求14所述的移位缓存器串，其特征在于，所述第n个移位缓存器中所述第三晶体管的控制端耦接至所述第n+2个移位缓存器的输出端。

17.如权利要求14所述的移位缓存器串，其特征在于，所述第n个移位缓存器中所述第三晶体管的控制端是耦接至所述第n+2个移位缓存器中一第二晶体管的第二端。

18.如权利要求14所述的移位缓存器串，其特征在于，所述第n个移位缓存器进一步包括：

一第一下拉开关，其二端分别耦接至所述第二晶体管的第二端与所述参考电压；

一第二下拉开关，其二端分别耦接至所述第四晶体管的第二端与所述参考电压；以及

一开关控制单元，其控制所述第一与所述第二下拉开关，其中当所述第二晶体管的第二端的电位为逻辑高准位时，所述开关控制单元使所述第一与所述第二下拉开关截止，否则使所述第一与所述第二下拉开关导通。

19.如权利要求18所述的移位缓存器串，其特征在于，所述开关控制单元包括：

一第五晶体管，其第一端与控制端接收一控制信号；

一第六晶体管，其第一端接收该控制信号，所述第六晶体管的控制端耦接至所述第五晶体管的第二端，而所述第六晶体管的第二端控制所述第一与所述第二下拉开关；

一第七晶体管，其第一端与第二端分别耦接至所述第五晶体管的第二端与所述参考电压，而所述第七晶体管的控制端耦接至所述第二晶体管的第二端；以及

一第八晶体管，其第一端与第二端分别耦接至第六晶体管的第二端与所述参考电压，而所述第八晶体管的控制端耦接至所述第二晶体管的第二端。

20.如权利要求19所述的移位缓存器串，其特征在于，所述开关控制单元进一步包括：

一第九晶体管，其第一端与第二端分别耦接至所述第五晶体管的第二端与所述参考电压，而所述第九晶体管的控制端耦接至所述第n+1个移位缓存器中一第二晶体管的第二端；以及

一第十晶体管，其第一端与第二端分别耦接至第六晶体管的第二端与所述参考电压，而所述第十晶体管的控制端耦接至所述第n+1个移位缓存器中所述第二晶体管的第二端。

21.如权利要求18所述的移位缓存器串，其特征在于，所述第n个移位缓存器进一步包括：

一第三下拉开关，其二端分别耦接至所述第二晶体管的第二端与所述参考电压；以及

一第四下拉开关，其二端分别耦接至所述第四晶体管的第二端与所述参考电压；

其中所述第三与所述第四下拉开关受控于所述第n+1个移位缓存器中的一开关控制单元。

22.一种显示面板的消除关机残影方法，其特征在于，所述显示面板的一栅极线由一移位缓存器所驱动，所述消除关机残影方法包括：

配置一第一晶体管，其中所述第一晶体管的第一端耦接至所述移位缓存器的输出端，所述第一晶体管的第二端耦接至一系统电压或一参考电压；

配置一电容，其中所述电容的第一端耦接至所述第一晶体管的控制端，所述电容的第二端耦接至参考电压；以及

在一关机期间，拉升参考电压。

23.如权利要求22所述的消除关机残影方法，其特征在于，在非所述关机期间，所述参考电压为接地电压。

24.如权利要求22所述的消除关机残影方法，其特征在于，在所述关机期间，所述参考电压被拉升至系统电压。

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