CN109243351A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，属于显示技术领域。所述移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块；其中，所述输出模块分别与第一直流电源端、第二时钟信号端、所述上拉节点、第一驱动信号输出端和第二驱动信号输出端连接，用于在所述上拉节点的控制下，向所述第一驱动信号输出端输出来自所述第一直流电源端的第一电源信号作为驱动信号。相比于相关技术中采用时钟信号端输出的跳变的时钟信号作为驱动信号，该直流电源端输出直流电源信号的功耗较低，因此能够有效降低移位寄存器单元的驱动功耗。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术
显示装置在显示图像时，需要利用移位寄存器(即栅极驱动电路)对像素单元进行扫描，移位寄存器一般包括多个级联的移位寄存器单元，每个移位寄存器单元对应一行像素单元，由该多个级联的移位寄存器单元实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。
相关技术中的移位寄存器单元主要包括输入模块、输出模块和降噪模块。其中，输入模块用于将上一行移位寄存器单元输出端的电压输入至该移位寄存器单元，将该移位寄存器单中上拉节点的电平上拉至高电平，输出模块用于在上拉节点的控制下，向输出端输出时钟信号，降噪模块用于在时钟信号的控制下，将上拉节点和输出端的电平下拉至低电平，从而实现对该上拉节点和输出端的降噪。
但是，相关技术中的移位寄存器单元电路结构较为复杂，功耗较高。
发明内容
为了解决相关技术中的移位寄存器单元电路结构较为复杂，功耗较高的问题，本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，所述技术方案如下：
第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块；
所述输入模块分别与第一时钟信号端、输入信号端和上拉节点连接，用于在来自所述第一时钟信号端的第一时钟信号和来自所述输入信号端的输入信号的控制下，控制所述上拉节点的电位；
所述输出模块分别与第一直流电源端、第二时钟信号端、所述上拉节点、第一驱动信号输出端和第二驱动信号输出端连接，用于在所述上拉节点的控制下，向所述第一驱动信号输出端输出来自所述第一直流电源端的第一电源信号，以及向所述第二驱动信号输出端输出来自所述第二时钟信号端的第二时钟信号；
所述下拉控制模块分别与第三时钟信号端、第二直流电源端、第三直流电源端、下拉节点和所述上拉节点连接，用于在所述上拉节点、来自所述第三时钟信号端的第三时钟信号、来自所述第二直流电源端的第二电源信号和来自所述第三直流电源端的第三电源信号的控制下，控制所述下拉节点的电位；
所述下拉模块分别与所述下拉节点、所述第三直流电源端、第四直流电源端、所述上拉节点、所述第一驱动信号输出端和所述第二驱动信号输出端连接，用于在所述下拉节点的控制下，通过所述第三电源信号和来自所述第四直流电源端的第四电源信号，对所述上拉节点、所述第一驱动信号输出端和所述第二驱动信号输出端进行降噪。
可选的，所述输出模块包括：第一晶体管、第二晶体管和电容器；
所述第一晶体管的栅极与所述上拉节点连接，所述第一晶体管的第一极与所述第一直流电源端连接，所述第一晶体管的栅极第二极与所述第一驱动信号输出端连接；
所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一极与所述第二时钟信号端连接，所述第二晶体管的第二极与所述第二驱动信号输出端连接；
所述电容器的一端与所述上拉节点连接，所述电容器的另一端与所述第二驱动信号输出端连接。
可选的，所述下拉控制模块包括：第三晶体管和第四晶体管；
所述第三晶体管的栅极与所述第三时钟信号端连接，所述第三晶体管的第一极与所述第二直流电源端连接，所述第三晶体管的第二极与所述下拉节点连接；
所述第四晶体管的栅极与所述上拉节点连接，所述第四晶体管的第一极与所述第三直流电源端连接，所述第四晶体管的第二极与所述下拉节点连接。
可选的，所述下拉模块包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述第四直流电源端连接，所述第五晶体管的第二极与所述第二驱动信号输出端连接；
所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与所述第四直流电源端连接，所述第六晶体管的第二极与所述第一驱动信号输出端连接；
所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述第三直流电源端连接，所述第七晶体管的第二极与所述第八晶体管的第一极连接；
所述第八晶体管的栅极与所述下拉节点连接，所述第八晶体管的第二极与所述上拉节点连接。
可选的，所述下拉模块还包括：第九晶体管；
所述第九晶体管的栅极与所述第三时钟信号端连接，所述第九晶体管的第一极与所述第四直流电源端连接，所述第九晶体管的第二极与所述上拉节点连接。
可选的，所述输入模块，包括：第十晶体管和第十一晶体管；
所述第十晶体管的栅极与所述第一时钟信号端连接，所述第十晶体管的第一极与所述输入信号端连接，所述第十晶体管的第二极与所述第十一晶体管的第一极连接；
所述第十一晶体管的栅极与所述第一时钟信号端连接，所述第十一晶体管的第二极与所述上拉节点连接。
可选的，所述移位寄存器单元，还包括：第十二晶体管；
所述第十二晶体管的栅极与所述上拉节点连接，所述第十二晶体管的第一极与所述第二时钟信号端连接，所述第十二晶体管的第二极分别与所述第十晶体管的第二极和所述第十一晶体管的第一极连接。
可选的，所述移位寄存器单元，还包括：第十二晶体管；
所述第十二晶体管的栅极与所述上拉节点连接，所述第十二晶体管的第一极与所述第二时钟信号端连接，所述第十二晶体管的第二极分别与所述第七晶体管的第二极和所述第八晶体管的第一极连接。
可选的，所述晶体管均为N型晶体管。
第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块；所述方法包括：
充电阶段：第一时钟信号端输出第一时钟信号，输入信号端输出输入信号，所述输入模块在所述第一时钟信号的控制下，向上拉节点输出所述输入信号；
输出阶段：第二时钟信号端输出第二时钟信号，第一直流电源端输出第一电源信号，所述上拉节点保持所述输入信号的电位，所述输出模块在所述上拉节点的控制下，向第二驱动信号输出端输出所述第二时钟信号，并向第一驱动信号输出端输出所述第一电源信号；
降噪阶段：第三时钟信号端输出第三时钟信号，第二直流电源端输出第二电源信号，所述下拉控制模块在所述第三时钟信号的控制下，向下拉节点输出所述第二电源信号，所述下拉模块在所述下拉节点的控制下，向所述上拉节点输出来自第三直流电源端的第三电源信号，并分别向所述第二驱动信号输出端和所述第一驱动信号输出端输出来自第四直流电源端的第四电源信号。
可选的，所述输出模块包括：第一晶体管、第二晶体管和电容器；
在所述输出阶段中，所述第二时钟信号为第一电位，所述电容器控制所述上拉节点的电位，驱动所述第一晶体管和所述第二晶体管开启，所述第二时钟信号端向所述第二驱动信号输出端输出所述第二时钟信号，所述第一直流电源端向所述第一驱动信号输出端输出所述第一电源信号。
可选的，所述晶体管均为N型晶体管，所述第一电源信号和所述第二电源信号均为第一电位，所述第三电源信号和所述第四电源信号均为第二电位；
所述第一时钟信号在所述充电阶段为第一电位，在所述输出阶段和所述降噪阶段为第二电位；
所述第二时钟信号在所述输出阶段为第一电位，在所述充电阶段和所述降噪阶段为第二电位；
所述第三时钟信号在所述降噪阶段为第一电位，在所述输出阶段和所述充电阶段所述为第二电位；
其中，所述第一电位相对于所述第二电位为高电位。
第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：
至少两个级联的如第一方面所述的移位寄存器单元。
第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。
本发明提供的技术方案带来的有益效果是：
本发明实施例提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元的电路结构较为简单，且该移位寄存器单元中的输出模块与第一直流电源端连接，能够向第一驱动信号输出端输出第一电源信号作为驱动信号。相比于相关技术中采用时钟信号端输出的跳变的时钟信号作为驱动信号，本发明实施例提供的移位寄存器单元的功耗较低。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；
图4是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；
图5是本发明实施例提供的一种移位寄存器单元的驱动时序图；
图6是本发明实施例提供的一种移位寄存器单元各信号端的仿真波形图；
图7是本发明实施例提供的一种移位寄存器单元输出端的仿真波形图；
图8是本发明实施例提供的一种栅极驱动电路的结构示意图；
图9是本发明实施例提供的一种20个级联的移位寄存器单元的输出端的仿真波形图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
在本发明下述实施例中，以各晶体管为N型晶体管，且第一电位相对于第二电位为高电位为例进行说明。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入模块10、输出模块20、下拉控制模块30和下拉模块40。
该输入模块10分别与第一时钟信号端CLK1、输入信号端STU和上拉节点PU连接，用于在来自该第一时钟信号端CLK1的第一时钟信号和来自该输入信号端STU的输入信号的控制下，控制该上拉节点PU的电位。
该输出模块20分别与第一直流电源端VDD、第二时钟信号端CLK2、该上拉节点PU、第一驱动信号输出端OUT和第二驱动信号输出端CA连接，用于在该上拉节点PU的控制下，向该第一驱动信号输出端OUT输出来自该第一直流电源端VDD的第一电源信号，以及向该第二驱动信号输出端CA输出来自该第二时钟信号端CLK2的第二时钟信号。
其中，该第一驱动信号输出端OUT与显示面板中的栅线连接，用于向显示面板输出栅极驱动信号，该第二驱动信号输出端CA与下一级移位寄存器单元的输入信号端连接，用于为该下一级移位寄存器单元预充电。
该下拉控制模块30分别与第三时钟信号端CLK3、第二直流电源端VH、第三直流电源端VSSL、下拉节点PD和该上拉节点PU连接，用于在该上拉节点PU、来自该第三时钟信号端CLK3的第三时钟信号、来自该第二直流电源端VH的第二电源信号和来自该第三直流电源端VSSL的第三电源信号的控制下，控制该下拉节点PD的电位。
该下拉模块40分别与该下拉节点PD、该第三直流电源端VSSL、第四直流电源端VSS、该上拉节点PU、该第一驱动信号输出端OUT和该第二驱动信号输出端CA连接，用于在该下拉节点PD的控制下，通过该第三电源信号和来自该第四直流电源端VSS的第四电源信号，对该上拉节点PU、该第一驱动信号输出端OUT和该第二驱动信号输出端CA进行降噪。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元的电路结构较为简单，且该移位寄存器单元中的输出模块与第一直流电源端连接，能够向第一驱动信号输出端输出第一电源信号作为驱动信号。相比于相关技术中采用时钟信号端输出的跳变的时钟信号作为驱动信号，本发明实施例提供的移位寄存器单元采用直流电源信号作为驱动信号的功耗较低。
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，参考图2，该输出模块20具体可以包括：第一晶体管M1、第二晶体管M2和电容器C。
该第一晶体管M1的栅极与该上拉节点PU连接，第一极与该第一直流电源端VDD连接，第二极与该第一驱动信号输出端OUT连接。
该第二晶体管M2的栅极与该上拉节点PU连接，第一极与该第二时钟信号端CLK2连接，第二极与该第二驱动信号输出端CA连接。
该电容器C的一端与该上拉节点PU连接，另一端与该第二驱动信号输出端CA连接。
其中，该第一驱动信号输出端OUT可以与显示面板中的一行栅线连接，用于驱动与该行栅线连接的像素单元。该第二驱动信号输出端CA可以与下一级移位寄存器单元的输入信号端STU连接，用于为下一级移位寄存器单元充电。当该上拉节点PU的电位为第一电位时，该第一晶体管M1和第二晶体管M2开启，第一直流电源端VDD可以向第一驱动信号输出端OUT输出第一电源信号，以驱动显示面板中的像素单元，第二时钟信号端CLK2可以向第二驱动信号输出端CA输出第二时钟信号，为下一级移位寄存器单元充电。
本发明实施例提供的移位寄存器单元采用双级输出，实现了驱动信号与移位信号的分离，保证了输出的驱动信号的稳定性。并且当某一级移位寄存器单元输出的驱动信号不稳定时，该双级输出的结构可以避免该不稳定的驱动信号对其他级的移位寄存器单元的影响，提高了整个栅极驱动电路工作时的稳定性。
可选的，如图2所示，该下拉控制模块30可以包括：第三晶体管M3和第四晶体管M4。
第三晶体管M3的栅极与该第三时钟信号端CLK3连接，第一极与该第二直流电源端VH连接，第二极与该下拉节点PD连接。
第四晶体管M4的栅极与该上拉节点PU连接，第一极与该第三直流电源端VSSL连接，第二极与该下拉节点PD连接。
继续参考图2，下拉模块40可以包括：第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
第五晶体管M5的栅极与该下拉节点PD连接，第一极与该第四直流电源端VSS连接，第二极与该第二驱动信号输出端CA连接。
第六晶体管M6的栅极与该下拉节点PD连接，第一极与该第四直流电源端VSS连接，第二极与该第一驱动信号输出端OUT连接。
第七晶体管M7的栅极与该下拉节点PD连接，第一极与该第三直流电源端VSSL连接，第二极与该第八晶体管M8的第一极连接。
第八晶体管M8的栅极与下拉节点PD连接，第二极与上拉节点PU连接。
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图，参考图3，该下拉模块40还可以包括：第九晶体管M9。
该第九晶体管M9的栅极与第三时钟信号端CLK3连接，第一极与第四直流电源端VSS连接，第二极与上拉节点PU连接。该第九晶体管M9可以在第三时钟信号端CLK3输出的第三时钟信号为第一电位时，向上拉节点PU输出处于第二电位的第四电源信号，以便进一步拉低该上拉节点PU的电位。
继续参考图2和图3，该输入模块10可以包括：第十晶体管M10和第十一晶体管M11。
该第十晶体管M10的栅极与该第一时钟信号端CLK1连接，第一极与该输入信号端STU连接，第二极与该第十一晶体管M11的第一极连接。
该第十一晶体管M11的栅极与该第一时钟信号端CLK1连接，第二极与该上拉节点PU连接。
当该第一时钟信号端CLK1输出的第一时钟信号为第一电位时，第十晶体管M10和第十一晶体管M11开启，输入信号端STU可以向上拉节点PU输出输入信号，从而为该上拉节点PU充电。
如图3所示，该移位寄存器单元还可以包括：第十二晶体管M12。
该第十二晶体管M12的栅极与该上拉节点PU连接，第一极与第二时钟信号端CLK2连接，第二极可以分别与第十晶体管M10的第二极和第十一晶体管M11的第一极连接。
进一步的，参考图3，该第十二晶体管M12的第二极还可以分别与第七晶体管M7的第二极和第八晶体管M8的第一极连接。
当该移位寄存器单元处于输出阶段，上拉节点PU的电位为第一电位，且第二时钟信号端CLK2也为第一电位时，第十二晶体管M12开启，第二时钟信号端的CLK2可以分别向第十一晶体管M11的第一极以及第八晶体管M8的第一极输出第二时钟信号，使得第十一晶体管M11第一极和第二极的电位均为第一电位，并使得第八晶体管M8第一极和第二极的电位均为第一电位，从而可以避免该两个晶体管的漏电流影响上拉节点PU的电位，保证了移位寄存器单元输出信号的稳定性。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元的电路结构较为简单，且该移位寄存器单元中的输出模块与第一直流电源端连接，能够向第一驱动信号输出端输出第一电源信号作为驱动信号。相比于相关技术中采用时钟信号端输出的跳变的时钟信号作为驱动信号，本发明实施例提供的移位寄存器单元的功耗较低。
图4是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该方法可以用于驱动如图1至图3任一所示的移位寄存器单元。参考图4，该方法可以包括：
步骤101、充电阶段：第一时钟信号端CLK1输出第一时钟信号，输入信号端STU输出输入信号，该输入模块10在该第一时钟信号的控制下，向上拉节点PU输出该输入信号。
步骤102、输出阶段：第二时钟信号端CLK2输出第二时钟信号，第一直流电源端VDD输出第一电源信号，该上拉节点PU保持该输入信号的电位，该输出模块20在该上拉节点PU的控制下，向第二驱动信号输出端CA输出该第二时钟信号，并向第一驱动信号输出端OUT输出该第一电源信号。
步骤103、降噪阶段：第三时钟信号端CLK3输出第三时钟信号，第二直流电源端VH输出第二电源信号，该下拉控制模块30在该第三时钟信号的控制下，向下拉节点PD输出该第二电源信号，该下拉模块40在该下拉节点PD的控制下，向该上拉节点PU输出来自第三直流电源端VSSL的第三电源信号，并分别向该第二驱动信号输出端CA和该第一驱动信号输出端OUT输出来自第四直流电源端VSS的第四电源信号。
图5是本发明实施例提供的一种移位寄存器单元的驱动时序图，以图3所示的移位寄存器单元为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。在本实施例中，以该移位寄存器单元中的各晶体管为N型晶体管，且第一电位为相对于该第二电位高电位为例进行说明。
参考图5，在充电阶段t1中，第一时钟信号端CLK1输出的第一时钟信号为高电平，例如可以为20V；其他两个时钟信号端输出的时钟信号均为低电平，例如可以为-20V，输入信号端STU输出的输入信号为高电平，例如可以为20V。此时第十晶体管M10和第十一晶体管M11开启，输入信号端STU向上拉节点PU输出该输入信号，为该上拉节点PU充电，第一晶体管M1和第二晶体管M2微开启，使得输出端OUT的电压在第一直流电源端VDD的驱动下抬升一些，但是此时抬升电压值小于0V。进一步的，由于上拉节点PU为高电平，可以使得第四晶体管M4开启，第三直流电源端VSSL向下拉节点PD输出处于低电平(例如可以为-10V)的第三电源信号，从而使得下拉模块40中的各晶体管关断。
输出阶段t2中，第二时钟信号端CLK2输出的第二时钟信号为高电平，其他两个时钟信号端输出的时钟信号为低电平。由于在充电阶段t1中，第二晶体管M2微开启，第二时钟信号端CLK2向第二驱动信号输出端CA输出第二时钟信号。当该第二时钟信号在输出阶段t2跳变至高电平后，由于电容C的耦合效应，上拉节点PU的电平会随着第二驱动信号输出端CA电平的升高而进一步的升高。此时，第二晶体管M2完全开启，第一直流电源端VDD向该第一驱动信号输出端OUT输出处于高电平(例如可以为20V)的第一电源信号，以驱动显示面板中的像素单元。
进一步的，由于上拉节点PU为高电平，可以使得第四晶体管M4开启，第三直流电源端VSSL向下拉节点PD输出处于低电平的第三电源信号，从而使得下拉模块40中的各晶体管关断，避免对上拉节点PU、第二驱动信号输出端CA以及第一驱动信号输出端OUT的电平造成影响，保证了移位寄存器单元输出信号的稳定性。
此外，在该输出阶段t2中，第十二晶体管M12也处于开启状态，第二时钟信号端CLK2可以分别向第十一晶体管M11的第一极以及第八晶体管M8的第一极输出处于高电平的第二时钟信号，从而可以使得第十一晶体管M11第一极和第二极的电平均为高电平，并使得第八晶体管M8第一极和第二极的电平均为高电平，进而可以避免该两个晶体管的漏电流影响上拉节点PU的电平，进一步保证了移位寄存器单元输出信号的稳定性。
进一步的，在降噪阶段t3中，第三时钟信号端CLK3输出的第三时钟信号为高电平，第三晶体管M3开启，第二直流电源端VH向下拉节点PD输出处于高电平的第二电源信号，第五晶体管M5至第八晶体管M8在该下拉节点PD的驱动下开启，此时第三直流电源端VSSL可以向上拉节点PU输出处于低电平的第三电源信号，从而对该上拉节点PU进行降噪；第四直流电源端VSS可以分别向第二驱动信号输出端CA和第一驱动信号输出端OUT输出处于低电平(例如可以为-8V)的第四电源信号，从而对该第二驱动信号输出端CA和第一驱动信号输出端OUT进行降噪。此外，由于该第三时钟信号还可以驱动第九晶体管M9开启，使得第四直流电源端VSS可以向上拉节点PU输出该第四电源信号，从而有效拉低了该上拉节点PU的电平。
需要说明的是，在本发明实施例中，从图5可以看出，该第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3输出的时钟信号的频率相同，占空比均为三分之一，且该三个时钟信号端能够依次输出高电平信号。也即是，第一时钟信号在该充电阶段t1为第一电位，在该输出阶段t2和该降噪阶段t3均为第二电位；该第二时钟信号在该输出阶段t2为第一电位，在该充电阶段t1和该降噪阶段t3为第二电位；该第三时钟信号在该降噪阶段t3为第一电位，在该输出阶段t2和该充电阶段t1该为第二电位。其中，每个时钟信号的高电平可以为20V，低电平可以为-10V。
此外，在本发明实施例中，第一直流电源端VDD输出的第一电源信号的电平可以为20V，第二直流电源端VH输出的第二电源信号的电平可以为20V，第三直流电源端VSSL输出的第三电源信号的电平可以为-10V，第四直流电源端VSS输出的第四电源信号的电平可以为-8V；输入信号端STU输出的输入信号的高电平可以为20V，低电平可以为-10V。
在实际应用中，该各个电源端和信号端输出的信号的具体电平值可以根据实际电路需要进行调整，例如，该第一电源信号和第二电源信号的电平可以为25V，每个时钟信号的高电平也可以为25V，本发明实施例对此不做限定。
图6是本发明实施例提供的一种移位寄存器单元各信号端的仿真波形图，图7是本发明实施例提供的一种移位寄存器单元输出端的仿真波形图，从图6和图7可以看出，该移位寄存器单元的输出端OUT几乎可以全摆幅输出第一直流电源端VDD的第一电源信号，实现了输出轨到轨，输出信号的损耗较低。
此外，从图7中还可以看出，当第一直流电源端VDD输出的第一电源信号的电平为20V时，该输出端OUT在充电阶段t1抬升后的电压值可以为-2V。
需要说明的是，在上述实施例中，均是以第一至第十二晶体管为N型晶体管，且第一电位为相对于该第二电位高电位为例进行的说明。当然，该第一至第十二晶体管还可以采用P型晶体管，当该第一至第十二晶体管采用P型晶体管时，该第一电位相对于该第二电位可以为低电位，且该各个信号端的电位变化可以与图5至图7所示的电位变化相反。
本发明实施例提供了一种栅极驱动电路，参考图8，该栅极驱动电路可以包括至少两个级联的移位寄存器单元00，其中每个移位寄存器单元00可以为如图1至图3任一所示的移位寄存器单元。从图8中可以看出，每一级移位寄存器单元的第二驱动信号输出端CA可以与下一级移位寄存器单元的输入信号端STU相连。
图9是本发明实施例提供的一种20个级联的移位寄存器单元的输出端的仿真波形图，假设第一级移位寄存器单元的输入信号端STU所连接的信号端输出的输入信号的高电平为20V，且第一直流电源端VDD输出的第一电源信号的电平也为20V，则从图9中可以看出，该20个级联的移位寄存器单元可以依次输出20V的驱动信号，且每一级移位寄存器单元输出的驱动信号的稳定性较好。
本发明实施例提供一种显示装置，该显示装置可以包括如图8所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的移位寄存器单元和各模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块；
所述输入模块分别与第一时钟信号端、输入信号端和上拉节点连接，用于在来自所述第一时钟信号端的第一时钟信号和来自所述输入信号端的输入信号的控制下，控制所述上拉节点的电位；
所述输出模块分别与第一直流电源端、第二时钟信号端、所述上拉节点、第一驱动信号输出端和第二驱动信号输出端连接，用于在所述上拉节点的控制下，向所述第一驱动信号输出端输出来自所述第一直流电源端的第一电源信号，以及向所述第二驱动信号输出端输出来自所述第二时钟信号端的第二时钟信号；
所述下拉控制模块分别与第三时钟信号端、第二直流电源端、第三直流电源端、下拉节点和所述上拉节点连接，用于在所述上拉节点、来自所述第三时钟信号端的第三时钟信号、来自所述第二直流电源端的第二电源信号和来自所述第三直流电源端的第三电源信号的控制下，控制所述下拉节点的电位；
所述下拉模块分别与所述下拉节点、所述第三直流电源端、第四直流电源端、所述上拉节点、所述第一驱动信号输出端和所述第二驱动信号输出端连接，用于在所述下拉节点的控制下，通过所述第三电源信号和来自所述第四直流电源端的第四电源信号，对所述上拉节点、所述第一驱动信号输出端和所述第二驱动信号输出端进行降噪。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：第一晶体管、第二晶体管和电容器；
所述第一晶体管的栅极与所述上拉节点连接，所述第一晶体管的第一极与所述第一直流电源端连接，所述第一晶体管的第二极与所述第一驱动信号输出端连接；
所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一极与所述第二时钟信号端连接，所述第二晶体管的第二极与所述第二驱动信号输出端连接；
所述电容器的一端与所述上拉节点连接，所述电容器的另一端与所述第二驱动信号输出端连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：第三晶体管和第四晶体管；
所述第三晶体管的栅极与所述第三时钟信号端连接，所述第三晶体管的第一极与所述第二直流电源端连接，所述第三晶体管的第二极与所述下拉节点连接；
所述第四晶体管的栅极与所述上拉节点连接，所述第四晶体管的第一极与所述第三直流电源端连接，所述第四晶体管的第二极与所述下拉节点连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述第四直流电源端连接，所述第五晶体管的第二极与所述第二驱动信号输出端连接；
所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与所述第四直流电源端连接，所述第六晶体管的第二极与所述第一驱动信号输出端连接；
所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述第三直流电源端连接，所述第七晶体管的第二极与所述第八晶体管的第一极连接；
所述第八晶体管的栅极与所述下拉节点连接，所述第八晶体管的第二极与所述上拉节点连接。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉模块还包括：第九晶体管；
所述第九晶体管的栅极与所述第三时钟信号端连接，所述第九晶体管的第一极与所述第四直流电源端连接，所述第九晶体管的第二极与所述上拉节点连接。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块，包括：第十晶体管和第十一晶体管；
所述第十晶体管的栅极与所述第一时钟信号端连接，所述第十晶体管的第一极与所述输入信号端连接，所述第十晶体管的第二极与所述第十一晶体管的第一极连接；
所述第十一晶体管的栅极与所述第一时钟信号端连接，所述第十一晶体管的第二极与所述上拉节点连接。
7.根据权利要求6所述的移位寄存器单元，其特征在于，所述移位寄存器单元，还包括：第十二晶体管；
所述第十二晶体管的栅极与所述上拉节点连接，所述第十二晶体管的第一极与所述第二时钟信号端连接，所述第十二晶体管的第二极分别与所述第十晶体管的第二极和所述第十一晶体管的第一极连接。
8.根据权利要求4所述的移位寄存器单元，其特征在于，所述移位寄存器单元，还包括：第十二晶体管；
所述第十二晶体管的栅极与所述上拉节点连接，所述第十二晶体管的第一极与所述第二时钟信号端连接，所述第十二晶体管的第二极分别与所述第七晶体管的第二极和所述第八晶体管的第一极连接。
9.根据权利要求2至8任一所述的移位寄存器单元，其特征在于，
所述晶体管均为N型晶体管。
10.一种移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元包括：输入模块、输出模块、下拉控制模块和下拉模块；所述方法包括：
充电阶段：第一时钟信号端输出第一时钟信号，输入信号端输出输入信号，所述输入模块在所述第一时钟信号的控制下，向上拉节点输出所述输入信号；
输出阶段：第二时钟信号端输出第二时钟信号，第一直流电源端输出第一电源信号，所述上拉节点保持所述输入信号的电位，所述输出模块在所述上拉节点的控制下，向第二驱动信号输出端输出所述第二时钟信号，并向第一驱动信号输出端输出所述第一电源信号；
降噪阶段：第三时钟信号端输出第三时钟信号，第二直流电源端输出第二电源信号，所述下拉控制模块在所述第三时钟信号的控制下，向下拉节点输出所述第二电源信号，所述下拉模块在所述下拉节点的控制下，向所述上拉节点输出来自第三直流电源端的第三电源信号，并分别向所述第二驱动信号输出端和所述第一驱动信号输出端输出来自第四直流电源端的第四电源信号。
11.根据权利要求10所述的方法，其特征在于，所述输出模块包括：第一晶体管、第二晶体管和电容器；
在所述输出阶段中，所述第二时钟信号为第一电位，所述电容器控制所述上拉节点的电位，驱动所述第一晶体管和所述第二晶体管开启，所述第二时钟信号端向所述第二驱动信号输出端输出所述第二时钟信号，所述第一直流电源端向所述第一驱动信号输出端输出所述第一电源信号。
12.根据权利要求11所述的方法，其特征在于，
所述晶体管均为N型晶体管，所述第一电源信号和所述第二电源信号均为第一电位，所述第三电源信号和所述第四电源信号均为第二电位；
所述第一时钟信号在所述充电阶段为第一电位，在所述输出阶段和所述降噪阶段为第二电位；
所述第二时钟信号在所述输出阶段为第一电位，在所述充电阶段和所述降噪阶段为第二电位；
所述第三时钟信号在所述降噪阶段为第一电位，在所述输出阶段和所述充电阶段所述为第二电位；
其中，所述第一电位相对于所述第二电位为高电位。
13.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
至少两个级联的如权利要求1至9任一所述的移位寄存器单元。
14.一种显示装置，其特征在于，所述显示装置包括：如权利要求13所述的栅极驱动电路。
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