CN113421518A - 移位寄存器单元、驱动方法、驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、驱动电路和显示装置 Download PDF

Info

Publication number
CN113421518A
CN113421518A CN202110733385.2A CN202110733385A CN113421518A CN 113421518 A CN113421518 A CN 113421518A CN 202110733385 A CN202110733385 A CN 202110733385A CN 113421518 A CN113421518 A CN 113421518A
Authority
CN
China
Prior art keywords
node
clock signal
transistor
signal
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110733385.2A
Other languages
English (en)
Other versions
CN113421518B (zh
Inventor
徐映嵩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202110733385.2A priority Critical patent/CN113421518B/zh
Publication of CN113421518A publication Critical patent/CN113421518A/zh
Application granted granted Critical
Publication of CN113421518B publication Critical patent/CN113421518B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本发明公开了一种移位寄存器单元、驱动方法、驱动电路和显示装置，用于解决移位寄存器不够灵活的问题。移位寄存器单元由输入电路向第一节点提供输入信号，向第二节点和第四节点提供第一电压信号，向第三节点提供第二电压信号；控制电路向第一节点和第四节点提供第二电压信号；输出电路根据第一时钟信号、第一电压信号、第一节点的电位和第二节点的电位，控制输出第一驱动信号，根据第二时钟信号、第二电压信号、第四节点的电位和第一驱动信号，控制输出第二驱动信号。由于移位寄存器单元既可以输出第一驱动信号，又可以根据第一驱动信号输出第二驱动信号，从而可以提高移位寄存器单元的灵活性，进而可以减小边框宽度，提高系统性能。

Description

移位寄存器单元、驱动方法、驱动电路和显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、驱动电路和显示装置。
背景技术
近年来，得益于AMOLED(Active-matrix organic light-emitting diode，有源矩阵有机发光二极管)显示器的优异显示效果，国内外AMOLED产业发展迅速，各种像素电路相继被开发出来。为了提高屏幕的竞争力，降低屏幕的边框以及价格，提出在边框中利用Array(阵列)工艺制备移位寄存器以替代Gate IC(栅极驱动集成电路)，在兼具价格优势和边框优势的同时，能够根据IC(Integrated Circuit，集成电路)提供的输入信号提供多种波形。
目前，为了降低功耗，采用LTPO像素电路结构，该电路因为同时存在N型TFT和P型TFT，所以需要不同的GOA以提供适应于N型TFT和P型TFT的驱动波形，但该结构会引起边框变宽。
发明内容
本发明提供一种移位寄存器单元、驱动方法、驱动电路和显示装置，用以解决现有技术中存在的移位寄存器不够灵活的问题。
第一方面，本发明实施例提供一种移位寄存器单元，包括输入电路、控制电路和输出电路，其中，
所述输入电路分别与输入端、第一电压端、第二电压端、第一时钟信号端、第二时钟信号端、第一节点、第二节点、第三节点和第四节点连接，配置为在第一时钟信号、第二时钟信号和输入信号的控制下，向所述第一节点提供所述输入信号，向所述第二节点和所述第四节点提供第一电压信号，向所述第三节点提供第二电压信号；所述输入端用于提供所述输入信号，所述第一时钟信号端用于提供所述第一时钟信号，所述第二时钟信号端用于提供所述第二时钟信号，所述第一电压端用于提供所述第一电压信号，所述第二电压端用于提供所述第二电压信号；
所述控制电路分别与所述第二电压端、所述第一节点、所述第三节点和所述第四节点连接，配置为在所述第一节点的电位和所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号，向所述第四节点提供所述第二电压信号；
所述输出电路分别与第二时钟信号、第三时钟信号端、所述第一电压端、所述第二电压端、所述第一节点、所述第二节点、所述第四节点、第一输出端和第二输出端连接，配置为在所述第一节点的电位的控制下，向所述第一输出端提供所述第一电压信号，以及在所述第二节点的电位的控制下，向所述第一输出端提供第三时钟信号，在所述第四节点的电位的控制下，向所述第二输出端提供所述第二时钟信号，以及在第一驱动信号的控制下，向所述第二输出端提供所述第二电压信号；所述第一输出端用于输出所述第一驱动信号，所述第二输出端用于输出第二驱动信号，所述第三时钟信号端用于提供所述第三时钟信号。
在一种可选的实现方式中，所述输入电路包括第一输入电路、第二输入电路和第三输入电路，其中，
所述第一输入电路分别与所述输入端、所述第一电压端、所述第一时钟信号端、所述第一节点和所述第二节点连接，配置为在所述第一时钟信号的控制下，向所述第一节点提供所述输入信号，向所述第二节点提供所述第一电压信号；
所述第二输入电路分别与所述第二电压端、所述第二时钟信号端、所述第一节点、所述第二节点和所述第三节点连接，配置为在所述第二时钟信号、所述第一节点的电位和所述第二节点的电位的控制下，向所述第三节点提供所述第二电压信号；
所述第三输入电路分别与所述第一时钟信号端和所述第一电压端连接，配置为在所述第一时钟信号的控制下，向所述第四节点提供所述第一电压信号。
在一种可选的实现方式中，所述第一输入电路包括第一晶体管和第二晶体管；
所述第一晶体管的控制极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述输入端电连接，所述第一晶体管的第二极与所述第一节点电连接；
所述第二晶体管的控制极与所述第一时钟信号端电连接，所述第二晶体管的第一极与所述第二节点电连接，所述第二晶体管的第二极与所述第一电压端电连接。
在一种可选的实现方式中，所述第二输入电路包括第三晶体管和第四晶体管；
所述第三晶体管的控制极与所述第一节点电连接，所述第三晶体管的第一极与所述第三节点电连接，所述第三晶体管的第二极与所述第二电压端电连接；
所述第四晶体管的控制极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第三节点电连接。
在一种可选的实现方式中，所述第三输入电路包括第五晶体管；
所述第五晶体管的控制极与所述第一时钟信号端电连接，所述第五晶体管的第一极与所述第一电压端电连接，所述第五晶体管的第二极与所述第四节点电连接。
在一种可选的实现方式中，所述控制电路包括第一控制电路和第二控制电路，其中，
所述第一控制电路分别与所述第二电压端、所述第一节点和所述第三节点，配置为在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；
所述第二控制电路分别与所述第一电压端、所述第一节点和所述第四节点电连接，配置为在所述第一节点的电位的控制下，向所述第四节点提供所述第一电压信号。
在一种可选的实现方式中，所述第一控制电路包括第六晶体管；
所述第六晶体管的控制极与所述第三节点电连接，所述第六晶体管的第一极与所述第二电压端电连接，所述第六晶体管的第二极与所述第一节点电连接。
在一种可选的实现方式中，所述第二控制电路包括第七晶体管；
所述第七晶体管的控制极与所述第一节点电连接，所述第七晶体管的第一极所述第二电压端电连接，所述第七晶体管的第二极与所述第四节点电连接。
在一种可选的实现方式中，所述输出电路包括第一输出电路和第二输出电路，其中，
所述第一输出电路分别与所述第一电压端、所述第二电压端、所述第二时钟信号端、所述第一节点、所述第二节点和所述第一输出端连接，配置为根据所述第二时钟信号、所述第三时钟信号、所述第一电压信号、所述第一节点的电位和所述第二节点的电位，控制所述第一输出端输出第一驱动信号；
所述第二输出电路分别与所述第二时钟信号端、所述第二电压端、所述第一输出端、所述第四节点和所述第二输出端连接，配置为根据所述第二时钟信号、所述第二电压信号、所述第四节点的电位和所述第一驱动信号，控制所述第二输出端输出所述第二驱动信号。
在一种可选的实现方式中，所述第一输出电路包括第一稳压电路和第一输出子电路，其中，
所述第一稳压电路分别与所述第一电压端、所述第二电压端、所述第二时钟信号端、所述第一节点、所述第二节点和第五节点连接，配置为在所述第五节点的电位的控制下，根据所述第二时钟信号和、所述第一电压信号和所述第二电压信号，稳定所述第一节点的电位，以及根据所述第一电压信号稳定所述第二节点的电位；
所述第一输出子电路与所述第一电压端、所述第三时钟信号端、所述第五节点和所述第一输出端连接，配置为在所述第五节点的电位的控制下，向所述第一输出端提供所述第一电压信号，以及在所述第二节点的电位的控制下，向所述第一输出端输出所述第三时钟信号。
在一种可选的实现方式中，所述第一稳压电路包括第八晶体管、第九晶体管、第一电容、第二电容和第三电容；
所述第八晶体管的控制极与所述第一电压端电连接，所述第八晶体管的第一极与所述第一节点电连接，所述第八晶体管的第二极与所述第五节点电连接；
所述第九晶体管的控制极与所述第五节点电连接，所述第九晶体管的第一极与所述第二时钟信号端电连接，所述第九晶体管的第二极与所述第一电容的第一端电连接；
所述第一电容的第二端与所述第五节点电连接；
所述第二电容的第一端与所述第五节点电连接，所述第二电容的第二端与所述第二电压端电连接；
所述第三电容的第一端与所述第二节点电连接，所述第三电容的第二端与所述第一电压端电连接。
在一种可选的实现方式中，所述第八晶体管为双栅晶体管。
在一种可选的实现方式中，所述第一输出子电路包括第十晶体管和第十一晶体管；
所述第十晶体管的控制极与所述第五节点电连接，所述第十晶体管的第一极与所述第一输出端电连接，所述第十晶体管的第二极与所述第一电压端电连接；
所述第十一晶体管的控制极与所述第二节点电连接，所述第十一晶体管的第一极与所述第三时钟信号端电连接，所述第十一晶体管的第二极与所述第一输出端电连接。
在一种可选的实现方式中，所述第二输出电路包括第二稳压电路和第二输出子电路，其中，
所述第二稳压电路分别与所述第四节点和所述第二输出端连接，配置为根据所述第二输出端输出的第二驱动信号，稳定所述第四节点的电位；
所述第二输出子电路分别与所述第二时钟信号端、所述第二电压端、所述第四节点、所述第一输出端和所述第二输出端连接，配置为在所述第四节点的电位和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号。
在一种可选的实现方式中，所述第二稳压电路包括第四电容；
所述第四电容的第一端与所述第四节点电连接，所述第四电容的第二端与所述第二输出端电连接。
在一种可选的实现方式中，所述第二输出子电路包括第十二晶体管和第十三晶体管；
所述第十二晶体管的控制极与所述第四节点电连接，所述第十二晶体管的第一端与所述第二输出端电连接，所述第十二晶体管的第二端与所述第二时钟信号端电连接；
所述第十三晶体管的控制极与所述第一输出端电连接，所述第十三晶体管的第一极与所述第二电压端电连接，所述第十三晶体管的第二极与所述第二输出端电连接。
在一种可选的实现方式中，所述第三时钟信号为所述第一时钟信号的反相信号或所述第二时钟信号的反相信号。
第二方面，本发明实施例提供一种驱动电路，包括多个级联的如第一方面任意一项所述的移位寄存器单元，
第一级移位寄存器单元的输入端与起始信号端连接，第i+1级移位寄存器单元的输入端与第i级移位寄存器单元的输出端连接，奇数级移位寄存器单元的第一时钟信号端、第二时钟信号端均分别与第一时钟信号线、第二时钟信号线连接，偶数级移位寄存器单元的第一时钟信号端、第二时钟信号端均分别与所述第二时钟信号线、所述第一时钟信号线连接，其中，i+1为大于或等于2的正整数。
在一种可选的实现方式中，奇数级移位寄存器单元的第三时钟信号端与第四时钟信号线连接，偶数级移位寄存器单元的第三时钟信号端与第三时钟信号线连接。
在一种可选的实现方式中，第一时钟信号线提供的时钟信号的相位与所述第二时钟信号线提供的时钟信号的相位之间的相位差为90度；
所述第三时钟信号线提供的时钟信号与第一时钟信号线提供的时钟信号反相，所述第四时钟信号线提供的时钟信号与第二时钟信号线提供的时钟信号反相。
在一种可选的实现方式中，应用于第一方面中任意一项所述的移位寄存器单元中，所述移位寄存器单元的驱动方法包括：
在第一阶段，所述输入电路在所述第一时钟信号的控制下，向所述第一节点提供输入信号，向所述第二节点和所述第四节点提供所述第一电压信号，在所述输入信号的控制下，向所述第三节点提供所述第二电压信号；所述输出电路在所述第一节点的电位和所述第二节点的电位的控制下，向第一输出端提供所述第一电压信号和所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号；
在第二阶段，所述输出电路维持所述第一节点的电位，所述输入电路在所述第一节点的电位和所述第二时钟信号的控制下，向所述第三节点提供所述第二电压信号；所述控制电路在所述第一节点的电位的控制下，向所述第四节点提供所述第二电压信号；所述输出电路在所述第一节点的电位的控制下，向所述第一输出端提供所述第一电压信号，在所述第一电压信号的控制下，向所述第二输出端提供所述第二电压信号；
在第三阶段，所述输入电路在所述第一时钟信号的控制下，向所述第一节点提供输入信号，向所述第二节点和所述第四节点提供所述第一电压信号；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点的电位和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号；
在第四阶段，所述输出电路维持所述第一节点的电位和所述第二节点的电位，拉低所述的四节点的电位，所述输入电路在所述第二时钟信号的控制下，向所述第三节点提供所述第二节点的电位；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向所述第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第一驱动信号的控制下，向所述第二输出端提供所述第二电压信号，并输出所述第二驱动信号；
在第五阶段，所述输出电路维持所述第一节点的电位和所述第二节点的电位，拉高所述第四节点的电位；所述输入电路在所述第二时钟信号的控制下，向所述第三节点提供所述第二节点的电位；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向所述第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点的电位和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号。
第四方面，本发明实施例提供一种显示装置，包括第三方面中任意一项所述的驱动电路。
本发明有益效果如下：
移位寄存器单元由输入电路向第一节点提供输入信号，向第二节点提供第一电压信号，向第三节点提供第二电压信号，向第四节点提供第一电压信号；控制电路向第一节点提供第二电压信号，向第四节点提供第二电压信号；输出电路根据第一时钟信号、第一电压信号、第一节点的电位和第二节点的电位，控制第一输出端输出第一驱动信号，根据第二时钟信号、第二电压信号、第四节点的电位和第一驱动信号，控制第二输出端输出第二驱动信号。由于移位寄存器单元既可以输出第一驱动信号，又可以根据第一驱动信号输出第二驱动信号，从而可以减少移位寄存器单元的占用面积，提高移位寄存器单元的灵活性，进而可以减小边框宽度，提高系统性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种移位寄存器单元的结构示意图；
图2为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图4为本发明实施例提供的一种移位寄存器单元的电路结构示意图；
图5为本发明实施例提供的一种移位寄存器单元的驱动方法的流程示意图；
图6为本发明实施例提供的一种移位寄存器单元在第一阶段的状态示意图；
图7为本发明实施例提供的一种移位寄存器单元的第一阶段的时序示意图；
图8为本发明实施例提供的一种移位寄存器单元在第二阶段的状态示意图；
图9为本发明实施例提供的一种移位寄存器单元的第二阶段的时序示意图；
图10为本发明实施例提供的一种移位寄存器单元在第三阶段的状态示意图；
图11为本发明实施例提供的一种移位寄存器单元的第三阶段的时序示意图；
图12为本发明实施例提供的一种移位寄存器单元在第四阶段的状态示意图；
图13为本发明实施例提供的一种移位寄存器单元的第四阶段的时序示意图；
图14为本发明实施例提供的一种移位寄存器单元在第五阶段的状态示意图；
图15为本发明实施例提供的一种移位寄存器单元的第五阶段的时序示意图；
图16为本发明实施例提供的一种驱动电路的示意图；
图17为本发明实施例提供的另一种驱动电路的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本公开所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。薄膜晶体管可以是氧化物半导体薄膜晶体管、低温多晶硅薄膜晶体管、非晶硅薄膜晶体管或微晶硅薄膜晶体管。薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，将晶体管的栅电极称为控制极，为区分晶体管除栅电极之外的两极，将其中一极称为第一极，另一极称为第二极，第一极可以为源电极或者漏电极，第二极可以为漏电极或源电极。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
下面结合附图对本公开的技术方案进行详细说明。
如图1所示，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元包括输入电路10、控制电路20和输出电路30；
输入电路10分别与输入端Input、第一电压端VGL、第一时钟信号端CK、第二电压端VGH、第一节点N1、第二节点N2、第三节点N3和第四节点N4连接，配置为在第一时钟信号和输入信号的控制下，向第一节点N1提供输入信号，向第二节点N2和第五节点N5提供第一电压信号，向第三节点N3提供第二电压信号；输入端Input用于提供输入信号，第一时钟信号端CK用于提供第一时钟信号，第一电压端VGL用于提供第一电压，第二电压端VGH用于提供第二电压信号；
控制电路20分别与第二电压端VGH、第一节点N1、第三节点N3和第四节点N4连接，配置为在第一节点N1的电位和第三节点N3的电位的控制下，向第一节点N1提供第二电压信号，向第四节点N4提供第二电压信号；
输出电路30分别与第三时钟信号端CO、第一时钟信号端CK、第一电压端CGL、第二电压端VGH、第一节点N1、第二节点N2、第五节点N5、第一输出端GN和第二输出端GP连接，配置为根据第一时钟信号、第一电压信号、第一节点N1的电位和第二节点N2的电位，控制第一输出端GN输出第一驱动信号，以及根据第二时钟信号、第二电压信号、第五节点N5的电位和第一驱动信号，控制第二输出端GP输出第二驱动信号；第三时钟信号端CO用于提供第三时钟信号。
本发明实施例中的移位寄存器单元由输入电路向第一节点提供输入信号，向第二节点提供第一电压信号，向第三节点提供第二电压信号，向第四节点提供第一电压信号；控制电路向第一节点提供第二电压信号，向第四节点提供第二电压信号；输出电路根据第一时钟信号、第一电压信号、第一节点的电位和第二节点的电位，控制第一输出端输出第一驱动信号，根据第二时钟信号、第二电压信号、第四节点的电位和第一驱动信号，控制第二输出端输出第二驱动信号。由于移位寄存器单元既可以输出第一驱动信号，又可以根据第一驱动信号输出第二驱动信号，从而可以减少移位寄存器单元的占用面积，进而可以减小边框宽度，提高系统性能。
本发明实施例中，第一时钟信号和第二时钟信号可以为相位相差90度的信号，第三时钟信号可以为第一时钟信号的反相信号，也可以为第二时钟信号的反相信号，可以根据实际需要设定，第一电压信号可以为低电平信号，第二电压信号可以为高电平信号，上述信号只是举例说明，当然还可以为其他信号，本发明实施例对此不做限定。
本发明实施例中的晶体管可以为P型晶体管，控制端输出低电平信号时，晶体管处于导通状态，控制端输出高电平信号时，晶体管处于截至状态，但不以此为限。
本发明实施例中，第一输出端GN输出的第一驱动信号可以为低电平信号，第二输出端GP输出的第二驱动信号可以为高电平信号，第一驱动信号用于驱动N型TFT，第二驱动信号用于驱动P型TFT，从而可以使用一个寄存器实现同时驱动N型TFT和P型TFT的方案，相比于用一个寄存器驱动N型TFT，另一个寄存器驱动P型TFT，可以减小显示器的边框宽度，进而提高系统性能。
在一些实例中，如图2所示，输入电路10可以包括第一输入电路、第二输入电路和第三输入电路，其中，
第一输入电路分别与输入端Input、第一电压端VGL、第一时钟信号端CK、第一节点N1和第二节点N2连接，配置为在第一时钟信号的控制下，向第一节点N1提供输入信号，向第二节点N2提供第一电压信号；
第二输入电路分别与第二电压端VGH、第二时钟信号端CB、第一节点N1、第二节点N2和第三节点N3连接，配置为在第二时钟信号、第一节点N1的电位和第二节点N2的电位的控制下，向第三节点N3提供第二电压信号；
第三输入电路分别与第一时钟信号端CK和第一电压端VGL连接，配置为在第一时钟信号的控制下，向第四节点N4提供第一电压信号。
在具体实施时，如图4所示，第一输入电路可以包括第一输入电路包括第一晶体管T1和第二晶体管T2；
第一晶体管T1的控制极与第一时钟信号端CK电连接，第一晶体管T1的第一极与输入端Input电连接，第一晶体管T1的第二极与第一节点N1电连接；
第二晶体管T2的控制极与第一时钟信号端CK电连接，第二晶体管T2的第一极与第二节点N2电连接，第二晶体管T2的第二极与第一电压端VGL电连接。
第一晶体管T1可以导通或断开输入端Input和第一节点N1之间的通路，第二晶体管T2可以导通或断开第一电压端VGL和第二节点N2之间的通路。
继续参照图4，第二输入电路包括第三晶体管T3和第四晶体管T4；
第三晶体管T3的控制极与第一节点N1电连接，第三晶体管T3的第一极与第三节点N3电连接，第三晶体管T3的第二极与第二电压端VGH电连接；
第四晶体管T4的控制极与第二时钟信号CB端电连接，第四晶体管T4的第一极与第二节点N2电连接，第四晶体管T4的第二极与第三节点N3电连接。
第三晶体管T3可以导通或断开第二电压端VGH和第三节点N3之间的通路，第四晶体管T4可以导通或断开第二节点N2和第三节点N3之间的通路。
第三输入电路可以包括第五晶体管T5；
第五晶体管T5的控制极与第一时钟信号端CK电连接，第五晶体管T5的第一极与第一电压端VGL电连接，第五晶体管T5的第二极与第四节点N4电连接。
第五晶体管T5可以导通或断开第一电压端VGL和第四节点N4之间的通路。
在一种示例中，如图2所示，控制电路20可以包括第一控制电路和第二控制电路，其中，
第一控制电路分别与第二电压端VGH、第一节点N1和第三节点N3，配置为在第三节点N3的电位的控制下，向第一节点N1提供第二电压信号；
第二控制电路分别与第一电压端VGL、第一节点N1和第四节点N4电连接，配置为在第一节点N1的电位的控制下，向第四节点N4提供第一电压信号。
具体的，参照图4，第一控制电路可以包括第六晶体管T6；
第六晶体管T6的控制极与第三节点N3电连接，第六晶体管T6的第一极与第二电压端VGH电连接，第六晶体管T6的第二极与第一节点N1电连接。
第六晶体管T6可以导通或断开第二电压端VGH和第一节点N1之间的通路。
第二控制电路可以包括第七晶体管T7；
第七晶体管T7的控制极与第一节点N1电连接，第七晶体管T7的第一极与第二电压端VGH电连接，第七晶体管T7的第二极与第四节点N4电连接。
第七晶体管T7可以导通或断开第二电压端VGH和第四节点N4之间的通路。
在一种示例中，如图2所示，输出电路可以包括第一输出电路和第二输出电路，其中，
第一输出电路分别与第一电压端VGL、第二电压端VGH、第二时钟信号端CB、第一节点N1、第二节点N2和第一输出端GN连接，配置为根据第二时钟信号、第三时钟信号、第一电压信号、第一节点N1的电位和第二节点N2的电位，控制第一输出端GN输出第一驱动信号；
第二输出电路分别与第二时钟信号端CB、第二电压端VGH、第一输出端GN、第四节点N4和第二输出端GP连接，配置为根据第二时钟信号、第二电压信号、第四节点N4的电位和第一驱动信号，控制第二输出端GP输出所述第二驱动信号。
上述实施例中，第一输出端GN用于输出第一驱动信号，具体的，可以为驱动N型TFT的驱动波形，第二输出端GP可以输出第二驱动信号，具体的，可以为驱动P型TFT的波形，并且，根据第一驱动信号生成第二驱动信号，从而可以节省资源，提高系统性能。
在具体实施中，参照图3，本发明实施例提供的第一输出电路还可以包括第一稳压电路和第一输出子电路，其中，
第一稳压电路分别与第一电压端VGL、第二电压端VGH、第二时钟信号端CB、第一节点N1、第二节点N2和第五节点N5连接，配置为在第五节点N5的电位的控制下，根据第二时钟信号、第一电压信号和第二电压信号，稳定第一节点N1的电位，以及根据第一电压信号稳定第二节点N2的电位；
第一输出子电路与第一电压端VGL、第三时钟信号端CO、第五节点N5和第一输出端GN连接，配置为在第五节点N5的电位的控制下，向第一输出端GN提供第一电压信号，以及在第二节点N2的电位的控制下，向第一输出端输出第三时钟信号。
本发明实施例中第一稳压电路可以稳定第一节点N1的电压，具体实现方式在下面具体电路图中进行详细说明。
在具体实施中，参照图4，第一稳压电路可以包括第八晶体管T8、第九晶体管T9、第一电容C1、第二电容C2和第三电容C3；
第八晶体管T8的控制极与第一电压端VGL电连接，第八晶体管T8的第一极与第一节点N1电连接，第八晶体管T8的第二极与第五节点N5电连接；
第九晶体管T9的控制极与第五节点N5电连接，第九晶体管T9的第一极与第二时钟信号端CB电连接，第九晶体管T9的第二极与第一电容C1的第一端电连接；
第一电容C1的第二端与第五节点N5电连接；
第二电容C2的第一端与第五节点N5电连接，第二电容C2的第二端与第二电压端VGH电连接；
第三电容C3的第一端与第二节点N2电连接，第三电容C3的第二端与第一电压端VGL电连接。
在具体实施中，第八晶体管T8可以为双栅晶体管。
本发明实施例中，第一电压信号可以为低电平信号，第八晶体管可以为P型TFT，则第八晶体管T8一直处于为闭合状态，第八晶体管T8的第一极和第八晶体管T8的第二级分别为第一节点N1和第五节点N5，在具体实施中，第五节点N5可能会存在电压过低的状态，即比低电平还低，由于T8的栅极连接的VGL的电压比N5的电压高，因此T8的栅极和与N5节点连接的极之间会形成电压，此时可能会导致T8Vth漂移，通过C1和C2两个电容的耦合作用，可以防止T8漂移，从而稳定N5的电压。
参照图4，本发明实施例提供的第一输出子电路可以包括第十晶体管T10和第十一晶体管T11；
第十晶体管T10的控制极与第五节点N5电连接，第十晶体管T10的第一极与第一输出端GN电连接，第十晶体管T10的第二极与第一电压端VGL电连接；
第十一晶体管T11的控制极与第二节点N2电连接，第十一晶体管T11的第一极与第三时钟信号端CO电连接，第十一晶体管T11的第二极与第一输出端GN电连接。
第十晶体管T10可以导通或断开第一电压端VGL和第一输出端GN之间的通路，第十一晶体管T11可以导通或断开第三时钟信号端CO和第一输出端GN之间的通路。
在一种示例中，如图3所示，第二输出电路可以包括第二稳压电路和第二输出子电路，其中，
第二稳压电路分别与第四节点N4和第二输出端GP连接，配置为根据第二输出端GP输出的第二驱动信号，稳定第四节点N4的电位；
第二输出子电路分别与第二时钟信号端CB、第二电压端VGL、第四节点N4、第一输出端GN和第二输出端GP连接，配置为在第四节点N4的电位和第一驱动信号的控制下，向第二输出端GP提供第二时钟信号和第二电压信号，并输出第二驱动信号。
第二稳压电路用于稳定第四节点N4的电位。
具体的，参照图4，第二稳压电路可以包括第四电容C4；
第四电容C4的第一端与第四节点N4电连接，第四电容C4的第二端与第二输出端GP电连接。
第二输出子电路可以包括第十二晶体管T12和第十三晶体管T13；
第十二晶体管T12的控制极与第四节点N4电连接，第十二晶体管T12的第一端与第二输出端GP电连接，第十二晶体管T12的第二端与第二时钟信号端CB电连接；
第十三晶体管T13的控制极与第一输出端GN电连接，第十三晶体管T13的第一极与第二电压端VGH电连接，第十三晶体管T13的第二极与第二输出端GP电连接。
本发明实施例中的第三时钟信号可以为与第一时钟信号相位相反的信号，也可以为与第二时钟信号相位相反的信号。
基于相同的发明构思，本发明实施例还提供了一种移位寄存器单元的驱动方法，应用于上述任意一项所述的移位寄存器单元中，如图5所示，移位寄存器单元的驱动方法包括：
S51、在第一阶段，输入电路在第一时钟信号的控制下，向所述第一节点提供输入信号，向所述第二节点和所述第四节点提供所述第一电压信号，在所述输入信号的控制下，向所述第三节点提供所述第二电压信号；所述输出电路在所述第一节点的电位和所述第二节点的电位的控制下，向第一输出端提供所述第一电压信号和所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号；
S52、在第二阶段，所述输出电路维持所述第一节点的电位，所述输入电路在所述第一节点的电位和所述第二时钟信号的控制下，向所述第三节点提供所述第二电压信号；所述控制电路在所述第一节点的电位的控制下，向所述第四节点提供所述第二电压信号；所述输出电路在所述第一节点的电位的控制下，向所述第一输出端提供所述第一电压信号，在所述第一电压信号的控制下，向所述第二输出端提供所述第二电压信号；
S53、在第三阶段，所述输入电路在所述第一时钟信号的控制下，向所述第一节点提供输入信号，向所述第二节点和所述第四节点提供所述第一电压信号；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点的电位和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号；
S54、在第四阶段，所述输出电路维持所述第一节点的电位和所述第二节点的电位，拉低所述的四节点的电位，所述输入电路在所述第二时钟信号的控制下，向所述第三节点提供所述第二节点的电位；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向所述第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第一驱动信号的控制下，向所述第二输出端提供所述第二电压信号，并输出所述第二驱动信号；
S55、在第五阶段，所述输出电路维持所述第一节点的电位和所述第二节点的电位，拉高所述第四节点的电位；所述输入电路在所述第二时钟信号的控制下，向所述第三节点提供所述第二节点的电位；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向所述第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点的电位和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号。
本发明实施例提供的上述驱动方法，移位寄存器单元在每个阶段都可以输出第一驱动信号和第二驱动信号，从而可以减少移位寄存器单元的占用面积，进而可以减小边框宽度，提高系统性能。
下面结合附图对本发明实施例中的驱动方法中的每个阶段进行说明。
参照图6和图7，在驱动方法的第一阶段，CB为高电平，CK为低电平，CO为低电平，Input为低电平。
第一晶体管T1导通，第二晶体管T2导通，第三晶体管T3导通，第四晶体管T4截止，第五晶体管T5导通，第六晶体管T6截止，第七晶体管T7导通，第八晶体管T8导通，第九晶体管T9导通，第十晶体管T10导通，第十一晶体管T11导通，第十二晶体管T12导通，第十三晶体管T13导通；第一节点N1为低电平，第二节点N2为低电平，第三节点N3为高电平，第四节点N4为高电平，第五节点N5为低电平，第一输出端为低电平，第二输出端为高电平。
参照图8和图9，在驱动方法的第二阶段，CB为低电平，CK为高电平，CO为高电平，Input为低电平。
第一晶体管T1截止，第二晶体管T2截止，第三晶体管T3导通，第四晶体管T4导通，第五晶体管T5截止，第六晶体管T6截止，第七晶体管T7导通，第八晶体管T8导通，第九晶体管T9导通，第十晶体管T10导通，第十一晶体管T11截止，第十二晶体管T12截止，第十三晶体管T13导通；第一节点为低电平，第二节点为高电平，第三节点为高电平，第四节点为高电平，第五节点为比低电平还低的电平。
参照图10和图11，在驱动方法的第三阶段，CB为高电平，CK为低电平，CO为低电平，Input为高电平。
第一晶体管T1导通，第二晶体管T2导通，第三晶体管T3截止，第四晶体管T4截止，第五晶体管T5导通，第六晶体管T6导通，第七晶体管T7截止，第八晶体管T8导通，第九晶体管T9截止，第十晶体管T10截止，第十一晶体管T11导通，第十二晶体管T12导通，第十三晶体管T13导通；第一节点为高电平，第二节点为低电平，第三节点为低电平，第四节点为低电平，第五节点为高电平，第一输出端为低电平，第二输出端为高电平。
参照图12和图13，在驱动方法的第四阶段，CB为低电平，CK为高电平，CO为高电平，Input为低电平。
第一晶体管T1截止，第二晶体管T2截止，第三晶体管T3截止，第四晶体管T4导通，第五晶体管T5截止，第六晶体管T6导通，第七晶体管T7截止，第八晶体管T8导通，第九晶体管T9截止，第十晶体管T10截止，第十一晶体管T11导通，第十二晶体管T12截止，第十三晶体管T13截止；第一节点为高电平，第二节点为低电平，第三节点为低电平，第四节点为低电平还低的电平，第五节点为高电平，第一输出端为高电平，第二输出端为低电平。
参照图14和图15，在驱动方法的第四阶段，CB为高电平，CK为高电平，CO为低电平，Input为低电平。
第一晶体管T1截止，第二晶体管T2截止，第三晶体管T3截止，第四晶体管T4截止，第五晶体管T5截止，第六晶体管T6导通，第七晶体管T7截止，第八晶体管T8导通，第九晶体管T9截止，第十晶体管T10截止，第十一晶体管T11导通，第十二晶体管T12截止，第十三晶体管T13导通；第一节点为高电平，第二节点为低电平，第三节点为低电平，第四节点为低电平，第五节点为高电平，第一输出端为低电平，第二输出端为高电平。
基于相同的发明构思，本发明实施例还提供一种驱动电路，可以包括多个级联的上述任意一所述的移位寄存器单元，
第一级移位寄存器单元的输入端与起始信号端连接，第i+1级移位寄存器单元的输入端与第i级移位寄存器单元的输出端连接，奇数级移位寄存器单元的第一时钟信号端、第二时钟信号端均分别与第一时钟信号线、第二时钟信号线连接，偶数级移位寄存器单元的第一时钟信号端、第二时钟信号端均分别与所述第二时钟信号线、所述第一时钟信号线连接，其中，i+1为大于或等于2的正整数。
奇数级移位寄存器单元的第三时钟信号端与第四时钟信号线连接，偶数级移位寄存器单元的第三时钟信号端与第三时钟信号线连接。
第一时钟信号线提供的时钟信号的相位与所述第二时钟信号线提供的时钟信号的相位之间的相位差为90度；
第三时钟信号线提供的时钟信号与第一时钟信号线提供的时钟信号反相，第四时钟信号线提供的时钟信号与第二时钟信号线提供的时钟信号反相。
为了便于理解，下面以具体实施例进行说明。
如图16所示，为本发明实施例提供的一种驱动电路的结构示意图，为了方便描述，示出四个级的移位寄存器单元，驱动电路包括第一级移位寄存器单元ST1、第二级移位寄存器单元ST2、第三级移位寄存器单元ST3和第四级移位寄存器单元ST4。ST1与第一扫描线S1电连接，ST2与第二扫描线S2电连接，ST3与第三扫描线S3电连接，ST4与第四扫描线S4电连接，所有移位寄存器单元的第一电压端、第二电压端均分别与第一电源线、第二电源线连接，并且根据第一时钟信号线ECB提供的时钟信号和第二时钟信号线ECK提供的时钟信号被驱动。ST1、ST2、ST3至ST4可具有相同的电路布局。ST1、ST2、ST3至ST4中的每一级移位寄存器单元包括输入端和输出端。每一级移位寄存器单元的输入端接收前一级移位寄存器单元的输出信号(即，扫描信号)或起始信号。例如，第一级移位寄存器单元ST1的输入端与起始信号端STV电连接，其他级移位寄存器单元的输入端接收前一级移位寄存器单元的输出信号。
第i级移位寄存器单元(i是奇数)STi的第一时钟信号端CB与第一时钟信号线ECB电连接，第i级移位寄存器单元STi的第二时钟信号端CK与第二时钟信号线ECK电连接。第i+1级移位寄存器单元STi+1的第一时钟信号端CB与第二时钟信号线ECK电连接，第i+1级移位寄存器单元STi+1的第二时钟信号端CK与第一时钟信号线ECB电连接。
第一时钟信号线ECB提供的时钟信号和第二时钟信号线ECK提供的时钟信号具有相同的时间段并且具有不重叠的相位。具体地讲，虽然第一时钟信号线ECB提供的时钟信号和第二时钟信号线ECK提供的时钟信号不被提供的时间可以重叠(例如，第一时钟信号线ECB提供的时钟信号和第二时钟信号线ECK提供的时钟信号可同时具有高电压)，但是第一时钟信号线ECB提供的时钟信号和第二时钟信号线ECK提供的时钟信号被提供的时间(例如，第一时钟信号ECB和第二时钟信号ECK具有低电压的时间)不重叠。
图17为本公开另一实施例所述的驱动电路的示意图；
在图17中，标号为STV的为起始信号端；
图17所示的驱动电路适用于本公开实施例二所述的移位寄存器单元，与图16所示的实施例所述的驱动电路相比，相同之处不再赘述，图17所示的驱动电路的实施例与图16所示的驱动电路的实施例的不同之处在于第i级(i是奇数)移位寄存器单元STi还与第四时钟信号线CKo电连接，第i+1级移位寄存器单元STi+1还与第三时钟信号线CBo电连接。其中，第三时钟信号线CBo提供的时钟信号与第一时钟信号反相，第四时钟信号线CKo提供的时钟信号与第二时钟信号反相。
在本发明实施例中，第一时钟信号线提供的时钟信号的相位与所述第二时钟信号线提供的时钟信号的相位之间的相位差可以为90度，但不以此为限。
本申请中时钟信号相互反相是指两个时钟信号的电位在一个是高电位时，另一个是低电位，且不做严格限制，允许有较短时间的不反相，以本领域技术人员能够实现本申请技术方案就可以。
基于同一发明构思，本发明实施例还提供了显示装置，包括本发明实施例提供的上述驱动电路。该显示装置解决问题的原理与前述驱动电路相似，因此该显示装置的实施可以参见前述驱动电路的实施，重复之处在此不再赘述。
在具体实施时，在本发明实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
本发明实施例提供的一种移位寄存器单元、驱动电路、驱动方法和显示装置，移位寄存器单元由输入电路向第一节点提供输入信号，向第二节点提供第一电压信号，向第三节点提供第二电压信号，向第四节点提供第一电压信号；控制电路向第一节点提供第二电压信号，向第四节点提供第二电压信号；输出电路根据第一时钟信号、第一电压信号、第一节点的电位和第二节点的电位，控制第一输出端输出第一驱动信号，根据第二时钟信号、第二电压信号、第四节点的电位和第一驱动信号，控制第二输出端输出第二驱动信号。由于移位寄存器单元既可以输出第一驱动信号，又可以根据第一驱动信号输出第二驱动信号，从而可以减少移位寄存器单元的占用面积，进而可以减小边框宽度，提高系统性能。
尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
显然，本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样，倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (22)

1.一种移位寄存器单元，其特征在于，包括输入电路、控制电路和输出电路，其中，
所述输入电路分别与输入端、第一电压端、第二电压端、第一时钟信号端、第二时钟信号端、第一节点、第二节点、第三节点和第四节点连接，配置为在第一时钟信号、第二时钟信号和输入信号的控制下，向所述第一节点提供所述输入信号，向所述第二节点和所述第四节点提供第一电压信号，向所述第三节点提供第二电压信号；所述输入端用于提供所述输入信号，所述第一时钟信号端用于提供所述第一时钟信号，所述第二时钟信号端用于提供所述第二时钟信号，所述第一电压端用于提供所述第一电压信号，所述第二电压端用于提供所述第二电压信号；
所述控制电路分别与所述第二电压端、所述第一节点、所述第三节点和所述第四节点连接，配置为在所述第一节点的电位和所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号，向所述第四节点提供所述第二电压信号；
所述输出电路分别与第二时钟信号、第三时钟信号端、所述第一电压端、所述第二电压端、所述第一节点、所述第二节点、所述第四节点、第一输出端和第二输出端连接，配置为在所述第一节点的电位的控制下，向所述第一输出端提供所述第一电压信号，以及在所述第二节点的电位的控制下，向所述第一输出端提供第三时钟信号，在所述第四节点的电位的控制下，向所述第二输出端提供所述第二时钟信号，以及在第一驱动信号的控制下，向所述第二输出端提供所述第二电压信号；所述第一输出端用于输出所述第一驱动信号，所述第二输出端用于输出第二驱动信号，所述第三时钟信号端用于提供所述第三时钟信号。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括第一输入电路、第二输入电路和第三输入电路，其中，
所述第一输入电路分别与所述输入端、所述第一电压端、所述第一时钟信号端、所述第一节点和所述第二节点连接，配置为在所述第一时钟信号的控制下，向所述第一节点提供所述输入信号，向所述第二节点提供所述第一电压信号；
所述第二输入电路分别与所述第二电压端、所述第二时钟信号端、所述第一节点、所述第二节点和所述第三节点连接，配置为在所述第二时钟信号、所述第一节点的电位和所述第二节点的电位的控制下，向所述第三节点提供所述第二电压信号；
所述第三输入电路分别与所述第一时钟信号端和所述第一电压端连接，配置为在所述第一时钟信号的控制下，向所述第四节点提供所述第一电压信号。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述第一输入电路包括第一晶体管和第二晶体管；
所述第一晶体管的控制极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述输入端电连接，所述第一晶体管的第二极与所述第一节点电连接；
所述第二晶体管的控制极与所述第一时钟信号端电连接，所述第二晶体管的第一极与所述第二节点电连接，所述第二晶体管的第二极与所述第一电压端电连接。
4.如权利要求2所述的移位寄存器单元，其特征在于，所述第二输入电路包括第三晶体管和第四晶体管；
所述第三晶体管的控制极与所述第一节点电连接，所述第三晶体管的第一极与所述第三节点电连接，所述第三晶体管的第二极与所述第二电压端电连接；
所述第四晶体管的控制极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第三节点电连接。
5.如权利要求2所述的移位寄存器单元，其特征在于，所述第三输入电路包括第五晶体管；
所述第五晶体管的控制极与所述第一时钟信号端电连接，所述第五晶体管的第一极与所述第一电压端电连接，所述第五晶体管的第二极与所述第四节点电连接。
6.如权利要求1所述的移位寄存器单元，其特征在于，所述控制电路包括第一控制电路和第二控制电路，其中，
所述第一控制电路分别与所述第二电压端、所述第一节点和所述第三节点，配置为在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；
所述第二控制电路分别与所述第一电压端、所述第一节点和所述第四节点电连接，配置为在所述第一节点的电位的控制下，向所述第四节点提供所述第一电压信号。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述第一控制电路包括第六晶体管；
所述第六晶体管的控制极与所述第三节点电连接，所述第六晶体管的第一极与所述第二电压端电连接，所述第六晶体管的第二极与所述第一节点电连接。
8.如权利要求6所述的移位寄存器单元，其特征在于，所述第二控制电路包括第七晶体管；
所述第七晶体管的控制极与所述第一节点电连接，所述第七晶体管的第一极所述第二电压端电连接，所述第七晶体管的第二极与所述第四节点电连接。
9.如权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括第一输出电路和第二输出电路，其中，
所述第一输出电路分别与所述第一电压端、所述第二电压端、所述第二时钟信号端、所述第一节点、所述第二节点和所述第一输出端连接，配置为根据所述第二时钟信号、所述第三时钟信号、所述第一电压信号、所述第一节点的电位和所述第二节点的电位，控制所述第一输出端输出第一驱动信号；
所述第二输出电路分别与所述第二时钟信号端、所述第二电压端、所述第一输出端、所述第四节点和所述第二输出端连接，配置为根据所述第二时钟信号、所述第二电压信号、所述第四节点的电位和所述第一驱动信号，控制所述第二输出端输出所述第二驱动信号。
10.如权利要求9所述的移位寄存器单元，其特征在于，所述第一输出电路包括第一稳压电路和第一输出子电路，其中，
所述第一稳压电路分别与所述第一电压端、所述第二电压端、所述第二时钟信号端、所述第一节点、所述第二节点和第五节点连接，配置为在所述第五节点的电位的控制下，根据所述第二时钟信号和、所述第一电压信号和所述第二电压信号，稳定所述第一节点的电位，以及根据所述第一电压信号稳定所述第二节点的电位；
所述第一输出子电路与所述第一电压端、所述第三时钟信号端、所述第五节点和所述第一输出端连接，配置为在所述第五节点的电位的控制下，向所述第一输出端提供所述第一电压信号，以及在所述第二节点的电位的控制下，向所述第一输出端输出所述第三时钟信号。
11.如权利要求10所述的移位寄存器单元，其特征在于，所述第一稳压电路包括第八晶体管、第九晶体管、第一电容、第二电容和第三电容；
所述第八晶体管的控制极与所述第一电压端电连接，所述第八晶体管的第一极与所述第一节点电连接，所述第八晶体管的第二极与所述第五节点电连接；
所述第九晶体管的控制极与所述第五节点电连接，所述第九晶体管的第一极与所述第二时钟信号端电连接，所述第九晶体管的第二极与所述第一电容的第一端电连接；
所述第一电容的第二端与所述第五节点电连接；
所述第二电容的第一端与所述第五节点电连接，所述第二电容的第二端与所述第二电压端电连接；
所述第三电容的第一端与所述第二节点电连接，所述第三电容的第二端与所述第一电压端电连接。
12.如权利要求11所述的移位寄存器单元，其特征在于，所述第八晶体管为双栅晶体管。
13.如权利要求10所述的移位寄存器单元，其特征在于，所述第一输出子电路包括第十晶体管和第十一晶体管；
所述第十晶体管的控制极与所述第五节点电连接，所述第十晶体管的第一极与所述第一输出端电连接，所述第十晶体管的第二极与所述第一电压端电连接；
所述第十一晶体管的控制极与所述第二节点电连接，所述第十一晶体管的第一极与所述第三时钟信号端电连接，所述第十一晶体管的第二极与所述第一输出端电连接。
14.如权利要求9所述的移位寄存器单元，其特征在于，所述第二输出电路包括第二稳压电路和第二输出子电路，其中，
所述第二稳压电路分别与所述第四节点和所述第二输出端连接，配置为根据所述第二输出端输出的第二驱动信号，稳定所述第四节点的电位；
所述第二输出子电路分别与所述第二时钟信号端、所述第二电压端、所述第四节点、所述第一输出端和所述第二输出端连接，配置为在所述第四节点的电位和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号。
15.如权利要求14所述的移位寄存器单元，其特征在于，所述第二稳压电路包括第四电容；
所述第四电容的第一端与所述第四节点电连接，所述第四电容的第二端与所述第二输出端电连接。
16.如权利要求14所述的移位寄存器单元，其特征在于，所述第二输出子电路包括第十二晶体管和第十三晶体管；
所述第十二晶体管的控制极与所述第四节点电连接，所述第十二晶体管的第一端与所述第二输出端电连接，所述第十二晶体管的第二端与所述第二时钟信号端电连接；
所述第十三晶体管的控制极与所述第一输出端电连接，所述第十三晶体管的第一极与所述第二电压端电连接，所述第十三晶体管的第二极与所述第二输出端电连接。
17.如权利要求1-16任一所述的移位寄存器单元，其特征在于，所述第三时钟信号为所述第一时钟信号的反相信号或所述第二时钟信号的反相信号。
18.一种驱动电路，其特征在于，包括多个级联的如权利要求1-17任意一项所述的移位寄存器单元，
第一级移位寄存器单元的输入端与起始信号端连接，第i+1级移位寄存器单元的输入端与第i级移位寄存器单元的输出端连接，奇数级移位寄存器单元的第一时钟信号端、第二时钟信号端均分别与第一时钟信号线、第二时钟信号线连接，偶数级移位寄存器单元的第一时钟信号端、第二时钟信号端均分别与所述第二时钟信号线、所述第一时钟信号线连接，其中，i+1为大于或等于2的正整数。
19.如权利要求18所述的驱动电路，其特征在于，
奇数级移位寄存器单元的第三时钟信号端与第四时钟信号线连接，偶数级移位寄存器单元的第三时钟信号端与第三时钟信号线连接。
20.如权利要求19所述的驱动电路，其特征在于，第一时钟信号线提供的时钟信号的相位与所述第二时钟信号线提供的时钟信号的相位之间的相位差为90度；
所述第三时钟信号线提供的时钟信号与第一时钟信号线提供的时钟信号反相，所述第四时钟信号线提供的时钟信号与第二时钟信号线提供的时钟信号反相。
21.一种移位寄存器单元的驱动方法，其特征在于，应用于权利要求1至17中任意一项所述的移位寄存器单元中，所述移位寄存器单元的驱动方法包括：
在第一阶段，所述输入电路在所述第一时钟信号的控制下，向所述第一节点提供输入信号，向所述第二节点和所述第四节点提供所述第一电压信号，在所述输入信号的控制下，向所述第三节点提供所述第二电压信号；所述输出电路在所述第一节点的电位和所述第二节点的电位的控制下，向第一输出端提供所述第一电压信号和所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号；
在第二阶段，所述输出电路维持所述第一节点的电位，所述输入电路在所述第一节点的电位和所述第二时钟信号的控制下，向所述第三节点提供所述第二电压信号；所述控制电路在所述第一节点的电位的控制下，向所述第四节点提供所述第二电压信号；所述输出电路在所述第一节点的电位的控制下，向所述第一输出端提供所述第一电压信号，在所述第一电压信号的控制下，向所述第二输出端提供所述第二电压信号；
在第三阶段，所述输入电路在所述第一时钟信号的控制下，向所述第一节点提供输入信号，向所述第二节点和所述第四节点提供所述第一电压信号；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点的电位和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号；
在第四阶段，所述输出电路维持所述第一节点的电位和所述第二节点的电位，拉低所述的四节点的电位，所述输入电路在所述第二时钟信号的控制下，向所述第三节点提供所述第二节点的电位；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向所述第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第一驱动信号的控制下，向所述第二输出端提供所述第二电压信号，并输出所述第二驱动信号；
在第五阶段，所述输出电路维持所述第一节点的电位和所述第二节点的电位，拉高所述第四节点的电位；所述输入电路在所述第二时钟信号的控制下，向所述第三节点提供所述第二节点的电位；所述控制电路在所述第三节点的电位的控制下，向所述第一节点提供所述第二电压信号；所述输出电路在所述第二节点的电位的控制下，向所述第一输出端提供所述第三时钟信号，并输出所述第一驱动信号，在所述第四节点的电位和所述第一驱动信号的控制下，向所述第二输出端提供所述第二时钟信号和所述第二电压信号，并输出所述第二驱动信号。
22.一种显示装置，其特征在于，包括如权利要求18至20中任意一项所述的驱动电路。
CN202110733385.2A 2021-06-30 2021-06-30 移位寄存器单元、驱动方法、驱动电路和显示装置 Active CN113421518B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110733385.2A CN113421518B (zh) 2021-06-30 2021-06-30 移位寄存器单元、驱动方法、驱动电路和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110733385.2A CN113421518B (zh) 2021-06-30 2021-06-30 移位寄存器单元、驱动方法、驱动电路和显示装置

Publications (2)

Publication Number Publication Date
CN113421518A true CN113421518A (zh) 2021-09-21
CN113421518B CN113421518B (zh) 2023-12-19

Family

ID=77717224

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110733385.2A Active CN113421518B (zh) 2021-06-30 2021-06-30 移位寄存器单元、驱动方法、驱动电路和显示装置

Country Status (1)

Country Link
CN (1) CN113421518B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024087130A1 (zh) * 2022-10-28 2024-05-02 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN205984242U (zh) * 2016-08-30 2017-02-22 合肥京东方光电科技有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN107331348A (zh) * 2017-08-31 2017-11-07 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、阵列基板和显示装置
CN108538336A (zh) * 2018-04-19 2018-09-14 上海天马有机发光显示技术有限公司 发光移位寄存器及发光控制方法、驱动电路及显示装置
CN109243351A (zh) * 2017-07-10 2019-01-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN110956919A (zh) * 2019-12-19 2020-04-03 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路和显示面板
CN111243650A (zh) * 2020-02-05 2020-06-05 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN111540313A (zh) * 2020-05-11 2020-08-14 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、显示基板和装置
CN111986609A (zh) * 2020-08-31 2020-11-24 武汉华星光电技术有限公司 栅极驱动电路及显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN205984242U (zh) * 2016-08-30 2017-02-22 合肥京东方光电科技有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN109243351A (zh) * 2017-07-10 2019-01-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN107331348A (zh) * 2017-08-31 2017-11-07 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、阵列基板和显示装置
CN108538336A (zh) * 2018-04-19 2018-09-14 上海天马有机发光显示技术有限公司 发光移位寄存器及发光控制方法、驱动电路及显示装置
CN110956919A (zh) * 2019-12-19 2020-04-03 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路和显示面板
CN111243650A (zh) * 2020-02-05 2020-06-05 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN111540313A (zh) * 2020-05-11 2020-08-14 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、显示基板和装置
CN111986609A (zh) * 2020-08-31 2020-11-24 武汉华星光电技术有限公司 栅极驱动电路及显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024087130A1 (zh) * 2022-10-28 2024-05-02 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置

Also Published As

Publication number Publication date
CN113421518B (zh) 2023-12-19

Similar Documents

Publication Publication Date Title
CN108288460B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路
CN107424554B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN108389539B (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
US10497454B2 (en) Shift register, operation method thereof, gate driving circuit and display device
WO2017067300A1 (zh) 一种栅极驱动电路及其驱动方法、显示面板
WO2018233306A1 (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置
US20170178582A1 (en) Shift register, gate driving circuit, display panel, driving method thereof and display device
WO2018205526A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路
CN108538335B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
US9928922B2 (en) Shift register and method for driving the same, gate driving circuit and display device
CN111445866B (zh) 移位寄存器、驱动方法、驱动控制电路及显示装置
CN108320708B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
EP3200182A1 (en) Shift register unit, shift register, gate drive circuit and display device
CN109243351B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN107492337B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN107564459B (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
US11107381B2 (en) Shift register and method for driving the same, gate driving circuit and display device
CN110689858B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路
CN107481658B (zh) 一种移位寄存器、其驱动方法、驱动控制电路及显示装置
CN107256722B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN109584941B (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置
US10818259B2 (en) Scanning trigger unit, gate driving circuit and method for driving the same and display apparatus
CN108564908B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
US11423823B2 (en) Shift register and driving method thereof, gate driving circuit and display device capabling reset the output terminal
CN111583885B (zh) 移位寄存器的驱动方法及装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant