CN108288460B - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

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Abstract

本发明实施例公开了一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：第一输入子电路，用于在第一扫描端的控制下，向第一节点提供第一输入端的信号；上拉子电路，用于在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号；输出子电路，用于在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。本发明实施例通过一级移位寄存器输出两个信号驱动两行栅线，减少了移位寄存器的数量，不仅减少了占用的布线空间，满足窄边框的要求，还降低了成本。

Description

一种移位寄存器及其驱动方法、栅极驱动电路
技术领域
本发明实施例涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术。GOA技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点，其中，GOA电路通常由移位寄存器实现，移位寄存器将时钟信号转换成开启/关断电压，分别输出到显示面板的各条栅线上。
目前的GOA电路设计中，一个移位寄存器(即移位寄存器的一级)与一条栅线连接。但经本申请发明人研究发现，现有GOA设计不仅占用的布线空间较大，无法满足窄边框的要求，而且成本较高。
发明内容
为了解决上述技术问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，不仅能够减少占用的布线空间，满足窄边框的要求，还能够降低成本。
第一方面，本发明实施例提供了一种移位寄存器，包括：第一输入子电路、上拉子电路和输出子电路；
所述第一输入子电路，与第一扫描端、第一输入端和第一节点连接，用于在第一扫描端的控制下，向第一节点提供第一输入端的信号；
所述上拉子电路，与第一节点、第一电源端、第二电源端、第一上拉节点和第二上拉节点连接，用于在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号；
所述输出子电路，与第一上拉节点、第二上拉节点、第一时钟信号端、第二时钟信号端、第一输出端和第二输出端连接，用于在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。
可选地，还包括：第一节点控制子电路、下拉子电路和复位子电路；其中，第一上拉子电路与第二节点连接；
所述第一节点控制子电路，与第一扫描端、第三时钟信号端和第三节点连接，用于在第一扫描端的控制下，向第三节点提供第三时钟信号端的信号；
所述下拉子电路，与第一节点、第三节点、下拉节点、第一电源端和第二电源端连接，用于在第三节点的控制下，向下拉节点提供第一电源端的信号，在第一节点的控制下，向下拉节点提供第二电源端的信号；
所述复位子电路，与复位信号端、下拉节点、第二节点、第一输出端、第二输出端和第二电源端连接，用于在复位信号端的控制下，向下拉节点提供复位信号端的信号，在下拉节点的控制下，向第二节点、第一输出端和第二输出端提供第二电源端的信号。
可选地，还包括：第二输入子电路和第二节点控制子电路；
所述第二输入子电路，与第二扫描端、第二输入端和第一节点连接，用于在第二扫描端的控制下，向第一节点提供第二输入端的信号；
所述第二节点控制子电路，与第二扫描端、第四时钟信号端和第三节点连接，用于在第二扫描端的控制下，向第三节点提供第四时钟信号端的信号。
可选地，所述第一输入子电路包括：第一晶体管；
所述第一晶体管的控制极与第一扫描端连接，第一极与第一输入端连接，第二极与第一节点连接；
所述上拉子电路包括：第二晶体管、第三晶体管、第四晶体管和第一电容；
所述第二晶体管的控制极与第一节点连接，第一极与第一电源端连接，第二极与第二节点连接；
所述第三晶体管的控制极与第一电源端连接，第一极与第二节点连接，第二极与第一上拉节点连接；
所述第四晶体管的控制极与第一电源端连接，第一极与第二节点连接，第二极与第二上拉节点连接；
所述第一电容的第一端与第二节点连接，第二端与第二电源端连接；
所述输出子电路包括：第五晶体管和第六晶体管；
所述第五晶体管的控制极与第一上拉节点连接，第一极与第一时钟信号端连接，第二极与第一输出端连接；
所述第六晶体管的控制极与第二上拉节点连接，第一极与第二时钟信号端连接，第二极与第二输出端连接。
可选地，所述第一节点控制子电路包括：第七晶体管；
所述第七晶体管的控制极与第一扫描端连接，第一极与第三时钟信号端连接，第二极与第三节点连接；
所述下拉子电路包括：第八晶体管、第九晶体管和第二电容；
所述第八晶体管的控制极与第三节点连接，第一极与第一电源端连接，第二极与下拉节点连接；
所述第九晶体管的控制极与第一节点连接，第一极与下拉节点连接，第二极与第二电源端连接；
所述第二电容的第一端与下拉节点连接，第二端与第二电源端连接；
所述复位子电路包括：第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；
所述第十晶体管的控制极与下拉节点连接，第一极与第二节点连接，第二极与第二电源端连接；
所述第十一晶体管的控制极与下拉节点连接，第一极与第一输出端连接，第二极与第二电源端连接；
所述第十二晶体管的控制极与下拉节点连接，第一极与第二输出端连接，第二极与第二电源端连接；
第十三晶体管的控制极和第一极与复位信号端连接，第二极与下拉节点连接。
可选地，所述第二输入子电路包括：第十四晶体管；
所述第十四晶体管的控制极与第二扫描端连接，第一极与第一节点连接，第二极与第二输入端连接；
所述第二节点控制子电路包括：第十五晶体管；
所述第十五晶体管控制极与第二扫描端连接，第一极与第三节点连接，第二极与第四时钟信号端连接。
可选地，还包括：触控控制子电路和显示控制子电路；
所述触控控制子电路，与第一控制端、第一输出端、第二输出端和第二电源端连接，用于在第一控制端的控制下，向第一输出端和第二输出端提供第二电源端的信号；
所述显示控制子电路，与第二控制端、第一输出端和第二输出端连接，用于在第二控制端的控制下，向第一输出端和第二输出端提供第二控制端的信号。
可选地，所述触控控制子电路包括：第十六晶体管；
所述第十六晶体管的控制极与第一控制端连接，第一极与第二电源端，第二极与第一输出端和第二输出端连接；
所述显示控制子电路包括：第十七晶体管；
所述第十七晶体管的控制极和第一极与第二控制端连接，第二极与第一输出端和第二输出端连接。
可选地，还包括：第一节点控制子电路、下拉子电路、复位子电路、第二输入子电路、第二节点控制子电路、触控控制子电路和显示控制子电路；所述第一输入子电路包括：第一晶体管；所述上拉子电路包括：第二晶体管、第三晶体管、第四晶体管和第一电容；所述输出子电路包括：第五晶体管和第六晶体管；所述第一节点控制子电路包括：第七晶体管；所述下拉子电路包括：第八晶体管、第九晶体管和第二电容；所述复位子电路包括：第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；所述第二输入子电路包括：第十四晶体管；所述第二节点控制子电路包括：第十五晶体管；所述触控控制子电路包括：第十六晶体管；所述显示控制子电路包括：第十七晶体管；
其中，所述第一晶体管的控制极与第一扫描端连接，第一极与第一输入端连接，第二极与第一节点连接；所述第二晶体管的控制极与所述第一节点连接，第一极与第一电源端连接，第二极与第二节点连接；所述第三晶体管的控制极与第一电源端连接，第一极与第二节点连接，第二极与第一上拉节点连接；所述第四晶体管的控制极与第一电源端连接，第一极与第二节点连接，第二极与第二上拉节点连接；所述第一电容的第一端与第二节点连接，第二端与第二电源端连接；所述第五晶体管的控制极与第一上拉节点连接，第一极与第一时钟信号端连接，第二极与第一输出端连接；所述第六晶体管的控制极与第二上拉节点连接，第一极与第二时钟信号端连接，第二极与第二输出端连接；所述第七晶体管的控制极与第一扫描端连接，第一极与第三时钟信号端连接，第二极与第三节点连接；所述第八晶体管的控制极与第三节点连接，第一极与第一电源端连接，第二极与下拉节点连接；所述第九晶体管的控制极与第一节点连接，第一极与下拉节点连接，第二极与第二电源端连接；所述第二电容的第一端与下拉节点连接，第二端与第二电源端连接；所述第十晶体管的控制极与下拉节点连接，第一极与第二节点连接，第二极与第二电源端连接；所述第十一晶体管的控制极与下拉节点连接，第一极与第一输出端连接，第二极与第二电源端连接；所述第十二晶体管的控制极与下拉节点连接，第一极与第二输出端连接，第二极与第二电源端连接；第十三晶体管的控制极和第一极与复位信号端连接，第二极与下拉节点连接；所述第十四晶体管的控制极与第二扫描端连接，第一极与第一节点连接，第二极与第二输入端连接；所述第十五晶体管控制极与第二扫描端连接，第一极与第三节点连接，第二极与第四时钟信号端连接；所述第十六晶体管的控制极与第一控制端连接，第一极与第二电源端，第二极与第一输出端和第二输出端连接；所述第十七晶体管的控制极和第一极与第二控制端连接，第二极与第一输出端和第二输出端连接。
第二方面，本发明实施例还提供一种栅极驱动电路，包括：多个级联的上述移位寄存器；
其中，第一级移位寄存器的第一输入端与初始信号端连接，第N级移位寄存器的第二输出端与第N+1级移位寄存器的第一输入端连接，第N+1级移位寄存器的第一输出端与第N级移位寄存器的第二输入端连接；
其中，第N级移位寄存器和第N+1级移位寄存器分别位于所述栅极驱动电路的两侧。
可选地，所述栅极驱动电路包括：第一时钟端、第二时钟端、第三时钟端和第四时钟端；
所述第N级移位寄存器中的第一时钟信号端与所述第一时钟端连接，第二时钟信号端与所述第二时钟端连接，第三时钟信号端与所述第三时钟端连接，第四时钟信号端与所述第四时钟端连接；
所述第N+1级移位寄存器中的第一时钟信号端与所述第一时钟端连接，第二时钟信号端与所述第二时钟端连接，第三时钟信号端与所述第三时钟端连接，第四时钟信号端与所述第四时钟端连接。
第三方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，包括：
在输入阶段，第一输入子电路在第一扫描端的控制下，向第一节点提供第一输入端的信号，或者第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号；上拉子电路在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号；
在输出阶段，输出子电路在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。
可选地，还包括：在初始化阶段，复位子电路在复位信号端的控制下，向下拉节点提供复位信号端的信号，在下拉节点的控制下，向第二节点、第一输出端和第二输出端提供第二电源端的信号；
在下拉阶段，第一节点控制子电路在第一扫描端的控制下，向第三节点提供第三时钟信号端的信号；下拉子电路在所述第三节点的控制下，向下拉节点提供第一电源端的信号，在第一节点的控制下，向下拉节点提供第二电源端的信号；复位子电路在下拉节点的控制下，向第二节点、第一输出端和第二输出端提供第二电源端的信号。
可选地，还包括：在触控控制阶段，触控控制子电路在第一控制端的控制下，向第一输出端和第二输出端提供第二电源端的信号；
在显示控制阶段，显示控制子电路在第二控制端的控制下，向第一输出端和第二输出端提供第二控制端的信号。
可选地，所述在输入阶段，第一输入子电路在第一扫描端的控制下，向第一节点提供第一输入端的信号，或者第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号包括：
在正向扫描工作模式下，第一输入子电路在第一扫描端的控制下，向第一节点提供所述第一输入端的信号；或者在反向扫描工作模式下，第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号；
其中，所述第一扫描端的信号和所述第二扫描端的信号的相位相反。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：第一输入子电路、上拉子电路和输出子电路；第一输入子电路，与第一扫描端、第一输入端和第一节点连接，用于在第一扫描端的控制下，向第一节点提供第一输入端的信号；上拉子电路，与第一节点、第二节点、第一电源端、第二电源端、第一上拉节点和第二上拉节点连接，用于在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号；输出子电路，与第一上拉节点、第二上拉节点、第一时钟信号端、第二时钟信号端、第一输出端和第二输出端连接，用于在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。本发明实施例通过一级移位寄存器输出两个信号驱动两行栅线，减少了移位寄存器的数量，不仅减少了占用的布线空间，满足窄边框的要求，还降低了成本。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例提供的移位寄存器的结构示意图一；
图2为本发明实施例提供的移位寄存器的结构示意图二；
图3为本发明实施例提供的移位寄存器的等效电路图一；
图4为本发明实施例提供的移位寄存器的等效电路图二；
图5为本发明实施例提供的移位寄存器的结构示意图三；
图6为本发明实施例提供的移位寄存器的等效电路图三；
图7为本发明实施例提供的移位寄存器的等效电路图；
图8为本发明实施例提供的移位寄存器的工作时序图一；
图9为本发明实施例提供的移位寄存器的工作时序图二；
图10为本发明实施例提供的移位寄存器的驱动方法的流程图；
图11为本发明实施例提供的栅极驱动电路的结构示意图；
图12为本发明实施例提供的栅极驱动电路的工作时序图一；
图13为本发明实施例提供的栅极驱动电路的工作时序图二；
图14为本发明实施例提供的栅极驱动电路的工作时序图三。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述的对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，将栅极成为控制极，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
实施例一
图1为本发明实施例提供的移位寄存器的结构示意图一，如图1所示，本发明实施例提供的移位寄存器，包括：第一输入子电路、上拉子电路和输出子电路。
具体的，第一输入子电路，与第一扫描端CN、第一输入端INPUT1和第一节点N1连接，用于在第一扫描端CN的控制下，向第一节点N1提供第一输入端INPUT1的信号。
上拉子电路，与第一节点N1、第一电源端VGH、第二电源端VGL、第一上拉节点PU1和第二上拉节点PU2连接，用于在第一节点N1的控制下，向第一上拉节点PU1和第二上拉节点PU2提供第一电源端VGH的信号。
输出子电路，与第一上拉节点PU1、第二上拉节点PU2、第一时钟信号端CLK1、第二时钟信号端CLK2、第一输出端OUTPUT1和第二输出端OUTPUT2连接，用于在第一上拉节点PU1的控制下，向第一输出端OUTPUT1提供第一时钟信号端CLK1的信号，在第二上拉节点PU2的控制下，向第二输出端OUTPUT2提供第二时钟信号端CLK2的信号。
具体的，第一输入端INPUT1提供脉冲信号，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。需要说明的是，在正向扫描工作模式下，第一扫描端CN持续提供高电平信号。
在本实施例中，第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3提供的信号的周期相同，均为第一时钟信号端CLK1提供的信号持续时间的四倍。
具体的，第一输出端OUTPUT1为本级移位寄存器提供的第一栅极驱动信号，第二输出端OUTPUT2为本级移位寄存器提供的第二栅极驱动信号，第一栅极驱动信号和第二栅极驱动信号用于驱动不同的栅线。需要说明的是，第二输出端OUTPUT2与下一级移位寄存器的第一输入端连接，用于驱动下一级移位寄存器。
本发明实施例提供的移位寄存器包括：第一输入子电路、上拉子电路和输出子电路；第一输入子电路，与第一扫描端、第一输入端和第一节点连接，用于在第一扫描端的控制下，向第一节点提供第一输入端的信号；上拉子电路，与第一节点、第二节点、第一电源端、第二电源端、第一上拉节点和第二上拉节点连接，用于在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号；输出子电路，与第一上拉节点、第二上拉节点、第一时钟信号端、第二时钟信号端、第一输出端和第二输出端连接，用于在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。本发明实施例通过一级移位寄存器输出两个信号驱动两行栅线，减少了移位寄存器的数量，不仅减少了占用的布线空间，满足窄边框的要求，还降低了成本。
可选地，图2为本发明实施例提供的移位寄存器的结构示意图二，如图2所示，本发明实施例提供的移位寄存器还包括：第一节点控制子电路、下拉子电路和复位子电路，其中，上拉子电路与第二节点连接。
在本实施例中，第一节点控制子电路，与第一扫描端CN、第三时钟信号端CLK3和第三节点N3连接，用于在第一扫描端CN的控制下，向第三节点N3提供第三时钟信号端CLK3的信号。
下拉子电路，与第一节点N1、第三节点N3、下拉节点PD、第一电源端VGH和第二电源端VGL连接，用于在第三节点N3的控制下，向下拉节点PD提供第一电源端VGH的信号，在第一节点N1的控制下，向下拉节点PD提供第二电源端VGL的信号。
复位子电路，与复位信号端RESET、下拉节点PD、第二节点N2、第一输出端OUTPUT1、第二输出端OUTPUT2和第二电源端VGL连接，用于在复位信号端RESET的控制下，向下拉节点PD提供复位信号端RESET的信号，在下拉节点PD的控制下，向第二节点N2、第一输出端OUTPUT1和第二输出端OUTPUT2提供第二电源端VGL的信号。
可选地，复位信号端RESET提供脉冲信号。
在本实施例中，在本发明实施例中，在移位寄存器中增加第一节点控制子电路、下拉子电路和复位子电路，能够降低移位寄存器中的噪声。
可选地，如图2所示，本发明实施例提供的移位寄存器还包括：第二输入子电路和第二节点控制子电路。
在本实施例中，第二输入子电路，与第二扫描端CNB、第二输入端INPUT2和第一节点N1连接，用于在第二扫描端CNB的控制下，向第一节点N1提供第二输入端INPUT2的信号。
第二节点控制子电路，与第二扫描端CNB、第四时钟信号端CLK4和第三节点N3连接，用于在第二扫描端CNB的控制下，向第三节点N3提供第四时钟信号端CLK4的信号。
具体的，第二扫描端CNB在反向扫描工作模式下持续提供高电平，第二扫描端CNB输入的信号与第一扫描端CN输入的信号的相位相反，也就是说，第一扫描端CN输入高电平，第二扫描端CNB输入低电平，或者第一扫描端CN输入低电平，第二扫描端CNB输入高电平。
需要说明的是，第一扫描端CN输入高电平，第二扫描端CNB输入低电平，此时，移位寄存器为正向扫描工作模式；第一扫描端CN输入低电平，第二扫描端CNB输入高电平，此时，移位寄存器为反向扫描工作模式。
第二节点控制子电路为与第二输入子电路对应的节点控制子电路，当移位寄存器为反向扫描工作模式时，第二节点控制子电路为第三节点提供信号，以降低移位寄存器中的噪声。
本发明实施例提供的移位寄存器，可以通过为第一扫描端或者第二扫描端提供高电平信号，来选择正向扫描工作模式，或者反向扫描工作模式，提高移位寄存器的适用性。
图3为本发明实施例提供的移位寄存器的等效电路图一，图3中具体示出了第一输入子电路、上拉子电路和输出子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，第一输入子电路包括：第一晶体管T1；第一晶体管T1的控制极与第一扫描端CN连接，第一极与第一输入端INPUT1连接，第二极与第一节点N1连接。
可选地，上拉子电路包括：第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容C1；第二晶体管T2的控制极与第一节点N1连接，第一极与第一电源端VGH连接，第二极与第二节点N2连接；第三晶体管T3的控制极与第一电源端VGH连接，第一极与第二节点N2连接，第二极与第一上拉节点PU1连接；第四晶体管T4的控制极与第一电源端VGH连接，第一极与第二节点N2连接，第二极与第二上拉节点PU2连接；第一电容C1的第一端与第二节点N2连接，第二端与第二电源端VGL连接。
具体的，第二晶体管T2开启时，第一电源端VGH的电位存储在第一电容C1中；第三晶体管T3关闭时，第一电容C1向第一上拉节点PU1和第二上拉节点PU2放电。
可选地，输出子电路包括：第五晶体管T5和第六晶体管T6；第五晶体管T5的控制极与第一上拉节点PU1连接，第一极与第一时钟信号端CLK1连接，第二极与第一输出端OUTPUT1连接；第六晶体管T6的控制极与第二上拉节点PU2连接，第一极与第二时钟信号端CLK2连接，第二极与第二输出端OUTPUT2连接。
图4为本发明实施例提供的移位寄存器的等效电路图二，图4中具体示出了第一节点控制子电路、下拉子电路、复位子电路、第二输入子电路和第二节点控制子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，第一节点控制子电路包括：第七晶体管T7；第七晶体管T7的控制极与第一扫描端CN连接，第一极与第三时钟信号端CLK3连接，第二极与第三节点N3连接。
可选地，下拉子电路包括：第八晶体管T8、第九晶体管T9和第二电容C2；第八晶体管T8的控制极与第三节点N3连接，第一极与第一电源端VGH连接，第二极与下拉节点PD连接；第九晶体管T9的控制极与第一节点N1连接，第一极与下拉节点PD连接，第二极与第二电源端VGL连接；第二电容C2的第一端与下拉节点PD连接，第二端与第二电源端VGL连接。
具体的，第八晶体管T8开启时，第一电源端VGH的电位存储在第二电容C2中；第八晶体管T8关闭时，第二电容C2向下拉节点PD放电。
可选地，复位子电路包括：第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13；第十晶体管T10的控制极与下拉节点PD连接，第一极与第二节点N2连接，第二极与第二电源端VGL连接；第十一晶体管T11的控制极与下拉节点PD连接，第一极与第一输出端OUTPUT1连接，第二极与第二电源端VGL连接；第十二晶体管T12的控制极与下拉节点PD连接，第一极与第二输出端OUTPUT2连接，第二极与第二电源端VGL连接；第十三晶体管T13的控制极和第一极与复位信号端RESET连接，第二极与下拉节点连接。
可选地，第二输入子电路包括：第十四晶体管T14；第十四晶体管T14的控制极与第二扫描端CNB连接，第一极与第一节点N1连接，第二极与第二输入端INPUT2连接。
可选地，第二节点N2控制子电路包括：第十五晶体管T15；第十五晶体管T15控制极与第二扫描端CNB连接，第一极与第三节点N3连接，第二极与第四时钟信号端CLK4连接。
可选地，图5为本发明实施例提供的移位寄存器的结构示意图三，如图5所示，本发明实施例提供的移位寄存器还包括：触控控制子电路和显示控制子电路。
在本实施例中，触控控制子电路，与第一控制端EN1、第一输出端OUTPUT1、第二输出端OUTPUT2和第二电源端VGL连接，用于在第一控制端EN1的控制下，向第一输出端OUTPUT1和第二输出端OUTPUT2提供第二电源端VGL的信号。
在本实施例中，第一控制端EN1在显示面板被触摸时，向第一输出端OUTPUT1和第二输出端OUTPUT2提供第二电源端VGL的信号，即将第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号拉低，避免移位寄存器输出信号，通过在移位寄存器中设置触控控制子电路能够保证显示面板触控时，移位寄存器并不输出。
显示控制子电路，与第二控制端EN2、第一输出端OUTPUT1和第二输出端OUTPUT2连接，用于在第二控制端EN2的控制下，向第一输出端OUTPUT1和第二输出端OUTPUT2提供第二控制端EN2的信号。
在本实施例中，第二控制端EN2在显示面板出现显示故障时，向第一输出端OUTPUT1和第二输出端OUTPUT2提供第二控制端EN2的信号，实现移位寄存器的正常输出，保证了显示面板的显示效果。
可选地，图6为本发明实施例提供的移位寄存器的等效电路图三，图6中具体示出了触控控制子电路和显示控制子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，触控控制子电路包括：第十六晶体管T16；第十六晶体管T16的控制极与第一控制端EN1连接，第一极与第二电源端VGL，第二极与第一输出端OUTPUT1和第二输出端OUTPUT2连接。
可选地，显示控制子电路包括：第十七晶体管T17；第十七晶体管T17的控制极和第一极与第二控制端EN2连接，第二极与第一输出端OUTPUT1和第二输出端OUTPUT2连接。
图7为本发明实施例提供的移位寄存器的等效电路图，如图7所示，本发明实施例提供的移位寄存器包括：第一输入子电路、上拉子电路和输出子电路；还包括：第一节点控制子电路、下拉子电路、复位子电路、第二输入子电路、第二节点控制子电路、触控控制子电路和显示控制子电路。
在本实施例中，第一输入子电路包括：第一晶体管T1；上拉子电路包括：第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容C1；输出子电路包括：第五晶体管T5和第六晶体管T6；第一节点N1控制子电路包括：第七晶体管T7；下拉子电路包括：第八晶体管T8、第九晶体管T9和第二电容C2；复位子电路包括：第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13；第二输入子电路包括：第十四晶体管T14；第二节点N2控制子电路包括：第十五晶体管T15；触控控制子电路包括：第十六晶体管T16；显示控制子电路包括：第十七晶体管T17。
具体的，第一晶体管T1的控制极与第一扫描端CN连接，第一极与第一输入端INPUT1连接，第二极与第一节点N1连接；第二晶体管T2的控制极与第一节点N1连接，第一极与第一电源端VGH连接，第二极与第二节点N2连接；第三晶体管T3的控制极与第一电源端VGH连接，第一极与第二节点N2连接，第二极与第一上拉节点PU1连接；第四晶体管T4的控制极与第一电源端VGH连接，第一极与第二节点N2连接，第二极与第二上拉节点PU2连接；第一电容C1的第一端与第二节点N2连接，第二端与第二电源端VGL连接；第五晶体管T5T5的控制极与第一上拉节点PU1连接，第一极与第一时钟信号端CLK1连接，第二极与第一输出端OUTPUT1连接；第六晶体管T6的控制极与第二上拉节点PU2连接，第一极与第二时钟信号端CLK2连接，第二极与第二输出端OUTPUT2连接；第七晶体管T7的控制极与第一扫描端CN连接，第一极与第三时钟信号端CLK3连接，第二极与第三节点N3连接；第八晶体管T8的控制极与第三节点N3连接，第一极与第一电源端VGH连接，第二极与下拉节点PD连接；第九晶体管T9的控制极与第一节点N1连接，第一极与下拉节点PD连接，第二极与第二电源端VGL连接；第二电容C2的第一端与下拉节点PD连接，第二端与第二电源端VGL连接；第十晶体管T10的控制极与下拉节点PD连接，第一极与第二节点N2连接，第二极与第二电源端VGL连接；第十一晶体管T11的控制极与下拉节点PD连接，第一极与第一输出端OUTPUT1连接，第二极与第二电源端VGL连接；第十二晶体管T12的控制极与下拉节点PD连接，第一极与第二输出端OUTPUT2连接，第二极与第二电源端VGL连接；第十三晶体管T13的控制极和第一极与复位信号端RESET连接，第二极与下拉节点连接；第十四晶体管T14的控制极与第二扫描端CNB连接，第一极与第一节点N1连接，第二极与第二输入端INPUT2连接；第十五晶体管T15控制极与第二扫描端CNB连接，第一极与第三节点N3连接，第二极与第四时钟信号端CLK4连接；第十六晶体管T16的控制极与第一控制端连接，第一极与第二电源端VGL，第二极与第一输出端OUTPUT1和第二输出端OUTPUT2连接；第十七晶体管T17的控制极和第一极与第二控制端连接，第二极与第一输出端OUTPUT1和第二输出端OUTPUT2连接。
在本实施例中，晶体管T1～T17均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，第一电容C1和第二电容C2可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。
下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。
以本发明实施例提供的移位寄存器中的晶体管T1～T17均为N型薄膜晶体管为例，图8为本发明实施例提供的移位寄存器的工作时序图一，如图7和图8所示，本发明实施例提供的移位寄存器包括17个晶体管单元(T1～T17)、2个电容(C1和C2)、9个信号输入端(CN、CNB、INPUT1、INPUT2、RESET、CLK1、CLK2、CLK3和CLK4)、2个信号输出端(OUTPUT1和OUTPUT2)和2个电源端(VGH和VGL)。
具体的，在正向扫描工作模式中，第一扫描端CN持续提供高电平，第二扫描端CNB持续提供低电平，在反向扫描工作模式中，第一扫描端CN持续提供低电平，第二扫描端CNB持续提供高电平。另外，第一电源端VGH持续提供高电平信号；第二电源端VGL持续提供低电平信号。
具体的，四个时钟信号端的信号的周期相同，每个时钟信号端的信号的周期等于信号脉冲持续时间的四倍。
在本实施例中，以正向扫描工作模式为例进行说明，即第一扫描端CN持续提供高电平，第二扫描端CNB持续提供低电平。
具体地：
第一阶段T1，即初始化阶段，复位信号端RESET的信号为高电平，第十三晶体管T13开启，下拉节点PD的电位被拉高，第十晶体管T10开启，将第二节点N2的电位拉低，由于第一电源端VGH持续提供高电平，则第一上拉节点PU1和第二上拉节点PU2的电位被拉低至低电平，降低了噪声；第十一晶体管T11开启，将第一输出端OUTPUT1的信号的电位拉低至第二电源端VGL的信号的低电平，第十二晶体管T12开启，将第二输出端OUTPUT2的信号的电位拉低至第二电源端VGL的信号的低电平，降低了噪声。
本阶段中，输入端中的复位信号端RESET的信号为高电平，第一输入端INPUT1、第二输入端INPUT2、第一扫描端CN、第二扫描端CNB、第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4的信号为低电平，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号均为低电平。
第二阶段T2，即输入阶段，第一扫描端CN的信号为高电平，第一晶体管T1开启，将第一节点N1的电位拉高至第一输入端INPUT1的信号的电位，由于第一节点N1的信号为高电平，则第二晶体管T2和第九晶体管T9开启，其中，第二晶体管T2开启，将第二节点N2的电位拉高至第一电源端VGH信号的高电平，此时，对第一电容C1进行充电，由于第一电源端VGH持续为高电平，第三晶体管T3和第四晶体管T4开启，并将第一上拉节点PU1和第二上拉节点PU2的电位拉高至第二节点N2的电位，由于第一时钟信号端CLK1和第二时钟信号端CLK2的信号为低电平，因此，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号均为低电平；第九晶体管T9开启，将下拉节点PD的电位拉低至第二电源端VGL的信号的电位。
本阶段中，输入端中的第一输入端INPUT1、第一扫描端CN和第四时钟信号端CLK4的信号为高电平，第二输入端INPUT2、第二扫描端CNB、复位信号端RESET、第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号均为低电平，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号均为低电平。虽然第一扫描端CN的信号为高电平，第七晶体管T7开启，但是，该阶段中，第三时钟信号端CLK3的信号为低电平，因此，第三节点N3的电位没有被拉高，第八晶体管T8也并未开启。由于下拉阶段PD的电位被拉低，因此，第十晶体管T10、第十一晶体管T11和第十二晶体管T12均不开启，避免了第二节点N2的电位被拉低。
第三阶段T3，即输出阶段，其中，输出阶段包括第一输出阶段和第二输出阶段。
具体的：
第一输出阶段T31，第一输入端INPUT1的信号为低电平，第一晶体管T1关断，第二晶体管T2关断，此时，第一电容C1开始放电，使得第一上拉节点PU1和第二上拉节点PU2的电位不会降低，并开启第五晶体管T5和第六晶体管T6，由于第一时钟信号端CLK1的信号为高电平，在第五晶体管T5的自举效应作用下，第一上拉节点PU1的电位继续被拉高，第一输出端OUTPUT1输出第一时钟信号端CLK1的信号，即本级第一栅极驱动信号，另外，第一上拉节点PU电位的升高，提高了第五晶体管T5的导通能力，保证了像素充电。
本阶段中，输入端中的第一扫描端CN和第一时钟信号端CLK1的信号为高电平，第一输入端INPUT1、第二输入端INPUT2、第二扫描端CNB、复位信号端RESET、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4的信号为低电平，第一输出端OUTPUT1的输出信号为高电平，第二输出端OUTPUT2的输出信号为低电平。其中，通过设计第五晶体管T5的沟道宽长比，使得当第一时钟信号端CLK1为高电平时，第五晶体管T5具有自举效应，能够提高第一上拉节点PU1的电位。
第二输出阶段T32，第一时钟信号端CLK1的信号为低电平，第一输出端OUTPUT1的输出信号为低电平，第一电容C1放电结束，第一上拉节点PU1的电位开始逐渐降低，第二时钟信号端CLK2的信号为高电平，在第六晶体管T6的自举效应作用下，第二上拉节点PU2的电位继续被拉高，第二输出端OUTPUT2输出第二时钟信号端CLK1的信号，即本级第二栅极驱动信号，另外，第二上拉节点PU2电位的升高，提高了第六晶体管T6的导通能力，保证了像素充电。
本阶段中，输入端中的第一扫描端CN和第二时钟信号端CLK2的信号为高电平，第一输入端INPUT1、第二输入端INPUT2、第二扫描端CNB、复位信号端RESET、第一时钟信号端CLK1、第三时钟信号端CLK3和第四时钟信号端CLK4的信号为低电平，第一输出端OUTPUT1的输出信号为低电平，第二输出端OUTPUT2的输出信号为高电平。其中，通过设计第六晶体管T6的沟道宽长比，使得当第二时钟信号端CLK2为高电平时，第六晶体管T6具有自举效应，能够提高第二上拉节点PU2的电位。
在本实施例中，第二输出端OUTPUT2与下一级移位寄存器的第一输入端INPUT1连接，第二输出端OUTPUT2的输出信号为下一级移位寄存器的第一输入端提供了高电平信号。
第四阶段T4，第一扫描端CN的信号为高电平，第七晶体管T7开启，第三时钟信号端CLK3的信号为高电平，第三节点N3的电位被拉高，第三晶体管T3开启，下拉节点PD的电位被拉高至第一电源端VGH的信号的高电平，此时，第二电容C2充电，第十晶体管T10开启，将第二节点N2的电位拉低至第二电源端VGL的信号的低电平，第一上拉节点PU1和第二上拉节点PU2的电位被拉低至低电平，降低了噪声；第十一晶体管T11开启，将第一输出端OUTPUT1的信号的电位拉低至第二电源端VGL的信号的低电平，第十二晶体管T12开启，将第二输出端OUTPUT2的信号的电位拉低至第二电源端VGL的信号的低电平，降低了噪声。
本阶段中，输出端中的第一扫描端CN和第三时钟信号端CLK3的信号为高电平，第一输入端INPUT1、第二输入端INPUT2、第二扫描端CNB、复位信号端RESET、第一时钟信号端CLK1、第三时钟信号端CLK3和第四时钟信号端CLK4的信号为低电平，第一输出端OUTPUT1的输出信号为低电平，第二输出端OUTPUT2的输出信号为低电平。
第五阶段T5，第三时钟信号端CLK3的信号为低电平，第八晶体管T8关闭，第二电容C2放电，下拉节点PD的电位持续为高电平，第十晶体管T10开启，将第二节点N2的电位拉低至第二电源端VGL的信号的低电平，第一上拉节点PU1和第二上拉节点PU2的电位被拉低至低电平，降低了噪声；第十一晶体管T11开启，将第一输出端OUTPUT1的信号的电位拉低至第二电源端VGL的信号的低电平，第十二晶体管T12开启，将第二输出端OUTPUT2的信号的电位拉低至第二电源端VGL的信号的低电平，降低了噪声。
本阶段中，输出端中的第一扫描端CN和第四时钟信号端CLK4的信号为高电平，第一输入端INPUT1、第二输入端INPUT2、第二扫描端CNB、复位信号端RESET、第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号为低电平，第一输出端OUTPUT1的输出信号为低电平，第二输出端OUTPUT2的输出信号为低电平。由于第二扫描端CNB的信号为低电平，因此，第十五晶体管T15关闭，第二节点N2的电位不会被拉高。
在第五阶段之后，本级移位寄存器为保持阶段t，本级移位寄存器直至第一输入端INPUT1或者第二输入端INPUT2再次接收到高电平信号。
在本实施例中，第一输入端INPUT1的信号为脉冲信号，只在输入阶段为高电平；第一输出端OUTPUT1的输出信号为脉冲信号，只在第一输出阶段为高电平；第二输出端OUTPUT2的输出信号为脉冲信号，只在第二输出阶段为高电平；复位信号端RESET的信号为脉冲信号，只在初始化阶段为高电平。
需要说明的是，本发明提供的上述实施例是以正向扫描工作模式为例进行说明的，本发明实施例还保护反向扫描工作模式，即从最后一级移位寄存器开始工作，其工作原理与正向扫描工作模式类似，即第二扫描端CNB持续提供高电平，第一扫描端CN持续提供低电平，最后一级移位寄存器的第一输出端与倒数第二极移位寄存器的第二输入端连接，用于驱动倒数第二极移位寄存器，依次类推，本发明实施例在此不再赘述。
进一步地，本发明实施例的上述工作过程是在显示面板电量充足的情况下，若显示面板电量不足时，本发明实施例可以通过调整移位寄存器的工作时序来节省功耗，图9为本发明实施例提供的移位寄存器的工作时序图二，如图9所示，本发明实施例提供的移位寄存器的工作时序中，第一时钟信号端CLK1和第二时钟信号端CLK2的时序一致，第三时钟信号端CLK3和第四时钟信号端CLK4的时序一致，其中，第一时钟信号端CLK1和第二时钟信号端CLK2的时序一致，可以保证移位寄存器的第一输出端OUTPUT1和第二输出端OUTPUT2同时输出，实现了多级输出同时驱动多级栅线，降低了显示面板的功耗。
具体的，图9提供的移位寄存器的工作时序对应的工作过程，与图8提供的移位寄存器的工作时序对应的工作过程相比，只包括一个输出阶段，在输出阶段中，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号同时为高电平。
实施例二
基于上述实施例的发明构思，本发明实施例还提供一种移位寄存器的驱动方法，其应用于实施例一提供的移位寄存器中，图10为本发明实施例提供的移位寄存器的驱动方法的流程图，如图10所示，本发明实施例提供的移位寄存器的驱动方法具体包括以下步骤：
步骤100、在输入阶段，第一输入子电路在第一扫描端的控制下，向第一节点提供第一输入端的信号，或者第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号；上拉子电路在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号。
可选地，步骤100具体包括：在正向扫描工作模式下，第一输入子电路在第一扫描端的控制下，向第一节点提供第一输入端的信号；或者在反向扫描工作模式下，第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号。
在本实施例中，第一扫描端的信号和第二扫描端的信号的相位相反。
在步骤200、在输出阶段，输出子电路在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。
在本实施例中，第一电源端持续提供高电平，第二电源端持续提供低电平。
本发明实施例提供的移位寄存器的驱动方法包括：在输入阶段，第一输入子电路在第一扫描端的控制下，向第一节点提供第一输入端的信号，或者第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号；上拉子电路在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号；在输出阶段，输出子电路在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。本发明实施例通过一级移位寄存器输出两个信号驱动两行栅线，减少了移位寄存器的数量，不仅减少了占用的布线空间，满足窄边框的要求，还降低了成本。
可选地，在步骤100之前，本发明实施例提供的移位寄存器的驱动方法还包括：在初始化阶段，复位子电路在复位信号端的控制下，向下拉节点提供复位信号端的信号，在下拉节点的控制下，向第二节点、第一输出端和第二输出端提供第二电源端的信号。
可选地，在步骤200之后，本发明实施例提供的移位寄存器的驱动方法还包括：在下拉阶段，第一节点控制子电路在第一扫描端的控制下，向第三节点提供第三时钟信号端的信号；下拉子电路在第三节点的控制下，向下拉节点提供第一电源端的信号，在第一节点的控制下，向下拉节点提供第二电源端的信号；复位子电路在下拉节点的控制下，向第二节点、第一输出端和第二输出端提供第二电源端的信号。
可选地，本发明实施例提供的移位寄存器的驱动方法，还包括：在触控控制阶段，触控控制子电路在第一控制端的控制下，向第一输出端和第二输出端提供第二电源端的信号。
可选地，在本实施例中，第一控制端在显示面板被触摸时，向第一输出端和第二输出端提供第二电源端的信号，即将第一输出端和第二输出端的输出信号拉低，避免移位寄存器输出信号，通过在移位寄存器中设置触控控制子电路能够保证显示面板触控时，移位寄存器并不输出。
可选地，本发明实施例提供的移位寄存器的驱动方法，还包括：在显示控制阶段，显示控制子电路在第二控制端的控制下，向第一输出端和第二输出端提供第二控制端的信号。
在本实施例中，第二控制端在显示面板出现显示故障时，向第一输出端和第二输出端提供第二控制端的信号，实现移位寄存器的正常输出，保证了显示面板的显示效果。
实施例三
基于上述实施例的发明构思，本发明实施例还提供一种栅极驱动电路，图11为本发明实施例提供的栅极驱动电路的结构示意图，如图11所示，本发明实施例提供的栅极驱动电路，包括：多个级联的实施例提供的移位寄存器。
具体的，第一级移位寄存器GOA(1)的第一输入端INPUT1与初始信号端STV连接，第N级移位寄存器GOA(N)的第二输出端OUTPUT2与第N+1级移位寄存器GOA(N+1)的第一输入端INPUT1连接，第N+1级移位寄存器GOA(N+1)的第一输出端OUTPUT1与第N级移位寄存器GOA(N)的第二输入端INPUT2连接。
在本实施例中，第N级移位寄存器和第N+1级移位寄存器分别位于栅极驱动电路的两侧，也就是说，若GOA(n)位于栅极驱动电路的左侧，GOA(n+1)位于栅极驱动电路的右侧，若GOA(n)位于栅极驱动电路的右侧，GOA(n+1)位于栅极驱动电路的左侧。
具体的，如图11所示，本发明实施例提供的栅极驱动电路包括：第一时钟端CK1、第二时钟端CK2、第三时钟端CK3和第四时钟端CK4；还包括：第一扫描端CN和第二扫描端CNB。
第N级移位寄存器GOA(n)中的第一时钟信号端CLK1与所述第一时钟端CK1连接，第二时钟信号端CLK2与所述第二时钟端CK2连接，第三时钟信号端CLK3与所述第三时钟端CK3连接，第四时钟信号端CLK4与所述第四时钟端CK4连接；第N+1级移位寄存器GOA(n+1)中的第一时钟信号端CLK1与所述第一时钟端CK1连接，第二时钟信号端CLK2与所述第二时钟端CK2连接，第三时钟信号端CLK3与所述第三时钟端CK3连接，第四时钟信号端CLK4与所述第四时钟端CK4连接。
在本实施例中，第N级移位寄存器和第N+1级移位寄存器中的四个时钟信号端连接的时钟端均相同，使得本发明实施例提供的栅极驱动电路中只包括了四个时钟端和一个初始信号端进一步地节省了布线空间，满足了窄边框的要求，且降低了成本。
可选地，图12为本发明实施例提供的栅极驱动电路的工作时序图一；图13为本发明实施例提供的栅极驱动电路的工作时序图二；图14为本发明实施例提供的栅极驱动电路的工作时序图三，其中，图12为本发明实施例提供的栅极驱动电路的工作时序图是栅极驱动电路在正向扫描工作模式时的工作时序图，图13为本发明实施例提供的栅极驱动电路的工作时序图是栅极驱动电路在反向扫描工作模式时的工作时序图，图14为显示面板电量不足时，栅极驱动电路在正向扫描工作时的工作时序图。图12-图14中，输出信号OUT1为第一条栅线的驱动信号，输出信号OUT2为第二条栅线的驱动信号，依次类推，其中，OUT1和OUT2为第一级移位寄存器的输出。
有以下几点需要说明：
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

1.一种移位寄存器，其特征在于，包括：第一输入子电路、上拉子电路和输出子电路；
所述第一输入子电路，与第一扫描端、第一输入端和第一节点连接，用于在第一扫描端的控制下，向第一节点提供第一输入端的信号；
所述上拉子电路，与第一节点、第一电源端、第二电源端、第一上拉节点和第二上拉节点连接，用于在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号；
所述输出子电路，与第一上拉节点、第二上拉节点、第一时钟信号端、第二时钟信号端、第一输出端和第二输出端连接，用于在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，还包括：第一节点控制子电路、下拉子电路和复位子电路；其中，上拉子电路与第二节点连接；
所述第一节点控制子电路，与第一扫描端、第三时钟信号端和第三节点连接，用于在第一扫描端的控制下，向第三节点提供第三时钟信号端的信号；
所述下拉子电路，与第一节点、第三节点、下拉节点、第一电源端和第二电源端连接，用于在第三节点的控制下，向下拉节点提供第一电源端的信号，在第一节点的控制下，向下拉节点提供第二电源端的信号；
所述复位子电路，与复位信号端、下拉节点、第二节点、第一输出端、第二输出端和第二电源端连接，用于在复位信号端的控制下，向下拉节点提供复位信号端的信号，在下拉节点的控制下，向第二节点、第一输出端和第二输出端提供第二电源端的信号。
3.根据权利要求2所述的移位寄存器，其特征在于，还包括：第二输入子电路和第二节点控制子电路；
所述第二输入子电路，与第二扫描端、第二输入端和第一节点连接，用于在第二扫描端的控制下，向第一节点提供第二输入端的信号；
所述第二节点控制子电路，与第二扫描端、第四时钟信号端和第三节点连接，用于在第二扫描端的控制下，向第三节点提供第四时钟信号端的信号。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入子电路包括：第一晶体管；
所述第一晶体管的控制极与第一扫描端连接，第一极与第一输入端连接，第二极与第一节点连接；
所述上拉子电路包括：第二晶体管、第三晶体管、第四晶体管和第一电容；
所述第二晶体管的控制极与第一节点连接，第一极与第一电源端连接，第二极与第二节点连接；
所述第三晶体管的控制极与第一电源端连接，第一极与第二节点连接，第二极与第一上拉节点连接；
所述第四晶体管的控制极与第一电源端连接，第一极与第二节点连接，第二极与第二上拉节点连接；
所述第一电容的第一端与第二节点连接，第二端与第二电源端连接；
所述输出子电路包括：第五晶体管和第六晶体管；
所述第五晶体管的控制极与第一上拉节点连接，第一极与第一时钟信号端连接，第二极与第一输出端连接；
所述第六晶体管的控制极与第二上拉节点连接，第一极与第二时钟信号端连接，第二极与第二输出端连接。
5.根据权利要求2所述的移位寄存器，其特征在于，所述第一节点控制子电路包括：第七晶体管；
所述第七晶体管的控制极与第一扫描端连接，第一极与第三时钟信号端连接，第二极与第三节点连接；
所述下拉子电路包括：第八晶体管、第九晶体管和第二电容；
所述第八晶体管的控制极与第三节点连接，第一极与第一电源端连接，第二极与下拉节点连接；
所述第九晶体管的控制极与第一节点连接，第一极与下拉节点连接，第二极与第二电源端连接；
所述第二电容的第一端与下拉节点连接，第二端与第二电源端连接；
所述复位子电路包括：第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；
所述第十晶体管的控制极与下拉节点连接，第一极与第二节点连接，第二极与第二电源端连接；
所述第十一晶体管的控制极与下拉节点连接，第一极与第一输出端连接，第二极与第二电源端连接；
所述第十二晶体管的控制极与下拉节点连接，第一极与第二输出端连接，第二极与第二电源端连接；
第十三晶体管的控制极和第一极与复位信号端连接，第二极与下拉节点连接。
6.根据权利要求3所述的移位寄存器，其特征在于，所述第二输入子电路包括：第十四晶体管；
所述第十四晶体管的控制极与第二扫描端连接，第一极与第一节点连接，第二极与第二输入端连接；
所述第二节点控制子电路包括：第十五晶体管；
所述第十五晶体管控制极与第二扫描端连接，第一极与第三节点连接，第二极与第四时钟信号端连接。
7.根据权利要求3所述的移位寄存器，其特征在于，还包括：触控控制子电路和显示控制子电路；
所述触控控制子电路，与第一控制端、第一输出端、第二输出端和第二电源端连接，用于在第一控制端的控制下，向第一输出端和第二输出端提供第二电源端的信号；
所述显示控制子电路，与第二控制端、第一输出端和第二输出端连接，用于在第二控制端的控制下，向第一输出端和第二输出端提供第二控制端的信号。
8.根据权利要求7所述的移位寄存器，其特征在于，所述触控控制子电路包括：第十六晶体管；
所述第十六晶体管的控制极与第一控制端连接，第一极与第二电源端，第二极与第一输出端和第二输出端连接；
所述显示控制子电路包括：第十七晶体管；
所述第十七晶体管的控制极和第一极与第二控制端连接，第二极与第一输出端和第二输出端连接。
9.根据权利要求1所述的移位寄存器，其特征在于，还包括：第一节点控制子电路、下拉子电路、复位子电路、第二输入子电路、第二节点控制子电路、触控控制子电路和显示控制子电路；所述第一输入子电路包括：第一晶体管；所述上拉子电路包括：第二晶体管、第三晶体管、第四晶体管和第一电容；所述输出子电路包括：第五晶体管和第六晶体管；所述第一节点控制子电路包括：第七晶体管；所述下拉子电路包括：第八晶体管、第九晶体管和第二电容；所述复位子电路包括：第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；所述第二输入子电路包括：第十四晶体管；所述第二节点控制子电路包括：第十五晶体管；所述触控控制子电路包括：第十六晶体管；所述显示控制子电路包括：第十七晶体管；
其中，所述第一晶体管的控制极与第一扫描端连接，第一极与第一输入端连接，第二极与第一节点连接；所述第二晶体管的控制极与第一节点连接，第一极与第一电源端连接，第二极与第二节点连接；所述第三晶体管的控制极与第一电源端连接，第一极与第二节点连接，第二极与第一上拉节点连接；所述第四晶体管的控制极与第一电源端连接，第一极与第二节点连接，第二极与第二上拉节点连接；所述第一电容的第一端与第二节点连接，第二端与第二电源端连接；所述第五晶体管的控制极与第一上拉节点连接，第一极与第一时钟信号端连接，第二极与第一输出端连接；所述第六晶体管的控制极与第二上拉节点连接，第一极与第二时钟信号端连接，第二极与第二输出端连接；所述第七晶体管的控制极与第一扫描端连接，第一极与第三时钟信号端连接，第二极与第三节点连接；所述第八晶体管的控制极与第三节点连接，第一极与第一电源端连接，第二极与下拉节点连接；所述第九晶体管的控制极与第一节点连接，第一极与下拉节点连接，第二极与第二电源端连接；所述第二电容的第一端与下拉节点连接，第二端与第二电源端连接；所述第十晶体管的控制极与下拉节点连接，第一极与第二节点连接，第二极与第二电源端连接；所述第十一晶体管的控制极与下拉节点连接，第一极与第一输出端连接，第二极与第二电源端连接；所述第十二晶体管的控制极与下拉节点连接，第一极与第二输出端连接，第二极与第二电源端连接；所述第十三晶体管的控制极和第一极与复位信号端连接，第二极与下拉节点连接；所述第十四晶体管的控制极与第二扫描端连接，第一极与第一节点连接，第二极与第二输入端连接；所述第十五晶体管控制极与第二扫描端连接，第一极与第三节点连接，第二极与第四时钟信号端连接；所述第十六晶体管的控制极与第一控制端连接，第一极与第二电源端，第二极与第一输出端和第二输出端连接；所述第十七晶体管的控制极和第一极与第二控制端连接，第二极与第一输出端和第二输出端连接。
10.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1～9任一项所述的移位寄存器；
其中，第一级移位寄存器的第一输入端与初始信号端连接，第N级移位寄存器的第二输出端与第N+1级移位寄存器的第一输入端连接，第N+1级移位寄存器的第一输出端与第N级移位寄存器的第二输入端连接；
其中，第N级移位寄存器和第N+1级移位寄存器分别位于所述栅极驱动电路的两侧。
11.根据权利要求10所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括：第一时钟端、第二时钟端、第三时钟端和第四时钟端；
所述第N级移位寄存器中的第一时钟信号端与所述第一时钟端连接，第二时钟信号端与所述第二时钟端连接，第三时钟信号端与所述第三时钟端连接，第四时钟信号端与所述第四时钟端连接；
所述第N+1级移位寄存器中的第一时钟信号端与所述第一时钟端连接，第二时钟信号端与所述第二时钟端连接，第三时钟信号端与所述第三时钟端连接，第四时钟信号端与所述第四时钟端连接。
12.一种移位寄存器的驱动方法，其特征在于，应用于权利要求1～9任一项所述的移位寄存器中，包括：
在输入阶段，第一输入子电路在第一扫描端的控制下，向第一节点提供第一输入端的信号，或者第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号；上拉子电路在第一节点的控制下，向第一上拉节点和第二上拉节点提供第一电源端的信号；
在输出阶段，输出子电路在第一上拉节点的控制下，向第一输出端提供第一时钟信号端的信号，在第二上拉节点的控制下，向第二输出端提供第二时钟信号端的信号。
13.根据权利要求12所述的方法，其特征在于，还包括：
在初始化阶段，复位子电路在复位信号端的控制下，向下拉节点提供复位信号端的信号，在下拉节点的控制下，向第二节点、第一输出端和第二输出端提供第二电源端的信号；
在下拉阶段，第一节点控制子电路在第一扫描端的控制下，向第三节点提供第三时钟信号端的信号；下拉子电路在第三节点的控制下，向下拉节点提供第一电源端的信号，在第一节点的控制下，向下拉节点提供第二电源端的信号；复位子电路在下拉节点的控制下，向第二节点、第一输出端和第二输出端提供第二电源端的信号。
14.根据权利要求12或13所述的方法，其特征在于，还包括：
在触控控制阶段，触控控制子电路在第一控制端的控制下，向第一输出端和第二输出端提供第二电源端的信号；
在显示控制阶段，显示控制子电路在第二控制端的控制下，向第一输出端和第二输出端提供第二控制端的信号。
15.根据权利要求12所述的方法，其特征在于，所述在输入阶段，第一输入子电路在第一扫描端的控制下，向第一节点提供第一输入端的信号，或者第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号包括：
在正向扫描工作模式下，第一输入子电路在第一扫描端的控制下，向第一节点提供所述第一输入端的信号；或者在反向扫描工作模式下，第二输入子电路，在第二扫描端的控制下，向第一节点提供第二输入端的信号；
其中，所述第一扫描端的信号和所述第二扫描端的信号的相位相反。
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