CN110880301A - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

一种移位寄存器及其驱动方法、栅极驱动电路 Download PDF

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Abstract

一种移位寄存器及其驱动方法、栅极驱动电路，该移位寄存器包括：输入子电路用于在信号输入端的控制下，向上拉节点提供信号输入端的输入信号；输出子电路用于在上拉节点的控制下，向信号输出端提供第一时钟端的时钟信号；降噪子电路用于在第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端和第四控制端的控制下，向上拉节点和信号输出端提供第二电源端的信号；复位子电路用于在复位信号端的控制下，向上拉节点提供第二电源端的信号。本申请提供的技术方案通过设置由多个时钟端和多个控制端控制的降噪子电路，能够提高显示面板的工作稳定性、使用可靠性和显示效果。

Description

一种移位寄存器及其驱动方法、栅极驱动电路
技术领域
本文涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
随着科技的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术，GOA技术是指将用于驱动栅线的GOA电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，GOA电路中，包括多个移位寄存器。
现有的GOA电路中用于降噪的部分晶体管长期处于偏压状态，造成部分晶体管发生较大的阈值电压漂移，进而降低了显示面板的工作稳定性、使用可靠性和显示效果。
发明内容
本申请提供了一种移位寄存器及其驱动方法、栅极驱动电路，改善了相关技术中对降噪子电路中晶体管的长期偏压引起的薄膜晶体管特性偏移，提高了显示面板的工作稳定性、使用可靠性和显示效果。
第一方面，本申请提供一种移位寄存器，包括：输入子电路、输出子电路、降噪子电路和复位子电路；
所述输入子电路，分别与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的输入信号；
所述输出子电路，分别与第一时钟端、上拉节点和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第一时钟端的时钟信号；
所述降噪子电路，分别与第二时钟端、第三时钟端、第一电源端、第二电源端、第一控制端、第二控制端、第三控制端、第四控制端、上拉节点和信号输出端连接，用于在第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端和第四控制端的控制下，向上拉节点和信号输出端提供第二电源端的信号；
所述复位子电路，分别与上拉节点、第二电源端和复位信号端连接，用于在复位信号端的控制下，向上拉节点提供第二电源端的信号。
可选地，所述输入子电路包括：第一晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，所述第一晶体管的第二极与上拉节点连接；
所述输出子电路包括：第二晶体管和电容；
所述第二晶体管的控制极与上拉节点连接，所述第二晶体管的第一极与第一时钟端连接，所述第二晶体管的第二极与信号输出端连接；
所述电容的第一端与上拉节点连接，所述电容的第二端与信号输出端连接；
所述复位子电路包括：第三晶体管；
所述第三晶体管的控制极与复位信号端连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第二电源端连接。
可选地，所述降噪子电路包括：节点上拉子电路、节点下拉子电路、第一降噪子电路和第二降噪子电路；
所述节点上拉子电路，分别与第二时钟端、第三时钟端、第一电源端、下拉节点、第一控制节点和第二控制节点连接，用于在第二时钟端的控制下，向第一控制节点提供第二时钟端的时钟信号，在第三时钟端的控制下，向第二控制节点提供第三时钟端的时钟信号，在第一电源端的控制下，向下拉节点提供第一电源端的信号；
所述节点下拉子电路，分别与上拉节点、第一控制节点、第二控制节点和第二电源端连接，用于在上拉节点的控制下，向第一控制节点和第二控制节点提供第二电源端的信号；
所述第一降噪子电路，分别与下拉节点、第一控制节点、第二控制节点、上拉节点、第一控制端、第二控制端和第二电源端连接，用于在第一控制节点、第二控制端和下拉节点的控制下，或者在第二控制节点、第一控制端和下拉节点的控制下，向上拉节点提供第二电源端的信号；
所述第二降噪子电路，分别与下拉节点、第一控制节点、第二控制节点、信号输出端、第三控制端、第四控制端和第二电源端连接，用于在第一控制节点、第三控制端和下拉节点的控制下，或者在第二控制节点、第四控制端和下拉节点的控制下，向信号输出端提供第二电源端的信号。
可选地，所述节点上拉子电路包括：第四晶体管、第五晶体管和第六晶体管；
所述第四晶体管的控制极和第一极与第二时钟端连接，所述第四晶体管的第二极与第一控制节点连接；
所述第五晶体管的控制极和第一极与第三时钟端连接，所述第五晶体管的第二极与第二控制节点连接；
所述第六晶体管的控制和第一极与第一电源端连接，所述第六晶体管的第二极与下拉节点连接；
所述节点下拉子电路包括：第七晶体管和第八晶体管；
所述第七晶体管的控制极与上拉节点连接，所述第七晶体管的第一极与第一控制节点连接，所述第七晶体管的第二极与第二电源端连接；
所述第八晶体管的控制极与上拉节点连接，所述第八晶体管的第一极与第二控制节点连接，所述第八晶体管的第二极与第二电源端连接。
可选地，所述第一降噪子电路包括：第九晶体管～第十四晶体管；
所述第九晶体管的控制极与第一控制节点连接，所述第九晶体管的第一极与下拉节点连接，所述第九晶体管的第二极与第十一晶体管的控制极连接；
所述第十晶体管的控制极与第二控制节点连接，所述第十晶体管的第一极与下拉节点连接，所述第十晶体管的第二极与第十二晶体管的控制极连接；
所述第十一晶体管的第一极与上拉节点连接，所述第十一晶体管的第二极与第二电源端连接；
所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第二电源端连接；
所述第十三晶体管的控制极与第二控制节点连接，所述第十三晶体管的第一极与第一控制端连接，所述第十三晶体管的第二极与第十一晶体管的控制极连接；
所述第十四晶体管的控制极与第一控制节点连接，所述第十四晶体管的第一极与第二控制端连接，所述第十四晶体管的第二极与第十二晶体管的控制极连接。
可选地，所述第二降噪子电路包括：第十五晶体管～第二十晶体管；
所述第十五晶体管的控制极与第二控制节点连接，所述第十五晶体管的第一极与下拉节点连接，所述第十五晶体管的第二极与第十七晶体管的控制极连接；
所述第十六晶体管的控制极与第一控制节点连接，所述第十六晶体管的第一极与下拉节点连接，所述第十六晶体管的第二极与第十八晶体管的栅电极连接；
所述第十七晶体管的第一极与信号输出端连接，所述第十七晶体管的第二极与第二电源端连接；
所述第十八晶体管的第一极与信号输出端连接，所述第十八晶体管的第二极与第二电源端连接；
所述第十九晶体管的控制极与第一控制节点连接，所述第十九晶体管的第一极与第三控制端连接，所述第十九晶体管的第二极与第十七晶体管的控制极连接；
所述第二十晶体管的控制极与第二控制节点连接，所述第二十晶体管的第一极与第四控制端连接，所述第二十晶体管的第二极与第十八晶体管的控制极连接。
可选地，所述输入子电路包括：第一晶体管；所述输出子电路包括：第二晶体管和电容；所述复位子电路包括：第三晶体管；所述降噪子电路包括：第四晶体管～第二十晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，所述第一晶体管的第二极与上拉节点连接；
所述第二晶体管的控制极与上拉节点连接，所述第二晶体管的第一极与第一时钟端连接，所述第二晶体管的第二极与信号输出端连接；
所述电容的第一端与上拉节点连接，所述电容的第二端与信号输出端连接；
所述第三晶体管的控制极与复位信号端连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第二电源端连接；
所述第四晶体管的控制极和第一极与第二时钟端连接，所述第四晶体管的第二极与第一控制节点连接；
所述第五晶体管的控制极和第一极与第三时钟端连接，所述第五晶体管的第二极与第二控制节点连接；
所述第六晶体管的控制和第一极与第一电源端连接，所述第六晶体管的第二极与下拉节点连接；
所述第七晶体管的控制极与上拉节点连接，所述第七晶体管的第一极与第一控制节点连接，所述第七晶体管的第二极与第二电源端连接；
所述第八晶体管的控制极与上拉节点连接，所述第八晶体管的第一极与第二控制节点连接，所述第八晶体管的第二极与第二电源端连接；
所述第九晶体管的控制极与第一控制节点连接，所述第九晶体管的第一极与下拉节点连接，所述第九晶体管的第二极与第十一晶体管的控制极连接；
所述第十晶体管的控制极与第二控制节点连接，所述第十晶体管的第一极与下拉节点连接，所述第十晶体管的第二极与第十二晶体管的控制极连接；
所述第十一晶体管的第一极与上拉节点连接，所述第十一晶体管的第二极与第二电源端连接；
所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第二电源端连接；
所述第十三晶体管的控制极与第二控制节点连接，所述第十三晶体管的第一极与第一控制端连接，所述第十三晶体管的第二极与第十一晶体管的控制极连接；
所述第十四晶体管的控制极与第一控制节点连接，所述第十四晶体管的第一极与第二控制端连接，所述第十四晶体管的第二极与第十二晶体管的控制极连接。
所述第十五晶体管的控制极与第二控制节点连接，所述第十五晶体管的第一极与下拉节点连接，所述第十五晶体管的第二极与第十七晶体管的控制极连接；
所述第十六晶体管的控制极与第一控制节点连接，所述第十六晶体管的第一极与下拉节点连接，所述第十六晶体管的第二极与第十八晶体管的栅电极连接；
所述第十七晶体管的第一极与信号输出端连接，所述第十七晶体管的第二极与第二电源端连接；
所述第十八晶体管的第一极与信号输出端连接，所述第十八晶体管的第二极与第二电源端连接；
所述第十九晶体管的控制极与第一控制节点连接，所述第十九晶体管的第一极与第三控制端连接，所述第十九晶体管的第二极与第十七晶体管的控制极连接；
所述第二十晶体管的控制极与第二控制节点连接，所述第二十晶体管的第一极与第四控制端连接，所述第二十晶体管的第二极与第十八晶体管的控制极连接。
可选地，在显示图像时，所述第二时钟端的时钟信号与所述第三时钟端的时钟信号互为反相信号；
在任意两个相邻帧的其中一帧时间内，第二时钟端的时钟信号的电平保持为有效电平，第三时钟端的时钟信号的电平保持为无效电平，在另一帧时间内，第二时钟端的时钟信号的电平保持为无效电平，第三时钟端的时钟信号的电平为有效电平。
可选地，在显示图像时，所述第二控制端的信号和所述第三控制端的信号相同，所述第一控制端和所述第四控制端的信号相同；所述第一控制端和所述第二控制端的信号互为反相信号；
在任意两个相邻帧的其中一帧时间内，第一控制端的电平保持为有效电平，第二控制端的信号的电平保持为无效电平，在另一帧时间内，第一控制端的信号的电平保持为无效电平，第二控制端的信号的电平保持为有效电平。
可选地，在显示图像时，所述第一电源端的信号保持为电源信号；
当第二时钟端的时钟信号的电平为第一有效电平时，所述第二控制端的信号和所述第三控制端的信号的电平为第二有效电平，所述电源信号的电平用于导通第十一晶体管和第十八晶体管，并使得第十一晶体管和第十八晶体管的阈值电压正向漂移；所述第二有效电平用于导通第十二晶体管和第十七晶体管，并使得第十二晶体管和第十七晶体管的阈值电压负向漂移；
当第三时钟端的时钟信号的电平为第一有效电平时，所述第一控制端的信号和第四控制端的信号的电平为第二有效电平，所述电源信号的电平用于导通第十二晶体管和第十七晶体管，并使得第十二晶体管和第十七晶体管的阈值电压正向漂移，所述第二有效电平用于导通第十一晶体管和第十八晶体管，并使得第十一晶体管和第十八晶体管的阈值电压负向漂移。
第二方面，本申请还提供一种栅极驱动电路，包括：多个级联的上述移位寄存器。
第三方面，本申请还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，所述方法包括：在显示周期内，
在信号输入端的控制下，输入子电路向上拉节点提供信号输入端的输入信号；
在上拉节点的控制下，输出子电路向信号输出端提供第一时钟端的时钟信号；
在复位信号端的控制下，复位子电路向上拉节点提供第二电源端的信号；
在第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端和第四控制端的控制下，降噪子电路向上拉节点和信号输出端提供第二电源端的信号。
本申请提供一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：输入子电路、输出子电路、降噪子电路和复位子电路；所述输入子电路，分别与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的输入信号；所述输出子电路，分别与第一时钟端、上拉节点和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第一时钟端的时钟信号；所述降噪子电路，分别与第二时钟端、第三时钟端、第一电源端、第二电源端、第一控制端、第二控制端、第三控制端、第四控制端、上拉节点和信号输出端连接，用于在第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端和第四控制端的控制下，向上拉节点和信号输出端提供第二电源端的信号；所述复位子电路，分别与上拉节点、第二电源端和复位信号端连接，用于在复位信号端的控制下，向上拉节点提供第二电源端的信号。本申请提供的技术方案通过设置由多个时钟端和多个控制端控制的降噪子电路，对降噪子电路中晶体管的阈值电压的漂移进行了恢复，改善了相关技术中对降噪子电路中晶体管的长期偏压引起的薄膜晶体管特性偏移，提高了显示面板的工作稳定性、使用可靠性和显示效果。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例提供的移位寄存器的一个结构示意图；
图2为本申请实施例提供的输入子电路的等效电路图；
图3为本申请实施例提供的输出子电路的等效电路图；
图4为本申请实施例提供的复位子电路的等效电路图；
图5为本申请实施例提供的移位寄存器的另一结构示意图；
图6为本申请实施例提供的节点上拉子电路的等效电路图；
图7为本申请实施例提供的节点下拉子电路的等效电路图；
图8为本申请实施例提供的第一降噪子电路的等效电路图；
图9为本申请实施例提供的第二降噪子电路的等效电路图；
图10为本申请实施例提供的移位寄存器的等效电路图；
图11为本发明实施例提供的移位寄存器的工作时序图；
图12为本申请实施例提供的移位寄存器的驱动方法的流程图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极成为控制极。
本申请一些实施例提供一种移位寄存器，图1为本申请实施例提供的移位寄存器的一个结构示意图，如图1所示，本申请实施例提供的移位寄存器包括：输入子电路、输出子电路、复位子电路和降噪子电路。
具体的，输入子电路，分别与信号输入端INPUT和上拉节点PU连接，用于在信号输入端INPUT的控制下，向上拉节点PU提供信号输入端INPUT 的输入信号；输出子电路，分别与第一时钟端CLK1、上拉节点PU和信号输出端OUT连接，用于在上拉节点PU的控制下，向信号输出端OUT提供第一时钟端CLK1的时钟信号；降噪子电路，分别与第二时钟端CLK2、第三时钟端CLK3、第一电源端VDD、第二电源端VSS、第一控制端Vrcv1、第二控制端Vrcv2、第三控制端Vrcv3、第四控制端Vrcv4、上拉节点PU和信号输出端OUT连接，用于在第二时钟端CLK2、第三时钟端CLK3、第一控制端 Vrcv1、第二控制端Vrcv2、第三控制端Vrcv3和第四控制端Vrcv4的控制下，向上拉节点PU和信号输出端OUT提供第二电源端VSS的信号；复位子电路，分别与上拉节点PU、第二电源端VSS和复位信号端RST连接，用于在复位信号端RST的控制下，向上拉节点PU提供第二电源端VSS的信号。
可选地，在显示图像时，第一电源端VDD持续提供第一电平的电源信号，第二电源端VSS持续提供第二电平的电源信号，可选地，第一电平为高电平，第二电平为低电平，或者第一电平为低电平，第二电平为高电平，本申请实施例对此不作任何限定。
其中，信号输入端INPUT的信号是脉冲信号，第一级移位寄存器的信号输入端与初始信号端连接，复位信号端RST的信号是脉冲信号，信号输出端OUT的信号是脉冲信号，且信号输出端OUT为本级移位寄存器提供栅极驱动信号，并为下一级移位寄存器提供信号输入端INPUT的信号。
具体的，第一时钟端CLK1、第二时钟端CLK2和第三时钟端CLK3的时钟信号为周期信号，第二时钟端CLK2的时钟信号和第三时钟端CLK3的时钟信号的周期相同，且第一时钟端CLK1的周期小于第二时钟端CLK2的周期。
具体的，第一控制端Vrcv1、第二控制端Vrcv2、第三控制端Vrcv3、第四控制端Vrcv4的信号为周期信号，且周期相同。
其中，本申请实施例通过在移位寄存器中增加复位子电路，能够在复位信号端的控制下拉低上拉节点的电位，降低移位寄存器中的噪声，进一步地提高显示面板的工作稳定性、使用可靠性和显示效果。
本申请实施例提供的移位寄存器包括：输入子电路、输出子电路、降噪子电路和复位子电路；所述输入子电路，分别与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的输入信号；所述输出子电路，分别与第一时钟端、上拉节点和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第一时钟端的时钟信号；所述降噪子电路，分别与第二时钟端、第三时钟端、第一电源端、第二电源端、第一控制端、第二控制端、第三控制端、第四控制端、上拉节点和信号输出端连接，用于在第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端和第四控制端的控制下，向上拉节点和信号输出端提供第二电源端的信号；所述复位子电路，分别与上拉节点、第二电源端和复位信号端连接，用于在复位信号端的控制下，向上拉节点提供第二电源端的信号。本申请提供的技术方案通过设置由多个时钟端和多个控制端控制的降噪子电路，对降噪子电路中晶体管的阈值电压的漂移进行了恢复，改善了相关技术中对降噪子电路中晶体管的长期偏压引起的薄膜晶体管特性偏移，提高了显示面板的工作稳定性、使用可靠性和显示效果。
可选地，图2为本申请实施例提供的输入子电路的等效电路图，如图2 所示，本申请实施例提供的移位寄存器中的输入子电路包括：第一晶体管M1。
具体的，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与上拉节点PU连接。
在本实施例中，图2中具体示出了输入子电路的示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图3为本申请实施例提供的输出子电路的等效电路图，如图3 所示，本申请实施例提供的移位寄存器中的输出子电路包括：第二晶体管M2 和电容C。
具体的，第二晶体管M2的控制极与上拉节点PU连接，第二晶体管M2 的第一极与第一时钟端CLK1连接，第二晶体管M2的第二极与信号输出端 OUT连接；电容C的第一端与上拉节点PU连接，电容C的第二端与信号输出端OUT连接。
具体的，电容C可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，或者其他元件构成的电容，本申请实施例对此不作限定。
在本实施例中，图3中具体示出了输出子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图4为本申请实施例提供的复位子电路的等效电路图，如图4 所示，本申请实施例提供的移位寄存器中的复位子电路包括：第三晶体管M3。
具体的，第三晶体管M3的控制极与复位信号端RST连接，第三晶体管 M3的第一极与上拉节点PU连接，第三晶体管M3的第二极与第二电源端VSS 连接。
在本实施例中，图4中具体示出了复位子电路的示例性结构。本领域技术人员容易理解是，复位子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图5为本申请实施例提供的移位寄存器的另一结构示意图，如图5所示，本申请实施例提供的移位寄存器中的降噪子电路包括：节点上拉子电路、节点下拉子电路、第一降噪子电路和第二降噪子电路。
具体的，节点上拉子电路，分别与第二时钟端CLK2、第三时钟端CLK3、第一电源端VDD、下拉节点PD、第一控制节点N1和第二控制节点N2连接，用于在第二时钟端CLK2的控制下，向第一控制节点N1提供第二时钟端CLK2 的时钟信号，在第三时钟端CLK3的控制下，向第二控制节点N2提供第三时钟端CLK3的时钟信号，在第一电源端VDD的控制下，向下拉节点PD提供第一电源端VDD的信号；节点下拉子电路，分别与上拉节点PU、第一控制节点N1、第二控制节点N2和第二电源端VSS连接，用于在上拉节点PU的控制下，向第一控制节点N1和第二控制节点N2提供第二电源端VSS的信号；第一降噪子电路，分别与下拉节点PD、第一控制节点N1、第二控制节点N2、上拉节点PU、第一控制端Vrcv1、第二控制端Vrcv2和第二电源端VSS连接，用于在第一控制节点N1、第二控制端Vrcv2和下拉节点PD的控制下，或者在第二控制节点N2、第一控制端Vrcv1和下拉节点PD的控制下，向上拉节点PU提供第二电源端VSS的信号；第二降噪子电路，分别与下拉节点PD、第一控制节点N1、第二控制节点N2、信号输出端OUT、第三控制端Vrcv3、第四控制端Vrcv4和第二电源端VSS连接，用于在第一控制节点N1、第三控制端Vrcv3和下拉节点PD的控制下，或者在第二控制节点N2、第四控制端 Vrcv4和下拉节点PD的控制下，向信号输出端OUT提供第二电源端VSS的信号。
具体的，第一降噪子电路用于拉低上拉节点的电位，以保证本级移位寄存器的显示效果，第二降噪子电路用于降低信号输出端的信号的电位，以避免对下一级移位寄存器造成不良影响。
可选地，图6为本申请实施例提供的节点上拉子电路的等效电路图，如图6所示，本申请实施例提供的移位寄存器中的节点上拉子电路包括：第四晶体管M4、第五晶体管M5和第六晶体管M6。
具体的，第四晶体管M4的控制极和第一极与第二时钟端CLK2连接，第四晶体管M4的第二极与第一控制节点N1连接；第五晶体管M5的控制极和第一极与第三时钟端CLK3连接，第五晶体管M5的第二极与第二控制节点 N2连接；第六晶体管M6的控制和第一极与第一电源端VDD连接，第六晶体管M6的第二极与下拉节点PD连接。
在本实施例中，图6中具体示出了节点上拉子电路的示例性结构。本领域技术人员容易理解是，节点上拉子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图7为本申请实施例提供的节点下拉子电路的等效电路图，如图7所示，本申请实施例提供的移位寄存器中的节点下拉子电路包括：第七晶体管M7和第八晶体管M8。
具体的，第七晶体管M7的控制极与上拉节点PU连接，第七晶体管M7 的第一极与第一控制节点N1连接，第七晶体管M7的第二极与第二电源端 VSS连接；第八晶体管M8的控制极与上拉节点PU连接，第八晶体管M8的第一极与第二控制节点N2连接，第八晶体管M8的第二极与第二电源端VSS 连接。
在本实施例中，图7中具体示出了节点下拉子电路的示例性结构。本领域技术人员容易理解是，节点下拉子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图8为本申请实施例提供的第一降噪子电路的等效电路图，如图8所示，本申请实施例提供的移位寄存器中的第一降噪子电路包括：第九晶体管M9～第十四晶体管M14。
具体的，第九晶体管M9的控制极与第一控制节点N1连接，第九晶体管 M9的第一极与下拉节点PD连接，第九晶体管M9的第二极与第十一晶体管 M11的控制极连接；第十晶体管M10的控制极与第二控制节点N2连接，第十晶体管M10的第一极与下拉节点PD连接，第十晶体管M10的第二极与第十二晶体管M12的控制极连接；第十一晶体管M11的第一极与上拉节点PU 连接，第十一晶体管M11的第二极与第二电源端VSS连接；第十二晶体管 M12的第一极与上拉节点PU连接，第十二晶体管M12的第二极与第二电源端VSS连接；第十三晶体管M13的控制极与第二控制节点N2连接，第十三晶体管M13的第一极与第一控制端Vrcv1连接，第十三晶体管M13的第二极与第十一晶体管M11的控制极连接；第十四晶体管M14的控制极与第一控制节点N1连接，第十四晶体管M14的第一极与第二控制端Vrcv2连接，第十四晶体管M14的第二极与第十二晶体管M12的控制极连接。
在本实施例中，图8中具体示出了第一降噪子电路的示例性结构。本领域技术人员容易理解是，第一降噪子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图9为本申请实施例提供的第二降噪子电路的等效电路图，如图9所示，本申请实施例提供的移位寄存器中的降噪子电路中的第二降噪子电路A4包括：第十五晶体管M15～第二十晶体管M20。
具体的，第十五晶体管M15的控制极与第二控制节点N2连接，第十五晶体管M15的第一极与下拉节点PD连接，第十五晶体管M15的第二极与第十七晶体管M17的控制极连接；第十六晶体管M16的控制极与第一控制节点 N1连接，第十六晶体管M16的第一极与下拉节点PD连接，第十六晶体管 M16的第二极与第十八晶体管M18的栅电极连接；第十七晶体管M17的第一极与信号输出端OUT连接，第十七晶体管M17的第二极与第二电源端VSS 连接；第十八晶体管M18的第一极与信号输出端OUT连接，第十八晶体管 M18的第二极与第二电源端VSS连接；第十九晶体管M19的控制极与第一控制节点N1连接，第十九晶体管M19的第一极与第三控制端Vrcv3连接，第十九晶体管M19的第二极与第十七晶体管M17的控制极连接；第二十晶体管 M20的控制极与第二控制节点N2连接，第二十晶体管M20的第一极与第四控制端Vrcv4连接，第二十晶体管M20的第二极与第十八晶体管M18的控制极连接。
在本实施例中，图9中具体示出了第二降噪子电路的示例性结构。本领域技术人员容易理解是，第二降噪子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图10为本申请实施例提供的移位寄存器的等效电路图，如图10 所示，本申请实施例提供的移位寄存器中，输入子电路包括：第一晶体管M1；输出子电路包括：第二晶体管M2和电容C；复位子电路包括：第三晶体管 M3；降噪子电路包括：第四晶体管M4～第二十晶体管M20。
具体的，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与上拉节点PU连接，第二晶体管M2的第一极与第一时钟端CLK1连接，第二晶体管M2的第二极与信号输出端OUT连接；电容C的第一端与上拉节点PU 连接，电容C的第二端与信号输出端OUT连接；第三晶体管M3的控制极与复位信号端RST连接，第三晶体管M3的第一极与上拉节点PU连接，第三晶体管M3的第二极与第二电源端VSS连接；第四晶体管M4的控制极和第一极与第二时钟端CLK2连接，第四晶体管M4的第二极与第一控制节点N1 连接；第五晶体管M5的控制极和第一极与第三时钟端CLK3连接，第五晶体管M5的第二极与第二控制节点N2连接；第六晶体管M6的控制和第一极与第一电源端VDD连接，第六晶体管M6的第二极与下拉节点PD连接；第七晶体管M7的控制极与上拉节点PU连接，第七晶体管M7的第一极与第一控制节点N1连接，第七晶体管M7的第二极与第二电源端VSS连接；第八晶体管M8的控制极与上拉节点PU连接，第八晶体管M8的第一极与第二控制节点N2连接，第八晶体管M8的第二极与第二电源端VSS连接；第九晶体管M9的控制极与第一控制节点N1连接，第九晶体管M9的第一极与下拉节点PD连接，第九晶体管M9的第二极与第十一晶体管M11的控制极连接；第十晶体管M10的控制极与第二控制节点N2连接，第十晶体管M10的第一极与下拉节点PD连接，第十晶体管M10的第二极与第十二晶体管M12的控制极连接；第十一晶体管M11的第一极与上拉节点PU连接，第十一晶体管 M11的第二极与第二电源端VSS连接；第十二晶体管M12的第一极与上拉节点PU连接，第十二晶体管M12的第二极与第二电源端VSS连接；第十三晶体管M13的控制极与第二控制节点N2连接，第十三晶体管M13的第一极与第一控制端Vrcv1连接，第十三晶体管M13的第二极与第十一晶体管M11的控制极连接；第十四晶体管M14的控制极与第一控制节点N1连接，第十四晶体管M14的第一极与第二控制端Vrcv2连接，第十四晶体管M14的第二极与第十二晶体管M12的控制极连接；第十五晶体管M15的控制极与第二控制节点N2连接，第十五晶体管M15的第一极与下拉节点PD连接，第十五晶体管M15的第二极与第十七晶体管M17的控制极连接；第十六晶体管M16的控制极与第一控制节点N1连接，第十六晶体管M16的第一极与下拉节点PD 连接，第十六晶体管M16的第二极与第十八晶体管M18的栅电极连接；第十七晶体管M17的第一极与信号输出端OUT连接，第十七晶体管M17的第二极与第二电源端VSS连接；第十八晶体管M18的第一极与信号输出端OUT 连接，第十八晶体管M18的第二极与第二电源端VSS连接；第十九晶体管 M19的控制极与第一控制节点N1连接，第十九晶体管M19的第一极与第三控制端Vrcv3连接，第十九晶体管M19的第二极与第十七晶体管M17的控制极连接；第二十晶体管M20的控制极与第二控制节点N2连接，第二十晶体管M20的第一极与第四控制端Vrcv4连接，第二十晶体管M20的第二极与第十八晶体管M18的控制极连接。
在本实施例中具体示出了输入子电路、输出子电路、复位子电路和降噪子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在本实施例中，晶体管M1～M20均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
可选地，在显示图像时，第二时钟端CLK2的时钟信号与第三时钟端CLK3 的时钟信号互为反相信号。
在任意两个相邻帧的其中一帧时间内，第二时钟端CLK2的时钟信号的电平保持为有效电平，第三时钟端CLK3的时钟信号的电平保持为无效电平，在另一帧时间内，第二时钟端CLK2的时钟信号的电平保持为无效电平，第三时钟端CLK3的时钟信号的电平为有效电平，即第二时钟端CLK2的时钟信号和第三时钟端CLK3的时钟信号不同时为有效电平。
其中，有效电平指的是能够导通薄膜晶体管的电平，无效电平指的是无法导通薄膜晶体管的电平。
可选地，在显示图像时，第二控制端Vrcv2的信号和第三控制端Vrcv3 的信号相同，第一控制端Vrcv1和第四控制端Vrcv4的信号相同；第一控制端Vrcv1和第二控制端Vrcv2的信号互为反相信号。
在任意两个相邻帧的其中一帧时间内，第一控制端Vrcv1的电平保持为有效电平，第二控制端Vrcv2的信号的电平保持为无效电平，在另一帧时间内，第一控制端Vrcv1的信号的电平保持为无效电平，第二控制端Vrcv2的信号的电平保持为有效电平。
可选地，在显示图像时，第一电源端VDD的信号保持为电源信号；当第二时钟端CLK2的时钟信号的电平为第一有效电平时，第二控制端Vrcv2的信号和第三控制端Vrcv3的信号的电平为第二有效电平，电源信号的电平用于导通第十一晶体管M11和第十八晶体管M18，并使得第十一晶体管M11 和第十八晶体管M18的阈值电压正向漂移；第二有效电平用于导通第十二晶体管M12和第十七晶体管M17，并使得第十二晶体管M12和第十七晶体管M17的阈值电压负向漂移；当第三时钟端CLK3的时钟信号的电平为第一有效电平时，第一控制端Vrcv1的信号和第四控制端Vrcv4的信号的电平为第二有效电平，电源信号的电平用于导通第十二晶体管M12和第十七晶体管 M17，并使得第十二晶体管M12和第十七晶体管M17的阈值电压正向漂移，第二有效电平用于导通第十一晶体管M11和第十八晶体管M18，并使得第十一晶体管M11和第十八晶体管M18的阈值电压负向漂移。
下面通过移位寄存器的工作过程进一步说明本申请实施例的技术方案。
以本申请实施例提供的移位寄存器中的晶体管M1～M20均为N型薄膜晶体管为例，图11为本发明实施例提供的移位寄存器的工作时序图，如图10 和图11所示，本申请实施例提供的移位寄存器包括20个晶体管单元(M1～ M20)、1个电容(C)、9个信号输入端(INPUT、RST、CLK1、CLK2、 CLK3、Vrcv1、Vrcv2、Vrcv3和Vrcv4)、1个信号输出端(OUT)和2个电源端(VDD和VSS)。
具体的，第一电源端VDD持续提供高电平信号；第二电源端VSS持续提供低电平信号。
其中，如图11所示，图11提供了移位寄存器任意相邻两帧的工作时序图，在第一帧内，第二时钟端CLK2的时钟信号为第一有效电平，第三时钟端CLK3的时钟信号为无效电平，第二控制端Vrcv2和第三控制端Vrcv3的信号的电平为第二有效电平，第一控制端Vrcv1和第四控制端Vrcv4的信号的电平为无效电平；在第二帧内，第二时钟端CLK2的时钟信号为无效电平，第三时钟端CLK3的信号为第一有效电平，第一控制端Vrcv1和第四控制端 Vrcv4的信号为电平为第二有效电平，第二控制端Vrcv2和第三控制端Vrcv3 的信号的电平为无效电平为例。
需要是说明的是，由于本申请中是以晶体管M1～M20均为N型薄膜晶体管为例进行说明的，因此，本实施例中有效电平为高电平，无效电平为低电平，若晶体管M1～M20均为P型薄膜晶体管，则有效电平为低电平，无效电平为高电平。
具体地，图11是以第一帧中第二时钟端CLK2的时钟信号为第一有效电平为例进行说明的，需要说明的是，第一帧中的第二时钟端CLK2的时钟信号还可以为无效电平，本申请实施例对此不作任何限定。
在第一帧内，本申请实施例提供的移位寄存器的工作过程具体包括：
第一阶段T1，即输入阶段，本阶段中，信号输入端INPUT、第二时钟端 CLK2、第二控制端Vrec2和第三控制端Vrec3的信号的电平为高电平，信号输入端INPUT的输入信号的电平为高电平，第一晶体管M1导通，上拉节点 PU的信号的电位被拉高，对电容C进行充电，上拉节点PU的信号的电平为高电平，第二晶体管M2、第七晶体管M7和第八晶体管M8导通，由于第一时钟端CLK1的时钟信号为低电平，因此，该阶段信号输出端OUT的输出信号的电平为低电平，虽然第二时钟端CLK2的时钟信号的电平为高电平，第四晶体管M4导通，第一控制节点N1的信号的电平被拉高，但是由于第七晶体管M7和第八晶体管M8导通，第一控制节点N1和第二控制节点N2的信号的电位被拉低，使得第九晶体管M9、第十四晶体管M14、第十六晶体管 M16和第十九晶体管M19截止，以保证上拉节点PU的信号的电位不会被拉低。
第二阶段T2，即输出阶段，本阶段中，第二时钟端CLK2、第二控制端 Vrec2和第三控制端Vrec3的信号的电平为高电平，信号输入端INPUT的信号的电平为低电平，第一晶体管M1截止，由于电容C的自举效应，使得上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第二晶体管M2、第七晶体管M7和第八晶体管M8导通，由于第一时钟端CLK1的时钟信号的电平为高电平，因此，该阶段信号输出端OUT的输出信号的电平为高电平，虽然第二时钟端CLK2的时钟信号的电平为高电平，第四晶体管M4导通，第一控制节点N1的信号的电位会被拉高，但是由于第七晶体管M7和第八晶体管 M8导通，第一控制节点N1和第二控制节点N2的信号的电位被拉低，使得第九晶体管M9、第十四晶体管M14、第十六晶体管M16和第十九晶体管M19 截止，以保证上拉节点PU的信号的电位不会被拉低，另外，上拉节点PU电位的升高，提高了第二晶体管M2的导通能力。
第三阶段T3，即复位阶段，本阶段中，复位信号端RST、第二时钟端CLK2、第二控制端Vrec2和第三控制端Vrec3的信号的电平为高电平，复位信号端 RST的信号的电平为高电平，第三晶体管M3导通，上拉节点PU的电平被拉低至第二电源端VSS的低电平，第二晶体管M2、第七晶体管M7和第八晶体管M8截止，使得第一控制节点N1和第二控制节点N2的信号的电平不会被拉低，第二时钟端CLK2的时钟信号的电平为高电平，第四晶体管M4导通，第一控制节点N1的信号的电平被拉高，第九晶体管M9、第十四晶体管M14、第十六晶体管M16和第十九晶体管M19导通，由于第一电源端VDD的信号的电平为高电平，则第六晶体管M6持续导通，因此，下拉节点PD的信号的电平持续为高电平，第十一晶体管M11和第十八晶体管M18导通，且第十一晶体管M11和第十八晶体管M18的阈值电压正向偏移，上拉节点PU的信号的电平被拉低，以降低噪声，由于第二控制端Vrec2和第三控制端Vrec3的信号的电平为高电平，第十二晶体管M12和第十七晶体管M17导通，且第十二晶体管M12和第十七晶体管M17的阈值电压负向漂移，信号输出端OUT的信号的电平被拉低，以降低噪声。
第四阶段T4、即降噪阶段，本阶段中，第二时钟端CLK2、第二控制端 Vrec2和第三控制端Vrec3的信号的电平为高电平，上拉节点PU的信号的电平持续为低电平，第二晶体管M2、第七晶体管M7和第八晶体管M8截止，使得第一控制节点N1和第二控制节点N2的信号的电平不会被拉低，第二时钟端CLK2的输入信号为高电平，第四晶体管M4导通，第一控制节点N1的信号的电位被拉高，第九晶体管M9、第十四晶体管M14、第十六晶体管M16 和第十九晶体管M19导通，由于第一电源端VDD的信号的电平为高电平，则第六晶体管M6持续导通，因此，下拉节点PD的信号的电平持续为高电平，第十一晶体管M11和第十八晶体管M18导通，且第十一晶体管M11和第十八晶体管M18的阈值电压正向偏移，由于第二控制端Vrec2和第三控制端 Vrec3的信号的电平为高电平，第十二晶体管M12和第十七晶体管M17导通，且第十二晶体管M12和第十七晶体管M17的阈值电压负向漂移，上拉节点 PU的信号和信号输出端OUT的信号的电平被拉低，以降低噪声。
在降噪阶段T4之后，本级移位寄存器持续执行第四阶段，直至信号输入端INPUT再次接收到高电平信号。
在本实施例中，信号输入端INPUT的信号为脉冲信号，只在输入阶段为高电平；信号输出端OUT的输出信号为脉冲信号，只在输出阶段为高电平；复位信号端RST的信号为脉冲信号，只在复位阶段为高电平。
在第二帧内，本申请实施例提供的移位寄存器的工作过程具体包括：
第一阶段T1，即输入阶段，本阶段中，信号输入端INPUT、第三时钟端 CLK3、第一控制端Vrec1和第四控制端Vrec4的信号的电平为高电平，信号输入端INPUT的输入信号的电平为高电平，第一晶体管M1导通，上拉节点 PU的信号的电位被拉高，对电容C进行充电，上拉节点PU的信号的电平为高电平，第二晶体管M2、第七晶体管M7和第八晶体管M8导通，由于第一时钟端CLK1的时钟信号为低电平，因此，该阶段信号输出端OUT的输出信号的电平为低电平，虽然第三时钟端CLK3的时钟信号的电平为高电平，第五晶体管M5导通，第二控制节点N2的信号的电平被拉高，但是由于第七晶体管M7和第八晶体管M8导通，第一控制节点N1和第二控制节点N2的信号的电位被拉低，使得第十晶体管M10、第十三晶体管M13、第十五晶体管 M15和第二十晶体管M20截止，以保证上拉节点PU的信号的电位不会被拉低。
第二阶段T2，即输出阶段，本阶段中，第三时钟端CLK3、第三时钟端 CLK3的信号的电平为高电平，信号输入端INPUT的信号的电平为低电平，第一晶体管M1截止，由于电容C的自举效应，使得上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第二晶体管M2、第七晶体管M7和第八晶体管M8导通，由于第一时钟端CLK1的时钟信号的电平为高电平，因此，该阶段信号输出端OUT的输出信号的电平为高电平，虽然第三时钟端CLK3的时钟信号的电平为高电平，第五晶体管M5导通，第二控制节点N2的信号的电平被拉高，但是由于第七晶体管M7和第八晶体管M8导通，第一控制节点 N1和第二控制节点N2的信号的电位被拉低，使得第十晶体管M10、第十三晶体管M13、第十五晶体管M15和第二十晶体管M20截止，以保证上拉节点PU的信号的电位不会被拉低，另外，上拉节点PU电位的升高，提高了第二晶体管M2的导通能力。
第三阶段T3，即复位阶段，本阶段中，复位信号端RST、第三时钟端CLK3、第三时钟端CLK3的信号的电平为高电平，复位信号端RST的信号的电平为高电平，第三晶体管M3导通，上拉节点PU的电平被拉低至第二电源端VSS 的低电平，第二晶体管M2、第七晶体管M7和第八晶体管M8截止，使得第一控制节点N1和第二控制节点N2的信号的电平不会被拉低，第三时钟端 CLK3的时钟信号的电平为高电平，第五晶体管M5导通，第二控制节点N2 的信号的电平被拉高，第十晶体管M10、第十三晶体管M13、第十五晶体管 M15和第二十晶体管M20导通，由于第一电源端VDD的信号的电平为高电平，则第六晶体管M6持续导通，因此，下拉节点PD的信号的电平持续为高电平，第十二晶体管M12和第十七晶体管M17导通，且第十二晶体管M12 和第十七晶体管M17的阈值电压正向漂移，由于第一控制端Vrec1和第四控制端Vrec4的信号的电平为高电平，第十一晶体管M11和第十八晶体管M18 导通，且第十一晶体管M11和第十八晶体管M18的阈值电压负向偏移，上拉节点PU的信号和信号输出端OUT的信号的电平被拉低，以降低噪声。
第四阶段、即降噪阶段，本阶段中，第三时钟端CLK3、第三时钟端CLK3 的信号的电平为高电平，上拉节点PU的信号的电平持续为低电平，第二晶体管M2、第七晶体管M7和第八晶体管M8截止，使得第一控制节点N1和第二控制节点N2的信号的电平不会被拉低，第三时钟端CLK3的时钟信号的电平为高电平，第五晶体管M5导通，第二控制节点N2的信号的电平被拉高，第十晶体管M10、第十三晶体管M13、第十五晶体管M15和第二十晶体管 M20导通，由于第一电源端VDD的信号的电平为高电平，则第六晶体管M6 持续导通，因此，下拉节点PD的信号的电平持续为高电平，第十二晶体管 M12和第十七晶体管M17导通，且第十二晶体管M12和第十七晶体管M17 的阈值电压正向漂移，由于第一控制端Vrec1和第四控制端Vrec4的信号的电平为高电平，第十一晶体管M11和第十八晶体管M18导通，且第十一晶体管 M11和第十八晶体管M18的阈值电压负向偏移，上拉节点PU的信号和信号输出端OUT的信号的电平被拉低，以降低噪声。
在降噪阶段T4之后，本级移位寄存器持续执行第四阶段，直至信号输入端INPUT再次接收到高电平信号。
在本实施例中，信号输入端INPUT的信号为脉冲信号，只在输入阶段为高电平；信号输出端OUT的输出信号为脉冲信号，只在输出阶段为高电平；复位信号端RST的信号为脉冲信号，只在复位阶段为高电平。
本申请实施例通过在相邻两帧中，在第一帧中第十一晶体管M11和第十八晶体管M18，且第十一晶体管M11和第十八晶体管M18的阈值电压正向漂移，在第二帧中第十一晶体管M11和第十八晶体管M18导通，且第十一晶体管M11和第十八晶体管M18的阈值电压负向漂移，即在第二帧中恢复了第一帧中第十一晶体管M11和第十八晶体管M18漂移的阈值电压，降低了降噪子电路中第十一晶体管M11和第十八晶体管M18的阈值电压的漂移程度，同理，第一帧中第十二晶体管M12和第十七晶体管M17导通，且第十二晶体管 M12和第十七晶体管M17的阈值电压负向漂移，在第二帧中第十二晶体管 M12和第十七晶体管M17导通，且第十二晶体管M12和第十七晶体管M17 的阈值电压正向漂移，在第二帧中恢复了第一帧中第十二晶体管M12和第十七晶体管M17漂移的阈值电压，因此，本申请实施例提供的移位寄存器降低了降噪子电路中第十二晶体管M12和第十七晶体管M17的阈值电压的漂移程度，进而改善了相关技术中对降噪子电路中晶体管的长期偏压引起的薄膜晶体管特性偏移，提高了显示面板的工作稳定性、使用可靠性和显示效果。
基于同一发明构思，本申请实施例还提供一种移位寄存器的驱动方法，应用于前述实施例提供的移位寄存器中，图12为本申请实施例提供的移位寄存器的驱动方法的流程图，其中，移位寄存器包括：信号输入端、复位信号端、第一时钟端、第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端、第四控制端、信号输出端、第一电源端和第二电源端，还包括：输入子电路、输出子电路、复位子电路和降噪子电路，如图12所示，本申请实施例提供的移位寄存器的驱动方法，具体包括以下步骤：
步骤100、在信号输入端的控制下，输入子电路向上拉节点提供信号输入端的输入信号。
步骤200、在上拉节点的控制下，输出子电路向信号输出端提供第一时钟端的时钟信号。
步骤300、在复位信号端的控制下，复位子电路向上拉节点提供第二电源端的信号。
步骤400、在第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端和第四控制端的控制下，降噪子电路向上拉节点和信号输出端提供第二电源端的信号。
本申请实施例提供的移位寄存器的驱动方法应用在前述实施例提供的移位寄存器中，其实现原理和实现效果类似，在此不再赘述。
基于同一发明构思，本申请实施例还提供一种栅极驱动电路，其中，栅极驱动电路包括：多个级联的移位寄存器。
具体的，第一级移位寄存器的信号输入端与初始信号端连接，第N级移位寄存器的信号输入端与第N-1级移位寄存器的信号输出端连接，第N-1级移位寄存器的复位信号端与第N级移位寄存器的信号输出端连接。
其中，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
本申请实施例附图只涉及本申请实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本申请的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (12)

1.一种移位寄存器，其特征在于，包括：输入子电路、输出子电路、降噪子电路和复位子电路；
所述输入子电路，分别与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的输入信号；
所述输出子电路，分别与第一时钟端、上拉节点和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第一时钟端的时钟信号；
所述降噪子电路，分别与第二时钟端、第三时钟端、第一电源端、第二电源端、第一控制端、第二控制端、第三控制端、第四控制端、上拉节点和信号输出端连接，用于在第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端和第四控制端的控制下，向上拉节点和信号输出端提供第二电源端的信号；
所述复位子电路，分别与上拉节点、第二电源端和复位信号端连接，用于在复位信号端的控制下，向上拉节点提供第二电源端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，所述第一晶体管的第二极与上拉节点连接；
所述输出子电路包括：第二晶体管和电容；
所述第二晶体管的控制极与上拉节点连接，所述第二晶体管的第一极与第一时钟端连接，所述第二晶体管的第二极与信号输出端连接；
所述电容的第一端与上拉节点连接，所述电容的第二端与信号输出端连接；
所述复位子电路包括：第三晶体管；
所述第三晶体管的控制极与复位信号端连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第二电源端连接。
3.根据权利要求2所述的移位寄存器，其特征在于，所述降噪子电路包括：节点上拉子电路、节点下拉子电路、第一降噪子电路和第二降噪子电路；
所述节点上拉子电路，分别与第二时钟端、第三时钟端、第一电源端、下拉节点、第一控制节点和第二控制节点连接，用于在第二时钟端的控制下，向第一控制节点提供第二时钟端的时钟信号，在第三时钟端的控制下，向第二控制节点提供第三时钟端的时钟信号，在第一电源端的控制下，向下拉节点提供第一电源端的信号；
所述节点下拉子电路，分别与上拉节点、第一控制节点、第二控制节点和第二电源端连接，用于在上拉节点的控制下，向第一控制节点和第二控制节点提供第二电源端的信号；
所述第一降噪子电路，分别与下拉节点、第一控制节点、第二控制节点、上拉节点、第一控制端、第二控制端和第二电源端连接，用于在第一控制节点、第二控制端和下拉节点的控制下，或者在第二控制节点、第一控制端和下拉节点的控制下，向上拉节点提供第二电源端的信号；
所述第二降噪子电路，分别与下拉节点、第一控制节点、第二控制节点、信号输出端、第三控制端、第四控制端和第二电源端连接，用于在第一控制节点、第三控制端和下拉节点的控制下，或者在第二控制节点、第四控制端和下拉节点的控制下，向信号输出端提供第二电源端的信号。
4.根据权利要求3所述的移位寄存器，其特征在于，所述节点上拉子电路包括：第四晶体管、第五晶体管和第六晶体管；
所述第四晶体管的控制极和第一极与第二时钟端连接，所述第四晶体管的第二极与第一控制节点连接；
所述第五晶体管的控制极和第一极与第三时钟端连接，所述第五晶体管的第二极与第二控制节点连接；
所述第六晶体管的控制和第一极与第一电源端连接，所述第六晶体管的第二极与下拉节点连接；
所述节点下拉子电路包括：第七晶体管和第八晶体管；
所述第七晶体管的控制极与上拉节点连接，所述第七晶体管的第一极与第一控制节点连接，所述第七晶体管的第二极与第二电源端连接；
所述第八晶体管的控制极与上拉节点连接，所述第八晶体管的第一极与第二控制节点连接，所述第八晶体管的第二极与第二电源端连接。
5.根据权利要求3所述的移位寄存器，其特征在于，所述第一降噪子电路包括：第九晶体管～第十四晶体管；
所述第九晶体管的控制极与第一控制节点连接，所述第九晶体管的第一极与下拉节点连接，所述第九晶体管的第二极与第十一晶体管的控制极连接；
所述第十晶体管的控制极与第二控制节点连接，所述第十晶体管的第一极与下拉节点连接，所述第十晶体管的第二极与第十二晶体管的控制极连接；
所述第十一晶体管的第一极与上拉节点连接，所述第十一晶体管的第二极与第二电源端连接；
所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第二电源端连接；
所述第十三晶体管的控制极与第二控制节点连接，所述第十三晶体管的第一极与第一控制端连接，所述第十三晶体管的第二极与第十一晶体管的控制极连接；
所述第十四晶体管的控制极与第一控制节点连接，所述第十四晶体管的第一极与第二控制端连接，所述第十四晶体管的第二极与第十二晶体管的控制极连接。
6.根据权利要求3所述的移位寄存器，其特征在于，所述第二降噪子电路包括：第十五晶体管～第二十晶体管；
所述第十五晶体管的控制极与第二控制节点连接，所述第十五晶体管的第一极与下拉节点连接，所述第十五晶体管的第二极与第十七晶体管的控制极连接；
所述第十六晶体管的控制极与第一控制节点连接，所述第十六晶体管的第一极与下拉节点连接，所述第十六晶体管的第二极与第十八晶体管的栅电极连接；
所述第十七晶体管的第一极与信号输出端连接，所述第十七晶体管的第二极与第二电源端连接；
所述第十八晶体管的第一极与信号输出端连接，所述第十八晶体管的第二极与第二电源端连接；
所述第十九晶体管的控制极与第一控制节点连接，所述第十九晶体管的第一极与第三控制端连接，所述第十九晶体管的第二极与第十七晶体管的控制极连接；
所述第二十晶体管的控制极与第二控制节点连接，所述第二十晶体管的第一极与第四控制端连接，所述第二十晶体管的第二极与第十八晶体管的控制极连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管；所述输出子电路包括：第二晶体管和电容；所述复位子电路包括：第三晶体管；所述降噪子电路包括：第四晶体管～第二十晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，所述第一晶体管的第二极与上拉节点连接；
所述第二晶体管的控制极与上拉节点连接，所述第二晶体管的第一极与第一时钟端连接，所述第二晶体管的第二极与信号输出端连接；
所述电容的第一端与上拉节点连接，所述电容的第二端与信号输出端连接；
所述第三晶体管的控制极与复位信号端连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第二电源端连接；
所述第四晶体管的控制极和第一极与第二时钟端连接，所述第四晶体管的第二极与第一控制节点连接；
所述第五晶体管的控制极和第一极与第三时钟端连接，所述第五晶体管的第二极与第二控制节点连接；
所述第六晶体管的控制和第一极与第一电源端连接，所述第六晶体管的第二极与下拉节点连接；
所述第七晶体管的控制极与上拉节点连接，所述第七晶体管的第一极与第一控制节点连接，所述第七晶体管的第二极与第二电源端连接；
所述第八晶体管的控制极与上拉节点连接，所述第八晶体管的第一极与第二控制节点连接，所述第八晶体管的第二极与第二电源端连接；
所述第九晶体管的控制极与第一控制节点连接，所述第九晶体管的第一极与下拉节点连接，所述第九晶体管的第二极与第十一晶体管的控制极连接；
所述第十晶体管的控制极与第二控制节点连接，所述第十晶体管的第一极与下拉节点连接，所述第十晶体管的第二极与第十二晶体管的控制极连接；
所述第十一晶体管的第一极与上拉节点连接，所述第十一晶体管的第二极与第二电源端连接；
所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第二电源端连接；
所述第十三晶体管的控制极与第二控制节点连接，所述第十三晶体管的第一极与第一控制端连接，所述第十三晶体管的第二极与第十一晶体管的控制极连接；
所述第十四晶体管的控制极与第一控制节点连接，所述第十四晶体管的第一极与第二控制端连接，所述第十四晶体管的第二极与第十二晶体管的控制极连接；
所述第十五晶体管的控制极与第二控制节点连接，所述第十五晶体管的第一极与下拉节点连接，所述第十五晶体管的第二极与第十七晶体管的控制极连接；
所述第十六晶体管的控制极与第一控制节点连接，所述第十六晶体管的第一极与下拉节点连接，所述第十六晶体管的第二极与第十八晶体管的栅电极连接；
所述第十七晶体管的第一极与信号输出端连接，所述第十七晶体管的第二极与第二电源端连接；
所述第十八晶体管的第一极与信号输出端连接，所述第十八晶体管的第二极与第二电源端连接；
所述第十九晶体管的控制极与第一控制节点连接，所述第十九晶体管的第一极与第三控制端连接，所述第十九晶体管的第二极与第十七晶体管的控制极连接；
所述第二十晶体管的控制极与第二控制节点连接，所述第二十晶体管的第一极与第四控制端连接，所述第二十晶体管的第二极与第十八晶体管的控制极连接。
8.根据权利要求1或7所述的移位寄存器，其特征在于，在显示图像时，所述第二时钟端的时钟信号与所述第三时钟端的时钟信号互为反相信号；
在任意两个相邻帧的其中一帧时间内，第二时钟端的时钟信号的电平保持为有效电平，第三时钟端的时钟信号的电平保持为无效电平，在另一帧时间内，第二时钟端的时钟信号的电平保持为无效电平，第三时钟端的时钟信号的电平为有效电平。
9.根据权利要求1或7所述的移位寄存器，其特征在于，在显示图像时，所述第二控制端的信号和所述第三控制端的信号相同，所述第一控制端和所述第四控制端的信号相同；所述第一控制端和所述第二控制端的信号互为反相信号；
在任意两个相邻帧的其中一帧时间内，第一控制端的电平保持为有效电平，第二控制端的信号的电平保持为无效电平，在另一帧时间内，第一控制端的信号的电平保持为无效电平，第二控制端的信号的电平保持为有效电平。
10.根据权利要求1或7所述的移位寄存器，其特征在于，在显示图像时，所述第一电源端的信号保持为电源信号；
当第二时钟端的时钟信号的电平为第一有效电平时，所述第二控制端的信号和所述第三控制端的信号的电平为第二有效电平，所述电源信号的电平用于导通第十一晶体管和第十八晶体管，并使得第十一晶体管和第十八晶体管的阈值电压正向漂移；所述第二有效电平用于导通第十二晶体管和第十七晶体管，并使得第十二晶体管和第十七晶体管的阈值电压负向漂移；
当第三时钟端的时钟信号的电平为第一有效电平时，所述第一控制端的信号和第四控制端的信号的电平为第二有效电平，所述电源信号的电平用于导通第十二晶体管和第十七晶体管，并使得第十二晶体管和第十七晶体管的阈值电压正向漂移，所述第二有效电平用于导通第十一晶体管和第十八晶体管，并使得第十一晶体管和第十八晶体管的阈值电压负向漂移。
11.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1～10任一项所述的移位寄存器。
12.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1～10任一项所述的移位寄存器中，所述方法包括：在显示周期内，
在信号输入端的控制下，输入子电路向上拉节点提供信号输入端的输入信号；
在上拉节点的控制下，输出子电路向信号输出端提供第一时钟端的时钟信号；
在复位信号端的控制下，复位子电路向上拉节点提供第二电源端的信号；在第二时钟端、第三时钟端、第一控制端、第二控制端、第三控制端和第四控制端的控制下，降噪子电路向上拉节点和信号输出端提供第二电源端的信号。
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