CN108648718A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。移位寄存器单元包括：第一降噪电路、第一输入电路和输出电路；第一输入电路连接第一节点，且被配置为响应于第一输入信号将第一控制信号输入到第一节点；输出电路连接第一节点和输出端，且被配置为在第一节点的电平的控制下，将第一输出信号输出至输出端；第一降噪电路连接输出端，且被配置为响应于输出端的电平以对输出端进行降噪。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
在显示技术领域，显示面板，例如液晶显示面板(Liquid crystal display,LCD)或有机发光二极管(Organic Light Emitting Diode,OLED)显示面板，包括多条栅线。对栅线的驱动可以通过栅极驱动电路实现。栅极驱动电路通常集成在栅极驱动芯片(Gate IC)中。随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。而在驱动芯片的设计中，芯片的面积是影响芯片成本的主要因素，如何有效地减小芯片面积是技术开发人员需要着重考虑的问题。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括：第一降噪电路、第一输入电路和输出电路；所述第一输入电路连接第一节点，且被配置为响应于第一输入信号将第一控制信号输入到所述第一节点；所述输出电路连接所述第一节点和输出端，且被配置为在所述第一节点的电平的控制下，将第一输出信号输出至所述输出端；所述第一降噪电路连接所述输出端，且被配置为响应于所述输出端的电平以对所述输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一降噪电路包括第一降噪晶体管，所述输出端包括第一信号输出端，所述第一降噪晶体管的栅极和第一极均连接所述第一信号输出端，所述第一降噪晶体管的第二极连接所述第一节点以接收所述第一节点的电平信号，且所述第一降噪晶体管被配置为响应于所述第一信号输出端的电平利用所述第一节点的电平信号对所述第一信号输出端进行降噪；或者所述第一降噪晶体管的栅极和第一极均连接所述第一信号输出端，所述第一降噪晶体管的第二极连接输出时钟信号端以接收输出时钟信号，且所述第一降噪晶体管被配置为响应于所述第一信号输出端的电平利用所述输出时钟信号对所述第一信号输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路还包括第一输出晶体管；所述第一输出晶体管的栅极被配置为与所述第一节点连接，所述第一输出晶体管的第一极被配置为与所述输出时钟信号端连接以接收所述输出时钟信号，所述第一输出晶体管的第二极被配置为与所述第一信号输出端连接；所述输出时钟信号经由所述第一输出晶体管传输至所述第一信号输出端以作为第一子输出信号，所述第一输出信号包括所述第一子输出信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一降噪电路还包括第二降噪晶体管，所述输出端还包括第二信号输出端，所述第二降噪晶体管的栅极和第一极均连接所述第二信号输出端，所述第二降噪晶体管的第二极连接所述第一节点以接收所述第一节点的电平信号，且所述第二降噪晶体管被配置为响应于所述第二信号输出端的电平利用所述第一节点的电平信号对所述第二信号输出端进行降噪；或者所述第二降噪晶体管的栅极和第一极均连接所述第二信号输出端，所述第二降噪晶体管的第二极连接所述输出时钟信号端以接收所述输出时钟信号，且所述第二降噪晶体管被配置为响应于所述第二信号输出端的电平利用所述输出时钟信号对所述第二信号输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路还包括第二输出晶体管和第一电容，所述第二输出晶体管的栅极被配置为与所述第一节点连接，所述第二输出晶体管的第一极被配置为和所述输出时钟信号端连接以接收所述输出时钟信号，所述第二输出晶体管的第二极被配置为与所述第二信号输出端连接；所述第一电容的第一极被配置为与所述第一节点连接，所述第一电容的第二极被配置为与所述第二输出晶体管的第二极连接；所述输出时钟信号经由所述第二输出晶体管传输至所述第二信号输出端以作为第二子输出信号，所述第一输出信号包括所述第二子输出信号。
例如，本公开一实施例提供的移位寄存器单元还包括第二输入电路，所述第二输入电路连接所述第一节点，且被配置为根据第二输入信号将第二控制信号输入到所述第一节点；所述输出电路还被配置为在所述第一节点的电平的控制下，将第二输出信号输出至所述输出端。
例如，本公开一实施例提供的移位寄存器单元还包括控制节点，所述第二输入电路包括充电子电路、存储子电路和隔离子电路，所述充电子电路连接控制节点，且被配置为响应于第二时钟信号将所述第二输入信号输入到所述控制节点；所述存储子电路连接所述控制节点，且被配置为存储所述充电子电路输入的所述第二输入信号；所述隔离子电路连接所述控制节点和所述第一节点，且被配置为在所述控制节点的电平和第一时钟信号的控制下，将所述第二控制信号输入到所述第一节点。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路包括第一晶体管；所述第一晶体管的栅极被配置为与第一输入信号端连接以接收所述第一输入信号，所述第一晶体管的第一极被配置为与第二电压端连接以接收第二电压，所述第一控制信号包括所述第二电压，所述第一晶体管的第二极被配置为与所述第一节点连接。
例如，本公开一实施例提供的移位寄存器单元还包括第二降噪电路，所述第二降噪电路连接所述第一节点、第二节点和所述输出端，且被配置为在所述第二节点的电平的控制下，同时对所述第一节点和所述输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第一信号输出端和第二信号输出端，所述第二降噪电路包括第二晶体管、第三晶体管和第四晶体管；所述第二晶体管的栅极被配置为与所述第二节点连接，所述第二晶体管的第一极被配置为与所述第一节点连接，所述第二晶体管的第二极被配置为与第一电压端连接以接收第一电压；所述第三晶体管的栅极被配置为与所述第二节点连接，所述第三晶体管的第一极被配置为与所述第一信号输出端连接，所述第三晶体管的第二极被配置为与第三电压端连接以接收第三电压；所述第四晶体管的栅极被配置为与所述第二节点连接，所述第四晶体管的第一极被配置为与所述第二信号输出端连接，所述第四晶体管的第二极被配置为与所述第一电压端连接以接收所述第一电压。
例如，本公开一实施例提供的移位寄存器单元还包括：第一控制电路，所述第一控制电路连接所述第一节点和第二节点，且被配置为在所述第一节点的电平的控制下，对所述第二节点的电平进行控制。
例如，本公开一实施例提供的移位寄存器单元还包括：第二控制电路，所述第二控制电路连接第二节点，且被配置为响应于第三控制信号对所述第二节点的电平进行控制。
例如，本公开一实施例提供的移位寄存器单元还包括：第三控制电路，所述第三控制电路连接第二节点，且被配置为响应于第四控制信号对所述第二节点的电平进行控制。
例如，本公开一实施例提供的移位寄存器单元还包括第一复位电路，所述第一复位电路连接所述第一节点，且被配置为响应于第一复位控制信号对所述第一节点进行复位。
例如，本公开一实施例提供的移位寄存器单元还包括第二复位电路，所述第二复位电路连接所述第一节点，且被配置为响应于第二复位控制信号对所述第一节点进行复位。
例如，本公开一实施例提供的移位寄存器单元还包括：第二输入电路、第二降噪电路、第一控制电路、第二控制电路、第三控制电路、第一复位电路和第二复位电路，其中，所述第一输入电路包括第一晶体管，所述第一晶体管的栅极被配置为与第一输入信号端连接以接收所述第一输入信号，所述第一晶体管的第一极被配置为与第二电压端连接以接收第二电压，所述第一控制信号包括所述第二电压，所述第一晶体管的第二极被配置为与所述第一节点连接；所述第二降噪电路包括第二晶体管、第三晶体管和第四晶体管，所述输出电路包括第一信号输出端和第二信号输出端，所述第二晶体管的栅极被配置为与第二节点连接，所述第二晶体管的第一极被配置为与所述第一节点连接，所述第二晶体管的第二极被配置为与第一电压端连接以接收第一电压，所述第三晶体管的栅极被配置为与所述第二节点连接，所述第三晶体管的第一极被配置为与所述第一信号输出端连接，所述第三晶体管的第二极被配置为与第三电压端连接以接收第三电压，所述第四晶体管的栅极被配置为与所述第二节点连接，所述第四晶体管的第一极被配置为与所述第二信号输出端连接，所述第四晶体管的第二极被配置为与所述第一电压端连接以接收所述第一电压；所述第二输入电路包括充电子电路、存储子电路和隔离子电路，所述充电子电路包括第五晶体管，所述第五晶体管的栅极被配置为接收第二时钟信号，所述第五晶体管的第一极被配置为接收第二输入信号，所述第五晶体管的第二极被配置为连接控制节点，所述存储子电路包括第二电容，所述第二电容的第一极被配置为连接所述控制节点，所述第二电容的第二极被配置为连接所述第一电压端以接收所述第一电压，所述隔离子电路包括第六晶体管和第七晶体管，所述第六晶体管的栅极被配置为连接所述控制节点，所述第六晶体管的第一极被配置为接收第二控制信号，所述第六晶体管的第二极被配置为连接所述第七晶体管的第一极，所述第七晶体管的栅极被配置为接收第一时钟信号，所述第七晶体管的第二极被配置为连接所述第一节点；所述第一控制电路包括第八晶体管、第九晶体管和第十晶体管，所述第八晶体管的栅极和第一极连接且被配置为连接第四电压端以接收第四电压，所述第八晶体管的第二极配置为连接所述第二节点，所述第九晶体管的栅极和第一极连接且被配置为连接第五电压端以接收第五电压，所述第九晶体管的第二极配置为连接所述第二节点；所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的第一极连接所述第二节点，所述第十晶体管的第二极被配置为连接所述第一电压端以接收所述第一电压；所述第一复位电路包括第十一晶体管，所述第十一晶体管的栅极被配置为接收第一复位控制信号，所述第十一晶体管的第一极被配置为连接所述第一节点，所述第十一晶体管的第二极被配置为连接所述第一电压端以接收所述第一电压；所述第二复位电路包括第十二晶体管，所述第十二晶体管的栅极被配置为接收第二复位控制信号，所述第十二晶体管的第一极被配置为连接所述第一节点，所述第十二晶体管的第二极被配置为连接所述第一电压端以接收所述第一电压；所述第二控制电路包括第十四晶体管，所述第十四晶体管栅极被配置为接收第三控制信号，所述第十四晶体管的第一极被配置为连接所述第二节点，所述第十四晶体管的第二极被配置为连接所述第一电压端以接收所述第一电压；所述第三控制电路包括第十六晶体管，所述第十六晶体管的栅极被配置为接收第四控制信号，所述第十六晶体管的第一极配置为连接所述第二节点，所述第十六晶体管的第二极配置为连接所述第一电压端以接收所述第一电压。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如上述任一所述的移位寄存器单元。
例如，本公开一实施例提供的栅极驱动电路还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线；其中，第4n-3级移位寄存器单元的输出时钟信号端与所述第一子时钟信号线连接；第4n-2级移位寄存器单元的输出时钟信号端与所述第二子时钟信号线连接；第4n-1级移位寄存器单元的输出时钟信号端与所述第三子时钟信号线连接；第4n级移位寄存器单元的输出时钟信号端与所述第四子时钟信号线连接；n为大于0的整数。
例如，在本公开一实施例提供的栅极驱动电路中，第n+2级移位寄存器单元的第一输入信号端和第n级移位寄存器单元的第二信号输出端连接，第n+1级移位寄存器单元的第二输入信号端和第n级移位寄存器单元的第二信号输出端连接，n为大于0的整数。
本公开至少一实施例还提供一种显示装置，包括如上述任一所述的栅极驱动电路。
本公开至少一实施例还提供一种如上述任一所述的移位寄存器单元的驱动方法，包括：输入阶段，响应于所述第一输入信号，通过所述第一输入电路将所述第一控制信号输入到所述第一节点；输出阶段，在所述第一节点的电平的控制下，通过所述输出电路将所述第一输出信号输出至所述输出端；降噪阶段，响应于所述输出端的电平，通过所述第一降噪电路对所述输出端进行降噪。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种移位寄存器单元的示意性框图；
图2为本公开一实施例提供的另一种移位寄存器单元的示意框图；
图3为本公开一实施例提供的一种移位寄存器单元的第二输入电路的示意框图；
图4A为本公开一实施例提供的又一种移位寄存器单元的示意框图；
图4B为本公开一实施例提供的再一种移位寄存器单元的示意框图；
图5A为图4A中所示的移位寄存器单元的一种电路结构图；
图5B为图4A中所示的移位寄存器单元的另一种电路结构图；
图6为图4B中所示的移位寄存器单元的一种电路结构图；
图7为图4A中所示的移位寄存器单元的再一种电路结构图；
图8为本公开一实施例提供的一种移位寄存器单元的信号时序图；
图9为本公开一实施例提供的一种栅极驱动电路的示意框图；
图10为本公开一实施例提供的一种栅极驱动电路的信号时序图；
图11为本公开一实施例提供的一种显示装置的示意框图；
图12为本公开一实施例提供的一种移位寄存器单元的驱动方法的流程图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。
OLED显示面板中，为了对像素电路中的驱动晶体管的阈值漂移、电源线的电压降、OLED的老化等造成的显示不均匀进行补偿，可以采用外部电学补偿方式。该方式通常包括为常规的像素电路提供感测晶体管和感测线，通过该感测晶体管和感测线来感测驱动晶体管的阈值电压或像素电路中的OLED压降等，并基于感测数据进行补偿。这种像素电路典型地有3T1C像素电路(包括扫描晶体管、驱动晶体管、感测晶体管以及存储电容)，相应地其工作周期也包括显示时段和感测时段(或消隐时段)。
同样，在OLED显示面板中，栅极驱动电路的移位寄存器单元至少包括两个子电路组合而成，即显示扫描子电路和连接子电路(或门电路或Hiz电路)，显示扫描子电路用于为像素电路中的扫描晶体管提供显示扫描信号，连接子电路用于输出显示扫描子电路输出的显示扫描信号。另外，在一些移位寄存器单元中还可以包括检测子电路，即移位寄存器单元包括检测子电路、显示扫描子电路和输出两者复合脉冲的连接子电路，此时，移位寄存器单元可以输出具有不同宽度和时序的两个波形组成的复合波形的输出脉冲，从而为像素电路中的扫描晶体管和感测晶体管分别提供显示扫描信号和消隐扫描信号。然而，上述移位寄存器单元的结构非常复杂，且尺寸较大，不利于实现高分辨率和窄边框，也不利于减小芯片面积以降低成本。
随着栅极驱动电路工作时间的增加，长期受到正向电压控制的晶体管的阈值电压产生漂移(例如正漂)，即N型晶体管的阈值电压逐渐变大，而P型晶体管的阈值电压逐渐变小，从而当输出时钟信号跳变为高电压的时候，输出电路的输出端的信号由于电容耦合而产生噪声，而如果输出端的噪声不能够及时地通过晶体管传输出去，则由此发生输出端噪声现象。
本公开至少一实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括：第一降噪电路、第一输入电路和输出电路；第一输入电路连接第一节点，且被配置为响应于第一输入信号将第一控制信号输入到第一节点；输出电路连接第一节点和输出端，且被配置为在第一节点的电平的控制下，将第一输出信号输出至输出端；第一降噪电路连接输出端，且被配置为响应于输出端的电平以对输出端进行降噪。该移位寄存器单元的电路结构简单，可对输出端进行降噪，从而防止晶体管阈值电压漂移后影响输出信号，消除因栅极驱动电路长期工作带来的输出端噪声问题，增强了电路的信赖性。
下面结合附图对本公开的几个实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图1为本公开一实施例提供的一种移位寄存器单元的示意性框图。例如，如图1所示，该移位寄存器单元10可以包括第一输入电路100、输出电路200和第一降噪电路300。通过级联多个该移位寄存器单元10可以得到栅极驱动电路，该栅极驱动电路用于驱动显示面板，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。
例如，如图1所示，第一输入电路100连接第一节点Q，且被配置为响应于第一输入信号将第一控制信号输入到第一节点Q(这里为上拉节点)。例如，在一些示例中，第一输入电路100与第一输入信号端STU1、第一控制信号端Dp和第一节点Q连接，在第一输入信号端STU1提供的第一输入信号的控制下，当第一输入电路100导通时，第一控制信号端Dp和第一节点Q连接，从而使第一控制信号端Dp提供的第一控制信号被输入到第一节点Q，将第一节点Q的电位上拉到工作电位。
例如，如图1所示，输出电路200连接第一节点Q和输出端Ot，且被配置为在第一节点Q的电平的控制下，将第一输出信号输出至输出端Ot。例如，在一些示例中，输出电路200可以与第一节点Q、输出时钟信号端CLKD和输出端Ot连接，被配置为当在第一节点Q的电平的控制下导通时，使输出时钟信号端CLKD提供的输出时钟信号输出至输出端Ot。
例如，如图1所示，第一降噪电路300连接输出端Ot，且被配置为响应于输出端Ot的电平以对输出端Ot进行降噪。例如，在一些示例中，第一降噪电路300可以与输出端Ot和降噪信号端Nrs连接，且被配置为当在输出端Ot的电平的控制下导通时，使输出降噪信号端Nrs提供的输出降噪信号输出至输出端Ot。
在移位寄存器单元10不包括第一降噪电路300的情形下，移位寄存器单元长时间工作后，电路中的晶体管的阈值电压容易漂移，例如正漂，因此通过输出电路200写入到输出端Ot的低电平会高于预定值，即输出端Ot输出的信号存在噪声信号，如果该噪声信号不能及时被消除，从而输出端Ot产生噪声波纹。本公开的实施例提供的移位寄存器单元10包括第一降噪电路300，第一降噪电路300可以对输出端Ot的电平进行下拉，以消除输出端Ot的噪声问题，可防止晶体管阈值电压漂移后影响输出信号，增强了电路的信赖性。
图2为本公开一实施例提供的另一种移位寄存器单元的示意框图，图3为本公开一实施例提供的一种移位寄存器单元的第二输入电路的示意框图。
例如，如图2所示，该移位寄存器单元10还可以包括第二输入电路400。第二输入电路400连接第一节点Q，且被配置为根据第二输入信号将第二控制信号输入到第一节点Q。例如，在一些示例中，第二输入电路400与第二输入信号端STU2、第二控制信号端Bp和第一节点Q连接，且被配置为接收并存储第二输入信号端STU2提供的第二输入信号，并根据第二输入信号向第一节点Q输出第二控制信号端Bp提供的第二控制信号，从而将第一节点Q的电位上拉到工作电位。
在本公开的实施例提供的移位寄存器单元10中，可以将第一输入电路100(实现为显示扫描子电路)、输出电路200(实现为连接子电路)和第二输入电路400(实现为检测子电路)进行整合，使用通过级联多个该移位寄存器单元10得到的栅极驱动电路来驱动显示面板时，则可以使一帧画面的消隐时段的消隐扫描信号和显示时段的显示扫描信号通过同一个输出电路输出，从而简化移位寄存器单元以及由此得到的栅极驱动电路的电路结构，减小移位寄存器单元以及包括移位寄存器单元的栅极驱动电路的尺寸。
例如，如图2所示，输出电路200还被配置为在第一节点Q的电平的控制下，将第二输出信号输出至输出端Ot。例如，输出端Ot的输出信号为复合输出信号，且复合输出信号可以包括第一输出信号和第二输出信号，第一输出信号和第二输出信号可以是具有不同宽度和时序的相互独立的两个波形。例如，在一帧的显示时段，输出电路200在第一节点Q的电平的控制下经由输出端Ot输出第一输出信号，以通过与之相连的栅线驱动对应像素单元中的扫描晶体管，从而进行显示；在一帧的消隐时段，输出电路200在第一节点Q的电平的控制下经由输出端Ot输出第二输出信号，以驱动像素单元中的感测晶体管，从而进行补偿检测。
例如，第一输入电路100被配置为在一帧的显示阶段将第一节点Q的电位上拉到工作电位，第二输入电路400被配置为在一帧的消隐阶段将第一节点Q的电位上拉到工作电位。输出电路200被配置为在一帧的显示阶段将第一输出信号输出至输出端Ot，输出电路200还被配置为在一帧的消隐阶段将第二输出信号输出至输出端Ot。
在本公开的实施例提供的移位寄存器单元10中，第一输入电路100和第二输入电路400可以共用同一个输出电路200实现输出信号的输出。
需要说明的是，图2所示的移位寄存器单元10的其他电路结构与图1中所示的移位寄存器单元10基本上相同，重复之处不再赘述。
例如，如图3所示的示例中，第二输入电路400包括充电子电路410、存储子电路420和隔离子电路430。移位寄存器单元10还包括第一时钟信号端CLKA和第二时钟信号端CLKB。
例如，充电子电路410连接控制节点H，且被配置为响应于第二时钟信号将第二输入信号输入到控制节点H。例如，在一些示例中，充电子电路410与第二输入信号端STU2、第二时钟信号端CLKB和控制节点H连接，被配置为在第二时钟信号端CLKB提供的第二时钟信号的控制下导通，使第二输入信号端STU2和控制节点H连接，从而将第二输入信号写入控制节点H。例如，在一个示例中，在第二时钟信号的控制下，当充电子电路410导通时，第二输入信号可以为高电平，以对控制节点H进行充电。
例如，存储子电路420与控制节点H连接，且被配置为存储充电子电路410输入的第二输入信号，从而使得控制节点H的高电平一直保持至该帧的消隐时段。
例如，隔离子电路430连接控制节点H和第一节点Q，且被配置为在控制节点H的电平和第一时钟信号的控制下，将第二控制信号输入到第一节点Q。隔离子电路430设置在第一节点Q和控制节点H之间，用于防止第一节点Q与控制节点H的相互影响。例如，在不需要将第二控制信号输出至第一节点Q时，隔离子电路430可以断开第一节点Q与控制节点H之间的连接。例如，在一些示例中，隔离子电路430与控制节点H、第一节点Q、第二控制信号端Bp和第一时钟信号端CLKA连接，被配置为在控制节点H的电平和第一时钟信号端CLKA提供的第一时钟信号的共同控制下导通，使第二控制信号端Bp和第一节点Q连接，从而将第二控制信号输入到第一节点Q。例如，在一个示例中，当隔离子电路130在控制节点H的电平和第一时钟信号的共同控制下导通时，第二控制信号可以为高电平，从而对第一节点Q充电。
需要说明的是，本公开的各实施例中，第二输入电路400可以包括任意适用的子电路，不局限于上述充电子电路410、存储子电路420和隔离子电路430，只要能实现相应功能即可。
例如，第二输入电路400可以在一帧的显示时段接收第二输入信号并将第二输入信号写入控制节点H，并在这一帧的消隐时段在控制节点H的电平和第一时钟信号的控制下，向第一节点Q输出第二控制信号，从而将第一节点Q的电位上拉到工作电位。又例如，第二输入电路400也可以在一帧的消隐时段接收第二输入信号并将第二输入信号写入控制节点H，并在相邻下一帧的消隐时段在控制节点H的电平和第一时钟信号的控制下，向第一节点Q输出第二控制信号，从而将第一节点Q的电位上拉到工作电位。
例如，如图2所示，移位寄存器单元10还包括第二降噪电路500(这里为下拉电路)。第二降噪电路500连接第一节点Q、第二节点QB(相应地这里为下拉节点)和输出端Ot，且被配置为在第二节点QB的电平的控制下，同时对第一节点Q和输出端Ot进行降噪。例如，在一些示例中，第二降噪电路500与第一节点Q、第二节点QB、输出端Ot和第一电压端VGL1连接。在第二节点QB的电平的控制下，当第二降噪电路500导通时，第一节点Q和输出端Ot均连接第一电压端VGL1，从而通过第一电压端VGL1将第一节点Q和输出端Ot下拉至非工作电位，以实现降噪。
需要说明的是，在本公开的实施例中，第一电压端VGL1例如可以被配置为提供直流低电平信号，以下各实施例与此相同，不再赘述。
图4A为本公开一实施例提供的又一种移位寄存器单元的示意框图；图4B为本公开一实施例提供的再一种移位寄存器单元的示意框图。
例如，如图4A所示，移位寄存器单元10还包括第一控制电路600。第一控制电路600被配置为在第一节点Q的电平的控制下，对第二节点QB的电平进行控制。例如，第一控制电路600与第一节点Q和第二节点QB连接，被配置为当第一节点Q为高电平时将第二节点QB的电平下拉至低电平，当第一节点Q为低电平时将第二节点QB上拉为高电平。例如，第一控制电路600可以为反相电路。
例如，如图4A所示，移位寄存器单元10还包括第二控制电路620。第二控制电路620被配置为响应于第三控制信号对第二节点QB的电平进行控制。例如，第二控制电路620连接第二节点QB、第三控制信号端Con1(这里为消隐下拉控制端)和第一电压端VGL1。第二控制电路620被配置为在一帧的消隐时段，在第三控制信号端Con1提供的第三控制信号的控制下导通，第二节点QB与第一电压端VGL1连接，通过第一电压端VGL1将第二节点QB的电平下拉至非工作电位，从而在消隐时段中，降低第二节点QB对第一节点Q的影响，使得第二输入电路400对第一节点Q的充电更充分。
在本公开的实施例提供的移位寄存器单元中，第二控制电路620可以在一帧的消隐时段中对第二节点QB进行下拉，以确保第二节点QB处于低电平，当第二输入电路400将高电平写入第一节点Q时，使第一节点Q的高电平达到预定值，因此可防止晶体管阈值电压漂移后影响输出信号，增强了电路的信赖性。
例如，如图4B所示，移位寄存器单元10还包括第三控制电路630。第三控制电路630被配置为响应于第四控制信号对第二节点QB的电平进行控制。例如，在一个示例中，第三控制电路630连接第四控制信号端Con2(这里为显示下拉控制端)、第二节点QB和第一电压端VGL1。在一帧的显示时段，第三控制电路630被配置在第四控制信号端Con2提供的第四控制信号的控制下导通，第二节点QB与第一电压端VGL1连接，通过第一电压端VGL1将第二节点QB的电平下拉至非工作电位，由此，在显示时段中，降低第二节点QB对第一节点Q的影响，使得第一输入电路100对第一节点Q的充电更充分。
在本公开的实施例提供的移位寄存器单元中，第三控制电路630可以在一帧的显示时段中对第二节点QB进行下拉，以确保第二节点QB处于低电平，当第一输入电路100将高电平写入第一节点Q时，使第一节点Q的高电平达到预定值，因此可防止晶体管阈值电压漂移后影响输出信号，增强了电路的信赖性。
需要说明的是，在本公开实施例提供的移位寄存器单元中，与图4A和图4B所示的示例不同，移位寄存器单元也可以仅包括第三控制电路630，而不包括第二控制电路620。
例如，如图4A和图4B所示，移位寄存器单元10还包括第一复位电路700(这里为消隐复位电路)和第二复位电路800(这里为显示复位电路)。
例如，第一复位电路700被配置为响应于第一复位控制信号对第一节点Q进行复位。例如，如图4A和图4B所示，第一复位电路700连接第一复位控制信号端Re1、第一节点Q和第一电压端VGL1。第一复位电路700被配置为在第一复位控制信号端Re1提供的第一复位控制信号的控制下导通，第一节点Q与第一电压端VGL1连接，从而通过第一电压端VGL1对第一节点Q复位。例如，在一帧的消隐时段，当输出电路200输出第二输出信号后，通过第一电压端VGL1对第一节点Q复位；又例如，在一帧的显示时段前，第一复位电路700可以响应于第一复位控制信号而导通，从而可以通过第一电压端VGL1对第一节点Q进行复位。
例如，第二复位电路800被配置为响应于第二复位控制信号对第一节点Q进行复位。例如，如图4A和图4B所示，第二复位电路800可以连接第二复位控制信号端Re2、第一节点Q和第一电压端VGL1。第二复位电路800被配置为在第二复位控制信号端Re2提供的第二复位控制信号的控制下导通，第一节点Q与第一电压端VGL1连接，从而通过第一电压端VGL1对第一节点Q复位。例如，在一帧的显示时段，当输出电路200输出第一输出信号后，第二复位电路800可以响应于第二复位控制信号而导通，从而通过第一电压端VGL1对第一节点Q进行复位。
值得注意的是，在图4A和图4B所示的示例中，第一控制电路600、第二控制电路620、第三控制电路630、第一复位电路700和第二复位电路800均连接到第一电源电压VGL1以接收直流低电平信号，但不限于此，第一控制电路600、第二控制电路620、第三控制电路630、第一复位电路700和第二复位电路800也可以分别连接到不同的电源电压端，以接收不同的低电平信号，只要能够实现相应的功能即可，本公开对此不作具体限制。
需要说明的是，图4A和图4B所示的移位寄存器单元10的其他电路结构与图2中所示的移位寄存器单元10基本上相同，重复之处不再赘述。
图5A为图4A中所示的移位寄存器单元的一种电路结构图，图5B为图4A中所示的移位寄存器单元的另一种电路结构图。在下面对本公开的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。
例如，如图5A和图5B所示，第一降噪电路300包括第一降噪晶体管M18。输出端Ot包括第一信号输出端OP1。第一信号输出端OP1用于为像素电路提供驱动信号。
例如，如图5A所示，在一些示例中，第一降噪晶体管M18的栅极和第一极均连接第一信号输出端OP1，第一降噪晶体管M18的第二极连接第一节点Q以接收第一节点Q的电平信号。输出降噪信号包括第一节点Q的电平信号，第一降噪晶体管M18被配置为响应于第一信号输出端OP1的电平利用第一节点Q的电平信号对第一信号输出端OP1进行降噪。
例如，如图5A所示，第一信号输出端OP1与负载电路连接，负载电路包括负载电容Cload和负载电阻Rload。负载电容Cload的第一极与第一信号输出端OP1连接，负载电容Cload的第二极接地；负载电阻Rload的一端与第一信号输出端OP1连接，负载电阻Rload的另一端接地。
例如，由于晶体管(例如，图5A和图5B所示的M3)的阈值电压漂移(例如，正漂)，晶体管(例如，图5A和图5B所示的M3)打开程度较低，从而写入第一信号输出端OP1的低电平的第一电压不足，降噪不充分，使第一信号输出端OP1产生噪声信号，且该噪声信号在输出栅线上累积(例如在负载电容Cload上累积)，该噪声信号不能及时被消除，第一信号输出端OP1产生噪声波纹；第一信号输出端OP1输出的第一子输出信号为低电平，第一节点Q为低电平信号，负载电容Cload上累积的噪声信号会造成第一子输出信号的低电平高于预定值，从而第一信号输出端OP1和第一节点Q之间存在电压差，第一信号输出端OP1的电平高于第一节点Q的电平；由此，第一降噪晶体管M18导通，通过第一节点Q的电平信号下拉第一信号输出端OP1的电平，使第一信号输出端OP1输出的第一子输出信号达到预定值。这样就消除了在负载电容Cload上累积的噪声信号，解决第一信号输出端OP1的噪声问题。
例如，输出时钟信号的低电平可以与第一电压端VGL1输出的第一电压的低电平相同。
例如，如图5B所示，在另一些示例中，第一降噪晶体管M18的栅极和第一极均连接第一信号输出端OP1，第一降噪晶体管M18的第二极连接输出时钟信号端CLKD以接收输出时钟信号。输出降噪信号包括输出时钟信号，第一降噪晶体管M18被配置为响应于第一信号输出端OP1的电平利用输出时钟信号对第一信号输出端OP1进行降噪。
例如，与图5A所示的示例类似，当第一信号输出端OP1输出的第一子输出信号为低电平时，输出时钟信号也为低电平信号，负载电容Cload上累积的噪声信号会造成第一子输出信号的低电平高于预定值，第一信号输出端OP1和输出时钟信号端CLKD之间存在电压差，第一信号输出端OP1的电平高于输出时钟信号端CLKD的电平；由此，第一降噪晶体管M18导通，通过输出时钟信号下拉第一信号输出端OP1的电平，使第一信号输出端OP1输出的第一子输出信号达到预定值，消除在负载电容Cload上累积的噪声信号，解决第一信号输出端OP1的噪声问题。
例如，如图5A和图5B所示，输出电路200还包括第一输出晶体管M15。第一输出晶体管M15的栅极被配置为与第一节点Q连接，第一输出晶体管M15的第一极被配置为与输出时钟信号端CLKD连接以接收输出时钟信号，第一输出晶体管M15的第二极被配置为与第一信号输出端OP1连接。例如，当第一节点Q处于工作电位(例如，高电平)时，第一输出晶体管M15导通，从而将输出时钟信号输出到第一信号输出端OP1以作为第一子输出信号。
例如，如图5A和图5B所示，第一降噪电路300还包括第二降噪晶体管M17，输出端Ot还包括第二信号输出端CR。在多个移位寄存器级联以得到栅极驱动时，第二信号输出端CR用于为上一级移位寄存器单元提供第二输入信号，而与第一信号输出端OP1不同。例如，第一信号输出端OP1和第二信号输出端CR的输出信号相同。
例如，如图5A所示，在一些示例中，第二降噪晶体管M17的栅极和第一极均连接第二信号输出端CR，第二降噪晶体管M17的第二极连接第一节点Q以接收第一节点Q的电平信号，且第二降噪晶体管M17被配置为响应于第二信号输出端CR的电平利用第一节点Q的电平信号对第二信号输出端CR进行降噪。
例如，如图5B所示，在另一些示例中，第二降噪晶体管M17的栅极和第一极均连接第二信号输出端CR，第二降噪晶体管M17的第二极连接输出时钟信号端CLKD以接收输出时钟信号，输出降噪信号包括该输出时钟信号。例如，第二降噪晶体管M17被配置为响应于第二信号输出端CR的电平利用输出时钟信号对第二信号输出端CR进行降噪。
例如，如图5A和图5B所示，输出电路200还包括第二输出晶体管M13和第一电容C1。第二输出晶体管M13的栅极被配置为与第一节点Q连接，第二输出晶体管M13的第一极被配置为和输出时钟信号端CLKD连接以接收输出时钟信号，第二输出晶体管M13的第二极被配置为与第二信号输出端CR连接。第一电容C1的第一极被配置为与第一节点Q连接，第一电容C1的第二极被配置为与第二输出晶体管M13的第二极连接。
例如，在一帧的显示阶段，输出电路200被配置为将第一输出信号输出至输出端Ot。具体地，在一帧的显示阶段，输出时钟信号经由第一输出晶体管M15传输至第一信号输出端OP1以作为第一子输出信号，输出时钟信号还经由第二输出晶体管M13传输至第二信号输出端CR以作为第二子输出信号。输出端Ot包括第一信号输出端OP1和第二信号输出端CR，第一输出信号可以包括该第一子输出信号和第二子输出信号。
例如，由于晶体管(例如，图5A和图5B所示的M4)的阈值电压漂移(例如，正漂)，第二信号输出端CR产生噪声信号，且该噪声信号在第一电容C1上累积，该噪声信号不能及时被消除，第二信号输出端CR产生噪声波纹，第二信号输出端CR输出的第二子输出信号为低电平，第一节点Q也为低电平信号，由于第二子输出信号的低电平高于预定值，第二信号输出端CR和第一节点Q之间存在电压差，第一降噪晶体管M18导通，从而通过第一节点Q的电平信号或输出时钟信号下拉第二信号输出端CR的电平，使第二信号输出端CR输出的第二子输出信号达到预定值，消除在第一电容C1上累积的噪声信号，解决第二信号输出端CR的噪声问题。需要说明的是，通过第二降噪晶体管M17对第二信号输出端CR进行降噪的过程与上述通过第一降噪晶体管M18对第一信号输出端OP1进行降噪的过程类似，重复之处不再赘述。
需要说明的是，本公开的各实施例中，第一电容C1和负载电容Cload可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现的电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。第一电容C1也可以是晶体管之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现，只要能维持第一节点Q的电平且在第一信号输出端OP1或第二信号输出端CR输出信号时实现自举作用即可。
例如，在图5A和图5B所示的实施例中，第二电压端VDD等同于前述的第一控制信号端Dp。
例如，如图5A和图5B所示，第一输入电路100包括第一晶体管M1。第一晶体管M1的栅极被配置为与第一输入信号端STU1连接以接收第一输入信号，第一晶体管M1的第一极被配置为与第二电压端VDD连接以接收第二电压，第一晶体管M1的第二极配置为与第一节点Q连接。第一控制信号包括第二电压。当第一输入信号为有效电平(例如，高电平)时，第一晶体管M1导通，使第二电压端VDD与第一节点Q连接，从而第二电压被写入第一节点Q，将第一节点Q的电位上拉到工作电位。
例如，第二电压端VDD配置为提供第二电压，第二电压可以为直流高电平信号(例如高于或等于时钟信号的高电平部分)，以下各实施例与此相同，不再赘述。
例如，如图5A和图5B所示，第二降噪电路500包括第二晶体管M2、第三晶体管M3和第四晶体管M4。例如，在一些示例中，第三晶体管M3的沟道宽长比和第四晶体管M4的沟道宽长比均大于第二晶体管M2的沟道宽长比。
例如，第二晶体管M2的栅极被配置为与第二节点QB连接，第二晶体管M2的第一极被配置为与第一节点Q连接，第二晶体管M2的第二极被配置为与第一电压端VGL1连接以接收第一电压；第三晶体管M3的栅极被配置为与第二节点QB连接，第三晶体管M3的第一极被配置为与第一信号输出端OP1连接，第三晶体管M3的第二极被配置为与第三电压端VGL2连接以接收第三电压；第四晶体管M4的栅极被配置为与第二节点QB连接，第四晶体管M4的第一极被配置为与第二信号输出端CR连接，第四晶体管M4的第二极被配置为与第一电压端VGL1连接以接收第一电压。
例如，第三电压端VGL2配置为提供第三电压，第三电压可以为直流低电平信号(例如低于或等于时钟信号的低电平部分)，以下各实施例与此相同，不再赘述。例如，在一个示例中，第三电压端VGL2提供的第三电压高于第一电压端VGL1提供的第一电压，以防止第一信号输出端OP1发生漏电现象。在另一个示例中，第三电压端VGL2提供的第三电压可以等于第一电压端VGL1提供的第一电压。根据实际需求，第三电压和第一电压可以相同也可以不同，本公开对此不作限定。
例如，当第二节点QB为有效电平(例如，高电平)时，第二晶体管M2、第三晶体管M3和第四晶体管M4均导通，第一节点Q和第二信号输出端CR均与第一电压端VGL1连接，第一信号输出端OP1与第二电压端VGL2连接，从而同时对第一节点Q、第一信号输出端OP1和第二信号输出端CR降噪。需要说明的是，本公开的各实施例中，当输出端Ot包括多个第一信号输出端OP1和/或多个第二信号输出端CR，第二降噪电路500也相应地包括与多个第一信号输出端OP1和/或多个第二信号输出端CR一一对应连接的多个晶体管，以对多个第一信号输出端OP1和/或多个第二信号输出端CR进行降噪。
例如，如图5A和图5B所示，充电子电路410可以包括第五晶体管M5，存储子电路420可以包括第二电容C2，隔离子电路430可以包括第六晶体管M6和第七晶体管M7。
例如，第五晶体管M5的栅极被配置为连接第二时钟信号端CLKB以接收第二时钟信号，第五晶体管M5的第一极被配置为连接第二输入信号端STU2以接收第二输入信号，第五晶体管M5的第二极被配置为连接控制节点H。当第二时钟信号为有效电平(例如，高电平)时，第五晶体管M5导通，第二输入信号端STU2与控制节点H连接，从而将第二输入信号写入控制节点H，此时例如第二输入信号为高电平，以对控制节点H充电。
例如，第二电容C2的第一极被配置为连接控制节点H连接，第二电容C2的第二极被配置为连接第一电压端VGL1以接收第一电压。当第二输入信号写入到控制节点H后，控制节点H被充电至高电平，第二电容C2存储该写入控制节点H的第二输入信号(高电平)，并将控制节点H维持在高电平，以在后续阶段使用。
需要说明的是，本公开的各实施例中，第二电容C2可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，第二电容C2也可以是各个器件之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。第二电容C2的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到控制节点H的第二输入信号即可。例如，在另一些示例中，第二电容C2的第一极连接到控制节点H，第二电容C2的第二极连接到隔离子电路430的一端(例如下述的第三时钟信号端CLKC)；或者，第二电容C2的第一极连接到控制节点H，第二电容C2的第二极连接到隔离子电路130中的某个位置(例如，第六晶体管M6和第七晶体管M7之间的连接点N)。
例如，在图5A和图5B所示的实施例中，第三时钟信号端CLKC等同于前述的第二控制信号端Bp。
例如，第六晶体管M6的栅极被配置为连接控制节点H，第六晶体管M6的第一极被配置为连接第三时钟信号端CLKC以接收第三时钟信号，第六晶体管M6的第二极被配置为连接第七晶体管M7的第一极。第二控制信号包括该第三时钟信号。第七晶体管M7的栅极被配置为连接第一时钟信号端CLKA以接收第一时钟信号，第七晶体管M7的第二极被配置为连接第一节点Q。当控制节点H为高电平且第一时钟信号也同时为高电平时，第六晶体管M6和第七晶体管M7均导通，第三时钟信号端CLKC与第二节点Q连接，从而将第三时钟信号写入到第一节点Q，将第一节点Q的电位上拉到工作电位。
例如，如图5A和图5B所示，第一控制电路600可以包括第八晶体管M8、第九晶体管M9和第十晶体管M10。第八晶体管M8的栅极和第一极连接且被配置为连接第四电压端VDD_A以接收第四电压，第八晶体管M8的第二极配置为连接第二节点QB。第九晶体管M9的栅极和第一极连接且被配置为连接第五电压端VDD_B以接收第五电压，第九晶体管M9的第二极配置为连接第二节点QB。第十晶体管M10的栅极被配置为连接第一节点Q，第十晶体管M10的第一极被配置为连接第二节点QB，第十晶体管M10的第二极被配置为连接第一电压端VGL1以接收第一电压。
例如，在一个示例中，第四电压端VDD_A配置为提供直流低电平信号，第五电压端VDD_B配置为提供直流高电平信号，因此，第八晶体管M8始终截止，第九晶体管M9始终导通。例如，在另一个示例中，第四电压端VDD_A和第五电压端VDD_B配置为交替提供直流高电平信号，从而第八晶体管M8和第九晶体管M9交替导通，以避免晶体管长期导通引起的性能漂移。例如，当第四电压端VDD_A提供高电平信号，第五电压端VDD_B提供低电平信号时，第八晶体管M8导通，第九晶体管M9截止；当第五电压端VDD_B提供高电平信号，第四电压端VDD_A提供低电平信号时，第八晶体管M8截止，第九晶体管M9导通。
例如，当第一节点Q为有效电平(例如，高电平)时，第十晶体管M10导通，通过设计第十晶体管M10的沟道宽长比与导通的第八晶体管M8的沟道宽长比或第九晶体管M9的沟道宽长比的比例关系，可以将第二节点QB的电位下拉到低电平。当第一节点Q为低电平时，第十晶体管M10截止，若第八晶体管M8导通，第九晶体管M9截止，则通过第八晶体管M8将第四电压端VDD_A提供的高电平信号写入第二节点QB，以将下拉节点QB的电位上拉至高电平；若第八晶体管M8截止，第九晶体管M9导通，则通过第九晶体管M9将第五电压端VDD_B提供的高电平信号写入第二节点QB，以将第二节点QB的电位上拉至高电平。
例如，在图5A和图5B所示的实施例中，第二时钟信号端CLKB等同于前述的第一复位控制信号端Re1。
例如，如图5A和图5B所示，第一复位电路700可以包括第十一晶体管M11。第十一晶体管M11的栅极被配置为连接第二时钟信号端CLKB以接收第二时钟信号(即第一复位控制信号)，第十一晶体管M11的第一极被配置为连接第一节点Q，第十一晶体管M11的第二极被配置为连接第一电压端VGL1以接收第一电压。第一复位控制信号包括第二时钟信号。例如，在一帧的消隐时段，当第二时钟信号为有效电平(例如，高电平)时，第十一晶体管M11导通，第一节点Q与第一电压端VGL1连接，从而对第一节点Q复位。
例如，如图5A和图5B所示，第二复位电路800可以包括第十二晶体管M12。第十二晶体管M12的栅极被配置为连接第二复位控制信号端Re2连接以接收第二复位控制信号，第十二晶体管M12的第一极被配置为连接第一节点Q，第十二晶体管M12的第二极被配置为连接第一电压端VGL1以接收第一电压。例如，在一帧的显示时段，当第二复位控制信号为有效电平(例如，高电平)时，第十二晶体管M12导通，第一节点Q与第一电压端VGL1连接，从而对第一节点Q复位。
例如，在一个示例中，在多个移位寄存器单元10级联以实现栅极驱动电路的情形下，第n+2级移位寄存器单元10的第二信号输出端CR与第n级移位寄存器单元10的第二复位控制信号端Re2连接，以将第n+2级移位寄存器单元10的第二信号输出端CR的输出信号作为第n级移位寄存器单元10的第二复位控制信号。这里，n为大于0的整数。当然，本公开的实施例不限于此，第二复位控制信号端Re2也可以与单独设置的信号线连接。
例如，在图5A和图5B所示的实施例中，第一时钟信号端CLKA等同于前述的第三控制信号端Con1，第三控制信号包括第一时钟信号。
例如，如图5A和图5B所示，第二控制电路620可以包括第十四晶体管M14。第十四晶体管M14的栅极被配置为连接第一时钟信号端CLKA以接收第一时钟信号(即第三控制信号)，第十四晶体管M14的第一极被配置为连接第二节点QB，第十四晶体管M14的第二极被配置为连接第一电压端VGL1以接收第一电压。例如，在一帧的消隐时段，当第一时钟信号为有效电平(例如，高电平)时，第十四晶体管M14导通，第二节点QB与第一电压端VGL1连接，从而将第二节点QB下拉至低电平。
图6为图4B中所示的移位寄存器单元的一种示例性电路结构图。
例如，如图6所示，第三控制电路630可以包括第十六晶体管M16。第十六晶体管M16的栅极被配置为连接第四控制信号端Con2以接收第四控制信号，第十六晶体管M16的第一极配置为连接第二节点QB，第十六晶体管M16的第二极配置为连接第一电压端VGL1以接收第一电压。该图6所示的移位寄存器单元10中的其他结构与图5A中描述的移位寄存器单元10基本上相同，此处不再赘述。在一帧的显示时段，当第四控制信号为有效电平(例如，高电平)时，第十六晶体管M16导通，第二节点QB与第一电压端VGL1连接，从而将第二节点QB下拉至低电平。
例如，在一个示例中，在多个移位寄存器单元10级联以实现栅极驱动电路的情形下，第m-2级移位寄存器单元10的第二信号输出端CR与第m级移位寄存器单元10的第四控制信号端Con2连接，以将第m-2级移位寄存器单元10的第二信号输出端CR的输出信号作为第m级移位寄存器单元10的第四控制信号。这里，m为大于2的整数。当然，本公开的实施例不限于此，第四控制信号端Con2也可以与单独设置的信号线连接。
需要说明的是，本公开的各实施例中，第一输入电路100、输出电路200、第一降噪电路300、第二输入电路400、第二降噪电路500、第一控制电路600、第二控制电路620、第三控制电路630、第一复位电路700和第二复位电路800的具体实现方式不局限于上面描述的方式，可以为任意适用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。
图7为图4A中所示的移位寄存器单元的再一种示例性电路结构图。
例如，如图7所示，除了进一步包括多个防漏电电路外，该实施例的移位寄存器单元10与图5A中描述的移位寄存器单元10基本上相同。在图5A所示的移位寄存器单元10中，可以利用第一电容C2维持第一节点Q的电位，利用第二电容C2维持控制节点H的电位。当第一节点Q和/或控制节点H的电位维持在高电平时，移位寄存器单元10中的一些晶体管的第一极连接第一节点Q和/或控制节点H，这些晶体管的第二极连接低电平的信号线。即使当这些晶体管的栅极接收非导通信号的情况下，由于这些晶体管的第一极和第二极之间存在电压差，也可能出现漏电的现象，从而第一节点Q和/或控制节点H的电位的维持效果变差。因此，图7所示的移位寄存器单元10增加了多个防漏电电路，以改善对第一节点Q和/或控制节点H的电位的维持效果。
例如，如图7所示，第一防漏电电路可以包括第一防漏电晶体管M5b和第二防漏电晶体管M21，且被配置为在控制节点H为高电平时，防止控制节点H处的电荷经由第五晶体管M5a漏电到第二输入信号端STU2。第一防漏电晶体管M5b的栅极连接到第五晶体管M5a的栅极(即第一防漏电晶体管M5b的栅极连接第二时钟信号端CLKB)，第一防漏电晶体管M5b的第一极连接到第五晶体管M5a的第二极，第一防漏电晶体管M5b的第二极连接到控制节点H。第二防漏电晶体管M21的栅极连接到控制节点H，第二防漏电晶体管M21的第一极连接到第二电压端VDD，第二防漏电晶体管M21的第二极连接到第一防漏电晶体管M5b的第一极。
例如，当控制节点H为高电平时，第二防漏电晶体管M21在控制节点H的控制下导通，并将第二电压(高电压)写入到第一防漏电晶体管M5b的第一极，从而使第一防漏电晶体管M5b的第一极和第二极都处于高电平的状态，以防止控制节点H处的电荷通过第一防漏电晶体管M5b漏电。此时，由于第五晶体管M5a的栅极与第一防漏电晶体管M5b的栅极连接，因此第一防漏电晶体管M5b和第五晶体管M5a的结合可以实现与前述的第五晶体管M5相同的功能，并同时具有防漏电的效果。
类似地，对于连接到第一节点Q的第二晶体管M2、第七晶体管M7、第十一晶体管M11和第十二晶体管M12，也可以采用与前述原理相同的防漏电电路以实现防漏电的效果。例如，第二防漏电电路可以包括第三防漏电晶体管M2b、第四防漏电晶体管M7b、第五防漏电晶体管M11b、第六防漏电晶体管M12b和第七防漏电晶体管M20。第二防漏电电路的连接方式和工作原理与上述第一防漏电电路类似，此处不再赘述。
例如，当第一节点Q为高电平时，第七防漏电晶体管M20导通，使防漏电节点OFF为高电平，从而使第三防漏电晶体管M2b、第四防漏电晶体管M7b、第五防漏电晶体管M11b、第六防漏电晶体管M12b各自的第一极和第二极都处于高电平状态，以防止第一节点Q的电荷漏电。此时，第三防漏电晶体管M2b和第二晶体管M2a的结合可以实现与前述的第二晶体管M2的相同功能，第四防漏电晶体管M7b和第七晶体管M7a的结合可以实现与前述的第七晶体管M7的相同功能，第五防漏电晶体管M11b和第十一晶体管M11a的结合可以实现与前述的第十一晶体管M11的相同功能，第六防漏电晶体管M12b和第十二晶体管M12a的结合可以实现与前述的第十二晶体管M12的相同功能，且图7所示的移位寄存器单元10具有防漏电效果。
需要说明的是，本领域技术人员可以理解，根据本公开的实施例提供的具有防漏电功能的电路的实施例，可以根据实际情况选择移位寄存器单元10中的一个或多个晶体管增加防漏电的电路结构。图7仅示出了包括防漏电电路的一种示例性的电路结构，而不构成对本公开实施例的限制。
值得注意的是，在本公开的各个实施例的说明中，第一节点Q、第二节点QB、控制节点H和防漏电节点OFF等并非表示它们是一定实际存在的部件，而是表示它们也可以是电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature PolySilicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
图8为本公开一实施例提供的一种移位寄存器单元的信号时序图。下面结合图8所示的信号时序图，对图6所示的移位寄存器单元10的工作原理进行说明，并且这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。
在图8中以及下面的描述中，1F和2F分别表示第一帧、第二帧、第三帧和第四帧的时序。DS表示一帧的显示时段，BL表示一帧的消隐时段。STU1、STU2、Con2、VDD_A、VDD_B、CLKA、CLKB、CLKC、CLKD、Ot、CR等既用于表示相应的信号端，也用于表示相应的信号。以下各实施例与此相同，不再赘述。
在初始阶段0，第二时钟信号CLKB为高电平，第二输入信号STU2为低电平，第十一晶体管M11导通以将第一电压端VGL1的第一电压写入第一节点Q，对第一节点Q进行复位，第五晶体管M5导通以将第二输入信号STU2写入控制节点H，对控制节点H进行复位。
在显示时段DS，在第一阶段1，第一输入信号STU1、第二输入信号STU2、第二时钟信号CLKB、第五电压VDD_B均为高电平。第五晶体管M5和第一晶体管M1均导通，第二输入信号STU2经由第五晶体管M5被写入控制节点H并被第二电容C2存储，第二电压(高电平)经由第一晶体管M1被写入第一节点Q。例如，将第一输入信号STU1输入到第四控制信号端Con2以作为第四控制信号。第十六晶体管M16导通，将第二节点QB下拉至低电平。第九晶体管M9和第十晶体管M10均导通，也将第二节点QB下拉至低电平。由于第一节点Q为高电平，第一输出晶体管M15和第二输出晶体管M13导通，将输出时钟信号CLKD输出至第一信号输出端OP1和第二信号输出端CR。由于输出时钟信号CLKD为低电平，因此第一信号输出端OP1和第二信号输出端CR均输出低电平。
需要说明的是，在该第一阶段1中，第二电容C2存储高电平的第二输入信号STU2并保持到一帧的显示时段结束，以用于在消隐时段使用。
例如，在第二阶段2，第一节点Q保持为高电平，第一输出晶体管M15和第二输出晶体管M13保持导通。输出时钟信号CLKD变为高电平，由于第一电容C1的自举作用，第一节点Q的电位进一步升高，第一输出晶体管M15和第二输出晶体管M13更加充分导通，输出时钟信号CLKD的高电平输出至第一信号输出端OP1和第二信号输出端CR。
例如，在第三阶段3，输出时钟信号CLKD变为低电平，由于第一电容C1的自举作用，第一节点Q的电位有所降低但仍然保持高电平，第一输出晶体管M15和第二输出晶体管M13仍保持导通，输出时钟信号CLKD的低电平输出至第一信号输出端OP1和第二信号输出端CR以实现输出端Ot的复位。
例如，在第四阶段4，第二复位信号Re2为高电平，第十二晶体管M12导通，从而第一电压端VGL1的第一电压被写入第一节点Q，以对第一节点Q进行复位。例如，在图6所示的示例中，当移位寄存器单元长时间工作后，电路中的晶体管的阈值电压容易漂移，例如正漂，当第三晶体管M3的阈值电压和第四晶体管M4的阈值电压正漂较大时，第一信号输出端OP1和第二信号输出端CR则会产生噪声信号，第一节点Q的电平变为低电平，而第一信号输出端OP1和第二信号输出端CR输出的低电平信号与预定值存在偏差，第一信号输出端OP1和第一节点Q之间存在电压差，第二信号输出端CR和第一节点Q之间也存在电压差，第一信号输出端OP1的电平和第二信号输出端CR的电平均高于第一节点Q的电平，从而第一降噪晶体管M18和第二降噪晶体管M17导通，通过第一降噪晶体管M18则可以将第一信号输出端OP1的电平下拉，通过第二降噪晶体管M17则可以将第二信号输出端CR的电平下拉，使第一信号输出端OP1输出的第一子输出信号达到预定值，使第二信号输出端CR输出的第二子输出信号也达到预定值，消除第一信号输出端OP1和第二信号输出端CR的噪声信号。
例如，第一节点Q的电平变为低电平，从而第十晶体管M10截止，例如，第八晶体管M8截止，第九晶体管M9导通，从而第五电压端VDD_B的第五电压被写入第二节点QB，第二节点QB被上拉为高电平，从而第二晶体管M2导通，以进一步对第一节点Q降噪。第三晶体管M3和第四晶体管M4也在第二节点QB的高电平的作用下导通，从而对第一信号输出端OP1和第二信号输出端CR降噪。
例如，在上述各个阶段中，由于第一时钟信号CLKA一直保持低电平，从而第七晶体管M7处于截止状态，从而隔离控制节点H和第一节点Q，以避免控制节点H的电平影响显示时段的输出信号。如图8所示，第一节点Q的电平呈塔状波形，第一信号输出端OP1的输出信号的上拉和复位都通过第一输出晶体管M15实现，第二信号输出端CR的输出信号的上拉和复位都通过第二输出晶体管M13实现，第三晶体管M3和第四晶体管M4对第一信号输出端OP1和第二信号输出端CR的输出信号起辅助下拉的作用，因此可以减小第三晶体管M3和第四晶体管M4的体积，有利于减小电路版图的面积。第一降噪晶体管M18和第二降噪晶体管M17用于实现对第一信号输出端OP1和第二信号输出端CR进行降噪，从而防止由于第三晶体管M3和第四晶体管M4的阈值电压漂移造成的噪声问题，增强了电路的信赖性。
例如，在消隐时段BL，在第五阶段5，第一时钟信号CLKA、第三时钟信号CLKC和第五电压VDD_B为高电平。控制节点H保持为高电平，第六晶体管M6导通。由于第一时钟信号CLKA为高电平，第七晶体管M7导通，从而第三时钟信号CLKC被写入第一节点Q，第一节点Q的电平为高电平。第十四晶体管M14也导通，第一电压端VGL1的第一电压被写入第二节点QB，以将第二节点QB下拉至低电平。第九晶体管M9和第十晶体管M10均导通，也将下拉节点QB下拉至低电平。由于第一节点Q为高电平，第一输出晶体管M15和第二输出晶体管M13导通，将输出时钟信号CLKD输出至第一信号输出端OP1和第二信号输出端CR。由于输出时钟信号CLKD为低电平，因此第一信号输出端OP1和第二信号输出端CR均输出低电平信号。
例如，在第六阶段6，第一时钟信号CLKA变为低电平，第七晶体管M7截止，从而第一节点Q不会通过第七晶体管M7截漏电。此时，第十四晶体管M14也截止。第一输出晶体管M15和第二输出晶体管M13保持导通，当输出时钟信号CLKD变为高电平时，由于第一电容C1的自举作用，第一节节点Q的电位进一步升高，第一输出晶体管M15和第二输出晶体管M13更加充分导通，输出时钟信号CLKD的高电平输出至第一信号输出端OP1和第二信号输出端CR。
例如，在第七阶段7，输出时钟信号CLKD变为低电平，由于第一电容C1的自举作用，第一节点Q的电位有所降低但仍然保持高电平，第一输出晶体管M15和第二输出晶体管M13仍保持导通，输出时钟信号CLKD的低电平输出至第一信号输出端OP1和第二信号输出端CR以完成输出端Ot的复位。
例如，在第八阶段8(消隐时段BL的末段)，第二时钟信号CLKB为高电平，第十一晶体管M11导通，从而第一电压端VGL1的第一电压被写入第一节点Q，以对第一节点Q进行复位。例如，当移位寄存器单元长时间工作后，第三晶体管M3的阈值电压和第四晶体管M4的阈值电压发生例如正漂，第一信号输出端OP1和第二信号输出端CR则会产生噪声信号，且该噪声信号不能及时被消除，输出端Ot产生噪声波纹，第一节点Q的电平变为低电平时，由于第一信号输出端OP1和第二信号输出端CR输出的低电平信号与预定值存在偏差，第一信号输出端OP1和第一节点Q之间存在电压差，第二信号输出端CR和第一节点Q之间也存在电压差，从而第一降噪晶体管M18和第二降噪晶体管M17导通，由此，通过第一降噪晶体管M18则可以将第一信号输出端OP1的电平下拉，通过第二降噪晶体管M17则可以将第二信号输出端CR的电平下拉，消除第一信号输出端OP1和第二信号输出端CR的噪声信号。
例如，第二时钟信号CLKB为高电平，则第五晶体管M5导通，第二输入信号STU2为低电平，且第二输入信号STU2被写入控制节点H，以对控制节点H进行复位。这样可以使控制节点H保持为高电平的时间较短，以降低与控制节点H连接的晶体管阈值电压漂移(例如正漂)的风险，有助于提高该电路的信赖性。
需要说明的是，在本实施例中，第十四晶体管M14可以在消隐时段BL提高第一节点Q的高电平写入能力，第十六晶体管M16可以在显示时段DS提高第一节点Q的高电平写入能力，从而可防止电路中的晶体管阈值电压漂移(例如正漂)后影响输出信号，增强了电路的信赖性。在每一帧的时序中，第十四晶体管M14和第十六晶体管M16各有一次导通的时间段，在该导通时间段内，可以缓解与第二节点QB连接的晶体管的正漂现象。
需要说明的是，在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。术语“工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。术语“工作电位”表示该节点处于低电位，从而当一个晶体管的栅极连接到该节点时，该晶体管导通；术语“非工作电位”表示该节点处于高电位，从而当一个晶体管的栅极连接到该节点时，该晶体管截止。
本公开至少一实施例还提供一种栅极驱动电路。该栅极驱动电路包括本公开任一实施例所述的移位寄存器单元。该栅极驱动电路的电路结构简单，可防止晶体管阈值电压漂移后影响输出信号，消除因栅极驱动电路长期工作带来的输出端噪声问题，增强了电路的信赖性。
图9为本公开一实施例提供的一种栅极驱动电路的示意框图。例如，如图9所示，该栅极驱动电路20包括多个级联的移位寄存器单元(例如，A1、A2、A3、A4等)。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，在栅极驱动电路20中，可以部分或全部移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。这些移位寄存器的第一信号输出端OP1分别与多条栅线(例如，G1、G2、G3、G4等)一一对应连接。
例如，每个移位寄存器单元具有第一输入信号端STU1、第二输入信号端STU2、第一时钟信号端CLKA、第二时钟信号端CLKB、第三时钟信号端CLKC、输出时钟信号端CLKD、第二复位控制信号端Re2、第一信号输出端OP1和第二信号输出端CR等。
例如，如图9所示，在一些实例中，第一级移位寄存器单元A1的第一输入信号端STU1、第二输入信号端STU2以及第二级移位寄存器单元A2的第一输入信号端STU1均连接输入信号线STU，例如接收触发信号STV。除了第一级移位寄存器单元A1外，第n+1级移位寄存器单元(例如，第二级移位寄存器单元A2)的第二输入信号端STU2连接第n级移位寄存器单元(例如，第一级移位寄存器单元A1)的第二信号输出端CR。除了第一级移位寄存器单元A1和第二级移位寄存器单元A2外，第n+2级移位寄存器单元(例如，第三级移位寄存器单元A3)的第一输入信号端STU1连接第n级移位寄存器单元(例如，第一级移位寄存器单元A1)的第二信号输出端CR。除了最后三级移位寄存器单元外，第n级移位寄存器单元(例如，第一级移位寄存器单元A1)的第二复位控制信号端Re2连接第n+3级移位寄存器单元(例如，第四级移位寄存器单元A4)的第二信号输出端CR连接，n为大于0的整数。
例如，栅极驱动电路20还包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2、第三子时钟信号线CLK_3和第四子时钟信号线CLK_4。各级移位寄存器单元与上述各子时钟信号线的连接方式如下并以此类推。
例如，如图9所示，第4n-3级移位寄存器单元(例如，第一级移位寄存器单元A1)的输出时钟信号端CLKD与第一子时钟信号线CLK_1连接；第4n-2级移位寄存器单元(例如，第二级移位寄存器单元A2)的输出时钟信号端CLKD与第二子时钟信号线CLK_2连接；第4n-1级移位寄存器单元(例如，第三级移位寄存器单元A3)的输出时钟信号端与第三子时钟信号线CLK_3连接；第4n级移位寄存器单元(例如，第四级移位寄存器单元A4)的输出时钟信号端与第四子时钟信号线CLK_4连接，n为大于0的整数。
例如，如图9所示，栅极驱动电路20还包括第五子时钟信号线CLK_5和第六子时钟信号线CLK_6。各级移位寄存器单元与上述各子时钟信号线的连接方式如下并以此类推。
例如，第2n-1级移位寄存器单元(例如，第一级移位寄存器单元A1和第三级移位寄存器单元A3)的第二时钟信号端CLKB和第五子时钟信号线CLK_5连接，第2n-1级移位寄存器单元的第三时钟信号端CLKC和第六子时钟信号线CLK_6连接。第2n级移位寄存器单元(例如，第二级移位寄存器单元A2和第四级移位寄存器单元A4)的第二时钟信号端CLKB和第六子时钟信号线CLK_6连接，第2n级移位寄存器单元的第三时钟信号端CLKC和第五子时钟信号线CLK_5连接，n为大于0的整数。
例如，如图9所示，栅极驱动电路20还包括第七子时钟信号线CLK_7，第七子时钟信号线CLK_7被配置为与各级移位寄存器单元(例如，第一级移位寄存器单元A1、第二级移位寄存器单元A2、第三级移位寄存器单元A3和第四级移位寄存器单元A4)的第一时钟信号端CLKA连接。
例如，栅极驱动电路20还可以包括时序控制器T-CON，时序控制器T-CON例如配置为向各级移位寄存器单元提供上述各个时钟信号，时序控制器T-CON还可以被配置为提供触发信号和复位信号。需要说明的是，时序控制器T-CON提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定。在不同的示例中，根据不同的配置，还可以提供更多的时钟信号。例如，该栅极驱动电路20还包括多条电压线，以向各级移位寄存器单元提供多个电压信号。
例如，当采用该栅极驱动电路20驱动显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线(例如，G1、G2、G3、G4等)，栅极驱动电路20中的各级移位寄存器单元的第一信号输出端OP1可以被配置为与多行栅线一一对应连接，以用于向多行栅线输出扫描驱动信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限制。例如，可以在显示面板的一侧设置栅极驱动电路20以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路20以用于驱动偶数行栅线。
图10为本公开一实施例提供的一种栅极驱动电路的信号时序图，该信号时序图为图9中所示的栅极驱动电路20的时序，该栅极驱动电路20中的移位寄存器单元为图6中所示的移位寄存器单元10。栅极驱动电路20的工作原理可参考本公开的实施例中对于移位寄存器单元10的相应描述，这里不再赘述。
需要说明的是，在图10中，Q<1>和Q<2>分别表示栅极驱动电路20中第一级和第二级移位寄存器单元中的第一节点Q。OUT<1>、OUT<2>、OUT<3>和OUT<4>分别表示栅极驱动电路20中的第一级、第二级、第三级以及第四级移位寄存器单元中第一信号输出端OP1。1F、2F、3F和4F分别表示第一帧、第二帧、第三帧以及第四帧。DS表示一帧中的显示时段，BL表示一帧中的消隐时段。需要说明的是，由于每一级移位寄存器单元中的第一信号输出端OP1和第二信号输出端CR的电位相同，所以在图10中未示出第二信号输出端CR。需要说明的是，图10所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
例如，在显示时段DS，移位寄存器单元10向多行栅线逐行输出扫描驱动信号，直至向最后一行栅线输出扫描驱动信号后完成一帧的显示。在消隐时段BL，第n级移位寄存器单元10的第二信号输出端CR输出高电平信号，该高电平信号作为第n+1级移位寄存器单元10的第二输入信号输入到第二输入信号端STU2，以对第n+1级移位寄存器单元10的控制节点H充电，使第n+1级移位寄存器单元10的第二信号输出端CR在下一帧的消隐时段BL输出高电平信号。
例如，如图10所示，在一些示例中，在第一帧1F的消隐时段BL中，第一级移位寄存器单元A1的第二信号输出端CR输出的第二子输出信号(即第一级移位寄存器单元A1的第一信号输出端OP1输出的第一子输出信号)为高电平信号；在第二帧2F的消隐时段BL中，第二级移位寄存器单元A2的第二信号输出端CR输出的第二子输出信号(即第二级移位寄存器单元A2的第一信号输出端OP1输出的第一子输出信号)为高电平信号，依次类推。
例如，奇数级的移位寄存器单元10的第二时钟信号端CLKB与第五子时钟信号线CLK_5连接，偶数级的移位寄存器单元10的第二时钟信号端CLKB与第六子时钟信号线CLK_6连接。如图10所示，第五子时钟信号CLK_5和第六子时钟信号CLK_6在每一帧的消隐时段的末段交替为高电平，从而在奇数帧，第五子时钟信号CLK_5向奇数级的移位寄存器单元10的第二时钟信号端CLKB输入高电平；在偶数帧，第六子时钟信号CLK_6向偶数级的移位寄存器单元10的第二时钟信号端CLKB输入高电平，以交替对奇数级和偶数级的移位寄存器单元10的控制节点H和第一节点Q进行复位。在第n级移位寄存器单元10的第二时钟信号端CLKB为高电平时，第n+1级移位寄存器单元10的第三时钟信号端CLKC为高电平，由于第一时钟信号端CLKA为低电平，第七晶体管M7截止，从而第n+1行移位寄存器单元10的第一节点Q不会因为第三时钟信号端CLKC的高电平而误写入高电平进，防止产生异常输出。
例如，如图10所示，第一子时钟信号CLK_1、第二子时钟信号CLK_2、第三子时钟信号CLK_3和第四子时钟信号CLK_4在一帧的显示时段内的波形依次重叠有效脉宽的50％，在各帧的消隐时段内的波形依次移位。第一至第四级移位寄存器单元A1-A4的第一信号输出端OP1的输出信号OP1<1>、OP1<2>、OP1<3>和OP1<4>在一帧的显示时段内的波形依次重叠有效脉宽的50％，在各帧的消隐时段内的波形依次移位。该栅极驱动电路20在显示时段内的输出信号有重叠，因此可以实现预充电功能，可缩短像素电路的充电时间，有利于实现高刷新率。
需要说明的是，本公开的各实施例中，栅极驱动电路20不局限于图9中描述的级联方式，可以为任意适用的级联方式。当级联方式或时钟信号改变时，第一至第四级移位寄存器单元A1-A4的第一信号输出端OP1的输出信号OP1<1>、OP1<2>、OP1<3>和OP1<4>在显示时段内的波形重叠部分也会相应变化，例如重叠33％或0％(即不重叠)，以满足多种应用需求。
本公开至少一实施例还提供一种显示装置。该显示装置包括本公开任一实施例所述的栅极驱动电路。该显示装置中栅极驱动电路的电路结构简单，可防止晶体管阈值电压漂移后影响输出信号，消除因栅极驱动电路长期工作带来的输出端噪声问题，增强了电路的信赖性。
图11为本公开一实施例提供的一种显示装置的示意框图。例如，如图11所示，显示装置30包括栅极驱动电路20，栅极驱动电路20为本公开任一实施例所述的栅极驱动电路。例如，显示装置30可以为OLED显示面板、OLED电视、OLED显示器等，也可以为其他适用的具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置30的技术效果可以参考上述实施例中关于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。
例如，在一个示例中，显示装置30包括显示面板3000、栅极驱动器3010、定时控制器3020和数据驱动器3030。显示面板3000包括多个像素单元P，多个像素单元P由多条栅线GL和多条数据线DL交叉限定。栅极驱动器3010用于驱动多条栅线GL；数据驱动器3030用于驱动多条数据线DL；定时控制器3020用于处理从显示装置30外部输入的图像数据RGB，向数据驱动器3030提供处理的图像数据RGB以及向栅极驱动器3010和数据驱动器3030输出扫描控制信号GCS和数据控制信号DCS，以对栅极驱动器3010和数据驱动器3030进行控制。
例如，栅极驱动器3010包括上述任一实施例中提供的栅极驱动电路20。栅极驱动电路20中的多个移位寄存器单元10的第一信号输出端OP1与多条栅线GL对应连接。栅极驱动电路20中的各级移位寄存器单元10的第一信号输出端OP1依序输出扫描驱动信号到多条栅线GL，以使显示面板3000中的多行像素单元P在显示时段实现逐行扫描，并在消隐时段实现补偿检测。例如，栅极驱动器3010可以实现为半导体芯片，也可以集成在显示面板3000中以构成GOA电路。
例如，数据驱动器3030向多条数据线DL提供转换的数据信号。例如，数据驱动器3030可以实现为半导体芯片。
例如，定时控制器3020对外部输入的图像数据RGB进行处理以匹配显示面板3000的大小和分辨率，然后向数据驱动器3030提供处理后的图像数据。定时控制器3020使用从显示装置30外部输入的同步信号(例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync)产生多条扫描控制信号GCS和多条数据控制信号DCS。定时控制器3020分别向栅极驱动器3010和数据驱动器3030提供产生的扫描控制信号GCS和数据控制信号DCS，以用于栅极驱动器3010和数据驱动器3030的控制。
该显示装置30还可以包括其他部件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
例如，显示装置30可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例提供的移位寄存器单元。
图12为本公开一实施例提供的一种移位寄存器单元的驱动方法的流程图。例如，如图12所示，该移位寄存器单元的驱动方法可以包括：
S10：输入阶段，响应于第一输入信号，通过第一输入电路将第一控制信号输入到第一节点；
S20：输出阶段，在第一节点的电平的控制下，通过输出电路将第一输出信号输出至输出端；
S30：降噪阶段，响应于输出端的电平，通过第一降噪电路对输出端进行降噪。
例如，上述步骤S10-S30均在一帧的显示时段执行。
例如，在另一个示例中，在移位寄存器单元10包括第三控制电路630的情形下，步骤S10还包括：响应于第四控制信号通过第三控制电路630对第二节点QB的电平进行控制，以将第二节点QB的电平下拉至非工作电位。
例如，在另一个示例中，在移位寄存器单元10包括第二输入电路400的情形下，该移位寄存器单元10的驱动方法还包括：
S40：消隐输入阶段，响应于第二输入信号，通过第二输入电路将第二控制信号输入到第一节点；
S50：消隐输出阶段，在第一节点的电平的控制下，通过输出电路将第二输出信号输出至输出端；
S60：消隐降噪阶段，响应于输出端的电平，通过第一降噪电路对输出端进行降噪。
例如，上述步骤S40-S60均在一帧的消隐时段执行。
例如，在另一个示例中，在移位寄存器单元10包括第二控制电路620的情形下，步骤S40还包括：响应于第三控制信号通过第二控制电路620对第二节点QB的电平进行控制，以将第二节点QB的电平下拉至非工作电位。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种移位寄存器单元，包括：第一降噪电路、第一输入电路和输出电路；
其中，所述第一输入电路连接第一节点，且被配置为响应于第一输入信号将第一控制信号输入到所述第一节点；
所述输出电路连接所述第一节点和输出端，且被配置为在所述第一节点的电平的控制下，将第一输出信号输出至所述输出端；
所述第一降噪电路连接所述输出端，且被配置为响应于所述输出端的电平以对所述输出端进行降噪。
2.根据权利要求1所述的移位寄存器单元，其中，所述第一降噪电路包括第一降噪晶体管，所述输出端包括第一信号输出端，
所述第一降噪晶体管的栅极和第一极均连接所述第一信号输出端，所述第一降噪晶体管的第二极连接所述第一节点以接收所述第一节点的电平信号，且所述第一降噪晶体管被配置为响应于所述第一信号输出端的电平利用所述第一节点的电平信号对所述第一信号输出端进行降噪；或者
所述第一降噪晶体管的栅极和第一极均连接所述第一信号输出端，所述第一降噪晶体管的第二极连接输出时钟信号端以接收输出时钟信号，且所述第一降噪晶体管被配置为响应于所述第一信号输出端的电平利用所述输出时钟信号对所述第一信号输出端进行降噪。
3.根据权利要求2所述的移位寄存器单元，其中，所述输出电路还包括第一输出晶体管；
所述第一输出晶体管的栅极被配置为与所述第一节点连接，所述第一输出晶体管的第一极被配置为与所述输出时钟信号端连接以接收所述输出时钟信号，所述第一输出晶体管的第二极被配置为与所述第一信号输出端连接；
所述输出时钟信号经由所述第一输出晶体管传输至所述第一信号输出端以作为第一子输出信号，所述第一输出信号包括所述第一子输出信号。
4.根据权利要求2所述的移位寄存器单元，其中，所述第一降噪电路还包括第二降噪晶体管，所述输出端还包括第二信号输出端，
所述第二降噪晶体管的栅极和第一极均连接所述第二信号输出端，所述第二降噪晶体管的第二极连接所述第一节点以接收所述第一节点的电平信号，且所述第二降噪晶体管被配置为响应于所述第二信号输出端的电平利用所述第一节点的电平信号对所述第二信号输出端进行降噪；或者
所述第二降噪晶体管的栅极和第一极均连接所述第二信号输出端，所述第二降噪晶体管的第二极连接所述输出时钟信号端以接收所述输出时钟信号，且所述第二降噪晶体管被配置为响应于所述第二信号输出端的电平利用所述输出时钟信号对所述第二信号输出端进行降噪。
5.根据权利要求4所述的移位寄存器单元，其中，所述输出电路还包括第二输出晶体管和第一电容，
所述第二输出晶体管的栅极被配置为与所述第一节点连接，所述第二输出晶体管的第一极被配置为和所述输出时钟信号端连接以接收所述输出时钟信号，所述第二输出晶体管的第二极被配置为与所述第二信号输出端连接；
所述第一电容的第一极被配置为与所述第一节点连接，所述第一电容的第二极被配置为与所述第二输出晶体管的第二极连接；
所述输出时钟信号经由所述第二输出晶体管传输至所述第二信号输出端以作为第二子输出信号，所述第一输出信号包括所述第二子输出信号。
6.根据权利要求1-5任一项所述的移位寄存器单元，还包括第二输入电路，
其中，所述第二输入电路连接所述第一节点，且被配置为根据第二输入信号将第二控制信号输入到所述第一节点；
所述输出电路还被配置为在所述第一节点的电平的控制下，将第二输出信号输出至所述输出端。
7.根据权利要求6所述的移位寄存器单元，其中，所述第二输入电路包括：充电子电路、存储子电路和隔离子电路，
所述充电子电路连接控制节点，且被配置为响应于第二时钟信号将所述第二输入信号输入到所述控制节点；
所述存储子电路连接所述控制节点，且被配置为存储所述充电子电路输入的所述第二输入信号；
所述隔离子电路连接所述控制节点和所述第一节点，且被配置为在所述控制节点的电平和第一时钟信号的控制下，将所述第二控制信号输入到所述第一节点。
8.根据权利要求1-5任一项所述的移位寄存器单元，其中，所述第一输入电路包括第一晶体管；
所述第一晶体管的栅极被配置为与第一输入信号端连接以接收所述第一输入信号，所述第一晶体管的第一极被配置为与第二电压端连接以接收第二电压，所述第一控制信号包括所述第二电压，所述第一晶体管的第二极被配置为与所述第一节点连接。
9.根据权利要求1所述的移位寄存器单元，还包括第二降噪电路，
其中，所述第二降噪电路连接所述第一节点、第二节点和所述输出端，且被配置为在所述第二节点的电平的控制下，同时对所述第一节点和所述输出端进行降噪。
10.根据权利要求9所述的移位寄存器单元，其中，所述输出电路包括第一信号输出端和第二信号输出端，所述第二降噪电路包括第二晶体管、第三晶体管和第四晶体管；
所述第二晶体管的栅极被配置为与所述第二节点连接，所述第二晶体管的第一极被配置为与所述第一节点连接，所述第二晶体管的第二极被配置为与第一电压端连接以接收第一电压；
所述第三晶体管的栅极被配置为与所述第二节点连接，所述第三晶体管的第一极被配置为与所述第一信号输出端连接，所述第三晶体管的第二极被配置为与第三电压端连接以接收第三电压；
所述第四晶体管的栅极被配置为与所述第二节点连接，所述第四晶体管的第一极被配置为与所述第二信号输出端连接，所述第四晶体管的第二极被配置为与所述第一电压端连接以接收所述第一电压。
11.根据权利要求1-5任一项所述的移位寄存器单元，还包括：第一控制电路，
其中，所述第一控制电路连接所述第一节点和第二节点，且被配置为在所述第一节点的电平的控制下，对所述第二节点的电平进行控制。
12.根据权利要求1-5任一项所述的移位寄存器单元，还包括：第二控制电路，
其中，所述第二控制电路连接第二节点，且被配置为响应于第三控制信号对所述第二节点的电平进行控制。
13.根据权利要求1-5任一项所述的移位寄存器单元，还包括：第三控制电路，
其中，所述第三控制电路连接第二节点，且被配置为响应于第四控制信号对所述第二节点的电平进行控制。
14.根据权利要求1-5任一项所述的移位寄存器单元，还包括第一复位电路，
其中，所述第一复位电路连接所述第一节点，且被配置为响应于第一复位控制信号对所述第一节点进行复位。
15.根据权利要求6所述的移位寄存器单元，还包括第二复位电路，
其中，所述第二复位电路连接所述第一节点，且被配置为响应于第二复位控制信号对所述第一节点进行复位。
16.根据权利要求1-5任一项所述的移位寄存器单元，还包括：第二输入电路、第二降噪电路、第一控制电路、第二控制电路、第三控制电路、第一复位电路和第二复位电路，
其中，所述第一输入电路包括第一晶体管，所述第一晶体管的栅极被配置为与第一输入信号端连接以接收所述第一输入信号，所述第一晶体管的第一极被配置为与第二电压端连接以接收第二电压，所述第一控制信号包括所述第二电压，所述第一晶体管的第二极被配置为与所述第一节点连接；
所述第二降噪电路包括第二晶体管、第三晶体管和第四晶体管，所述输出电路包括第一信号输出端和第二信号输出端，
所述第二晶体管的栅极被配置为与第二节点连接，所述第二晶体管的第一极被配置为与所述第一节点连接，所述第二晶体管的第二极被配置为与第一电压端连接以接收第一电压，
所述第三晶体管的栅极被配置为与所述第二节点连接，所述第三晶体管的第一极被配置为与所述第一信号输出端连接，所述第三晶体管的第二极被配置为与第三电压端连接以接收第三电压，
所述第四晶体管的栅极被配置为与所述第二节点连接，所述第四晶体管的第一极被配置为与所述第二信号输出端连接，所述第四晶体管的第二极被配置为与所述第一电压端连接以接收所述第一电压；
所述第二输入电路包括充电子电路、存储子电路和隔离子电路，
所述充电子电路包括第五晶体管，所述第五晶体管的栅极被配置为接收第二时钟信号，所述第五晶体管的第一极被配置为接收第二输入信号，所述第五晶体管的第二极被配置为连接控制节点，
所述存储子电路包括第二电容，所述第二电容的第一极被配置为连接所述控制节点，所述第二电容的第二极被配置为连接所述第一电压端以接收所述第一电压，
所述隔离子电路包括第六晶体管和第七晶体管，所述第六晶体管的栅极被配置为连接所述控制节点，所述第六晶体管的第一极被配置为接收第二控制信号，所述第六晶体管的第二极被配置为连接所述第七晶体管的第一极，所述第七晶体管的栅极被配置为接收第一时钟信号，所述第七晶体管的第二极被配置为连接所述第一节点；
所述第一控制电路包括第八晶体管、第九晶体管和第十晶体管，
所述第八晶体管的栅极和第一极连接且被配置为连接第四电压端以接收第四电压，所述第八晶体管的第二极配置为连接所述第二节点，
所述第九晶体管的栅极和第一极连接且被配置为连接第五电压端以接收第五电压，所述第九晶体管的第二极配置为连接所述第二节点；
所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的第一极连接所述第二节点，所述第十晶体管的第二极被配置为连接所述第一电压端以接收所述第一电压；
所述第一复位电路包括第十一晶体管，所述第十一晶体管的栅极被配置为接收第一复位控制信号，所述第十一晶体管的第一极被配置为连接所述第一节点，所述第十一晶体管的第二极被配置为连接所述第一电压端以接收所述第一电压；
所述第二复位电路包括第十二晶体管，所述第十二晶体管的栅极被配置为接收第二复位控制信号，所述第十二晶体管的第一极被配置为连接所述第一节点，所述第十二晶体管的第二极被配置为连接所述第一电压端以接收所述第一电压；
所述第二控制电路包括第十四晶体管，所述第十四晶体管栅极被配置为接收第三控制信号，所述第十四晶体管的第一极被配置为连接所述第二节点，所述第十四晶体管的第二极被配置为连接所述第一电压端以接收所述第一电压；
所述第三控制电路包括第十六晶体管，所述第十六晶体管的栅极被配置为接收第四控制信号，所述第十六晶体管的第一极配置为连接所述第二节点，所述第十六晶体管的第二极配置为连接所述第一电压端以接收所述第一电压。
17.一种栅极驱动电路，包括多个级联的如权利要求1-16任一所述的移位寄存器单元。
18.根据权利要求17所述的栅极驱动电路，还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线；其中，
第4n-3级移位寄存器单元的输出时钟信号端与所述第一子时钟信号线连接；
第4n-2级移位寄存器单元的输出时钟信号端与所述第二子时钟信号线连接；
第4n-1级移位寄存器单元的输出时钟信号端与所述第三子时钟信号线连接；
第4n级移位寄存器单元的输出时钟信号端与所述第四子时钟信号线连接；
n为大于0的整数。
19.根据权利要求17所述的栅极驱动电路，其中，第n+2级移位寄存器单元的第一输入信号端和第n级移位寄存器单元的第二信号输出端连接，第n+1级移位寄存器单元的第二输入信号端和第n级移位寄存器单元的第二信号输出端连接，n为大于0的整数。
20.一种显示装置，包括如权利要求17-19任一所述的栅极驱动电路。
21.一种如权利要求1-16任一所述的移位寄存器单元的驱动方法，包括：
输入阶段，响应于所述第一输入信号，通过所述第一输入电路将所述第一控制信号输入到所述第一节点；
输出阶段，在所述第一节点的电平的控制下，通过所述输出电路将所述第一输出信号输出至所述输出端；
降噪阶段，响应于所述输出端的电平，通过所述第一降噪电路对所述输出端进行降噪。
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