KR20220006157A - 주사 구동부 및 이를 포함하는 표시 장치 - Google Patents

주사 구동부 및 이를 포함하는 표시 장치 Download PDF

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김은주
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Abstract

주사 구동부는 주사 신호들을 출력하는 스테이지를 포함한다. 스테이지는, 제1 입력 단자 및 제2 입력 단자로 공급되는 신호들에 기초하여 제1 노드의 전압을 제어하는 입력부; 제1 입력 단자로 공급되는 신호에 응답하여 제2 노드의 전압을 제어하고, 제2 입력 단자로 공급되는 신호에 응답하여 제2 노드에 제1 전원의 전압을 공급하는 제1 신호 처리부; 제3 입력 단자로 공급되는 신호 및 제2 노드의 전압에 응답하여 제2 전원의 전압을 제1 노드에 공급하는 제2 신호 처리부; 제1 노드의 전압 및 제2 노드의 전압에 기초하여 제3 입력 단자로 공급되는 신호를 제1 주사 신호로서 출력하는 제1 출력부; 및 제1 노드의 전압 및 제2 노드의 전압에 기초하여 제4 입력 단자로 공급되는 신호를 제2 주사 신호로서 출력하는 제2 출력부를 포함한다. 제2 주사 신호 출력 시점은 제1 주사 신호의 출력 시점과 다르다.

Description

주사 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 주사 구동부를 포함하는 표시 장치에 관한 것이다.
표시 장치는 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부, 주사선들로 주사 신호를 공급하기 위한 주사 구동부, 발광 제어선으로 발광 제어 신호를 공급하기 위한 발광 구동부, 데이터선들, 주사선들 및 발광 제어선들과 접속되도록 위치되는 화소들을 구비한다.
최근에는, 표시 장치의 베젤 등의 비표시 영역을 최소화하기 위한 다양한 연구가 진행 중이다. 예를 들어, 주사 신호 출력에 부정적인 영향 없이 주사 구동부에 포함되는 스테이지들의 개수 및/또는 스테이지들이 차지하는 면적을 줄이기 위한 개발이 진행되고 있다.
본 발명의 일 목적은 하나의 스테이지가 복수의 주사 신호들을 멀티 출력하는 주사 구동부를 제공하는 것이다.
본 발명의 다른 목적은 상기 주사 구동부를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 주사 구동부는 주사 신호들을 출력하는 스테이지를 포함할 수 있다. 상기 스테이지는, 제1 입력 단자 및 제2 입력 단자로 공급되는 신호들에 기초하여 제1 노드의 전압을 제어하는 입력부; 상기 제1 입력 단자로 공급되는 상기 신호에 응답하여 제2 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 상기 신호에 응답하여 상기 제2 노드에 제1 전원의 전압을 공급하는 제1 신호 처리부; 제3 입력 단자로 공급되는 신호 및 상기 제2 노드의 전압에 응답하여 제2 전원의 전압을 상기 제1 노드에 공급하는 제2 신호 처리부; 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여 상기 제3 입력 단자로 공급되는 신호를 제1 주사 신호로서 출력하는 제1 출력부; 및 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여 제4 입력 단자로 공급되는 신호를 제2 주사 신호로서 출력하는 제2 출력부를 포함할 수 있다. 상기 제2 주사 신호 출력 시점은 상기 제1 주사 신호의 출력 시점과 다를 수 있다.
일 실시예에 의하면, 상기 제2 입력 단자는 제1 클럭 신호를 수신하고, 상기 제3 입력 단자는 제2 클럭 신호를 수신하며, 상기 제4 입력 단자는 제3 클럭 신호를 수신하고, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 및 상기 제3 클럭 신호의 게이트-온 레벨들은 서로 중첩하지 않을 수 있다.
일 실시예에 의하면, 상기 제1 출력부는, 상기 제1 노드와 제3 노드 사이에 접속되고, 게이트 전극이 상기 제1 전원에 접속되는 제6 트랜지스터; 상기 제3 입력 단자와 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제7 트랜지스터; 상기 제1 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터; 및 상기 제3 노드와 상기 제1 출력 단자 사이에 접속되는 제2 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 출력부는, 상기 제1 노드와 제4 노드 사이에 접속되고, 게이트 전극이 상기 제1 전원에 접속되는 제9 트랜지스터; 상기 제4 입력 단자와 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제10 트랜지스터; 상기 제2 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제11 트랜지스터; 및 상기 제4 노드와 상기 제2 출력 단자 사이에 접속되는 제3 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 입력부는, 상기 제1 입력 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 신호 처리부는, 상기 제2 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제2 트랜지스터; 및 상기 제1 전원과 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제3 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 신호 처리부는, 상기 제1 노드와 상기 제2 전원 사이에 서로 직렬로 접속되는 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있다. 상기 제4 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되며, 상기 제5 트랜지스터의 게이트 전극은 상기 제3 입력 단자에 접속될 수 있다.
일 실시예에 의하면, 상기 제2 신호 처리부는, 상기 제2 노드와 상기 제2 전원 사이에 접속되는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 입력 단자는 이전 스테이지의 상기 제2 주사 신호 또는 스타트 펄스를 수신할 수 있다.
일 실시예에 의하면, 상기 제2 주사 신호는 상기 제1 주사 신호가 시프트된 신호에 상응할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 화소들; 주사선들을 통해 상기 화소들로 주사 신호들을 공급하는 스테이지들을 포함하는 주사 구동부; 데이터선들을 통해 상기 화소들로 데이터 신호를 공급하는 데이터 구동부; 및 상기 주사 구동부 및 상기 데이터 구동부의 구동을 제어하는 타이밍 제어부를 포함할 수 있다. 상기 스테이지들 중 적어도 하나는, 제1 입력 단자 및 제2 입력 단자로 공급되는 신호들에 기초하여 제1 노드의 전압을 제어하는 입력부; 상기 제1 입력 단자로 공급되는 상기 신호에 응답하여 제2 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 상기 신호에 응답하여 상기 제2 노드에 제1 전원의 전압을 공급하는 제1 신호 처리부; 제3 입력 단자로 공급되는 신호 및 상기 제2 노드의 전압에 응답하여 제2 전원의 전압을 상기 제1 노드에 공급하는 제2 신호 처리부; 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여 상기 제3 입력 단자로 공급되는 신호를 제1 주사 신호로서 출력하는 제1 출력부; 및 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여 제4 입력 단자로 공급되는 신호를 제2 주사 신호로서 출력하는 제2 출력부를 포함할 수 있다. 상기 제2 주사 신호 출력 시점은 상기 제1 주사 신호의 출력 시점과 다를 수 있다.
일 실시예에 의하면, 상기 제2 입력 단자는 제1 클럭 신호를 수신하고, 상기 제3 입력 단자는 제2 클럭 신호를 수신하며, 상기 제4 입력 단자는 제3 클럭 신호를 수신하고, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 및 상기 제3 클럭 신호의 게이트-온 레벨들은 서로 중첩하지 않을 수 있다.
일 실시예에 의하면, 상기 제1 출력부는, 상기 제1 노드와 제3 노드 사이에 접속되고, 게이트 전극이 상기 제1 전원에 접속되는 제6 트랜지스터; 상기 제3 입력 단자와 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제7 트랜지스터; 상기 제1 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터; 및 상기 제3 노드와 상기 제1 출력 단자 사이에 접속되는 제2 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 출력부는, 상기 제1 노드와 제4 노드 사이에 접속되고, 게이트 전극이 상기 제1 전원에 접속되는 제9 트랜지스터; 상기 제4 입력 단자와 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제10 트랜지스터; 상기 제2 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제11 트랜지스터; 및 상기 제4 노드와 상기 제2 출력 단자 사이에 접속되는 제3 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 입력부는, 상기 제1 입력 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터를 포함할 수 있다. 상기 제1 신호 처리부는, 상기 제2 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제2 트랜지스터; 및 상기 제1 전원과 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제3 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 신호 처리부는, 상기 제1 노드와 상기 제2 전원 사이에 서로 직렬로 접속되는 제4 트랜지스터 및 제5 트랜지스터; 및 상기 제2 노드와 상기 제2 전원 사이에 접속되는 제1 커패시터를 포함할 수 있다. 상기 제4 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되며, 상기 제5 트랜지스터의 게이트 전극은 상기 제3 입력 단자에 접속될 수 있다.
일 실시예에 의하면, 상기 제1 입력 단자는 이전 스테이지의 상기 제2 주사 신호 또는 스타트 펄스를 수신할 수 있다.
일 실시예에 의하면, 상기 제2 주사 신호는 상기 제1 주사 신호가 시프트된 신호에 상응할 수 있다.
본 발명의 실시예들에 따른 주사 구동부 및 표시 장치는 제1 출력부 및 제2 출력부를 제외한 모든 구성을 공유하며 주사 신호의 멀티 출력을 구현하는 간단한 구조의 스테이지를 포함할 수 있다. 또한, 하나의 스테이지는 3개의 클럭 신호들을 이용하여 서로 다른 타이밍으로 동일한 파형의 주사 신호들을 안정적으로 출력할 수 있다.
이에 따라, 주사 구동부가 표시 장치에서 차지하는 면적, 제조 비용, 및 소비 전력이 감소될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 주사 구동부를 나타내는 블록도이다.
도 3은 도 2의 주사 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 4는 도 3의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 5는 도 2의 주사 구동부에 포함되는 스테이지의 다른 일 예를 나타내는 회로도이다.
도 6은 도 2의 주사 구동부에 포함되는 스테이지의 또 다른 일 예를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 화소부(100), 주사 구동부(200), 발광 구동부(300), 데이터 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
표시 장치(1000)는 구동 조건에 따라 다양한 구동 주파수(또는, 영상 리프레시 레이트, 화면 재생률)로 영상을 표시할 수 있다. 구동 주파수는 화소(PX)의 구동 트랜지스터에 실질적으로 데이터 신호가 기입되는 빈도수이다. 예를 들어, 구동 주파수는 화면 주사율, 화면 재생 빈도수라고도 하며, 1초 동안 표시 화면이 재생되는 빈도수를 나타낸다. 표시 장치(1000)는 1Hz 내지 120Hz의 다양한 구동 주파수들에 대응하여 영상을 표시할 수 있다.
화소부(100)는 주사선들(SL1 내지 SLn), 발광 제어선들(EL1 내지 ELn), 및 데이터선들(DL1 내지 DLm)을 포함하고, 주사선들(SL1 내지 SLn), 발광 제어선들(EL1 내지 ELn), 및 데이터선들(DL1 내지 DLm)에 연결되는 화소(PX)들을 포함할 수 있다(단, m, n은 1보다 큰 정수). 화소(PX)들 각각은 구동 트랜지스터, 복수의 스위칭 트랜지스터들, 및 적어도 하나의 발광 소자를 포함할 수 있다. 화소(PX)들은 외부로부터 제1 구동 전원(VDD), 및 제2 구동 전원(VSS)의 전압들을 공급받을 수 있다.
일 실시예에서, 발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 소자는 무기 물질로 형성되는 무기 발광 소자일 수 있다. 다른 실시예에서, 발광 소자는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자일 수도 있다.
추가적으로, 화소(PX)들은 화소 회로 구조에 대응하여 하나 이상의 주사선(SLi, n 이하의 i는 자연수) 및 발광 제어선(ELi)에 접속될 수 있다.
타이밍 제어부(500)는 외부의 그래픽 기기와 같은 화상 소스로부터 입력 제어 신호 및 입력 영상 신호를 수신할 수 있다. 타이밍 제어부(500)는 입력 영상 신호에 기초하여 화소부(100)의 동작 조건에 맞는 영상 데이터(RGB)를 생성하여 데이터 구동부(400)에 제공한다. 타이밍 제어부(600)는 입력 제어 신호에 기초하여 주사 구동부(200)의 구동 타이밍을 제어하기 위한 제1 제어 신호(SCS), 발광 구동부(300)의 구동 타이밍을 제어하기 위한 제2 제어 신호(ECS), 및 데이터 구동부(400)의 구동 타이밍을 제어하기 위한 제3 제어 신호(DCS)를 생성하여 각각 주사 구동부(200), 발광 구동부(300), 및 데이터 구동부(400)에 제공할 수 있다.
주사 구동부(200)는 타이밍 제어부(500)로부터 제1 제어 신호(SCS)를 수신할 수 있다. 주사 구동부(200)는 제1 제어 신호(SCS)에 응답하여 주사선들(SL1 내지 SLn)로 주사 신호를 공급할 수 있다. 제1 제어 신호(SCS)는 주사 신호를 위한 스타트 펄스 및 복수의 클럭 신호들을 포함할 수 있다.
주사 신호는 해당 주사 신호가 공급되는 트랜지스터의 타입에 상응하는 게이트-온 전압(예를 들어, 논리 로우 레벨)으로 설정될 수 있다. 주사 신호를 수신하는 트랜지스터는 주사 신호가 공급될 때 턴-온 상태로 설정될 수 있다. 예를 들어, PMOS(P-channel metal oxide semiconductor) 트랜지스터에 공급되는 주사 신호의 게이트-온 전압은 논리 로우 레벨이고, NMOS(N-channel metal oxide semiconductor) 트랜지스터에 공급되는 주사 신호의 게이트-온 전압은 논리 하이 레벨일 수 있다. 이하, "주사 신호가 공급된다"는 의미는, 주사 신호가 이에 의해 제어되는 트랜지스터를 턴-온시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
일 실시예에서, 주사 구동부(200)에 포함되는 스테이지는 복수의 주사선들에 연결될 수 있다. 스테이지는 이에 연결된 주사선들로 서로 다른 타이밍으로 주사 신호를 공급할 수 있다.
발광 구동부(300)는 타이밍 제어부(500)로부터 제2 제어 신호(ECS)를 수신할 수 있다. 발광 구동부(300)는 제2 제어 신호(ECS)에 응답하여 발광 제어선들(EL1 내지 ELn)로 발광 제어 신호를 공급할 수 있다. 제2 제어 신호(ECS)는 발광 제어 신호를 위한 스타트 펄스 및 복수의 클럭 신호들을 포함할 수 있다.
발광 제어 신호는 게이트-온 전압(예를 들어, 로우 전압)으로 설정될 수 있다. 발광 제어 신호를 수신하는 트랜지스터는 발광 제어 신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프 상태로 설정될 수 있다. 이하, "발광 제어 신호가 공급된다"는 의미는, 발광 제어 신호가 이에 의해 제어되는 트랜지스터를 턴-온시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
일 실시예에서, 발광 구동부(300)에 포함되는 스테이지는 복수의 발광 제어선들에 연결될 수 있다. 스테이지는 이에 연결된 발광 제어선들로 서로 다른 타이밍으로 발광 제어 신호를 공급할 수 있다.
도 1에는 설명의 편의를 위해 주사 구동부(200) 및 발광 구동부(300)가 각각 단일 구성인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 설계에 따라 주사 구동부(200)는 서로 다른 파형의 주사 신호들 중 적어도 하나를 각각 공급하는 복수의 주사 구동부들을 포함할 수 있다. 또한, 주사 구동부(200) 및 발광 구동부(300)의 적어도 일부는 하나의 구동 회로, 모듈 등으로 통합될 수도 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 제3 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(400)는 제3 제어 신호(DCS)에 응답하여 영상 데이터(RGB)를 아날로그 데이터 신호(데이터 전압)로 변환하고, 데이터 신호를 데이터선들(DL1 내지 DLm)로 공급할 수 있다.
일 실시예에서, 표시 장치(1000)는 전원 공급부를 더 포함할 수 있다. 전원 공급부는 화소(PX)의 구동을 위한 제1 구동 전원(VDD)의 전압 및 제2 구동 전원(VSS)의 전압을 화소부(100)에 공급할 수 있다.
도 2는 본 발명의 실시예들에 따른 주사 구동부를 나타내는 블록도이다.
도 2에서는 설명의 편의를 위해 4개의 스테이지들 및 이들로부터 출력되는 주사 신호들을 도시하기로 한다.
도 1 및 도 2를 참조하면, 주사 구동부(200)는 복수의 스테이지들(ST1 내지 ST4)을 구비할 수 있다. 예를 들어, 스테이지들(ST1 내지 ST4)은 소정의 주사선들(SL1 내지 SL8)에 각각에 접속되고, 클럭 신호들(CLK1, CLK2, CLK3)에 대응하여 주사 신호를 출력할 수 있다. 스테이지들(ST1 내지 ST4)은 실질적으로 동일한 회로로 구현될 수 있다.
도 2에는 주사 구동부(200)의 스테이지들(ST1 내지 ST4)이 도시되었으나, 이는 예시적으로서, 발광 구동부(300) 또한 도 2의 스테이지들(ST1 내지 ST4)과 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 이 경우, 스테이지들(ST1 내지 ST4)은 발광 제어 신호를 출력할 수 있다.
일 실시예에서, 제1 내지 제4 스테이지들(ST1 내지 ST4)은 각각 2개의 주사선들에 연결될 수 있다. 예를 들어, 제1 스테이지(ST1)는 제1 주사선(SL1) 및 제2 주사선(SL2)에 연결될 수 있다. 제1 스테이지(ST1)는 제1 주사선(SL1)에 제1 주사 신호(S(1))를 공급하고, 제2 주사선(SL2)에 제2 주사 신호(S(2))를 공급할 수 있다. 제1 주사선(SL1)은 화소부(100)의 첫 번째 화소행(첫 번째 수평라인)에 연결되고, 제2 주사선(SL2)은 화소부(100)의 두 번째 화소행(두 번째 수평라인)에 연결될 수 있다. 제1 주사 신호(S(1))와 제2 주사 신호(S(2))는 실질적으로 동일한 펄스를 가지며, 서로 다른 타이밍에 출력될 수 있다. 예를 들어, 제2 주사 신호(S(2))는 제1 주사 신호(S(1))가 소정의 주기만큼 시프트된 신호일 수 있다.
마찬가지로, 제2 스테이지(ST2)는 제3 주사선(SL3) 및 제4 주사선(SL4)에 연결될 수 있다. 제2 스테이지(ST2)는 제3 주사선(SL3)에 제3 주사 신호(S(3))를 공급하고, 제4 주사선(SL4)에 제4 주사 신호(S(4))를 공급할 수 있다. 제3 스테이지(ST3)는 제5 주사선(SL5)에 제5 주사 신호(S(5))를 공급하고, 제6 주사선(SL6)에 제6 주사 신호(S(6))를 공급할 수 있다. 제4 스테이지(ST4)는 제7 주사선(SL7)에 제7 주사 신호(S(7))를 공급하고, 제8 주사선(SL8)에 제8 주사 신호(S(8))를 공급할 수 있다.
제1 내지 제8 주사 신호들(S(1) 내지 S(8))은 설명의 편의를 위해 임의로 정의된 것이며, 제1 내지 제8 주사 신호들(S(1) 내지 S(8))은 실질적으로 동일한 펄스를 가지며, 서로 다른 타이밍에 출력될 수 있다.
또한, 화소 구조 및 표시 장치(1000)의 구동 방식에 따라 주사선들(SL1 내지 SL8)과 수평라인들(화소행들) 사이의 연결 관계가 다양하게 설정될 수 있다. 예를 들어, 제1 스테이지(ST1)에 연결되는 제1 주사선(SL1)은 복수의 수평라인들(또는, 화소행들)에 공통으로 연결될 수 있다.
스테이지들(ST1 내지 ST4) 각각은 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력 단자(103), 제4 입력 단자(104), 제1 출력 단자(105), 및 제2 출력 단자(106)를 구비할 수 있다.
제1 입력 단자(101)는 이전 스테이지의 제2 출력 단자(106)로부터 출력되는 출력 신호(예를 들어, 제2 주사 신호(S(2)) 등) 또는 스타트 펄스(SSP)를 수신할 수 있다. 일례로, 제1 스테이지(ST1)의 제1 입력 단자(101)는 스타트 펄스(SSP)를 수신하고, 제2 스테이지(ST2)의 제1 입력 단자(101)는 제1 스테이지(ST1)에서 출력된 제2 주사 신호(S(2))를 수신할 수 있다.
일 실시예에서, 제k(단, k는 자연수) 스테이지의 제2 입력 단자(102)는 제1 클럭 신호(CLK1)를 수신하고, 제3 입력 단자(103)는 제2 클럭 신호(CLK2)를 수신하며, 제4 입력 단자(104)는 제3 클럭 신호(CLK3)를 수신할 수 있다. 반면에, 제k+1 스테이지의 제2 입력 단자(102)는 제3 클럭 신호(CLK3)를 수신하고, 제3 입력 단자(103)는 제1 클럭 신호(CLK1)를 수신하며, 제4 입력 단자(104)는 제2 클럭 신호(CLK2)를 수신할 수 있다. 제k+2 스테이지의 제2 입력 단자(102)는 제2 클럭 신호(CLK2)를 수신하고, 제3 입력 단자(103)는 제3 클럭 신호(CLK3)를 수신하며, 제4 입력 단자(104)는 제1 클럭 신호(CLK1)를 수신할 수 있다.
제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 및 제3 클럭 신호(CLK3)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는다. 즉, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 및 제3 클럭 신호(CLK3)의 게이트-온 레벨들(예를 들어, 논리 로우 레벨)은 서로 중첩하지 않는다. 일례로, 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)는 제1 클럭 신호(CLK1)에서 서로 다른 시간만큼 쉬프트된 신호들로 각각 설정될 수 있다.
추가적으로, 스테이지들(ST1 내지 ST4)은 제1 전원(VGL)의 전압 및 제2 전원(VGH)의 전압을 공급받는다. 제1 전원(VGL)의 전압 및 제2 전원(VGH)의 전압은 직류 전압 레벨을 가질 수 있다. 제2 전원(VGH)의 전압은 제1 전원(VGL)의 전압보다 크게 설정될 수 있다.
제1 전원(VGL)의 전압은 게이트-온 레벨, 제2 전원(VGH)의 전압은 게이트 오프 레벨로 설정될 수 있다. 예를 들어, 화소(PX)가 피모스 트랜지스터들로 구성되는 경우, 제1 전원(VGL)의 전압(즉, 게이트-온 레벨)은 로우 레벨에 대응하고, 제2 전원(VGH)의 전압(즉, 게이트-오프 레벨)은 하이 레벨에 대응할 수 있다. 다만, 이는 예시적인 것으로서, 제1 전원(VGL)과 제2 전원(VGH)이 이에 한정되는 것은 아니다. 예를 들어, 제1 전원(VGL)의 전압과 제2 전원(VGH)의 전압은 트랜지스터의 종류, 표시 장치의 사용 환경 등에 따라 설정될 수 있다.
도 3은 도 2의 주사 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 2 및 도 3을 참조하면, k번째 스테이지(STk, 단, k는 자연수)는 입력부(210), 제1 신호 처리부(220), 제2 신호 처리부(230), 제1 출력부(240), 및 제2 출력부(250)를 포함할 수 있다.
도 3에 도시된 바와 같이, 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되고 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되며 제4 입력 단자(104)로 제3 클럭 신호(CLK3)가 공급되는 k번째 스테이지(STk)를 중심으로 설명하기로 한다. 다만, 이는 예시적인 것으로서, k+1번째 스테이지에서는, 제2 입력 단자(102)로 제3 클럭 신호(CLK3)가 공급되고, 제3 입력 단자(103)로 제1 클럭 신호(CLK1)가 공급되며, 제4 입력 단자(104)로 제2 클럭 신호(CLK2)가 공급될 수 있다. k+2번째 스테이지에서는, 제2 입력 단자(102)로 제2 클럭 신호(CLK2)가 공급되고, 제3 입력 단자(103)로 제3 클럭 신호(CLK3)가 공급되며, 제4 입력 단자(104)로 제1 클럭 신호(CLK1)가 공급될 수 있다.
일 실시예에서, 제1 스테이지(ST1)의 제1 입력 단자(101)로는 스타트 펄스(SSP)가 공급되고, 나머지 스테이지들의 제1 입력 단자(101)로는 이전 스테이지의 제2 출력 단자(106)로부터 출력되는 주사 신호가 공급될 수 있다.
이하, k번째 스테이지(STk)는 스테이지(STk)로 명명하여 설명하기로 한다.
입력부(210)는 제1 입력 단자(101) 및 제2 입력 단자(102)로 공급되는 신호들에 기초하여 제1 노드(N1)의 전압을 제어할 수 있다. 일 실시예에서, 입력부(210)는 제1 트랜지스터(T1)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 입력 단자(101)와 제1 노드(N1) 사이에 접속될 수 있다. 제1 트랜지스터(T1)는 제2 입력 단자(102)에 접속되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 클럭 신호(CLK1)가 게이트-온 레벨(예를 들어, 로우 레벨)을 가질 때 턴-온되어 제1 입력 단자(101)와 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제1 신호 처리부(220)는 제1 입력 단자(101)로 공급되는 신호에 응답하여 제2 노드(N2)의 전압을 제어하고, 제2 입력 단자(102)로 공급되는 신호에 응답하여 제2 노드(N2)에 제1 전원(VGL)의 전압을 공급할 수 있다. 일 실시예에서, 제1 신호 처리부(220)는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다.
제2 트랜지스터(T2)는 제2 입력 단자(102)와 제2 노드(N2) 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다.
일 실시예에서, 제2 트랜지스터(T2)는 서로 직렬로 연결된 복수의 서브-트랜지스터들을 포함할 수 있다. 서브-트랜지스터들 각각은 제1 노드(N1)에 공통적으로 접속되는 게이트 전극을 포함할 수 있다(예를 들어, 듀얼 게이트 구조라 함). 이에 따라, 제2 트랜지스터(T2)에 의한 전류 누설이 최소화될 수 있다. 다만, 이는 예시적인 것으로서, 제2 트랜지스터(T2)뿐만 아니라 나머지 트랜지스터들 중 적어도 하나는 듀얼 게이트 구조를 가질 수도 있다.
제3 트랜지스터(T3)는 제1 전원(VGL)의 전압이 공급되는 제1 전원 단자(107)와 제2 노드(N2) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제2 입력 단자(102)에 접속될 수 있다. 제3 트랜지스터(T3)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제2 노드(N2)로 제1 전원(VGL)의 전압을 공급할 수 있다.
제2 신호 처리부(230)는 제3 입력 단자(103)로 공급되는 신호 및 제2 노드(N2)의 전압에 응답하여 제2 전원(VGH)의 전압을 제1 노드(N1)에 공급할 수 있다. 일 실시예에서, 제2 신호 처리부(230)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제1 커패시터(C1)를 포함할 수 있다.
제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 제1 노드(N1)와 제2 전원(VGH)의 전압이 공급되는 제2 전원 단자(108) 사이에 직렬로 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제2 노드(N2)에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 제3 입력 단자(103)에 접속될 수 있다.
제4 트랜지스터(T4)는 제2 노드(N2)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.
제5 트랜지스터(T5)는 제3 입력 단자(103)로 공급되는 제2 클럭 신호(CLK2)의 게이트-온 레벨에 응답하여 턴-온될 수 있다.
제1 커패시터(C1)는 제2 노드(N2)와 제2 전원 단자(108) 사이에 접속될 수 있다. 제1 커패시터(C1)에는 제2 노드(N2)의 전압과 제2 전원(VGH)의 전압의 전압 차가 충전될 수 있다. 제1 커패시터(C1)는 직류 전압인 제2 전원(VGH)의 전압에 의해 제2 노드(N2)의 로우 레벨을 안정적으로 유지(또는, 홀드)하는 역할을 할 수 있다.
제1 출력부(240)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 기초하여 제3 입력 단자(103)로 공급되는 신호를 i번째(단, i는 k 이상의 정수) 주사 신호(Si)로서 제1 출력 단자(105)로 출력할 수 있다. 일 실시예에서, 제1 출력부(240)는 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제2 커패시터(C2)를 포함할 수 있다.
제6 트랜지스터(T6)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제1 전원(VGL)의 전압이 공급되는 제1 전원 단자(107)에 접속될 수 있다. 따라서, 제6 트랜지스터(T6)는 턴-온 상태를 가질 수 있다. 제3 노드(N3)의 전압이 제2 커패시터(C2)의 커플링(부스팅)에 의해 제1 전원(VGL)의 전압보다 낮은 값으로 떨어질 때, 제6 트랜지스터(T6)에 의해 제1 노드(N1)의 전압은 비교적 안정적으로 유지될 수 있다. 예를 들어, 제1 노드(N1)의 전압은 제1 전원(VGL)의 전압보다 낮아지지 않는다. 따라서, 제3 노드(N3)의 전압 변화가 크더라도 제1 트랜지스터(T1)의 드레인-소스 전압의 크기가 갑자기 증가하는 것이 방지되며, 제1 트랜지스터(T1)에 작용될 수 있는 바이어스 스트레스(bias stress)가 완화될 수 있다. 이에 따라, 제3 노드(N3)의 전압 변동으로부터 제1 트랜지스터(T1)가 보호될 수 있다.
제7 트랜지스터(T7)는 제3 입력 단자(103)와 제1 출력 단자(105) 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제3 노드(N3)에 접속될 수 있다. 제7 트랜지스터(T7)는 제3 노드(N3)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다. 여기서, 제7 트랜지스터(T7)가 턴-온된 상태에서 제1 출력 단자(105)로 공급되는 i번째 주사 신호(S(i))가 로우 레벨(예를 들어, P형 트랜지스터의 게이트-온 전압)을 가질 수 있다.
제8 트랜지스터(T8)는 제1 출력 단자(105)와 제2 전원(VGH)(즉, 제2 전원 단자(108)) 사이에 접속될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제2 노드(N2)에 접속될 수 있다. 제8 트랜지스터(T8)는 제2 노드(N2)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제8 트랜지스터(T8)가 턴-온될 때 제1 출력 단자(105)로 공급되는 i번째 주사 신호(S(i))가 하이 레벨(예를 들어, P형 트랜지스터의 게이트-오프 전압)을 가질 수 있다.
제2 커패시터(C2)는 제3 노드(N3)와 제1 출력 단자(105) 사이에 접속될 수 있다. 제2 커패시터(C2)는 제1 출력 단자(105)의 전압과 제3 노드(N3)의 전압을 커플링할 수 있다. 예를 들어, 제2 커패시터(C2)는 제1 출력 단자(105)의 전압에 기초하여 제3 노드(N3)의 전압을 부스트할 수 있다.
제2 출력부(250)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 기초하여 제4 입력 단자(104)로 공급되는 신호를 i+1번째 주사 신호(S(i+1))로서 제2 출력 단자(106)로 출력할 수 있다. 일 실시예에서, 제2 출력부(250)는 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 및 제3 커패시터(C3)를 포함할 수 있다.
제2 출력부(250)의 구성 및 동작은 제1 출력부(240)와 유사할 수 있다.
제9 트랜지스터(T9)는 제1 노드(N1)와 제4 노드(N4) 사이에 접속될 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 제1 전원(VGL)(즉, 제1 전원 단자(107))에 접속될 수 있다. 따라서, 제9 트랜지스터(T9)는 턴-온 상태를 가질 수 있다. 제4 노드(N4)의 전압이 제3 커패시터(C3)의 커플링(부스팅)에 의해 제1 전원(VGL)의 전압보다 낮은 값으로 떨어질 때, 제9 트랜지스터(T9)에 의해 제1 노드(N1)의 전압은 비교적 안정적으로 유지될 수 있다. 이에 따라, 제4 노드(N4)의 전압 변동으로부터 제1 트랜지스터(T1)가 보호될 수 있다.
제10 트랜지스터(T10)는 제4 입력 단자(104)와 제2 출력 단자(106) 사이에 접속될 수 있다. 제10 트랜지스터(T10)의 게이트 전극은 제4 노드(N4)에 접속될 수 있다. 제10 트랜지스터(T10)는 제4 노드(N4)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다. 여기서, 제10 트랜지스터(T10)가 턴-온된 상태에서 제2 출력 단자(106)로 공급되는 i+1번째 주사 신호(S(i+1))가 로우 레벨(예를 들어, P형 트랜지스터의 게이트-온 전압)을 가질 수 있다.
제11 트랜지스터(T11)는 제2 출력 단자(106)와 제2 전원(VGH)(즉, 제2 전원 단자(108)) 사이에 접속될 수 있다. 제11 트랜지스터(T11)의 게이트 전극은 제2 노드(N2)에 접속될 수 있다. 제11 트랜지스터(T11)는 제2 노드(N2)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다.
제3 커패시터(C3)는 제4 노드(N4)와 제2 출력 단자(106) 사이에 접속될 수 있다. 제3 커패시터(C3)는 제2 출력 단자(106)의 전압과 제4 노드(N4)의 전압을 커플링할 수 있다.
이와 같이, 제1 출력부(240) 및 제2 출력부(250)는 제1 노드(N1)와 제2 노드(N2)를 공유하고, 각각 제3 입력 단자(103) 및 제4 입력 단자(104)로 공급되는 클럭 신호들(CLK2, CLK3)이 게이트-온 레벨을 갖는 시간의 차이를 이용하여 i번째 주사 신호(S(i)) 및 i+1번째 주사 신호(S(i+1))를 각각 출력할 수 있다. 따라서, 스테이지(STk)는 제1 출력부(240) 및 제2 출력부(250)를 제외한 모든 구성을 공유함에도 불구하고, 3개만의 클럭 신호들(CLK1, CLK2, CLK3)을 이용하여 동일한 파형을 갖는 서로 다른 타이밍의 주사 신호들(S(i), S(i+1))을 안정적으로 출력할 수 있다.
이에 따라, 주사 구동부(200)가 표시 장치(1000)에서 차지하는 면적이 감소될 수 있다. 또한, 최소한의 개수의 클럭 신호들(CLK1, CLK2, CLK3) 및 배선 구조로 하나의 스테이지(STk)에서 복수의 서로 다른 주사 신호들이 출력됨으로써, 제조 비용 및 소비 전력이 개선될 수 있다.
도 4는 도 3의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 1, 도 3, 및 도 4를 참조하면, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 및 제3 클럭 신호(CLK3)는 서로 다른 타이밍에 공급될 수 있다. 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 및 제3 클럭 신호(CLK3)의 게이트-온 레벨들(예를 들어, 논리 로우 레벨들)은 서로 중첩하지 않는다.
예를 들어, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 1 수평기간만큼 시프트된 신호로 설정되고, 제3 클럭 신호(CLK3)는 제2 클럭 신호(CLK2)에서 1수평기간만큼 시프트된 신호로 설정될 수 있다.
스타트 펄스(SSP)의 하이 레벨(또는, 하이 전압)은 제2 전원(VGH)의 전압에 대응하고, 스타트 펄스(SSP)의 로우 레벨(또는, 로우 전압)은 제1 전원(VGL)의 전압에 대응할 수 있다. 예를 들어, 제1 전원(VGL)의 전압은 약 -8V이고, 제2 전원(VGH)의 전압은 약 10V일 수 있다. 다만, 이는 예시적인 것으로서, 스타트 펄스의 전압 레벨이 이에 한정되는 것은 아니다.
한편, 제3 노드(N3)의 로우 레벨은 제1 전원(VGL)의 전압에 제6 트랜지스터(T6)의 문턱 전압의 절대값이 더해진 값과 유사할 수 있다. 다만, 제6 트랜지스터(T6)의 문턱 전압은 제1 전원(VGL)의 전압에 비해 매우 작으므로, 제3 노드(N3)의 로우 레벨, 제4 노드(N4)의 로우 레벨, 제1 전원(VGL)의 전압, 스타트 펄스(SSP)의 로우 레벨, 주사 신호의 로우 레벨은 실질적으로 동일 또는 유사한 것으로 가정하고 설명하기로 한다.
또한, 2-로우 레벨(예를 들어, 제3 시점(t3)부터 제4 시점(t4)까지의 제3 노드(N3)의 전압)은 2*VGL과 유사한 전압 레벨일 수 있다.
이하, 클럭 신호들(CLK1, CLK2, CLK3)이 공급될 때 제2 입력 단자(102), 제3 입력 단자(103), 및 제4 입력 단자(104)로 각각 제1 전원(VGL)의 전압(또는, 로우 레벨의 전압, 게이트-온 전압)이 공급되고, 클럭 신호들(CLK1, CLK2, CLK3)이 공급되지 않을 때 제2 입력 단자(102), 제3 입력 단자(103), 및 제4 입력 단자(104)로 각각 제2 전원(VGH)의 전압(또는, 하이 레벨의 전압, 게이트-오프 전압)이 공급되는 것으로 설명된다.
제2 시점(t2) 이후에 i번째 주사 신호(S(i-1))는 하이 레벨을 갖는다.
제1 시점(t1)에 제1 입력 단자(101)로 i-1번째 주사 신호(S(i-1))가 공급되고, 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 수 있다.
제1 클럭 신호(CLK1)에 의해 제1 트랜지스터(T1)가 턴-온되고, 제1 노드(N1)의 전압은 로우 레벨로 될 수 있다. 턴-온 상태의 제6 트랜지스터(T6) 및 제9 트랜지스터(T9)에 의해 제3 노드(N3)의 전압 및 제4 노드(N4)의 전압은 로우 레벨로 변할 수 있다.
또한, 로우 레벨의 제1 노드(N1)의 전압에 응답하여 제2 트랜지스터(T2)가 턴-온되고, 로우 레벨의 제1 클럭 신호(CLK1)에 응답하여 제3 트랜지스터(T3)가 턴-온될 수 있다. 따라서, 제2 노드(N2)는 로우 레벨의 전압을 가질 수 있다.
제2 시점(t2)에 i-1번째 주사 신호(S(i-1)) 및 제1 클럭 신호(CLK1)의 공급이 중단될 수 있다. 제1 노드(N1)의 전압은 로우 레벨이 유지되므로, 제2 시점(t2)에서 제2 트랜지스터(T1)는 턴-온 상태일 수 있다. 따라서, 제2 노드(N2)로 제1 클럭 신호(CLK1)의 하이 레벨이 공급되고, 제2 시점(t2)에 제2 노드(N2)의 전압은 하이 레벨로 천이될 수 있다.
제3 시점(t3)에 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급될 수 있다. 제2 클럭 신호(CLK2)에 의해 제1 출력 단자(105)의 전압이 로우 레벨로 천이되면서 제2 커패시터(C2)의 커플링에 의해 제3 노드(N3)의 전압은 2-로우 레벨로 천이될 수 있다. 이에 따라, 제7 트랜지스터(T7)는 완전히 턴-온되어 제1 출력 단자(105)로 로우 레벨의 i번째 주사 신호(S(i))가 출력될 수 있다.
제4 시점(t4)에 제2 클럭 신호(CLK2)의 공급이 중단되고, 제1 출력 단자(105)의 전압은 하이 레벨로 변화될 수 있다. 이에 따라, 제3 노드(N3)의 전압은 로우 레벨로 천이될 수 있다. 제4 시점(t4)에서 i번째 주사 신호(S(i))의 출력이 중단(i번째 주사 신호(S(i))의 하이 레벨이 출력됨)될 수 있다.
제5 시점(t5)에 제4 입력 단자(104)로 제3 클럭 신호(CLK3)가 공급될 수 있다. 제3 클럭 신호(CLK3)에 의해 제2 출력 단자(106)의 전압이 로우 레벨로 천이되면서 제3 커패시터(C3)의 커플링에 의해 제4 노드(N4)의 전압은 2-로우 레벨로 천이될 수 있다. 이에 따라, 제10 트랜지스터(T10)는 완전히 턴-온되어 제2 출력 단자(106)로 로우 레벨의 i+1번째 주사 신호(S(i+1))가 출력될 수 있다.
제6 시점(t6)에 제3 클럭 신호(CLK3)의 공급이 중단되고, 제2 출력 단자(106)의 전압은 하이 레벨로 변화될 수 있다. 이에 따라, 제4 노드(N4)의 전압은 로우 레벨로 천이될 수 있다. 제6 시점(t6)에서 i+1번째 주사 신호(S(i+1))의 출력이 중단(i+1번째 주사 신호(S(i+1))의 하이 레벨이 출력됨)될 수 있다.
이와 같이, 제2 클럭 신호(CLK2)에 동기하여 i번째 주사 신호(S(i))가 출력되고, 제3 클럭 신호(CLK3)에 동기하여 i+1번째 주사 신호(S(i+1))가 출력될 수 있다.
제7 시점(t7)에 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 다시 공급될 수 있다. 제1 클럭 신호(CLK1)에 응답하여 제1 트랜지스터(T1)가 턴-온되고, 제1 노드(N1)의 전압은 하이 레벨로 천이될 수 있다. 이에 따라, 턴-온된 제6 트랜지스터(T6) 및 제9 트랜지스터(T9)에 의해 제3 노드(N3)의 전압 및 제4 노드(N4)의 전압도 하이 레벨로 천이될 수 있다.
또한, 제7 시점(t7)에서 제1 클럭 신호(CLK1)에 응답하여 제3 트랜지스터(T3)가 턴-온되고, 제2 노드(N2)로 제1 전원(VGL)의 전압이 공급될 수 있다. 따라서, 제2 노드(N2)의 전압은 로우 레벨로 천이될 수 있다.
로우 레벨의 제2 노드(N2)의 전압에 응답하여 제4 트랜지스터(T4)가 턴-온될 수 있다. 제1 커패시터(C1)의 일 단자로 직류 전압인 제2 전원(VGH)의 전압이 공급되므로, 제7 시점(t7) 이후로 제2 노드(N2)의 전압은 안정적으로 로우 레벨을 유지할 수 있다.
이후, 제8 시점(t8)에 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급될 수 있다. 제2 클럭 신호(CLK2)에 응답하여 제5 트랜지스터(T5)가 턴-온되고, 제2 전원(VGH)의 전압은 제5 트랜지스터(T5) 및 제4 트랜지스터(T4)를 통해 제1 노드(N1)로 공급될 수 있다. 즉, 제7 시점(t7) 이후 제2 클럭 신호(CLK2)에 의해 주기적으로 제1 노드(N1)로 제2 전원(VGH)의 전압이 공급됨으로써 제3 노드(N3) 및 제4 노드(N4)의 전압들은 하이 레벨을 안정적으로 유지할 수 있다.
이와 같이, 스테이지(STk)는 제1 출력부(240) 및 제2 출력부(250)를 제외한 모든 구성을 공유하는 간단한 구조 및 3개만의 클럭 신호들(CLK1, CLK2, CLK3)을 이용하여 동일한 파형을 갖는 서로 다른 타이밍의 주사 신호들(S(i), S(i+1))을 안정적으로 출력할 수 있다.
이에 따라, 주사 구동부(200)가 표시 장치(1000)에서 차지하는 면적, 제조 비용, 및 소비 전력이 감소될 수 있다.
도 5는 도 2의 주사 구동부에 포함되는 스테이지의 다른 일 예를 나타내는 회로도이다.
도 5에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 5의 스테이지(STk_A)는 제5 트랜지스터(T5)의 게이트 전극에 연결되는 입력 단자의 구성을 제외하면, 도 3의 스테이지(STk)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 4 및 도 5를 참조하면, 스테이지(STk_A)는 입력부(210), 제1 신호 처리부(220), 제2 신호 처리부(230), 제1 출력부(240), 및 제2 출력부(250)를 포함할 수 있다.
일 실시예에서, 제5 트랜지스터(T5)의 게이트 전극은 제4 입력 단자(104)에 접속될 수 있다. 제5 트랜지스터(T5)는 제3 클럭 신호(CLK3)에 응답하여 턴-온될 수 있다.
제2 신호 처리부(230)는 제7 시점(t7) 이후의 기간 동안 주기적으로 제1 노드(N1)에 제2 전원(VGH)의 전압을 공급해주는 기능을 수행하므로, 제5 트랜지스터(T5)의 게이트 전극은 제3 입력 단자(103) 및 제4 입력 단자(104) 중 어느 하나에 접속되어도 무방하다. 이에 따라, 제7 시점(t7) 이후 제3 클럭 신호(CLK3)에 의해 주기적으로 제1 노드(N1)로 제2 전원(VGH)의 전압이 공급됨으로써 제3 노드(N3) 및 제4 노드(N4)의 전압들은 하이 레벨을 안정적으로 유지할 수 있다.
도 6은 도 2의 주사 구동부에 포함되는 스테이지의 또 다른 일 예를 나타내는 회로도이다.
도 5에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 6의 스테이지(STk_B)는 트랜지스터들의 타입 및 입력 신호들과 출력 신호들의 전압 레벨을 제외하면, 도 3의 스테이지(STk)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 6을 참조하면, 스테이지(STk_B)는 입력부(210), 제1 신호 처리부(220), 제2 신호 처리부(230), 제1 출력부(240), 및 제2 출력부(250)를 포함할 수 있다.
제1 내지 제11 트랜지스터들(T1 내지 T11)은 n형 트랜지스터일 수 있다. 따라서, 제1 내지 제3 클럭 신호들(CLK1, CLK2, CLK3)은 도 4의 파형과 반대 파형을 가질 수 있다. 또한, 제1 전원 단자(107)로 제2 전원(VGH)의 전압이 공급되고, 제2 전원 단자(108)로 제1 전원(VGL)의 전압이 공급될 수 있다.
이에 따라, i번째 주사 신호(S(i)) 및 i+1번째 주사 신호(S(i+1))는 도 4의 파형도와 반대 파형으로 출력될 수 있다. 도 6의 스테이지(STk_B)는 n형 트랜지스터로 구동되는 화소, 주사 구동부, 및 표시 장치에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 주사 구동부 및 표시 장치는 제1 출력부 및 제2 출력부를 제외한 모든 구성을 공유하며 주사 신호의 멀티 출력을 구현하는 간단한 구조의 스테이지를 포함할 수 있다. 또한, 하나의 스테이지는 3개의 클럭 신호들을 이용하여 서로 다른 타이밍으로 동일한 파형의 주사 신호들을 안정적으로 출력할 수 있다.
이에 따라, 주사 구동부가 표시 장치에서 차지하는 면적, 제조 비용, 및 소비 전력이 감소될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 화소부 200: 주사 구동부
210: 입력부 220: 제1 신호 처리부
230: 제2 신호 처리부 240: 제1 출력부
250: 제2 출력부 300: 발광 구동부
400: 데이터 구동부 500: 타이밍 제어부
1000: 표시 장치 STk, STk_A, STk_B: 스테이지
T1~T11: 트랜지스터 C1~C3: 커패시터

Claims (18)

  1. 주사 신호들을 출력하는 스테이지를 포함하고, 상기 스테이지는,
    제1 입력 단자 및 제2 입력 단자로 공급되는 신호들에 기초하여 제1 노드의 전압을 제어하는 입력부;
    상기 제1 입력 단자로 공급되는 상기 신호에 응답하여 제2 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 상기 신호에 응답하여 상기 제2 노드에 제1 전원의 전압을 공급하는 제1 신호 처리부;
    제3 입력 단자로 공급되는 신호 및 상기 제2 노드의 전압에 응답하여 제2 전원의 전압을 상기 제1 노드에 공급하는 제2 신호 처리부;
    상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여 상기 제3 입력 단자로 공급되는 신호를 제1 주사 신호로서 출력하는 제1 출력부; 및
    상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여 제4 입력 단자로 공급되는 신호를 제2 주사 신호로서 출력하는 제2 출력부를 포함하며,
    상기 제2 주사 신호 출력 시점은 상기 제1 주사 신호의 출력 시점과 다른, 주사 구동부.
  2. 제 1 항에 있어서, 상기 제2 입력 단자는 제1 클럭 신호를 수신하고, 상기 제3 입력 단자는 제2 클럭 신호를 수신하며, 상기 제4 입력 단자는 제3 클럭 신호를 수신하고,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 및 상기 제3 클럭 신호의 게이트-온 레벨들은 서로 중첩하지 않는, 주사 구동부.
  3. 제 2 항에 있어서, 상기 제1 출력부는,
    상기 제1 노드와 제3 노드 사이에 접속되고, 게이트 전극이 상기 제1 전원에 접속되는 제6 트랜지스터;
    상기 제3 입력 단자와 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제7 트랜지스터;
    상기 제1 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터; 및
    상기 제3 노드와 상기 제1 출력 단자 사이에 접속되는 제2 커패시터를 포함하는, 주사 구동부.
  4. 제 3 항에 있어서, 상기 제2 출력부는,
    상기 제1 노드와 제4 노드 사이에 접속되고, 게이트 전극이 상기 제1 전원에 접속되는 제9 트랜지스터;
    상기 제4 입력 단자와 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제10 트랜지스터;
    상기 제2 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제11 트랜지스터; 및
    상기 제4 노드와 상기 제2 출력 단자 사이에 접속되는 제3 커패시터를 포함하는, 주사 구동부.
  5. 제 2 항에 있어서, 상기 입력부는,
    상기 제1 입력 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터를 포함하는, 주사 구동부.
  6. 제 2 항에 있어서, 상기 제1 신호 처리부는,
    상기 제2 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제2 트랜지스터; 및
    상기 제1 전원과 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제3 트랜지스터를 포함하는, 주사 구동부.
  7. 제 2 항에 있어서, 상기 제2 신호 처리부는,
    상기 제1 노드와 상기 제2 전원 사이에 서로 직렬로 접속되는 제4 트랜지스터 및 제5 트랜지스터를 포함하고,
    상기 제4 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되며,
    상기 제5 트랜지스터의 게이트 전극은 상기 제3 입력 단자에 접속되는, 주사 구동부.
  8. 제 7 항에 있어서, 상기 제2 신호 처리부는,
    상기 제2 노드와 상기 제2 전원 사이에 접속되는 제1 커패시터를 더 포함하는, 주사 구동부.
  9. 제 2 항에 있어서, 상기 제1 입력 단자는 이전 스테이지의 상기 제2 주사 신호 또는 스타트 펄스를 수신하는, 주사 구동부.
  10. 제 2 항에 있어서, 상기 제2 주사 신호는 상기 제1 주사 신호가 시프트된 신호에 상응하는, 주사 구동부.
  11. 화소들;
    주사선들을 통해 상기 화소들로 주사 신호들을 공급하는 스테이지들을 포함하는 주사 구동부;
    데이터선들을 통해 상기 화소들로 데이터 신호를 공급하는 데이터 구동부; 및
    상기 주사 구동부 및 상기 데이터 구동부의 구동을 제어하는 타이밍 제어부를 포함하고,
    상기 스테이지들 중 적어도 하나는,
    제1 입력 단자 및 제2 입력 단자로 공급되는 신호들에 기초하여 제1 노드의 전압을 제어하는 입력부;
    상기 제1 입력 단자로 공급되는 상기 신호에 응답하여 제2 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 상기 신호에 응답하여 상기 제2 노드에 제1 전원의 전압을 공급하는 제1 신호 처리부;
    제3 입력 단자로 공급되는 신호 및 상기 제2 노드의 전압에 응답하여 제2 전원의 전압을 상기 제1 노드에 공급하는 제2 신호 처리부;
    상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여 상기 제3 입력 단자로 공급되는 신호를 제1 주사 신호로서 출력하는 제1 출력부; 및
    상기 제1 노드의 전압 및 상기 제2 노드의 전압에 기초하여 제4 입력 단자로 공급되는 신호를 제2 주사 신호로서 출력하는 제2 출력부를 포함하며,
    상기 제2 주사 신호 출력 시점은 상기 제1 주사 신호의 출력 시점과 다른, 표시 장치.
  12. 제 11 항에 있어서, 상기 제2 입력 단자는 제1 클럭 신호를 수신하고, 상기 제3 입력 단자는 제2 클럭 신호를 수신하며, 상기 제4 입력 단자는 제3 클럭 신호를 수신하고,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 및 상기 제3 클럭 신호의 게이트-온 레벨들은 서로 중첩하지 않는, 표시 장치.
  13. 제 12 항에 있어서, 상기 제1 출력부는,
    상기 제1 노드와 제3 노드 사이에 접속되고, 게이트 전극이 상기 제1 전원에 접속되는 제6 트랜지스터;
    상기 제3 입력 단자와 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제7 트랜지스터;
    상기 제1 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터; 및
    상기 제3 노드와 상기 제1 출력 단자 사이에 접속되는 제2 커패시터를 포함하는, 표시 장치.
  14. 제 13 항에 있어서, 상기 제2 출력부는,
    상기 제1 노드와 제4 노드 사이에 접속되고, 게이트 전극이 상기 제1 전원에 접속되는 제9 트랜지스터;
    상기 제4 입력 단자와 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제10 트랜지스터;
    상기 제2 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제11 트랜지스터; 및
    상기 제4 노드와 상기 제2 출력 단자 사이에 접속되는 제3 커패시터를 포함하는, 표시 장치.
  15. 제 12 항에 있어서, 상기 입력부는,
    상기 제1 입력 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터를 포함하고,
    상기 제1 신호 처리부는,
    상기 제2 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제2 트랜지스터; 및
    상기 제1 전원과 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제3 트랜지스터를 포함하는, 표시 장치.
  16. 제 12 항에 있어서, 상기 제2 신호 처리부는,
    상기 제1 노드와 상기 제2 전원 사이에 서로 직렬로 접속되는 제4 트랜지스터 및 제5 트랜지스터; 및
    상기 제2 노드와 상기 제2 전원 사이에 접속되는 제1 커패시터를 포함하고,
    상기 제4 트랜지스터의 게이트 전극은 상기 제2 노드에 접속되며,
    상기 제5 트랜지스터의 게이트 전극은 상기 제3 입력 단자에 접속되는, 표시 장치.
  17. 제 12 항에 있어서, 상기 제1 입력 단자는 이전 스테이지의 상기 제2 주사 신호 또는 스타트 펄스를 수신하는, 표시 장치.
  18. 제 12 항에 있어서, 상기 제2 주사 신호는 상기 제1 주사 신호가 시프트된 신호에 상응하는, 표시 장치.
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