CN108346402B - 一种栅极驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明实施例提供一种栅极驱动电路及其驱动方法、显示装置，涉及显示技术领域，能够实现多个像素分辨率的转换。栅极驱动电路包括N个级联的移位寄存器单元。每依次级联的S个移位寄存器单元构成一个驱动组。每个移位寄存器单元包括控制子单元以及至少两个缓冲子单元。同一个驱动组中的任意两个缓冲子单元的时钟信号端连接不同的系统时钟信号端。同一个移位寄存器单元中的控制子单元和缓冲子单元的时钟信号端连接不同的系统时钟信号端。

Description

一种栅极驱动电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及其驱动方法、显示装置。

背景技术

显示装置，例如LCD(Liquid Crystal Display，液晶显示装置)包括相互对盒的阵列基板和彩膜基板。其中，阵列基板包括横纵交叉的多条栅线和多条数据线，每一条栅线和一条数据线交叉界定一个亚像素。在此情况下，当栅线和数据线的数目和间距决定了显示装置的固有分辨率。

随着高清技术的不断发展，为了满足高清画面的显示要求，显示装置的固有分辨率越来越高。然而，在实际显示过程中，当待显示画面的分辨率低于显示装置的固有分辨率时，如果显示装置仍然以固有分辨率进行显示，将造成不必要的显示能耗。

发明内容

本发明的实施例提供一种栅极驱动电路及其驱动方法、显示装置，能够实现多个像素分辨率的转换。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种栅极驱动电路，用于向栅线输出扫描信号，所述栅极驱动电路包括N个级联的移位寄存器单元；每依次级联的S个移位寄存器单元构成一个驱动组；其中，N＞S≥1，N，S为正整数；每个移位寄存器单元包括控制子单元以及与所述控制子单元相连接的至少两个缓冲子单元，每个缓冲子单元的信号输出端连接一行所述栅线；其中，同一个所述驱动组中的任意两个缓冲子单元的时钟信号端连接不同的系统时钟信号端；同一个所述移位寄存器单元中的控制子单元和缓冲子单元的时钟信号端连接不同的系统时钟信号端。

优选的，所述驱动组包括依次级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元；所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元包括第一缓冲子单元、第二缓冲子单元、第三缓冲子单元以及第四缓冲子单元；所述第一移位寄存器单元中的第一缓冲子单元、第二缓冲子单元、第三缓冲子单元、第四缓冲子单元的时钟信号端分别连接第一系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端以及第四系统时钟信号端；所述第二移位寄存器单元中的第一缓冲子单元、第二缓冲子单元、第三缓冲子单元、第四缓冲子单元的时钟信号端分别连接第五系统时钟信号端、第六系统时钟信号端、第七系统时钟信号端以及第八系统时钟信号端；所述第三移位寄存器单元中的第一缓冲子单元、第二缓冲子单元、第三缓冲子单元、第四缓冲子单元的时钟信号端分别连接第九系统时钟信号端、第十系统时钟信号端、第十一系统时钟信号端以及第十二系统时钟信号端；所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元中控制子单元包括两个时钟信号端，分别为第一时钟信号端和第二时钟信号端；所述第一移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第八系统时钟信号端和第九系统时钟信号端；所述第二移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第十二系统时钟信号端和第一系统时钟信号端；所述第三移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第四系统时钟信号端和第五系统时钟信号端。

优选的，所述驱动组包括依次级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元以及第四移位寄存器单元；所述第一移位寄存器单元、所述第二移位寄存器单元、所述第三移位寄存器单元以及第四移位寄存器单元中的任意一个移位寄存器单元包括第一缓冲子单元、第二缓冲子单元；所述第一移位寄存器单元中的第一缓冲子单元、第二缓冲子单元的时钟信号端分别连接第一系统时钟信号端和第二系统时钟信号端；所述第二移位寄存器单元中的第一缓冲子单元、第二缓冲子单元的时钟信号端分别连接第三系统时钟信号端和第四系统时钟信号端；所述第三移位寄存器单元中的第一缓冲子单元、第二缓冲子单元的时钟信号端分别连接第五系统时钟信号端和第六系统时钟信号端；所述第四移位寄存器单元中的第一缓冲子单元、第二缓冲子单元的时钟信号端分别连接第七系统时钟信号端和第八系统时钟信号端；所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元中控制子单元包括两个时钟信号端，分别为第一时钟信号端和第二时钟信号端；所述第一移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第四系统时钟信号端和第五系统时钟信号端；所述第二移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第六系统时钟信号端和第七系统时钟信号端；所述第三移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第八系统时钟信号端和第一系统时钟信号端；所述第四移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第二系统时钟信号端和第三系统时钟信号端。

优选的，所述控制子单元包括第一上拉控制模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块以及复位模块；所述第一上拉控制模块连接第一信号输入端、控制子单元的信号输出端以及第一电压端，所述第一上拉控制模块用于在所述第一信号输入端的控制下，将所述第一电压端的信号输出至所述控制子单元的信号输出端；所述第一下拉控制模块连接第一时钟信号端、第二时钟信号端、所述第一信号输入端、第二电压端、第四电压端以及第一下拉节点，所述第一下拉控制模块用于在所述第一时钟信号端和第二时钟信号端的控制下将所述第二电压端的电压输出至所述第一下拉节点，或者用于在所述第一信号输入端的控制下，将所述第四电压端的电压输出至所述第一下拉节点；所述第二下拉控制模块连接所述第一时钟信号端、所述第二时钟信号端、所述第一信号输入端、第三电压端、第四电压端以及第二下拉节点，所述第二下拉控制模块用于在所述第一时钟信号端和第二时钟信号端的控制下将所述第三电压端的电压输出至所述第二下拉节点，或者用于在所述第一信号输入端的控制下，将所述第四电压端的电压输出至所述第二下拉节点；所述第一下拉模块连接所述第一下拉节点、所述控制子单元的信号输出端以及所述第四电压端，所述第一下拉模块用于在所述第一下拉节点的控制下，将所述控制子单元的信号输出端的电压下拉至所述第四电压端的电压；所述第二下拉模块连接所述第二下拉节点、所述控制子单元的信号输出端以及所述第四电压端，所述第二下拉模块用于在所述第二下拉节点的控制下，将所述控制子单元的信号输出端的电压下拉至所述第四电压端的电压；所述复位模块连接第二信号输入端、第一电压端以及所述第二下拉节点，所述复位模块用于在所述第二信号输入端的控制下，将第一电压端的电压输出至所述第二下拉节点。

优选的，所述移位寄存器单元中的任意一个缓冲子单元包括上拉模块、第二上拉控制模块、第三下拉模块以及第四下拉模块；所述第二上拉控制模块连接上拉控制节点、所述第二电压端、所述第三电压端以及所述控制子单元的信号输出端；所述第二上拉控制模块用于在所述第二电压端和所述第三电压端的控制下开启，并将所述控制子单元的信号输出端的信号输出至所述上拉节点；所述上拉模块连接所述上拉控制节点、第三时钟信号端以及所述缓冲子单元的信号输出端；所述上拉模块用于在所述上拉节点的控制下，将所述第三时钟信号端的信号输出至所述缓冲子单元的信号输出端；所述第三下拉模块连接所述第一下拉节点、第四电压端以及所述缓冲子单元的信号输出端；所述第三下拉模块用于在所述第一下拉节点的控制下，将所述缓冲子单元的信号输出端的电压下拉至所述第四电压端的电压；所述第四下拉模块连接所述第二下拉节点、第四电压端以及所述缓冲子单元的信号输出端；所述第四下拉模块用于在所述第二下拉节点的控制下，将所述缓冲子单元的信号输出端的电压下拉至所述第四电压端的电压。

优选的，所述第一上拉控制模块包括：第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，第一极连接第一电压端，第二极与所述控制子单元的信号输出端相连接。

优选的，所述第一下拉控制模块包括：第二晶体管、第三晶体管以及第四晶体管；所述第二晶体管的栅极连接所述第一时钟信号端、第一极连接所述第二电压端，第二极与所述第三晶体管的第一极相连接；所述第三晶体管的栅极连接第二时钟信号端，第二极与所述第一下拉节点相连接；所述第四晶体管的栅极连接所述第一信号输入端、第一极连接所述第四电压端，第二极与所述第一下拉节点相连接。

优选的，所述第二下拉控制模块包括：第五晶体管、第六晶体管以及第七晶体管；所述第五晶体管的栅极连接所述第一时钟信号端，第一极连接所述第三电压端，第二极与所述第六晶体管的第一极相连接；所述第六晶体管的栅极连接所述第二时钟信号端，第二极与所述第二下拉节点相连接；所述第七晶体管的栅极连接所述第一信号输入端，第一极连接所述第四电压端，第二极与所述第二下拉节点相连接。

优选的，所述第一下拉模块包括：第八晶体管，所述第八晶体管的栅极连接所述第一下拉节点，第一极连接所述第四电压端，第二极与所述控制子单元的信号输出端相连接。

优选的，所述第二下拉模块包括：第九晶体管，所述第九晶体管的栅极连接第二下拉节点，第一极连接所述第四电压端，第一极与所述控制子单元的信号输出端相连接。

优选的，所述复位模块包括：第十晶体管，所述第十晶体管的栅极连接所述第二信号输入端，第一极连接所述第一电压端，第二极与所述第二下拉节点相连接。

优选的，所述第二上拉控制模块包括：第十一晶体管和第十二晶体管；所述第十一晶体管的栅极连接所述第三电压端，第一极连接所述控制子单元的信号输出端，第二极与所述上拉节点相连接；所述第十二晶体管的栅极连接所述第二电压端，第一极连接所述控制子单元的信号输出端，第二极与所述上拉节点相连接。

优选的，所述上拉模块包括：第十三晶体管和存储电容；所述第十三晶体管的栅极连接所述上拉节点，第一极连接所述第三时钟信号端，第二极与所述缓冲子单元的信号输出端相连接；所述存储电容的一端连接所述第十三晶体管的栅极，另一端与所述第十三晶体管的第二极相连接。

优选的，所述第三下拉模块包括：第十四晶体管，所述第十四晶体管的栅极连接所述第一下拉节点，第一极连接所述第四电压端，第二极与所述缓冲子单元的信号输出端相连接。

优选的，所述第四下拉模块包括：第十五晶体管，所述第十五晶体管的栅极连接所述第二下拉节点，第一极连接所述第四电压端，第二极与所述缓冲子单元的信号输出端相连接。

优选的，所述N个级联的移位寄存器单元中，第一级移位寄存器单元中控制子单元的第一信号输入端连接起始信号端；除了所述第一级移位寄存器单元以外，其余移位寄存器单元中控制子单元的第一信号输入端连接第N-1级移位寄存器单元中一缓冲子单元的信号输出端；除了最后两级移位寄存器单元以外，其余移位寄存器单元中控制子单元的第二信号输入端连接第N+2级移位寄存器单元中一缓冲子单元的信号输出端；所述最后两级移位寄存器单元中控制子单元的第二信号输入端均连接复位信号端。

本发明实施例的另一方面，提供一种显示装置包括如上所述的任意一种栅极驱动电路。

本发明实施例的又一方面，提供一种用于驱动如上所述的任意一种栅极驱动电路的方法，该方法包括向同一个移位寄存器单元中的控制子单元的时钟信号端和缓冲子单元的时钟信号端输入不同的时钟信号；向同一个所述驱动组中的任意两个缓冲子单元的时钟信号端输入不同的时钟信号；或者，向同一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端输入相同的时钟信号，接收相同时钟信号的至少两个缓冲子单元的信号输出端同时输出栅极扫描信号；其中，向同一个所述驱动组中任意两个移位寄存器单元的缓冲子单元的时钟信号端输入的时钟信号不同。

优选的，在所述驱动组包括第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元，且所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元包括第一缓冲子单元、第二缓冲子单元、第三缓冲子单元以及第四缓冲子单元时，所述向同一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端输入相同的时钟信号方法包括：第一系统时钟信号端、第二系统时钟信号端输入相同的信号；第三系统时钟信号端、第四系统时钟信号端输入相同的信号；第五系统时钟信号端、第六系统时钟信号端输入相同的信号；第七系统时钟信号端、第八系统时钟信号端输入相同的信号；第九系统时钟信号端、第十系统时钟信号端输入相同的信号；第十一系统时钟信号端、第十二系统时钟信号端输入相同的信号；其中，所述第一系统时钟信号端、所述第三系统时钟信号端、所述第五系统时钟信号端、所述第七系统时钟信号端、所述第九系统时钟信号端以及第十一系统时钟信号端输出的时钟信号依次相差一预设相位差。

优选的，在所述驱动组包括第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元，且所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元包括第一缓冲子单元、第二缓冲子单元、第三缓冲子单元以及第四缓冲子单元时，所述向同一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端输入相同的时钟信号方法包括：第一系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端以及第四系统时钟信号端输入相同的信号；第五系统时钟信号端、第六系统时钟信号端、第七系统时钟信号端以及第八系统时钟信号端输入相同的信号；第九系统时钟信号端、第十系统时钟信号端、第十一系统时钟信号端以及第十二系统时钟信号端输入相同的信号；其中，所述第一系统时钟信号端、所述第五系统时钟信号端以及所述第九系统时钟信号端输出的时钟信号依次相差一预设相位差。

本发明实施例提供一种一种栅极驱动电路及其驱动方法、显示装置。该栅极驱动电路用于向栅线输出扫描信号。该栅极驱动电路包括N个级联的移位寄存器单元。每依次级联的S个移位寄存器单元构成一个驱动组。其中，N＞S≥1，N，S为正整数。每个移位寄存器单元包括控制子单元以及与控制子单元相连接的至少两个缓冲子单元，每个缓冲子单元的信号输出端连接一行栅线。其中，同一个驱动组中的任意两个缓冲子单元的时钟信号端连接不同的系统时钟信号端。此外，同一个移位寄存器单元中的控制子单元和缓冲子单元的时钟信号端连接不同的系统时钟信号端。

由上述可知，每个移位寄存器单元包括控制子单元和与该控制子单元相连接的至少两个缓冲子单元，且同一驱动组中的任意两个缓冲子单元的时钟信号端连接不同的系统时钟信号端，同一个移位寄存器单元中的控制子单元和缓冲子单元的时钟信号端连接不同的系统时钟信号端。基于此，在待显示画面的分辨率与显示装置的固有分辨率相当的情况，可以使得任意一驱动组中的任意两个缓冲子单元的时钟信号端接收到的时钟信号不相同。此时，起始信号端输入起始信号，该缓冲子单元的信号输出端从上到下依次输出的栅极扫描信号具有一定的相位差，从而可以对每一行栅线进行逐行扫描。在此情况下，具有该栅极驱动电路的显示装置可以以固有分辨率进行显示。

此外，在待显示画面的分辨率低于显示装置的固有分辨率的情况下，可以使得任意一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端接收到的时钟信号相同。此时，上述至少两个缓冲子单元的信号输出端输出的栅极扫描信号同步，从而可以同时将与该两个缓冲子单元分别相连接的栅线同时扫描。在此情况下，具有该栅极驱动电路的显示装置显示画面的分辨率将小于上述固有分辨率，从而达到减小显示功耗的目的。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种栅极驱动电路的结构示意图；

图2为图1中栅极驱动电路中的任意一个移位寄存器单元包括四个缓冲子单元的结构示意图；

图3为具有图2所示的栅极驱动电路显示固有分辨率时，控制信号的时序图；

图4为具有图2所示的栅极驱动电路显示固有分辨率的二分之一时的控制信号的时序图；

图5为具有图2所示的栅极驱动电路显示固有分辨率的四分之一时的控制信号的时序图；

图6为图1中栅极驱动电路中的任意一个移位寄存器单元包括两个缓冲子单元的结构示意图；

图7为具有图6所示的栅极驱动电路显示固有分辨率时，控制信号的时序图；

图8为具有图6所示的栅极驱动电路显示固有分辨率的二分之一时的控制信号的时序图；

图9为图2或图6所示的栅极驱动电路中的任意一个控制子单元的结构示意图；

图10为图2或图6所示的栅极驱动电路中的任意一个缓冲子单元的结构示意图；

图11为图9所述的控制子单元与图10所示的缓冲子单元相连接构成的电路结构示意图。

附图标记：

01-驱动组；10-移位寄存器单元；20-第一上拉控制模块；21-第二上拉控制模块；30-第一下拉控制模块；31-第二下拉控制模块；40-第一下拉模块；41-第二下拉模块；50-复位模块；60-上拉模块；70-第三下拉模块；71-第四下拉模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种栅极驱动电路，用于向栅线(G1、G2……)输出扫描信号。该栅极驱动电路如图1所示包括N个级联的移位寄存器单元10。每依次级联的S个移位寄存器单元10构成一个驱动组01，图1中是以两个移位寄存器单元10构成一个驱动组01为例进行的说明。其中，N＞S≥1，N，S为正整数。

具体的，每个移位寄存器单元10包括一个控制子单元SR以及与该控制子单元SR相连接的至少两个缓冲子单元BF，每个缓冲子单元BF的信号输出端VOUT连接一行栅线Gate。图1中每个移位寄存器单元10中包括M个缓冲子单元(BF_1、BF_2……BF_M)，M≥2，M为正整数。

其中，同一个驱动组01中的任意两个缓冲子单元BF的时钟信号端CK连接不同的系统时钟信号端(CLK1或CLK2……CLK-U，其中，U≥2，U为正整数)。在此情况下，当上述系统时钟信号端(CLK1、CLK2……CLK-U)均输入不同的信号时，以正向扫描为例，同一个驱动组01中的缓冲子单元BF从上到下输出的栅极扫描信号依次具有一定的相位差，从而使得与同一个驱动组01的各个缓冲子单元BF相连接的栅线能够逐行打开。或者，当上述系统时钟信号端(CLK1、CLK2……CLK-U)中与缓冲子单元BF相连接的至少两个输入的时钟信号相同时，同一个驱动组01中的至少两个缓冲子单元BF的时钟信号端CK接收到的时钟信号相同。此时，上述至少两个缓冲子单元BF的信号输出端VOUT输出的栅极扫描信号同步，从而可以同时将与上述至少两个缓冲子单元BF分别相连接的栅线同时扫描。

此外，同一个移位寄存器单元10中的控制子单元SR和缓冲子单元BF的时钟信号端连接不同的系统时钟信号端，从而使得输入至控制子单元SR的第一信号端INPUT1和第二信号端INPUT2的信号均与缓冲子单元BF的信号输出端VOUT输出的信号之间具有相位差，从而实现栅极扫描信号的移位寄存。

在此基础上，构成该栅极驱动电路的上述N个移位寄存器单元10的级联方式可以为：第一级移位寄存器单元10中控制子单元SR的第一信号输入端INPUT1连接起始信号端STV。该起始信号端STV用于输入起始信号，以驱动该栅极驱动电路开始进入工作状态。此外，除了第一级移位寄存器单元10以外，其余移位寄存器单元10中控制子单元SR的第一信号输入端INPUT1连接第N-1级移位寄存器单元10中一缓冲子单元BF的信号输出端VOUT。即上一级移位寄存器单元10中一缓冲子单元BF的信号输出端VOUT输出的栅极扫描信号作为下一级移位寄存器单元10中控制子单元SR的输入信号。

在此基础上，除了最后两级移位寄存器单元10以外，其余移位寄存器单元10中控制子单元SR的第二信号输入端INPUT2连接第N+2级移位寄存器单元10中一缓冲子单元BF的信号输出端。

此外，最后两级移位寄存器单元10中控制子单元SR的第二信号输入端INPUT2均连接复位信号端REST。该复位信号端REST用于输出复位信号，以对最后两级移位寄存器单元10进行复位。

由上述可知，每个移位寄存器单元包括控制子单元和与该控制子单元相连接的至少两个缓冲子单元，且同一驱动组中的任意两个缓冲子单元的时钟信号端连接不同的系统时钟信号端，同一个移位寄存器单元中的控制子单元和缓冲子单元的时钟信号端连接不同的系统时钟信号端。基于此，在待显示画面的分辨率与显示装置的固有分辨率相当的情况，可以使得任意一驱动组中的任意两个缓冲子单元的时钟信号端接收到的时钟信号不相同。此时，起始信号端输入起始信号，该缓冲子单元的信号输出端从上到下依次输出的栅极扫描信号具有一定的相位差，从而可以对每一行栅线进行逐行扫描。在此情况下，具有该栅极驱动电路的显示装置可以以固有分辨率进行显示。

此外，在待显示画面的分辨率低于显示装置的固有分辨率的情况下，可以使得任意一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端接收到的时钟信号相同。此时，上述至少两个缓冲子单元的信号输出端输出的栅极扫描信号同步，从而可以同时将与该两个缓冲子单元分别相连接的栅线同时扫描。在此情况下，具有该栅极驱动电路的显示装置显示画面的分辨率将小于上述固有分辨率，从而达到减小显示功耗的目的。

以下以上述显示装置的固有分辨率为8K为例，对在待显示画面的分辨率低于显示装置的固有分辨率的情况下，能够实现对该显示装置分辨率进行转换的栅极驱动电路的具体结构进行详细的举例说明。

实施例一

本实施例中，具有上述栅极驱动电路的显示装置可以显示的分辨率为固有分辨率8K，此外该显示装置还可以实现分辨率从8K转换至4K或者从8K转换至2K。

在此情况下，该栅极驱动电路的任意一个驱动组01连接16条栅线。如图2所示上述任意一个驱动组01包括依次级联的第一移位寄存器单元10_1、第二移位寄存器单元10_2、第三移位寄存器单元10_3。

其中，第一移位寄存器单元10_1、第二移位寄存器单元10_2以及第三移位寄存器单元10_3中的任意一个移位寄存器单元包括第一缓冲子单元BF_1、第二缓冲子单元BF_2、第三缓冲子单元BF_3以及第四缓冲子单元BF_4。

在此情况下，第一移位寄存器单元10_1中的第一缓冲子单元BF_1、第二缓冲子单元BF_2、第三缓冲子单元BF_3、第四缓冲子单元BF_4的时钟信号端CK分别连接第一系统时钟信号端CLK1、第二系统时钟信号端CLK2、第三系统时钟信号端CLK3以及第四系统时钟信号端CLK4。

第二移位寄存器单元10_2中的第一缓冲子单元BF_1、第二缓冲子单元BF_2、第三缓冲子单元BF_3、第四缓冲子单元BF_4的时钟信号端CK分别连接第五系统时钟信号端CLK5、第六系统时钟信号端CLK6、第七系统时钟信号端CLK7以及第八系统时钟信号端CLK8。

第三移位寄存器单元10_3中的第一缓冲子单元BF_1、第二缓冲子单元BF_2、第三缓冲子单元BF_3、第四缓冲子单元BF_4的时钟信号端CK分别连接第九系统时钟信号端CLK9、第十系统时钟信号端CLK10、第十一系统时钟信号端CLK11以及第十二系统时钟信号端CLK12。

基于此，第一移位寄存器单元10_1、第二移位寄存器单元10_2以及第三移位寄存器单元10_3中的任意一个移位寄存器单元中控制子单元SR具有两个时钟信号端，分别为第一时钟信号端CK1和第二时钟信号端CK2。

在此情况下，第一移位寄存器单元10_1中控制子单元SR的第一时钟信号端CK1和第二时钟信号端CK2分别连接第八系统时钟信号端CLK8和第九系统时钟信号端CLK9。第二移位寄存器单元10_2中控制子单元SR的第一时钟信号端CK1和第二时钟信号端CK2分别连接第十二系统时钟信号端CLK12和第一系统时钟信号端CLK1。第三移位寄存器单元中控制子单元SR的第一时钟信号端CK1和第二时钟信号端CK2分别连接第四系统时钟信号端CLK4和第五系统时钟信号端CLK5。

由上述可知，第一移位寄存器单元10_1、第二移位寄存器单元10_2以及第三移位寄存器单元10_3中的任意一个移位寄存器单元连接有依次排列的四条栅线。在此情况下，当采用如图3所示的信号时序时，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2、第三系统时钟信号端CLK3、第四系统时钟信号端CLK4、第五系统时钟信号端CLK5、第六系统时钟信号端CLK6、第七系统时钟信号端CLK7、第八系统时钟信号端CLK8、第九系统时钟信号端CLK9、第十系统时钟信号端CLK10、第十一系统时钟信号端CLK11以及第十二系统时钟信号端CLK12输入的时钟信号依次具有一定的相位差。

需要说明的是，该相位差可以根据用户的需要进行设定，例如图3中，当时钟信号的高电平持续时间为5H时，相邻两个时钟信号相差的时间可以为1H，而重叠部分可以为4H。其中，H可以为一行像素的扫描时间，即一图像帧的扫描时间与栅线总数量的比值。

在此情况下，以与栅线(G1-G12)相连接的驱动组01为例，与第一系统时钟信号端CLK1相连接的第一移位寄存器单元10_1中的第一缓冲子单元BF_1的信号输出端VOUT向栅线G1输出栅极扫描信号。接下来栅线G2-G12依次接收到与其各自相连接的缓冲子单元的信号输出端VOUT输出栅极扫描信号。从而使得上述栅线G1-G12逐行进行扫描。

此外，由于从上至下，上一个驱动组01中的最后一个移位寄存器单元10与下一个驱动组01中的第一个移位寄存器单元10级联，因此上一个驱动组01中最后一个移位寄存器单元10中最后一个缓冲子单元的信号输出端VOUT输出栅极扫描信号与下一个驱动组01中的第一个移位寄存器单元10中第一个缓冲子单元的信号输出端VOUT输出栅极扫描信号之间也存在上述相位差。这样一来，当采用正向扫描时，从上至下栅线依次输入扫描信号，从而逐行打开亚像素以实现画面显示。在此情况下，由于每一行亚像素逐行开启，从而可以使得具有上述栅极驱动电路的显示装置能够以固有分辨率进行显示，即当上述固有分辨率为8K时，在采用如图3所示的时序信号进行显示时，该显示装置显示画面的分辨率为8K。

在此基础上，为了使得该显示装置以4K分辨率进行显示，可以采用如图4所示的时序信号。此时，第一系统时钟信号端CLK1、第三系统时钟信号端CLK3、第五系统时钟信号端CLK5、第七系统时钟信号端CLK7、第九系统时钟信号端CLK9、第十一系统时钟信号端CLK11输出的时钟信号依次具有一定的相位差。例如图4中，当时钟信号的高电平持续时间为5H时，相邻两个不同的时钟信号相差的时间可以为2H，而重叠部分可以为3H。

此外，第一系统时钟信号端CLK1和第二系统时钟信号端CLK2输出的信号相同；第三系统时钟信号端CLK3和第四系统时钟信号端CLK4输出的信号相同；第五系统时钟信号端CLK5和第六系统时钟信号端CLK6输出的信号相同；第七系统时钟信号端CLK7和第八系统时钟信号端CLK8输出的信号相同；第九系统时钟信号端CLK9和第十系统时钟信号端CLK10输出的信号相同；第十一系统时钟信号端CLK11和第十二系统时钟信号端CLK12输出的信号相同。

在此情况下，以与栅线(G1-G12)相连接的驱动组01为例，栅线G1和G2同时接收到栅极扫描信号；G3和G4同时接收到栅极扫描信号；G5和G6同时接收到栅极扫描信号；G7和G8同时接收到栅极扫描信号；G9和G10同时接收到栅极扫描信号；G11和G12同时接收到栅极扫描信号。同理，对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的两行亚像素被同时开启，此时，该两行亚像素中位于同一列的两个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的二分之一即4K。

或者，为了进一步减小分辨率，使得该显示装置以2K分辨率进行显示，可以采用如图5所示的时序信号。此时，第一系统时钟信号端CLK1、第五系统时钟信号端CLK5、第九系统时钟信号端CLK9输入的时钟信号依次具有一定的相位差。例如图5中，当时钟信号的高电平持续时间为5H时，相邻两个不同的时钟信号相差的时间可以为5H，且无重叠部分。

此外，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2、第三系统时钟信号端CLK3和第四系统时钟信号端CLK4输出的信号相同；第五系统时钟信号端CLK5、第六系统时钟信号端、第七系统时钟信号端CLK7和第八系统时钟信号端CLK8输出的信号相同；第九系统时钟信号端CLK9、第十系统时钟信号端CLK10、第十一系统时钟信号端CLK11和第十二系统时钟信号端CLK12输出的信号相同。

在此情况下，以与栅线(G1-G12)相连接的驱动组01为例，栅线G1、G2、G3和G4同时接收到栅极扫描信号；G5、G6、G7和G8同时接收到栅极扫描信号；G9、G10、G11和G12同时接收到栅极扫描信号。同理，对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的四行亚像素被同时开启，此时，该四行亚像素中位于同一列的四个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的四分之一即2K。

由上述可知，通过控制系统时钟信号端的输出信号，可以使得具有该栅极驱动电路的显示装置显示的分辨率从固有分辨率8K转换至4K或者从8K转换至2K。从而当待显示画面的分辨率低于上述固有分辨率时，该显示装置可以采用4K或者2K的分辨率进行显示，以降低功耗。

实施例二

本实施例中，具有上述栅极驱动电路的显示装置可以实现分辨率从固有分辨率8K转换至4K。

在此情况下，该栅极驱动电路的任意一个驱动组01连接16条栅线。如图6所示上述任意一个驱动组01包括依次级联的第一移位寄存器单元10_1、第二移位寄存器单元10_2、第三移位寄存器单元10_3以及第四移位寄存器单元10_4。

其中，第一移位寄存器单元10_1、第二移位寄存器单元10_2、第三移位寄存器单元10_3以及第四移位寄存器单元10_4中的任意一个移位寄存器单元包括第一缓冲子单元BF_1、第二缓冲子单元BF_2。

在此情况下，第一移位寄存器单元10_1中的第一缓冲子单元BF_1、第二缓冲子单元BF_2的时钟信号端CK分别连接第一系统时钟信号端CLK1和第二系统时钟信号端CLK2。

第二移位寄存器单元10_2中的第一缓冲子单元BF_1、第二缓冲子单元BF_2的时钟信号端CK分别连接第三系统时钟信号端CLK3和第四系统时钟信号端CLK4。

第三移位寄存器单元10_3中的第一缓冲子单元BF_1、第二缓冲子单元BF_2的时钟信号端CK分别连接第五系统时钟信号端CLK5和第六系统时钟信号端CLK6。

第四移位寄存器单元10_4中的第一缓冲子单元BF_1、第二缓冲子单元BF_2的时钟信号端CK分别连接第七系统时钟信号端CLK7和第八系统时钟信号端CLK8。

基于此，第一移位寄存器单元10_1、第二移位寄存器单元10_2以及第三移位寄存器单元10_3中的任意一个移位寄存器单元中控制子单元SR具有两个时钟信号端，分别为第一时钟信号端CK1和第二时钟信号端CK2。

在此情况下，第一移位寄存器单元10_1中控制子单元SR第一时钟信号端CK1和第二时钟信号端CK2分别连接第四系统时钟信号端CLK4和第五系统时钟信号端CLK5。第二移位寄存器单元10_2中控制子单元SR第一时钟信号端CK1和第二时钟信号端CK2分别连接所述第六系统时钟信号端CLK6和第七系统时钟信号端CLK7。第三移位寄存器单元10_3中控制子单元SR的第一时钟信号端CK1和第二时钟信号端CK2分别连接第八系统时钟信号端CLK8和第一系统时钟信号端CLK1。第四移位寄存器单元10_4中控制子单元SR连接第二系统时钟信号端CLK2和第三系统时钟信号端CLK3。

由上述可知，第一移位寄存器单元10_1、第二移位寄存器单元10_2以及第三移位寄存器单元10_3以及第四移位寄存器单元10_4中的任意一个移位寄存器单元连接有依次排列的两条栅线。在此情况下，当采用如图7所示的时钟信号的信号时序时，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2、第三系统时钟信号端CLK3、第四系统时钟信号端CLK4、第五系统时钟信号端CLK5、第六系统时钟信号端CLK6、第七系统时钟信号端CLK7以及第八系统时钟信号端CLK8输入的时钟信号依次具有一定的相位差。

在此情况下，以与栅线(G1-G8)相连接的驱动组01为例，与第一系统时钟信号端CLK1相连接的第一移位寄存器单元10_1中的第一缓冲子单元BF_1的信号输出端VOUT向栅线G1输出栅极扫描信号。接下来栅线G2-G8依次接收到与其各自相连接的缓冲子单元的信号输出端VOUT输出栅极扫描信号。从而使得上述栅线G1-G8逐行进行扫描。

在此基础上，与实施例一的原理相同，上一个驱动组01中最后一个移位寄存器单元10中最后一个缓冲子单元的信号输出端VOUT输出栅极扫描信号与下一个驱动组01中的第一个移位寄存器单元10中第一个缓冲子单元的信号输出端VOUT输出栅极扫描信号之间也存在上述相位差。这样一来，当采用正向扫描时，从上至下栅线依次输入扫描信号，从而逐行打开亚像素以实现画面显示。在此情况下，由于每一行亚像素逐行开启，从而可以使得具有上述栅极驱动电路的显示装置能够以固有分辨率进行显示，即当上述固有分辨率为8K时，在采用如图7所示的时序信号进行显示时，该显示装置显示画面的分辨率为8K。

在此基础上，为了使得该显示装置以4K分辨率进行显示，可以采用如图8所示的时序信号。此时，第一系统时钟信号端CLK1、第三系统时钟信号端CLK3、第五系统时钟信号端CLK5以及第七系统时钟信号端CLK7输出的时钟信号依次具有一定的相位差。

此外，第一系统时钟信号端CLK1和第二系统时钟信号端CLK2输出的信号相同；第三系统时钟信号端CLK3和第四系统时钟信号端CLK4输出的信号相同；第五系统时钟信号端CLK5和第六系统时钟信号端CLK6输出的信号相同；第七系统时钟信号端CLK7和第八系统时钟信号端CLK8输出的信号相同。

在此情况下，以与栅线(G1-G8)相连接的驱动组01为例，栅线G1和G2同时接收到栅极扫描信号；G3和G4同时接收到栅极扫描信号；G5和G6同时接收到栅极扫描信号；G7和G8同时接收到栅极扫描信号。同理，对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的两行亚像素被同时开启，此时，该两行亚像素中位于同一列的两个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的二分之一即4K。

需要说明的是，同理可得当固有分辨率为4K时，采用如图7所示的时序信号进行显示时，该显示装置显示画面的分辨率为4K。当采用如图8所示的时序信号进行显示时，该显示装置显示画面的分辨率为2K。

对比实施例二提供如图6所示的栅极驱动电路与实施例一提供的如图2所示的栅极驱动电路，可以看出实施例一的方案中与一个控制子单元SR相连接的缓冲子单元BF的数量较少，从而能够减小非显示区域的布线空间，进而有利于满足超窄边框的设计要求。

以下对如图2或图6所示的任意一个移位寄存器单元01中的控制子单元SR和缓冲子单元BF的具体结构进行详细的说明。

具体的，如图9所示，控制子单元SR包括第一上拉控制模块20、第一下拉控制模块30、第二下拉控制模块31、第一下拉模块40、第二下拉模块41以及复位模块50。

其中，第一上拉控制模块20连接第一信号输入端INPUT1、控制子单元SR的信号输出端SOUT以及第一电压端VDD。该第一上拉控制模块20用于在第一信号输入端INPUT1的控制下，将第一电压端VDD的信号输出至控制子单元SR的信号输出端SOUT。其中，第一电压端VDD用于输出恒定的高电平。

优选的，该第一上拉控制模块20可以包括第一晶体管M1。该第一晶体管M1的栅极连接第一信号输入端INPUT1，第一极连接第一电压端VDD，第二极与控制子单元SR的信号输出端SOUT相连接。

此外，第一下拉控制模块30连接第一时钟信号端CK1、第二时钟信号端CK2、第一信号输入端INPUT1、第二电压端VDD_E、第四电压端VGL以及第一下拉节点PD1。其中，该第一下拉节点PD1用于向缓冲子单元BF提供输出端SRST_E。

在此情况下，第一下拉控制模块30用于在第一时钟信号端CK1和第二时钟信号端CK2的控制下将第二电压端VDD_E的电压输出至第一下拉节点PD1。或者该第一下拉控制模块30用于在第一信号输入端INPUT1的控制下，将第四电压端VGL的电压输出至第一下拉节点PD1。

优选的，该第一下拉控制模块30可以包括：第二晶体管M2、第三晶体管M3以及第四晶体管M4。

其中，第二晶体管M2的栅极连接第一时钟信号端CK1、第一极连接第二电压端VDD_E，第二极与第三晶体管M3的第一极相连接。

第三晶体管M3的栅极连接第二时钟信号端CK2，第二极与第一下拉节点PD1相连接。

第四晶体管M4的栅极连接第一信号输入端INPUT1、第一极连接第四电压端VGL，第二极与第一下拉节点PD1相连接。

在此基础上，第二下拉控制模块31连接第一时钟信号端CK1、第二时钟信号端CK2、第一信号输入端INPUT1、第三电压端VDD_O、第四电压端VGL以及第二下拉节点PD2。其中，该第二下拉节点PD2用于向缓冲子单元BF提供输出端SRST_O。

基于此，该第二下拉控制模块31用于在第一时钟信号端CK1和第二时钟信号端CK2的控制下将第三电压端VDD_O的电压输出至第二下拉节点PD2。或者该第二下拉控制模块31用于在第一信号输入端INPUT1的控制下，将第四电压端VGL的电压输出至第二下拉节点PD2。

优选的，该第二下拉控制模块31包括：第五晶体管M5、第六晶体管M6以及第七晶体管M7。

其中，第五晶体管M5的栅极连接第一时钟信号端CK1，第一极连接第三电压端VDD_O，第二极与第六晶体管M6的第一极相连接。

第六晶体管M6的栅极连接第二时钟信号端CK2，第二极与第二下拉节点PD2相连接。

第七晶体管M7的栅极连接第一信号输入端CK1，第一极连接第四电压端VGL，第二极与第二下拉节点PD2相连接。

需要说明的是，上述第二电压端VDD_E和第三电压端VDD_O可以在很短的时间内，例如1s内交替输出高电平，从而可以避免第二晶体管M2和第五晶体管M5的第一极长时间在高电压的状态下工作，从而导致阈值电压发生偏移。此外，上述第四电压端VGL输入恒定的低电平。

此外，第一下拉模块40连接第一下拉节点PD1、控制子单元SR的信号输出端SOUT以及第四电压端VGL。该第一下拉模块40用于在第一下拉节点PD1的控制下，将控制子单元SR的信号输出端SOUT的电压下拉至第四电压端的电压VGL。

优选的，该第一下拉模块40包括第八晶体管M8。该第八晶体管M8的栅极连接第一下拉节点PD1，第一极连接第四电压端VGL，第二极与控制子单元SR的信号输出端SOUT相连接。

此外，第二下拉模块41连接第二下拉节点PD1、控制子单元SR的信号输出端SOUT以及第四电压端VGL。该第二下拉模块41用于在第二下拉节点PD1的控制下，将控制子单元SR的信号输出端SOUT的电压下拉至第四电压端VGL的电压。

优选的，该第二下拉模块41包括第九晶体管M9。该第九晶体管M9的栅极连接第二下拉节点PD2，第一极连接第四电压端VGL，第一极与控制子单元SR的信号输出端SOUT相连接。

此外，复位模块50连接第二信号输入端INPUT2、第一电压端VDD以及第二下拉节点PD2。该复位模块50用于在第二信号输入端INPUT2的控制下，将第一电压端VDD的电压输出至第二下拉节点PD2。

优选的，该复位模块50包括第十晶体管M10，该第十晶体管M10的栅极连接第二信号输入端INPUT2，第一极连接第一电压端VDD，第二极与第二下拉节点PD2相连接。

在此基础上，上述移位寄存器单元10中的任意一个缓冲子单元BF如图10所示包括上拉模块60、第二上拉控制模块21、第三下拉模块70以及第四下拉模块71。

其中，第二上拉控制模块21连接上拉控制节点PU、第二电压端VDD_E、第三电压端VDD_O以及控制子单元SR的信号输出端SOUT。该第二上拉控制模块21用于在第二电压端VDD_E和第三电压端VDD_O的控制下开启，并将控制子单元SR的信号输出端SOUT的信号输出至上拉节点PU。

优选的，第二上拉控制模块21包括第十一晶体管M11和第十二晶体管M12。其中，第十一晶体管M11的栅极连接第三电压端VDD_O，第一极连接控制子单元SR的信号输出端SOUT，第二极与上拉节点PU相连接。

第十二晶体管M12的栅极连接第二电压端VDD_E，第一极连接控制子单元SR的信号输出端SOUT，第二极与上拉节点PU相连接。

此外，该上拉模块60连接上拉控制节点PU、第三时钟信号端CK3以及缓冲子单元BF的信号输出端VOUT。该上拉模块60用于在上拉节点PU的控制下，将第三时钟信号端CK3的信号输出至缓冲子单元BF的信号输出端VOUT。

需要说明的是，为了区别控制子单元SR的时钟信号端，即上述第一时钟信号端CK1和第二时钟信号端CK2，将图2或图6中的缓冲子单元BF的时钟信号端CK作为第三时钟信号端CK3。

优选的，上拉模块30包括第十三晶体管M13和存储电容C。该第十三晶体管M13的栅极连接上拉节点PU，第一极连接第三时钟信号端CK3，第二极与缓冲子单元BF的信号输出端VOUT相连接。

该存储电容C的一端连接第十三晶体管M13的栅极，另一端与第十三晶体管M13的第二极相连接。

在此基础上，第三下拉模块70通过接口SRST_E与第一下拉节点PD1相连接连接。此外，第三下拉模块70还连接第四电压端VGL以及缓冲子单元BF的信号输出端VOUT。该第三下拉模块70用于在第一下拉节点PD1的控制下，将缓冲子单元BF的信号输出端VOUT的电压下拉至第四电压端VGL的电压。

该第三下拉模块70包括第十四晶体管M14，该第十四晶体管M14的栅极连接第一下拉节点PD1，第一极连接第四电压端VGL，第二极与缓冲子单元BF的信号输出端VOUT相连接。

在此基础上，第四下拉模块71通过接口SRST_E与连接第二下拉节点PD2相连接。此外，该第四下拉模块71还连接第四电压端VGL以及缓冲子单元BF的信号输出端VOUT。第四下拉模块71用于在第二下拉节点PD2的控制下，将缓冲子单元BF的信号输出端VOUT的电压下拉至第四电压端VGL的电压。

优选的，该第四下拉模块71包括第十五晶体管M15。该第十五晶体管M15的栅极连接第二下拉节点PD2，第一极连接第四电压端VGL，第二极与缓冲子单元BF的信号输出端VOUT相连接。

需要说明的是，本发明对上述晶体管的类型不做限定，可以为均为N型晶体管或者均为P型晶体管。该晶体管的第一极可以为源极，第二极为漏极；或者，第一极为漏极，第二极为源极。

图9所示的控制子单元SR与一个图10所示的缓冲子单元相连接，构成的电路结构如图11所示，以下以上述晶体管均为N型晶体管为例，通过如图11所示的电路结构对图2中任意一个移位寄存器单元10的驱动方法进行详细的说明。

在基于具有如图2所示的栅极驱动电路的显示装置，其固有分辨率为8K的情况下，当需要该显示装置以固有分辨率进行显示时，可以采用如图3所示的信号时序。其中，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2、第三系统时钟信号端CLK3、第四系统时钟信号端CLK4、第五系统时钟信号端CLK5、第六系统时钟信号端CLK6、第七系统时钟信号端CLK7、第八系统时钟信号端CLK8、第九系统时钟信号端CLK9、第十系统时钟信号端CLK10、第十一系统时钟信号端CLK11以及第十二系统时钟信号端CLK12输入的时钟信号依次具有一定的相位差。

在此情况下，以与栅线(G1-G12)相连接的驱动组01中的第一移位寄存器单元10_1为例，对该移位寄存器单元10_1在一图像帧内的驱动方法进行说明。

其中，一图像帧可以如图3、4或5所示包括第一阶段T1、第二阶段T2以及第三阶段T3。

首先，在第一阶段T1，该第一移位寄存器单元10_1的控制子单元SR_1的第一信号输入端INPUT1接收到起始信号端STV输入的起始信号。此时，如图11所示，第一晶体管M1导通，从而将第一电压端VDD的高电平输出至该控制子单元SR_1的信号输出端SOUT，并通过该控制子单元SR_1的信号输出端SOUT将上述高电平传输至第一缓冲子单元BF_1。

该第一缓冲子单元BF_1中的第十一晶体管M11和第十二晶体管M12导通，从而将控制子单元SR_1的信号输出端SOUT输出的高电平传输至存储电容C以及第十三晶体管M13的栅极。该存储电容C对上述高电平进行存储。此时，与该第一缓冲子单元BF_1的时钟信号端，即第三时钟信号端CK3接收到的第一系统时钟信号CLK1输出的时钟信号如图3所示为低电平，该低电平通过导通的第十三晶体管M13传输至第一缓冲子单元BF_1的信号输出端VOUT，与该信号输出端VOUT相连接的栅线G1输出低电平。

此外，如图3所示，由于与控制子单元SR_1的第一时钟信号端CK1相连接的第八系统时钟信号端CLK8，以及与控制子单元SR_1的第二时钟信号端CK2相连接的第九系统时钟信号端CLK9输入低电平，因此第二晶体管M2、第三晶体管M3、第五晶体管M5以及第六晶体管M6截止。

在此基础上，第一信号输入端INPUT1输入高电平，第四晶体管M4导通，从而将第一下拉节点PD1的电位下拉至第四电压端VGL的低电平，此时第八晶体管M8和第十四晶体管M14截止。同理，第一信号输入端INPUT1输入高电平，第七晶体管M7导通，从而将第二下拉节点PD2的电位下拉至第四电压端VGL的低电平，此时第九晶体管M9和第十五晶体管M15截止。此外，由于第二信号输入端INPUT2输入低电平，因此第十晶体管M10截止。

综上所述，由于第一阶段T1，与栅线G1相连接的第一缓冲子单元BF_1的信号输出端VOUT输出低电平，从而使得与该栅线G1相连接的一行像素未开启。

接下来，在第二阶段T2，图11中的存储电容C将上一阶段存储的高电平进行释放，从而使得上拉节点PU的电位进一步升高，第十三晶体管M13导通。此时，第三时钟信号端CK3接收到的第一系统时钟信号CLK1输出的时钟信号如图3所示为高电平，从而使得第一缓冲子单元BF_1的信号输出端VOUT向与其相连接的栅线G1输出高电平。

其余晶体管截止或导通状态同上所述，此处不再赘述。

综上所述，由于第二阶段T1，与栅线G1相连接的第一缓冲子单元BF_1的信号输出端VOUT输出高电平，从而使得与该栅线G1相连接的一行像素开启。

最后，在第三阶段T3，与控制子单元SR_1的第一时钟信号端CK1相连接的第八系统时钟信号端CLK8，以及与控制子单元SR_1的第二时钟信号端CK2相连接的第九系统时钟信号端CLK9输入高电平，因此第二晶体管M2、第三晶体管M3、第五晶体管M5以及第六晶体管M6导通。

在此情况下，第二电压端VDD_E的高电平通过第二晶体管M2和第三晶体管M3传输至第一下拉控制节点PD1，使得第一下拉控制节点PD1的电位升高。此时，第八晶体管M8和第十四晶体管M14导通，从而通过第八晶体管M8将控制子单元SR_1的信号输出端SOUT下拉至第四电压段VGL的低电平。在此情况下，第十三晶体管M13截止。此外，通过第十四晶体管M14将第一缓冲子单元BF_1的信号输出端VOUT下拉至第四电压段VGL的低电平。

同理，第三电压端VDD_O的高电平通过第五晶体管M5和第六晶体管M6传输至第二下拉控制节点PD2，使得第二下拉控制节点PD2的电位升高。此时，第九晶体管M9和第十五晶体管M15导通，从而通过第九晶体管M9将控制子单元SR_1的信号输出端SOUT下拉至第四电压段VGL的低电平。在此情况下，第十三晶体管M13截止。此外，通过第十五晶体管M15将第一缓冲子单元BF_1的信号输出端VOUT下拉至第四电压段VGL的低电平。

此外，第二信号输入端INPUT2输入高电平，第十晶体管M10导通，从而将第一电压端VDD的电压输出至第二下拉控制节点PD2，以通过第二下拉控制节点PD2控制第十四晶体管M14和第十五晶体管M15导通，从而对控制子单元SR_1的信号输出端SOUT进行复位。

综上所述，由于第三阶段T3，与栅线G1相连接的第一缓冲子单元BF_1的信号输出端VOUT被拉低至第四电压端VGL的低电平，从而使得与该栅线G1相连接的一行像素未开启。

由上述可知，该第一缓冲子单元BF_1的信号输出端VOUT在第二阶段T2向栅线G1输出栅极扫描信号。由于当采用如图3所示的时钟信号对上述第一移位寄存器单元10_01进行控制，因此第一移位寄存器单元10_01中的第一缓冲子单元BF_1、第二缓冲子单元BF_2、第三缓冲子单元BF_3以及第四缓冲子单元BF_4依次输出上述栅极扫描信号，以对栅线G1-G4逐行进行扫描。

在此情况下，对于整个阵列基板而言，当采用正向扫描时，从上至下每一行亚像素逐行开启，从而可以使得具有上述栅极驱动电路的显示装置能够以固有分辨率进行显示，即当上述固有分辨率为8K时，在采用如图3所示的时序信号进行显示时，该显示装置显示画面的分辨率为8K。

在此基础上，为了使得该具有如图2所示的栅极驱动电路的显示装置以4K分辨率进行显示，可以采用如图4所示的时序信号。其中，该栅极驱动电路中的任意一个移位寄存器单元的驱动方法如上所述，此处不再赘述。由图4可以看出线G1和G2同时扫描，G3和G4同时扫描。因此对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的两行亚像素被同时开启，此时，该两行亚像素中位于同一列的两个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的二分之一即4K。

在此基础上，为了使得具有如图2所示的栅极驱动电路的显示装置以2K分辨率进行显示，可以采用如图5所示的时序信号。其中，该栅极驱动电路中的任意一个移位寄存器单元的驱动方法如上所述，此处不再赘述。由图5可以看出线G1、G2、G3和G4同时扫描。因此对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的四行亚像素被同时开启，此时，该四行亚像素中位于同一列的四个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的四分之一即2K。

当然，上述是基于具有如图2所示的栅极驱动电路的显示装置，显示的分辨率从8K转换至4K，以及从8K转换至2K为例对第一移位寄存器单元10_1的驱动方法进行的说明。当基于具有如图6所示的栅极驱动电路的显示装置，显示的分辨率从8K转换至4K，或者从4K转换至2K时，第一移位寄存器单元10_1的驱动方法同上所述，此处不再赘述。

本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果，由于前述实施例已经对栅极驱动电路的具体结构进行了详细的说明，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

本发明实施例提供一种用于驱动如上所述的任意一种栅极驱动电路的方法。

当具有该栅极驱动电路的显示装置以固有分辨率进行显示时，上述栅极驱动电路的驱动方法包括：

首先，向如图1所示的同一个移位寄存器单元10中的控制子单元SR的时钟信号端CK和缓冲子单元BF的时钟信号端CK输入不同的时钟信号。

然后，向同一个驱动组01中的任意两个缓冲子单元BF的时钟信号端CK输入不同的时钟信号。

这样一来，在此情况下，当上述系统时钟信号端(CLK1、CLK2……CLK-U)均输入不同的信号时，以正向扫描为例，同一个驱动组01中的缓冲子单元BF从上到下输出的栅极扫描信号依次具有一定的相位差，从而使得与同一个驱动组01的各个缓冲子单元BF相连接的栅线能够逐行打开。对于整个阵列基板而言，当采用正向扫描时，从上至下每一行亚像素逐行开启，从而可以使得具有上述栅极驱动电路的显示装置能够以固有分辨率进行显示。

或者，当具有该栅极驱动电路的显示装置实际显示的分辨率小于固有分辨率时，上述栅极驱动电路的驱动方法包括：

向如图1所示的同一个移位寄存器单元10中的至少两个缓冲子单元BF的时钟信号端CK输入相同的时钟信号，接收相同时钟信号的至少两个缓冲子单元的BF信号输出端VOUT同时输出栅极扫描信号。

其中，向同一个驱动组01中任意两个移位寄存器单元10的缓冲子单元BF的时钟信号端CK输入的时钟信号不同。

这样一来，此时，上述至少两个缓冲子单元BF的信号输出端VOUT输出的栅极扫描信号同步，从而可以同时将与上述至少两个缓冲子单元BF分别相连接的栅线同时扫描。在此情况下，具有该栅极驱动电路的显示装置显示画面的分辨率将小于上述固有分辨率，从而达到减小显示功耗的目的。

具体的，以如图2所示的栅极驱动电路为例，当具有该栅极驱动电路的显示装置显示的分辨率从8K转换至4K时，对上述向同一个移位寄存器单元中的至少两个缓冲子单元BF的时钟信号端CK输入相同的时钟信号方法进行说明。

其中，该栅极驱动电路中的任意一个驱动组01连接16条栅线。如图2所示上述任意一个驱动组01包括依次级联的第一移位寄存器单元10_1、第二移位寄存器单元10_2、第三移位寄存器单元10_3，且第一移位寄存器单元10_1、第二移位寄存器单元10_2以及第三移位寄存器单元10_3中的任意一个移位寄存器单元包括第一缓冲子单元BF_1、第二缓冲子单元BF_2、第三缓冲子单元BF_3以及第四缓冲子单元BF_4。

上述方法包括如图4所示，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2输入相同的信号。

第三系统时钟信号端CLK3、第四系统时钟信号端CLK4输入相同的信号。

第五系统时钟信号端CLK5、第六系统时钟信号端CLK6输入相同的信号。

第七系统时钟信号端CLK7、第八系统时钟信号端CLK8输入相同的信号。

第九系统时钟信号端CLK9、第十系统时钟信号端CLK10输入相同的信号。

第十一系统时钟信号端CLK11、第十二系统时钟信号端CLK12输入相同的信号。

其中，第一系统时钟信号端CLK1、第三系统时钟信号端CLK3、第五系统时钟信号端CLK5、第七系统时钟信号端CLK7、第九系统时钟信号端CLK9、第十一系统时钟信号端CLK11输出的时钟信号依次相差一预设相位差。

需要说明的是，上述预设相位差可以根据用户的需要进行设定，例如图4中，当时钟信号的高电平持续时间为5H时，相邻两个不同的时钟信号相差的时间可以为2H，而重叠部分可以为3H。

在此情况下，以与栅线(G1-G12)相连接的驱动组01为例，栅线G1和G2同时接收到栅极扫描信号；G3和G4同时接收到栅极扫描信号；G5和G6同时接收到栅极扫描信号；G7和G8同时接收到栅极扫描信号；G9和G10同时接收到栅极扫描信号；G11和G12同时接收到栅极扫描信号。同理，对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的两行亚像素被同时开启，此时，该两行亚像素中位于同一列的两个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的二分之一即4K。

或者，具体的，以如图2所示的栅极驱动电路为例，当具有该栅极驱动电路的显示装置显示的分辨率从8K转换至2K时，对上述向同一个移位寄存器单元中的至少两个缓冲子单元BF的时钟信号端CK输入相同的时钟信号方法进行说明。

具体的，上述方法包括：

如图5所示，第一系统时钟信号端CLK1、第二系统时钟信号端CLK2、第三系统时钟信号端CLK3和第四系统时钟信号端CLK4输入相同的信号。

第五系统时钟信号端CLK5、第六系统时钟信号端、第七系统时钟信号端CLK7和第八系统时钟信号端CLK8输入相同的信号。

第九系统时钟信号端CLK9、第十系统时钟信号端CLK10、第十一系统时钟信号端CLK11和第十二系统时钟信号端CLK12输入相同的信号。

其中，第一系统时钟信号端CLK1、第五系统时钟信号端CLK5、第九系统时钟信号端CLK9输出的时钟信号依次相差一预设相位差。例如图5中，当时钟信号的高电平持续时间为5H时，相邻两个不同的时钟信号相差的时间可以为5H，且无重叠部分。

在此情况下，以与栅线(G1-G12)相连接的驱动组01为例，栅线G1、G2、G3和G4同时接收到栅极扫描信号；G5、G6、G7和G8同时接收到栅极扫描信号；G9、G10、G11和G12同时接收到栅极扫描信号。同理，对于整个阵列基板而言，当采用正向扫描时，从上至下依次排列的四行亚像素被同时开启，此时，该四行亚像素中位于同一列的四个亚像素接收到的数据信号相同，显示相同的灰阶。这样一来，具有上述栅极驱动电路的显示装置显示的分辨率为固有分辨率8K的四分之一即2K。

由上述可知，通过控制系统时钟信号端的输出信号，可以使得具有该栅极驱动电路的显示装置显示的分辨率从固有分辨率8K转换至4K或者从8K转换至2K。从而当待显示画面的分辨率低于上述固有分辨率时，该显示装置可以采用4K或者2K的分辨率进行显示，以降低功耗。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种栅极驱动电路，用于向栅线输出扫描信号，其特征在于，所述栅极驱动电路包括N个级联的移位寄存器单元；每依次级联的S个移位寄存器单元构成一个驱动组；其中，N＞S＞1，N，S为正整数；

每个移位寄存器单元包括控制子单元以及与所述控制子单元相连接的至少两个缓冲子单元，每个缓冲子单元的信号输出端连接一行所述栅线；

其中，同一个所述驱动组中的任意两个缓冲子单元的时钟信号端连接不同的系统时钟信号端；同一个所述移位寄存器单元中的控制子单元和缓冲子单元的时钟信号端连接不同的系统时钟信号端；

所述同一个移位寄存器单元中的控制子单元的时钟信号端和缓冲子单元的时钟信号端被配置为接收不同的时钟信号；

所述同一个所述驱动组中的任意两个缓冲子单元的时钟信号端被配置为接收不同的时钟信号；

或者，所述同一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端被配置为接收相同的时钟信号，接收相同时钟信号的至少两个缓冲子单元的信号输出端被配置为同时输出栅极扫描信号，其中，向同一个所述驱动组中任意两个移位寄存器单元的缓冲子单元的时钟信号端接收的时钟信号不同。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述驱动组包括依次级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元；

所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元包括第一缓冲子单元、第二缓冲子单元、第三缓冲子单元以及第四缓冲子单元；

所述第一移位寄存器单元中的第一缓冲子单元、第二缓冲子单元、第三缓冲子单元、第四缓冲子单元的时钟信号端分别连接第一系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端以及第四系统时钟信号端；

所述第二移位寄存器单元中的第一缓冲子单元、第二缓冲子单元、第三缓冲子单元、第四缓冲子单元的时钟信号端分别连接第五系统时钟信号端、第六系统时钟信号端、第七系统时钟信号端以及第八系统时钟信号端；

所述第三移位寄存器单元中的第一缓冲子单元、第二缓冲子单元、第三缓冲子单元、第四缓冲子单元的时钟信号端分别连接第九系统时钟信号端、第十系统时钟信号端、第十一系统时钟信号端以及第十二系统时钟信号端；

所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元中控制子单元包括两个时钟信号端，分别为第一时钟信号端和第二时钟信号端；

所述第一移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第八系统时钟信号端和第九系统时钟信号端；所述第二移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第十二系统时钟信号端和第一系统时钟信号端；所述第三移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第四系统时钟信号端和第五系统时钟信号端。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述驱动组包括依次级联的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元以及第四移位寄存器单元；

所述第一移位寄存器单元、所述第二移位寄存器单元、所述第三移位寄存器单元以及第四移位寄存器单元中的任意一个移位寄存器单元包括第一缓冲子单元、第二缓冲子单元；

所述第一移位寄存器单元中的第一缓冲子单元、第二缓冲子单元的时钟信号端分别连接第一系统时钟信号端和第二系统时钟信号端；

所述第二移位寄存器单元中的第一缓冲子单元、第二缓冲子单元的时钟信号端分别连接第三系统时钟信号端和第四系统时钟信号端；

所述第三移位寄存器单元中的第一缓冲子单元、第二缓冲子单元的时钟信号端分别连接第五系统时钟信号端和第六系统时钟信号端；

所述第四移位寄存器单元中的第一缓冲子单元、第二缓冲子单元的时钟信号端分别连接第七系统时钟信号端和第八系统时钟信号端；

所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元中控制子单元包括两个时钟信号端，分别为第一时钟信号端和第二时钟信号端；

所述第一移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第四系统时钟信号端和第五系统时钟信号端；所述第二移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第六系统时钟信号端和第七系统时钟信号端；所述第三移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第八系统时钟信号端和第一系统时钟信号端；所述第四移位寄存器单元中控制子单元的第一时钟信号端和第二时钟信号端分别连接所述第二系统时钟信号端和第三系统时钟信号端。

4.根据权利要求1-3任一项所述的栅极驱动电路，其特征在于，所述控制子单元包括第一上拉控制模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块以及复位模块；

所述第一上拉控制模块连接第一信号输入端、控制子单元的信号输出端以及第一电压端，所述第一上拉控制模块用于在所述第一信号输入端的控制下，将所述第一电压端的信号输出至所述控制子单元的信号输出端；

所述第一下拉控制模块连接第一时钟信号端、第二时钟信号端、所述第一信号输入端、第二电压端、第四电压端以及第一下拉节点，所述第一下拉控制模块用于在所述第一时钟信号端和第二时钟信号端的控制下将所述第二电压端的电压输出至所述第一下拉节点，或者用于在所述第一信号输入端的控制下，将所述第四电压端的电压输出至所述第一下拉节点；

所述第二下拉控制模块连接所述第一时钟信号端、所述第二时钟信号端、所述第一信号输入端、第三电压端、第四电压端以及第二下拉节点，所述第二下拉控制模块用于在所述第一时钟信号端和第二时钟信号端的控制下将所述第三电压端的电压输出至所述第二下拉节点，或者用于在所述第一信号输入端的控制下，将所述第四电压端的电压输出至所述第二下拉节点；

所述第一下拉模块连接所述第一下拉节点、所述控制子单元的信号输出端以及所述第四电压端，所述第一下拉模块用于在所述第一下拉节点的控制下，将所述控制子单元的信号输出端的电压下拉至所述第四电压端的电压；

所述第二下拉模块连接所述第二下拉节点、所述控制子单元的信号输出端以及所述第四电压端，所述第二下拉模块用于在所述第二下拉节点的控制下，将所述控制子单元的信号输出端的电压下拉至所述第四电压端的电压；

所述复位模块连接第二信号输入端、第一电压端以及所述第二下拉节点，所述复位模块用于在所述第二信号输入端的控制下，将第一电压端的电压输出至所述第二下拉节点。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存器单元中的任意一个缓冲子单元包括上拉模块、第二上拉控制模块、第三下拉模块以及第四下拉模块；

所述第二上拉控制模块连接上拉控制节点、所述第二电压端、所述第三电压端以及所述控制子单元的信号输出端；所述第二上拉控制模块用于在所述第二电压端和所述第三电压端的控制下开启，并将所述控制子单元的信号输出端的信号输出至上拉节点；

所述上拉模块连接所述上拉控制节点、第三时钟信号端以及所述缓冲子单元的信号输出端；所述上拉模块用于在所述上拉节点的控制下，将所述第三时钟信号端的信号输出至所述缓冲子单元的信号输出端；

所述第三下拉模块连接所述第一下拉节点、第四电压端以及所述缓冲子单元的信号输出端；所述第三下拉模块用于在所述第一下拉节点的控制下，将所述缓冲子单元的信号输出端的电压下拉至所述第四电压端的电压；

所述第四下拉模块连接所述第二下拉节点、第四电压端以及所述缓冲子单元的信号输出端；所述第四下拉模块用于在所述第二下拉节点的控制下，将所述缓冲子单元的信号输出端的电压下拉至所述第四电压端的电压。

6.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一上拉控制模块包括：

第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，第一极连接第一电压端，第二极与所述控制子单元的信号输出端相连接。

7.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一下拉控制模块包括：第二晶体管、第三晶体管以及第四晶体管；

所述第二晶体管的栅极连接所述第一时钟信号端、第一极连接所述第二电压端，第二极与所述第三晶体管的第一极相连接；

所述第三晶体管的栅极连接第二时钟信号端，第二极与所述第一下拉节点相连接；

所述第四晶体管的栅极连接所述第一信号输入端、第一极连接所述第四电压端，第二极与所述第一下拉节点相连接。

8.根据权利要求4所述的栅极驱动电路，其特征在于，所述第二下拉控制模块包括：第五晶体管、第六晶体管以及第七晶体管；

所述第五晶体管的栅极连接所述第一时钟信号端，第一极连接所述第三电压端，第二极与所述第六晶体管的第一极相连接；

所述第六晶体管的栅极连接所述第二时钟信号端，第二极与所述第二下拉节点相连接；

所述第七晶体管的栅极连接所述第一信号输入端，第一极连接所述第四电压端，第二极与所述第二下拉节点相连接。

9.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一下拉模块包括：

第八晶体管，所述第八晶体管的栅极连接所述第一下拉节点，第一极连接所述第四电压端，第二极与所述控制子单元的信号输出端相连接。

10.根据权利要求4所述的栅极驱动电路，其特征在于，所述第二下拉模块包括：

第九晶体管，所述第九晶体管的栅极连接第二下拉节点，第一极连接所述第四电压端，第一极与所述控制子单元的信号输出端相连接。

11.根据权利要求4所述的栅极驱动电路，其特征在于，所述复位模块包括：

第十晶体管，所述第十晶体管的栅极连接所述第二信号输入端，第一极连接所述第一电压端，第二极与所述第二下拉节点相连接。

12.根据权利要求5所述的栅极驱动电路，其特征在于，所述第二上拉控制模块包括：第十一晶体管和第十二晶体管；

所述第十一晶体管的栅极连接所述第三电压端，第一极连接所述控制子单元的信号输出端，第二极与所述上拉节点相连接；

所述第十二晶体管的栅极连接所述第二电压端，第一极连接所述控制子单元的信号输出端，第二极与所述上拉节点相连接。

13.根据权利要求5所述的栅极驱动电路，其特征在于，所述上拉模块包括：第十三晶体管和存储电容；

所述第十三晶体管的栅极连接所述上拉节点，第一极连接所述第三时钟信号端，第二极与所述缓冲子单元的信号输出端相连接；

所述存储电容的一端连接所述第十三晶体管的栅极，另一端与所述第十三晶体管的第二极相连接。

14.根据权利要求5所述的栅极驱动电路，其特征在于，所述第三下拉模块包括：

第十四晶体管，所述第十四晶体管的栅极连接所述第一下拉节点，第一极连接所述第四电压端，第二极与所述缓冲子单元的信号输出端相连接。

15.根据权利要求5所述的栅极驱动电路，其特征在于，所述第四下拉模块包括：

第十五晶体管，所述第十五晶体管的栅极连接所述第二下拉节点，第一极连接所述第四电压端，第二极与所述缓冲子单元的信号输出端相连接。

16.根据权利要求1所述的栅极驱动电路，其特征在于，所述N个级联的移位寄存器单元中，第一级移位寄存器单元中控制子单元的第一信号输入端连接起始信号端；第M级移位寄存器单元中控制子单元的第一信号输入端连接第M-1级移位寄存器单元中一缓冲子单元的信号输出端；

第L级移位寄存器单元中控制子单元的第二信号输入端连接第L+2级移位寄存器单元中一缓冲子单元的信号输出端；

其中，N≥M＞1，N-2≥L≥1

最后两级移位寄存器单元中控制子单元的第二信号输入端均连接复位信号端。

17.一种显示装置，其特征在于，包括如权利要求1-16任一项所述的栅极驱动电路。

18.一种用于驱动如权利要求1-16任一项所述的栅极驱动电路的方法，其特征在于，所述方法包括：

向同一个移位寄存器单元中的控制子单元的时钟信号端和缓冲子单元的时钟信号端输入不同的时钟信号；

向同一个所述驱动组中的任意两个缓冲子单元的时钟信号端输入不同的时钟信号；

或者，向同一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端输入相同的时钟信号，接收相同时钟信号的至少两个缓冲子单元的信号输出端同时输出栅极扫描信号；

其中，向同一个所述驱动组中任意两个移位寄存器单元的缓冲子单元的时钟信号端输入的时钟信号不同。

19.根据权利要求18所述的方法，其特征在于，在所述驱动组包括第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元，且所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元包括第一缓冲子单元、第二缓冲子单元、第三缓冲子单元以及第四缓冲子单元时，所述向同一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端输入相同的时钟信号方法包括：

第一系统时钟信号端、第二系统时钟信号端输入相同的信号；第三系统时钟信号端、第四系统时钟信号端输入相同的信号；

第五系统时钟信号端、第六系统时钟信号端输入相同的信号；第七系统时钟信号端、第八系统时钟信号端输入相同的信号；

第九系统时钟信号端、第十系统时钟信号端输入相同的信号；第十一系统时钟信号端、第十二系统时钟信号端输入相同的信号；

其中，所述第一系统时钟信号端、所述第三系统时钟信号端、所述第五系统时钟信号端、所述第七系统时钟信号端、所述第九系统时钟信号端以及第十一系统时钟信号端输出的时钟信号依次相差一预设相位差。

20.根据权利要求18所述的方法，其特征在于，在所述驱动组包括第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元，且所述第一移位寄存器单元、所述第二移位寄存器单元以及所述第三移位寄存器单元中的任意一个移位寄存器单元包括第一缓冲子单元、第二缓冲子单元、第三缓冲子单元以及第四缓冲子单元时，所述向同一个移位寄存器单元中的至少两个缓冲子单元的时钟信号端输入相同的时钟信号方法包括：

第一系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端以及第四系统时钟信号端输入相同的信号；

第五系统时钟信号端、第六系统时钟信号端、第七系统时钟信号端以及第八系统时钟信号端输入相同的信号；

第九系统时钟信号端、第十系统时钟信号端、第十一系统时钟信号端以及第十二系统时钟信号端输入相同的信号；

其中，所述第一系统时钟信号端、所述第五系统时钟信号端以及所述第九系统时钟信号端输出的时钟信号依次相差一预设相位差。