JP2002203397A - シフトレジスタ回路、表示装置およびイメージセンサ - Google Patents
シフトレジスタ回路、表示装置およびイメージセンサInfo
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 第２のシフトレジスタに選択的にクロック信
号を供給し、消費電力を低減させると共に、回路規模も
小さく、また、トランジスタの信頼性が低下することも
ないシフトレジスタ回路を提供する。 【解決手段】 縦続接続された複数の段Ｆ’１、Ｆ’
２、…を有する第１のシフトレジスタと、この第１のシ
フトレジスタより多くの段Ｆ１、Ｆ２、…を有する第２
のシフトレジスタとを有し、前記第２のシフトレジスタ
が有する段Ｆ１、Ｆ２、…は、連続する段によって構成
されるグループＧｒ１、Ｇｒ２、…に分けられ、前記第
１のシフトレジスタが有する各段Ｆ’１、Ｆ’２、…
は、第２のシフトレジスタ内の各グループＧｒ１、Ｇｒ
２、…を構成する段Ｆ１、Ｆ２、…に、クロック信号Ｓ
１、Ｓ２、…として、互いに位相が異なる、所定パルス
数のみ連続するパルス列を出力する構成とした。
号を供給し、消費電力を低減させると共に、回路規模も
小さく、また、トランジスタの信頼性が低下することも
ないシフトレジスタ回路を提供する。 【解決手段】 縦続接続された複数の段Ｆ’１、Ｆ’
２、…を有する第１のシフトレジスタと、この第１のシ
フトレジスタより多くの段Ｆ１、Ｆ２、…を有する第２
のシフトレジスタとを有し、前記第２のシフトレジスタ
が有する段Ｆ１、Ｆ２、…は、連続する段によって構成
されるグループＧｒ１、Ｇｒ２、…に分けられ、前記第
１のシフトレジスタが有する各段Ｆ’１、Ｆ’２、…
は、第２のシフトレジスタ内の各グループＧｒ１、Ｇｒ
２、…を構成する段Ｆ１、Ｆ２、…に、クロック信号Ｓ
１、Ｓ２、…として、互いに位相が異なる、所定パルス
数のみ連続するパルス列を出力する構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置やイメー
ジセンサに用いるシフトレジスタ回路に関し、特に、シ
フトレジスタにクロック信号を供給する回路に関する。
ジセンサに用いるシフトレジスタ回路に関し、特に、シ
フトレジスタにクロック信号を供給する回路に関する。
【０００２】
【従来の技術】図１９は、従来のシフトレジスタ回路の
一例を示す回路図である。このシフトレジスタ回路は、
複数の段Ｆ’１、Ｆ’２、Ｆ’３、…、Ｆ’ｍが縦続接
続された第１のシフトレジスタと、複数の段Ｆ１、Ｆ
２、Ｆ３、…、Ｆｎが縦続接続され、かつ、連続する３
つの段が１つのグループを形成している第２のシフトレ
ジスタとを有する。第２のシフトレジスタにおいては、
例えば、段Ｆ１、Ｆ２、Ｆ３が、１つのグループＧｒ１
を形成している。
一例を示す回路図である。このシフトレジスタ回路は、
複数の段Ｆ’１、Ｆ’２、Ｆ’３、…、Ｆ’ｍが縦続接
続された第１のシフトレジスタと、複数の段Ｆ１、Ｆ
２、Ｆ３、…、Ｆｎが縦続接続され、かつ、連続する３
つの段が１つのグループを形成している第２のシフトレ
ジスタとを有する。第２のシフトレジスタにおいては、
例えば、段Ｆ１、Ｆ２、Ｆ３が、１つのグループＧｒ１
を形成している。
【０００３】第２のシフトレジスタには、ゲート回路Ｇ
ｅ１、Ｇｅ２、Ｇｅ３、…、Ｇｅｍを介して、３相のク
ロック信号φａ、φｂ、φｃが供給されるが、このクロ
ック信号φａ、φｂ、φｃは、ゲート回路Ｇｅ１、Ｇｅ
２、Ｇｅ３、…、Ｇｅｍに、第１のシフトレジスタの出
力Ｓ１、Ｓ２、Ｓ３、…、Ｓｍが入力されることによ
り、第２のシフトレジスタの各グループに選択的に供給
される。このような選択的なクロック信号の供給は、シ
フトレジスタ回路の消費電力を低減させるためである。
第２のシフトレジスタの出力Ｇ１、Ｇ２、Ｇ３、…、Ｇ
ｎは、表示装置等の駆動に用いられる。
ｅ１、Ｇｅ２、Ｇｅ３、…、Ｇｅｍを介して、３相のク
ロック信号φａ、φｂ、φｃが供給されるが、このクロ
ック信号φａ、φｂ、φｃは、ゲート回路Ｇｅ１、Ｇｅ
２、Ｇｅ３、…、Ｇｅｍに、第１のシフトレジスタの出
力Ｓ１、Ｓ２、Ｓ３、…、Ｓｍが入力されることによ
り、第２のシフトレジスタの各グループに選択的に供給
される。このような選択的なクロック信号の供給は、シ
フトレジスタ回路の消費電力を低減させるためである。
第２のシフトレジスタの出力Ｇ１、Ｇ２、Ｇ３、…、Ｇ
ｎは、表示装置等の駆動に用いられる。
【０００４】図２０は、上記シフトレジスタ回路の動作
を説明するためのタイミングチャートである。第１のシ
フトレジスタの初段Ｆ’１にスタートパルスＳＰ’が入
力されると、このパルスが、順次、次の段に伝達され
て、まず信号Ｓ１が出力され、次に信号Ｓ２が出力さ
れ、さらに、次段以降からも、順次、信号Ｓ３、Ｓ４、
…、Ｓｍが出力される。これらの信号Ｓ１、Ｓ２、Ｓ
３、…、Ｓｍが、それぞれ、ゲート回路Ｇｅ１、Ｇｅ
２、Ｇｅ３、…、Ｇｅｍに入力され、これらのゲート回
路Ｇｅ１、Ｇｅ２、Ｇｅ３、…、Ｇｅｍは、信号Ｓ１、
Ｓ２、Ｓ３、…、Ｓｍに応じて、３相のクロック信号φ
ａ、φｂ、φｃのパルス列の中から、必要なパルスを選
択する。例えば、ゲート回路Ｇｅ１は、クロック信号φ
１ａ、φ１ｂ、φ１ｃを選択し、ゲート回路Ｇｅ２は、
クロック信号φ２ａ、φ２ｂ、φ２ｃを選択する。
を説明するためのタイミングチャートである。第１のシ
フトレジスタの初段Ｆ’１にスタートパルスＳＰ’が入
力されると、このパルスが、順次、次の段に伝達され
て、まず信号Ｓ１が出力され、次に信号Ｓ２が出力さ
れ、さらに、次段以降からも、順次、信号Ｓ３、Ｓ４、
…、Ｓｍが出力される。これらの信号Ｓ１、Ｓ２、Ｓ
３、…、Ｓｍが、それぞれ、ゲート回路Ｇｅ１、Ｇｅ
２、Ｇｅ３、…、Ｇｅｍに入力され、これらのゲート回
路Ｇｅ１、Ｇｅ２、Ｇｅ３、…、Ｇｅｍは、信号Ｓ１、
Ｓ２、Ｓ３、…、Ｓｍに応じて、３相のクロック信号φ
ａ、φｂ、φｃのパルス列の中から、必要なパルスを選
択する。例えば、ゲート回路Ｇｅ１は、クロック信号φ
１ａ、φ１ｂ、φ１ｃを選択し、ゲート回路Ｇｅ２は、
クロック信号φ２ａ、φ２ｂ、φ２ｃを選択する。
【０００５】ゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ３、…、
Ｇｅｍが選択したクロック信号は、それぞれ、第２のシ
フトレジスタの各グループに供給される。例えば、ゲー
ト回路Ｇｅ１が選択したクロック信号φ１ａ、φ１ｂ、
φ１ｃは、グループＧｒ１に供給され、グループＧｒ１
内の段Ｆ１、Ｆ２、Ｆ３に入力される。これと共に、第
２のシフトレジスタの初段であるＦ１に、スタートパル
スＳＰが入力される。すると、第２のシフトレジスタの
段Ｆ１、Ｆ２、Ｆ３から、順次、信号Ｇ１、Ｇ２、Ｇ３
が出力され、段Ｆ４以降からも、同様に、信号Ｇ４、Ｇ
５、Ｇ６、…、Ｇｎが出力される。
Ｇｅｍが選択したクロック信号は、それぞれ、第２のシ
フトレジスタの各グループに供給される。例えば、ゲー
ト回路Ｇｅ１が選択したクロック信号φ１ａ、φ１ｂ、
φ１ｃは、グループＧｒ１に供給され、グループＧｒ１
内の段Ｆ１、Ｆ２、Ｆ３に入力される。これと共に、第
２のシフトレジスタの初段であるＦ１に、スタートパル
スＳＰが入力される。すると、第２のシフトレジスタの
段Ｆ１、Ｆ２、Ｆ３から、順次、信号Ｇ１、Ｇ２、Ｇ３
が出力され、段Ｆ４以降からも、同様に、信号Ｇ４、Ｇ
５、Ｇ６、…、Ｇｎが出力される。
【０００６】
【発明が解決しようとする課題】しかし、上記の従来技
術には、次のような問題がある。すなわち、上記の従来
技術においては、第１のシフトレジスタの出力Ｓ１、Ｓ
２、Ｓ３、…、Ｓｍをゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ
３、…、Ｇｅｍに供給し、これらのゲート回路Ｇｅ１、
Ｇｅ２、Ｇｅ３、…、Ｇｅｍが、クロック信号φａ、φ
ｂ、φｃを、第２のシフトレジスタのグループ毎に選択
する。従って、第１のシフトレジスタと第２のシフトレ
ジスタの間に、ゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ３、
…、Ｇｅｍを介在させる必要があり、これにより、シフ
トレジスタ回路の回路規模が大きくなるという問題があ
る。
術には、次のような問題がある。すなわち、上記の従来
技術においては、第１のシフトレジスタの出力Ｓ１、Ｓ
２、Ｓ３、…、Ｓｍをゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ
３、…、Ｇｅｍに供給し、これらのゲート回路Ｇｅ１、
Ｇｅ２、Ｇｅ３、…、Ｇｅｍが、クロック信号φａ、φ
ｂ、φｃを、第２のシフトレジスタのグループ毎に選択
する。従って、第１のシフトレジスタと第２のシフトレ
ジスタの間に、ゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ３、
…、Ｇｅｍを介在させる必要があり、これにより、シフ
トレジスタ回路の回路規模が大きくなるという問題があ
る。
【０００７】また、表示装置と同一の基板（ガラス基
板）上に、ゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ３、…、Ｇ
ｅｍおよび第２のシフトレジスタを形成しようとする
と、これらのゲート回路および第２のシフトレジスタ内
のトランジスタは、アモルファスシリコンまたは多結晶
シリコンを含む素材によって構成されることになる。ア
モルファスシリコンまたは多結晶シリコンを含む素材に
よって構成されたトランジスタに、常に電圧が印加され
ると、電圧ストレスによりトランジスタの特性劣化が引
き起こされ、このトランジスタの信頼性が低下する場合
がある。従って、このようなトランジスタには、極力電
圧を印加しないことが重要である。上記の従来技術にお
いては、ゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ３、…、Ｇｅ
ｍが、常時、稼働状態となるので、これらのゲート回路
内のトランジスタに、常に電圧が印加され、この電圧ス
トレスにより、トランジスタの信頼性が低下する場合が
ある。
板）上に、ゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ３、…、Ｇ
ｅｍおよび第２のシフトレジスタを形成しようとする
と、これらのゲート回路および第２のシフトレジスタ内
のトランジスタは、アモルファスシリコンまたは多結晶
シリコンを含む素材によって構成されることになる。ア
モルファスシリコンまたは多結晶シリコンを含む素材に
よって構成されたトランジスタに、常に電圧が印加され
ると、電圧ストレスによりトランジスタの特性劣化が引
き起こされ、このトランジスタの信頼性が低下する場合
がある。従って、このようなトランジスタには、極力電
圧を印加しないことが重要である。上記の従来技術にお
いては、ゲート回路Ｇｅ１、Ｇｅ２、Ｇｅ３、…、Ｇｅ
ｍが、常時、稼働状態となるので、これらのゲート回路
内のトランジスタに、常に電圧が印加され、この電圧ス
トレスにより、トランジスタの信頼性が低下する場合が
ある。
【０００８】本発明は、上記の問題を解決するためにな
されたもので、第２のシフトレジスタに選択的にクロッ
ク信号を供給し、消費電力を低減させると共に、回路規
模も小さく、また、トランジスタの信頼性が低下するこ
ともないシフトレジスタ回路、表示装置およびイメージ
センサを提供するものである。
されたもので、第２のシフトレジスタに選択的にクロッ
ク信号を供給し、消費電力を低減させると共に、回路規
模も小さく、また、トランジスタの信頼性が低下するこ
ともないシフトレジスタ回路、表示装置およびイメージ
センサを提供するものである。
【０００９】
【課題を解決するための手段】本発明のシフトレジスタ
回路は、縦続接続された複数の段を有する第１のシフト
レジスタと、この第１のシフトレジスタより多くの段を
有する第２のシフトレジスタとを有し、前記第２のシフ
トレジスタが有する段は、連続する段によって構成され
るグループに分けられ、前記第１のシフトレジスタが有
する各段は、第２のシフトレジスタ内の各グループを構
成する段に、クロック信号として、互いに位相が異な
る、所定パルス数のみ連続するパルス列を出力すること
を特徴とする。前記第１のシフトレジスタの入力端子に
は、有限のパルス数のみ連続するパルス列が入力される
ことが好ましい。また、前記第１のシフトレジスタは、
双方向性シフトレジスタであることが好ましい。
回路は、縦続接続された複数の段を有する第１のシフト
レジスタと、この第１のシフトレジスタより多くの段を
有する第２のシフトレジスタとを有し、前記第２のシフ
トレジスタが有する段は、連続する段によって構成され
るグループに分けられ、前記第１のシフトレジスタが有
する各段は、第２のシフトレジスタ内の各グループを構
成する段に、クロック信号として、互いに位相が異な
る、所定パルス数のみ連続するパルス列を出力すること
を特徴とする。前記第１のシフトレジスタの入力端子に
は、有限のパルス数のみ連続するパルス列が入力される
ことが好ましい。また、前記第１のシフトレジスタは、
双方向性シフトレジスタであることが好ましい。
【００１０】上記構成によれば、第２のシフトレジスタ
における必要な段にのみクロック信号が供給され、低消
費電力化が実現されると共に、第１のシフトレジスタが
有する段の出力が、直接、第２のシフトレジスタに入力
され、第１のシフトレジスタと第２のシフトレジスタと
の間にゲート回路を介在させる必要がないので、シフト
レジスタ回路全体での回路規模を小さくすることができ
る。また、上記構成によれば、第２のシフトレジスタの
グループ内の段が有するクロック入力端子が一系統にま
とめられ、従って、各グループが一組のクロック入力端
子をもつことになるので、第２のシフトレジスタのため
のクロック信号の配線が、第２のシフトレジスタの全域
に引き回されることがなくなる。これにより、第２のシ
フトレジスタ内のクロック信号の配線が短くなるので、
配線容量や配線抵抗によるクロック信号の遅延を減らす
ことができる。
における必要な段にのみクロック信号が供給され、低消
費電力化が実現されると共に、第１のシフトレジスタが
有する段の出力が、直接、第２のシフトレジスタに入力
され、第１のシフトレジスタと第２のシフトレジスタと
の間にゲート回路を介在させる必要がないので、シフト
レジスタ回路全体での回路規模を小さくすることができ
る。また、上記構成によれば、第２のシフトレジスタの
グループ内の段が有するクロック入力端子が一系統にま
とめられ、従って、各グループが一組のクロック入力端
子をもつことになるので、第２のシフトレジスタのため
のクロック信号の配線が、第２のシフトレジスタの全域
に引き回されることがなくなる。これにより、第２のシ
フトレジスタ内のクロック信号の配線が短くなるので、
配線容量や配線抵抗によるクロック信号の遅延を減らす
ことができる。
【００１１】前記第２のシフトレジスタは、複数系列設
けられていることが好ましい。上記構成によれば、複数
系列設けられた第２のシフトレジスタが有する段の出力
で、表示装置における奇数フィールドおよび偶数フィー
ルドを駆動することができるので、上記のシフトレジス
タ回路をインターレース駆動に用いることができる。ま
た、奇数フィールドと偶数フィールドを切り替えるため
にゲート回路を設ける必要がないので、回路規模を小さ
くすることができる。
けられていることが好ましい。上記構成によれば、複数
系列設けられた第２のシフトレジスタが有する段の出力
で、表示装置における奇数フィールドおよび偶数フィー
ルドを駆動することができるので、上記のシフトレジス
タ回路をインターレース駆動に用いることができる。ま
た、奇数フィールドと偶数フィールドを切り替えるため
にゲート回路を設ける必要がないので、回路規模を小さ
くすることができる。
【００１２】前記第２のシフトレジスタが有する段の出
力は、信号線と走査線とが交差した交差点付近にスイッ
チング素子が形成されたアクティブマトリクス回路の走
査信号とされていることが好ましい。第２のシフトレジ
スタが有する段の出力がアクティブマトリクス回路の走
査信号とされれば、すなわちアクティブマトリクス回路
のゲートドライバまたはソースドライバを上記のシフト
レジスタ回路で構成すれば、ゲートドライバまたはソー
スドライバの回路規模を小さくすることができる。
力は、信号線と走査線とが交差した交差点付近にスイッ
チング素子が形成されたアクティブマトリクス回路の走
査信号とされていることが好ましい。第２のシフトレジ
スタが有する段の出力がアクティブマトリクス回路の走
査信号とされれば、すなわちアクティブマトリクス回路
のゲートドライバまたはソースドライバを上記のシフト
レジスタ回路で構成すれば、ゲートドライバまたはソー
スドライバの回路規模を小さくすることができる。
【００１３】前記アクティブマトリクス回路および第２
のシフトレジスタに含まれるＭＩＳトランジスタは、全
て同一型のＭＩＳトランジスタによって構成されている
ことが好ましい。上記構成によれば、アクティブマトリ
クス回路および第２のシフトレジスタに含まれるＭＩＳ
トランジスタが、同一型のＭＩＳトランジスタによって
構成されるので、製造プロセスが簡単になる。
のシフトレジスタに含まれるＭＩＳトランジスタは、全
て同一型のＭＩＳトランジスタによって構成されている
ことが好ましい。上記構成によれば、アクティブマトリ
クス回路および第２のシフトレジスタに含まれるＭＩＳ
トランジスタが、同一型のＭＩＳトランジスタによって
構成されるので、製造プロセスが簡単になる。
【００１４】前記アクティブマトリクス回路および第２
のシフトレジスタに含まれるＭＩＳトランジスタは、全
てアモルファスシリコンまたは多結晶シリコンを含む素
材によって構成されていることが好ましい。アモルファ
スシリコンまたは多結晶シリコンを含む素材によって構
成されたＭＩＳトランジスタに、常に電圧が印加される
と、このＭＩＳトランジスタの信頼性が低下する場合が
ある。上記構成によれば、第２のシフトレジスタに含ま
れるＭＩＳトランジスタには、ほとんどの期間、電圧が
印加されないので、信頼性低下の問題が起きない。
のシフトレジスタに含まれるＭＩＳトランジスタは、全
てアモルファスシリコンまたは多結晶シリコンを含む素
材によって構成されていることが好ましい。アモルファ
スシリコンまたは多結晶シリコンを含む素材によって構
成されたＭＩＳトランジスタに、常に電圧が印加される
と、このＭＩＳトランジスタの信頼性が低下する場合が
ある。上記構成によれば、第２のシフトレジスタに含ま
れるＭＩＳトランジスタには、ほとんどの期間、電圧が
印加されないので、信頼性低下の問題が起きない。
【００１５】前記第２のシフトレジスタは、前記アクテ
ィブマトリクス回路と同一基板上に形成されていること
が好ましい。第２のシフトレジスタと、アクティブマト
リクス回路とを同一基板上に形成すれば、第２のシフト
レジスタとアクティブマトリクス回路との間の配線を短
くすることができる。同一基板上に形成するということ
は、同一の製造プロセスでＭＩＳトランジスタを形成す
ることになるので、第２のシフトレジスタとアクティブ
マトリクス回路のＭＩＳトランジスタは同一型となり、
素材も同じになる。また、アクティブマトリクス回路
（具体的には、表示装置等）は、一般にサイズが大き
い。従って、第２のシフトレジスタと、アクティブマト
リクス回路とを同一基板上に形成すれば、アクティブマ
トリクス回路のサイズに合わせて、第２のシフトレジス
タのためのクロック信号の配線を長く引き回さなければ
ならない。このとき、上記構成によれば、第２のシフト
レジスタ内のクロック信号の配線が短くなるので、配線
容量や配線抵抗によるクロック信号の遅延を減らすこと
ができる。または、第２のシフトレジスタ内のクロック
信号の配線が短くなるので、その分、この配線の線幅を
縮小することができる。その結果、アクティブマトリク
ス回路が表示装置である場合には、表示部として用いる
ことができない無効エリア（額縁の部分）を小さくする
ことができる。
ィブマトリクス回路と同一基板上に形成されていること
が好ましい。第２のシフトレジスタと、アクティブマト
リクス回路とを同一基板上に形成すれば、第２のシフト
レジスタとアクティブマトリクス回路との間の配線を短
くすることができる。同一基板上に形成するということ
は、同一の製造プロセスでＭＩＳトランジスタを形成す
ることになるので、第２のシフトレジスタとアクティブ
マトリクス回路のＭＩＳトランジスタは同一型となり、
素材も同じになる。また、アクティブマトリクス回路
（具体的には、表示装置等）は、一般にサイズが大き
い。従って、第２のシフトレジスタと、アクティブマト
リクス回路とを同一基板上に形成すれば、アクティブマ
トリクス回路のサイズに合わせて、第２のシフトレジス
タのためのクロック信号の配線を長く引き回さなければ
ならない。このとき、上記構成によれば、第２のシフト
レジスタ内のクロック信号の配線が短くなるので、配線
容量や配線抵抗によるクロック信号の遅延を減らすこと
ができる。または、第２のシフトレジスタ内のクロック
信号の配線が短くなるので、その分、この配線の線幅を
縮小することができる。その結果、アクティブマトリク
ス回路が表示装置である場合には、表示部として用いる
ことができない無効エリア（額縁の部分）を小さくする
ことができる。
【００１６】前記第２のシフトレジスタが有する各段
は、端子として、ｎ相（ｎは２以上の整数）のクロック
信号を入力するクロック入力端子と、第２のシフトレジ
スタの入力端子または前段の出力端子から送られる信号
を入力する入力端子と、後段の入力端子または第２のシ
フトレジスタの出力端子へ送る信号を出力する出力端子
とのみを有し、前記各段は、前記クロック入力端子のう
ちのいずれかから、各段の状態を初期化するための初期
状態レベルを入力することが好ましい。上記構成によれ
ば、第２のシフトレジスタの各段の状態を初期化するた
めの初期状態レベルが、クロック入力端子のうちのいず
れかから入力されるので、初期状態レベルを供給するた
めだけの配線（例えば、接地ライン）が不要になる。従
って、第２のシフトレジスタに接続される配線が少なく
なり、配線に必要な面積を小さくすることができる。ま
た、アモルファスシリコンまたは多結晶シリコンを含む
素材によって構成されたＭＩＳトランジスタに、常に同
じ向きに電圧が印加されると、このＭＩＳトランジスタ
の信頼性が低下する場合がある。ＭＩＳトランジスタ
に、常に初期状態レベルに固定された配線からではな
く、電位が時々刻々変動するクロック入力端子のうちの
いずれかから、初期状態レベルが入力されれば、このＭ
ＩＳトランジスタに印加される電圧の向きが、時々刻々
変動し、同じ向きに固定されることがない。従って、こ
のＭＩＳトランジスタの信頼性が向上する。
は、端子として、ｎ相（ｎは２以上の整数）のクロック
信号を入力するクロック入力端子と、第２のシフトレジ
スタの入力端子または前段の出力端子から送られる信号
を入力する入力端子と、後段の入力端子または第２のシ
フトレジスタの出力端子へ送る信号を出力する出力端子
とのみを有し、前記各段は、前記クロック入力端子のう
ちのいずれかから、各段の状態を初期化するための初期
状態レベルを入力することが好ましい。上記構成によれ
ば、第２のシフトレジスタの各段の状態を初期化するた
めの初期状態レベルが、クロック入力端子のうちのいず
れかから入力されるので、初期状態レベルを供給するた
めだけの配線（例えば、接地ライン）が不要になる。従
って、第２のシフトレジスタに接続される配線が少なく
なり、配線に必要な面積を小さくすることができる。ま
た、アモルファスシリコンまたは多結晶シリコンを含む
素材によって構成されたＭＩＳトランジスタに、常に同
じ向きに電圧が印加されると、このＭＩＳトランジスタ
の信頼性が低下する場合がある。ＭＩＳトランジスタ
に、常に初期状態レベルに固定された配線からではな
く、電位が時々刻々変動するクロック入力端子のうちの
いずれかから、初期状態レベルが入力されれば、このＭ
ＩＳトランジスタに印加される電圧の向きが、時々刻々
変動し、同じ向きに固定されることがない。従って、こ
のＭＩＳトランジスタの信頼性が向上する。
【００１７】本発明の表示装置またはイメージセンサ
は、上記のシフトレジスタ回路を備えることを特徴とす
る。
は、上記のシフトレジスタ回路を備えることを特徴とす
る。
【００１８】
【発明の実施の形態】図１は、本発明の第１の実施形態
におけるシフトレジスタ回路の構成図である。このシフ
トレジスタ回路は、複数の段Ｆ’１、Ｆ’２、Ｆ’３、
…、Ｆ’ｍが縦続接続された第１のシフトレジスタと、
複数の段Ｆ１、Ｆ２、Ｆ３、…、Ｆｎが縦続接続され、
かつ、連続する６つの段が１つのグループを形成してい
る第２のシフトレジスタとを有する。第２のシフトレジ
スタにおいては、例えば、段Ｆ１〜Ｆ６がグループＧｒ
１を形成しており、段Ｆ７〜Ｆ１２がグループＧｒ２を
形成している。
におけるシフトレジスタ回路の構成図である。このシフ
トレジスタ回路は、複数の段Ｆ’１、Ｆ’２、Ｆ’３、
…、Ｆ’ｍが縦続接続された第１のシフトレジスタと、
複数の段Ｆ１、Ｆ２、Ｆ３、…、Ｆｎが縦続接続され、
かつ、連続する６つの段が１つのグループを形成してい
る第２のシフトレジスタとを有する。第２のシフトレジ
スタにおいては、例えば、段Ｆ１〜Ｆ６がグループＧｒ
１を形成しており、段Ｆ７〜Ｆ１２がグループＧｒ２を
形成している。
【００１９】第２のシフトレジスタの各グループには、
第１のシフトレジスタ内の連続する３つの段の出力端子
から、３相のクロック信号が供給される。例えば、第２
のシフトレジスタのグループＧｒ１には、第１のシフト
レジスタ内の連続する３つの段Ｆ’１、Ｆ’２、Ｆ’３
から出力されるクロック信号Ｓ１、Ｓ２、Ｓ３が供給さ
れ、グループＧｒ２には、段Ｆ’４、Ｆ’５、Ｆ’６か
ら出力されるクロック信号Ｓ４、Ｓ５、Ｓ６が供給され
る。
第１のシフトレジスタ内の連続する３つの段の出力端子
から、３相のクロック信号が供給される。例えば、第２
のシフトレジスタのグループＧｒ１には、第１のシフト
レジスタ内の連続する３つの段Ｆ’１、Ｆ’２、Ｆ’３
から出力されるクロック信号Ｓ１、Ｓ２、Ｓ３が供給さ
れ、グループＧｒ２には、段Ｆ’４、Ｆ’５、Ｆ’６か
ら出力されるクロック信号Ｓ４、Ｓ５、Ｓ６が供給され
る。
【００２０】１つのグループ内の各段が有する３つのク
ロック入力端子は、同相のものどうしが全て接続され、
１つのグループに１組（３つ）設けられたクロック入力
端子に接続されている。例えば、グループＧｒ１内の各
段が有する３つのクロック入力端子は、それぞれクロッ
ク信号ラインＬ１、Ｌ２、Ｌ３に接続され、これらのク
ロック信号ラインＬ１、Ｌ２、Ｌ３は、グループＧｒ１
に１組設けられたクロック入力端子Ｔ１、Ｔ２、Ｔ３に
接続されている。クロック信号ラインＬ１、Ｌ２、Ｌ３
は、他のグループのクロック信号ライン（例えば、グル
ープＧｒ２のクロック信号ラインＬ４、Ｌ５、Ｌ６）と
は接続されていない。従って、１つのグループ内にある
クロック信号ラインが、第２のシフトレジスタ全体に引
き回されることはない。
ロック入力端子は、同相のものどうしが全て接続され、
１つのグループに１組（３つ）設けられたクロック入力
端子に接続されている。例えば、グループＧｒ１内の各
段が有する３つのクロック入力端子は、それぞれクロッ
ク信号ラインＬ１、Ｌ２、Ｌ３に接続され、これらのク
ロック信号ラインＬ１、Ｌ２、Ｌ３は、グループＧｒ１
に１組設けられたクロック入力端子Ｔ１、Ｔ２、Ｔ３に
接続されている。クロック信号ラインＬ１、Ｌ２、Ｌ３
は、他のグループのクロック信号ライン（例えば、グル
ープＧｒ２のクロック信号ラインＬ４、Ｌ５、Ｌ６）と
は接続されていない。従って、１つのグループ内にある
クロック信号ラインが、第２のシフトレジスタ全体に引
き回されることはない。
【００２１】グループ内のクロック信号ライン（例え
ば、グループＧｒ１内のクロック信号ラインＬ１、Ｌ
２、Ｌ３）は、具体的には、ＴＦＴ基板（ガラス基板）
上に形成される配線なので、配線抵抗が大きい。これに
対し、第１のシフトレジスタから、第２のシフトレジス
タの各グループに１組設けられたクロック入力端子（例
えば、グループＧｒ１に１組設けられたクロック入力端
子Ｔ１、Ｔ２、Ｔ３）までの配線は、ＴＣＰにおける配
線になるので、低抵抗配線材料を用いることができる。
従って、配線抵抗によるクロック信号の遅延を少なくす
ることができる。
ば、グループＧｒ１内のクロック信号ラインＬ１、Ｌ
２、Ｌ３）は、具体的には、ＴＦＴ基板（ガラス基板）
上に形成される配線なので、配線抵抗が大きい。これに
対し、第１のシフトレジスタから、第２のシフトレジス
タの各グループに１組設けられたクロック入力端子（例
えば、グループＧｒ１に１組設けられたクロック入力端
子Ｔ１、Ｔ２、Ｔ３）までの配線は、ＴＣＰにおける配
線になるので、低抵抗配線材料を用いることができる。
従って、配線抵抗によるクロック信号の遅延を少なくす
ることができる。
【００２２】図２は、上記シフトレジスタ回路の動作を
説明するためのタイミングチャートである。第１のシフ
トレジスタの初段Ｆ’１には、４パルスのみが連続する
スタートパルスＳＰ’が入力される。このパルスが、順
次、次の段に送られ、第１のシフトレジスタの各段Ｆ’
１、Ｆ’２、Ｆ’３、…、Ｆ’ｍから、４パルスのみが
連続するクロック信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍが、
異なる位相で出力される。クロック信号Ｓ１、Ｓ２、Ｓ
３、…、Ｓｍは、第２のシフトレジスタにおける各グル
ープに供給される。例えば、クロック信号Ｓ１、Ｓ２、
Ｓ３は、第２のシフトレジスタにおけるグループＧｒ１
に供給され、クロック信号Ｓ４、Ｓ５、Ｓ６は、第２の
シフトレジスタにおけるグループＧｒ２に供給される。
説明するためのタイミングチャートである。第１のシフ
トレジスタの初段Ｆ’１には、４パルスのみが連続する
スタートパルスＳＰ’が入力される。このパルスが、順
次、次の段に送られ、第１のシフトレジスタの各段Ｆ’
１、Ｆ’２、Ｆ’３、…、Ｆ’ｍから、４パルスのみが
連続するクロック信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍが、
異なる位相で出力される。クロック信号Ｓ１、Ｓ２、Ｓ
３、…、Ｓｍは、第２のシフトレジスタにおける各グル
ープに供給される。例えば、クロック信号Ｓ１、Ｓ２、
Ｓ３は、第２のシフトレジスタにおけるグループＧｒ１
に供給され、クロック信号Ｓ４、Ｓ５、Ｓ６は、第２の
シフトレジスタにおけるグループＧｒ２に供給される。
【００２３】第２のシフトレジスタのグループＧｒ１に
供給されたクロック信号Ｓ１、Ｓ２、Ｓ３は、グループ
Ｇｒ１内の段Ｆ１〜Ｆ６を駆動し、初段Ｆ１に１パルス
のみ入力されるスタートパルスＳＰを、順次、次の段に
送る。さらに、第２のシフトレジスタのグループＧｒ２
に供給されたクロック信号Ｓ４、Ｓ５、Ｓ６は、グルー
プＧｒ２内の段Ｆ７〜Ｆ１２を駆動し、このグループＧ
ｒ２の初段Ｆ７に入力される、グループＧｒ１の最後段
Ｆ６から出力された信号Ｇ６を、順次、次の段に送る。
このような動作が、信号（パルス）が第２のシフトレジ
スタの最後段Ｆｎに到達するまで繰り返される。
供給されたクロック信号Ｓ１、Ｓ２、Ｓ３は、グループ
Ｇｒ１内の段Ｆ１〜Ｆ６を駆動し、初段Ｆ１に１パルス
のみ入力されるスタートパルスＳＰを、順次、次の段に
送る。さらに、第２のシフトレジスタのグループＧｒ２
に供給されたクロック信号Ｓ４、Ｓ５、Ｓ６は、グルー
プＧｒ２内の段Ｆ７〜Ｆ１２を駆動し、このグループＧ
ｒ２の初段Ｆ７に入力される、グループＧｒ１の最後段
Ｆ６から出力された信号Ｇ６を、順次、次の段に送る。
このような動作が、信号（パルス）が第２のシフトレジ
スタの最後段Ｆｎに到達するまで繰り返される。
【００２４】第１のシフトレジスタの各段を、４パルス
が連続する信号が通過した後は、各段が出力するクロッ
ク信号は全てＬｏｗレベルに固定される。例えば、４パ
ルスが連続する信号が、第１のシフトレジスタの段Ｆ’
１〜Ｆ’３を通過した後は、段Ｆ’１〜Ｆ’３が出力す
るクロック信号Ｓ１〜Ｓ３は全てＬｏｗレベルに固定さ
れる。これと共に、クロック信号Ｓ１〜Ｓ３を入力して
いる第２のシフトレジスタのグループＧｒ１内の段Ｆ１
〜Ｆ６においても、既にパルスが通過しているので、段
Ｆ１〜Ｆ６が出力する信号Ｇ１〜Ｇ６は全てＬｏｗレベ
ルに固定される。すなわち、パルスが通過した不要な段
は休止状態とされるので、シフトレジスタ回路の消費電
力が節約される。
が連続する信号が通過した後は、各段が出力するクロッ
ク信号は全てＬｏｗレベルに固定される。例えば、４パ
ルスが連続する信号が、第１のシフトレジスタの段Ｆ’
１〜Ｆ’３を通過した後は、段Ｆ’１〜Ｆ’３が出力す
るクロック信号Ｓ１〜Ｓ３は全てＬｏｗレベルに固定さ
れる。これと共に、クロック信号Ｓ１〜Ｓ３を入力して
いる第２のシフトレジスタのグループＧｒ１内の段Ｆ１
〜Ｆ６においても、既にパルスが通過しているので、段
Ｆ１〜Ｆ６が出力する信号Ｇ１〜Ｇ６は全てＬｏｗレベ
ルに固定される。すなわち、パルスが通過した不要な段
は休止状態とされるので、シフトレジスタ回路の消費電
力が節約される。
【００２５】なお、例えば、クロック信号Ｓ１、Ｓ２、
Ｓ３に含まれるパルスにおいて、第２のシフトレジスタ
のグループＧｒ１の動作に必要なパルス、およびクロッ
ク信号Ｓ４、Ｓ５、Ｓ６に含まれるパルスにおいて、第
２のシフトレジスタのグループＧｒ２の動作に必要なパ
ルスは、タイミングチャート中の波線で囲まれたパルス
のみである。ただし、これ以外のパルスも、第２のシフ
トレジスタの動作に悪影響を与えることはない。
Ｓ３に含まれるパルスにおいて、第２のシフトレジスタ
のグループＧｒ１の動作に必要なパルス、およびクロッ
ク信号Ｓ４、Ｓ５、Ｓ６に含まれるパルスにおいて、第
２のシフトレジスタのグループＧｒ２の動作に必要なパ
ルスは、タイミングチャート中の波線で囲まれたパルス
のみである。ただし、これ以外のパルスも、第２のシフ
トレジスタの動作に悪影響を与えることはない。
【００２６】図３は、上記実施形態におけるシフトレジ
スタ回路を、表示装置のクロック発生回路およびゲート
ドライバとして用いた例の構成図である。この表示装置
においては、ＴＦＴ基板（ガラス基板）１上に表示エリ
ア２が形成され、この表示エリア２の横に、この表示エ
リア２内の走査線２ａを駆動するゲートドライバ（第２
のシフトレジスタ）３が形成されている。すなわち、表
示エリア２と、ゲートドライバ（第２のシフトレジス
タ）３とは、同一のＴＦＴ基板（ガラス基板）１上に、
同一の製造プロセスで形成される。従って、表示エリア
２内の走査線２ａと信号線２ｂとの交点に形成されるＭ
ＩＳトランジスタ２ｃと、ゲートドライバ（第２のシフ
トレジスタ）３内のＭＩＳトランジスタとは、同一型
（例えば、Ｎチャネルトランジスタ）となる。また、Ｍ
ＩＳトランジスタの素材も同一となり、ガラス基板上に
形成されるので、アモルファスシリコンまたは多結晶シ
リコンを含む素材によって構成される。
スタ回路を、表示装置のクロック発生回路およびゲート
ドライバとして用いた例の構成図である。この表示装置
においては、ＴＦＴ基板（ガラス基板）１上に表示エリ
ア２が形成され、この表示エリア２の横に、この表示エ
リア２内の走査線２ａを駆動するゲートドライバ（第２
のシフトレジスタ）３が形成されている。すなわち、表
示エリア２と、ゲートドライバ（第２のシフトレジス
タ）３とは、同一のＴＦＴ基板（ガラス基板）１上に、
同一の製造プロセスで形成される。従って、表示エリア
２内の走査線２ａと信号線２ｂとの交点に形成されるＭ
ＩＳトランジスタ２ｃと、ゲートドライバ（第２のシフ
トレジスタ）３内のＭＩＳトランジスタとは、同一型
（例えば、Ｎチャネルトランジスタ）となる。また、Ｍ
ＩＳトランジスタの素材も同一となり、ガラス基板上に
形成されるので、アモルファスシリコンまたは多結晶シ
リコンを含む素材によって構成される。
【００２７】ＴＦＴ基板（ガラス基板）１上に形成され
たゲートドライバ（第２のシフトレジスタ）３には、Ｔ
ＣＰ４上に設けられたクロック発生回路（第１のシフト
レジスタ）４ａからクロック信号Ｓ１、Ｓ２、Ｓ３、
…、Ｓｍが供給される。また、ソースドライバ５は、表
示エリア２内の信号線２ｂを駆動する。なお、上記実施
形態における第２のシフトレジスタを、表示装置のソー
スドライバとして用いることも可能である。
たゲートドライバ（第２のシフトレジスタ）３には、Ｔ
ＣＰ４上に設けられたクロック発生回路（第１のシフト
レジスタ）４ａからクロック信号Ｓ１、Ｓ２、Ｓ３、
…、Ｓｍが供給される。また、ソースドライバ５は、表
示エリア２内の信号線２ｂを駆動する。なお、上記実施
形態における第２のシフトレジスタを、表示装置のソー
スドライバとして用いることも可能である。
【００２８】例えば、上記表示装置が、６インチＶＧＡ
パネルだとすると、走査線２ａを駆動するゲートドライ
バ（第２のシフトレジスタ）３の段数は４８０段にな
る。上記実施形態においては、第２のシフトレジスタ内
の段が、６段ずつのグループに分けられるので、４８０
段を６段ずつのグループに分けると、８０のグループに
分けられる。従って、各グループ内のクロック信号ライ
ンの長さは、グループ分けをしない場合と較べて１／８
０になり、各グループ内のクロック信号ラインの配線容
量および配線抵抗も１／８０になる。クロック信号の遅
延量は、単純計算では、配線容量×配線抵抗によって決
まるので、１／６４００になる。
パネルだとすると、走査線２ａを駆動するゲートドライ
バ（第２のシフトレジスタ）３の段数は４８０段にな
る。上記実施形態においては、第２のシフトレジスタ内
の段が、６段ずつのグループに分けられるので、４８０
段を６段ずつのグループに分けると、８０のグループに
分けられる。従って、各グループ内のクロック信号ライ
ンの長さは、グループ分けをしない場合と較べて１／８
０になり、各グループ内のクロック信号ラインの配線容
量および配線抵抗も１／８０になる。クロック信号の遅
延量は、単純計算では、配線容量×配線抵抗によって決
まるので、１／６４００になる。
【００２９】図４は、本発明の第２の実施形態における
シフトレジスタ回路の構成図である。以下、この図を参
照し、本実施形態の構成を説明するが、第１の実施形態
と同一の構成には同一の符号を付し、その説明を省略す
るものとする。本実施形態のシフトレジスタ回路は、奇
数フィールドと偶数フィールドとをもつインターレース
方式の表示装置に用いられる。このため、第１の実施形
態における第２のシフトレジスタが２系統設けられてい
る。以下、これらのシフトレジスタを、第２のシフトレ
ジスタおよび第３のシフトレジスタと呼ぶ。第２のシフ
トレジスタと第３のシフトレジスタの構成は同一であ
り、第２のシフトレジスタは、奇数フィールド用で、段
ＦＯ１、ＦＯ２、ＦＯ３、…を有し、第３のシフトレジ
スタは、偶数フィールド用で、段ＦＥ１、ＦＥ２、ＦＥ
３、…を有する。
シフトレジスタ回路の構成図である。以下、この図を参
照し、本実施形態の構成を説明するが、第１の実施形態
と同一の構成には同一の符号を付し、その説明を省略す
るものとする。本実施形態のシフトレジスタ回路は、奇
数フィールドと偶数フィールドとをもつインターレース
方式の表示装置に用いられる。このため、第１の実施形
態における第２のシフトレジスタが２系統設けられてい
る。以下、これらのシフトレジスタを、第２のシフトレ
ジスタおよび第３のシフトレジスタと呼ぶ。第２のシフ
トレジスタと第３のシフトレジスタの構成は同一であ
り、第２のシフトレジスタは、奇数フィールド用で、段
ＦＯ１、ＦＯ２、ＦＯ３、…を有し、第３のシフトレジ
スタは、偶数フィールド用で、段ＦＥ１、ＦＥ２、ＦＥ
３、…を有する。
【００３０】第２のシフトレジスタおよび第３のシフト
レジスタが有する段は、各シフトレジスタにおける連続
する３つの段、合計で６つの段が１つのグループを形成
している。例えば、第２のシフトレジスタが有する段Ｆ
Ｏ１、ＦＯ２、ＦＯ３と、第３のシフトレジスタが有す
る段ＦＥ１、ＦＥ２、ＦＥ３との合計６つの段が、グル
ープＧｒ１を形成しており、第２のシフトレジスタが有
する段ＦＯ４、ＦＯ５、ＦＯ６と、第３のシフトレジス
タが有する段ＦＥ４、ＦＥ５、ＦＥ６との合計６つの段
が、グループＧｒ２を形成している。
レジスタが有する段は、各シフトレジスタにおける連続
する３つの段、合計で６つの段が１つのグループを形成
している。例えば、第２のシフトレジスタが有する段Ｆ
Ｏ１、ＦＯ２、ＦＯ３と、第３のシフトレジスタが有す
る段ＦＥ１、ＦＥ２、ＦＥ３との合計６つの段が、グル
ープＧｒ１を形成しており、第２のシフトレジスタが有
する段ＦＯ４、ＦＯ５、ＦＯ６と、第３のシフトレジス
タが有する段ＦＥ４、ＦＥ５、ＦＥ６との合計６つの段
が、グループＧｒ２を形成している。
【００３１】図５は、上記シフトレジスタ回路の動作を
説明するためのタイミングチャートである。第１のシフ
トレジスタの初段Ｆ’１には、２パルスのみが連続する
スタートパルスＳＰ’が入力される。このパルスが、順
次、次の段に送られ、第１のシフトレジスタの各段Ｆ’
１、Ｆ’２、Ｆ’３、…から、２パルスのみが連続する
クロック信号Ｓ１、Ｓ２、Ｓ３、…が、異なる位相で出
力される。クロック信号Ｓ１、Ｓ２、Ｓ３、…は、第２
のシフトレジスタおよび第３のシフトレジスタにおける
各グループに供給される。例えば、クロック信号Ｓ１、
Ｓ２、Ｓ３は、第２のシフトレジスタおよび第３のシフ
トレジスタにおけるグループＧｒ１に供給され、クロッ
ク信号Ｓ４、Ｓ５、Ｓ６は、グループＧｒ２に供給され
る。
説明するためのタイミングチャートである。第１のシフ
トレジスタの初段Ｆ’１には、２パルスのみが連続する
スタートパルスＳＰ’が入力される。このパルスが、順
次、次の段に送られ、第１のシフトレジスタの各段Ｆ’
１、Ｆ’２、Ｆ’３、…から、２パルスのみが連続する
クロック信号Ｓ１、Ｓ２、Ｓ３、…が、異なる位相で出
力される。クロック信号Ｓ１、Ｓ２、Ｓ３、…は、第２
のシフトレジスタおよび第３のシフトレジスタにおける
各グループに供給される。例えば、クロック信号Ｓ１、
Ｓ２、Ｓ３は、第２のシフトレジスタおよび第３のシフ
トレジスタにおけるグループＧｒ１に供給され、クロッ
ク信号Ｓ４、Ｓ５、Ｓ６は、グループＧｒ２に供給され
る。
【００３２】グループＧｒ１に供給されたクロック信号
Ｓ１、Ｓ２、Ｓ３は、グループＧｒ１内の段ＦＯ１〜Ｆ
Ｏ３および段ＦＥ１〜ＦＥ３を駆動する。第２のシフト
レジスタの初段ＦＯ１には、１パルスのみのスタートパ
ルスＳＰＯが入力され、第３のシフトレジスタの初段Ｆ
Ｅ１には、スタートパルスＳＰＯとはタイミングが異な
るが、やはり１パルスのみのスタートパルスＳＰＥが入
力される。これにより、第２のシフトレジスタからは、
奇数フィールド用の信号ＧＯ１、ＧＯ２、ＧＯ３、…が
出力され、第３のシフトレジスタからは、前記奇数フィ
ールド用の信号とはタイミングが異なる、偶数フィール
ド用の信号ＧＥ１、ＧＥ２、ＧＥ３、…が出力される。
これ以後の段についても同様の動作が行われる。
Ｓ１、Ｓ２、Ｓ３は、グループＧｒ１内の段ＦＯ１〜Ｆ
Ｏ３および段ＦＥ１〜ＦＥ３を駆動する。第２のシフト
レジスタの初段ＦＯ１には、１パルスのみのスタートパ
ルスＳＰＯが入力され、第３のシフトレジスタの初段Ｆ
Ｅ１には、スタートパルスＳＰＯとはタイミングが異な
るが、やはり１パルスのみのスタートパルスＳＰＥが入
力される。これにより、第２のシフトレジスタからは、
奇数フィールド用の信号ＧＯ１、ＧＯ２、ＧＯ３、…が
出力され、第３のシフトレジスタからは、前記奇数フィ
ールド用の信号とはタイミングが異なる、偶数フィール
ド用の信号ＧＥ１、ＧＥ２、ＧＥ３、…が出力される。
これ以後の段についても同様の動作が行われる。
【００３３】本実施形態においても、第１のシフトレジ
スタの各段を、２パルスが連続する信号が通過した後
は、段が出力するクロック信号は全てＬｏｗレベルに固
定される。これと共に、クロック信号を入力している第
２のシフトレジスタおよび第３のシフトレジスタにおい
ても、パルス通過後は、各段が出力する信号が全てＬｏ
ｗレベルに固定される。すなわち、パルスが通過した不
要な段は休止状態とされるので、シフトレジスタ回路の
消費電力が節約される。
スタの各段を、２パルスが連続する信号が通過した後
は、段が出力するクロック信号は全てＬｏｗレベルに固
定される。これと共に、クロック信号を入力している第
２のシフトレジスタおよび第３のシフトレジスタにおい
ても、パルス通過後は、各段が出力する信号が全てＬｏ
ｗレベルに固定される。すなわち、パルスが通過した不
要な段は休止状態とされるので、シフトレジスタ回路の
消費電力が節約される。
【００３４】図６は、本発明の第３の実施形態における
シフトレジスタ回路の構成図である。以下、この図を参
照し、本実施形態の構成を説明するが、第１の実施形態
と同一の構成には同一の符号を付し、その説明を省略す
るものとする。本実施形態のシフトレジスタ回路におい
ては、段Ｆ１、Ｆ２、Ｆ３、…、Ｆｎによって構成され
る第２のシフトレジスタの各グループ内に、４本のクロ
ック信号ラインが設けられている。例えば、第２のシフ
トレジスタの段Ｆ１〜Ｆ６で構成されるグループＧｒ１
内には、４本のクロック信号ラインＬ１、Ｌ２、Ｌ３、
Ｌ４が設けられている。これらのクロック信号ラインＬ
１、Ｌ２、Ｌ３、Ｌ４には、第１のシフトレジスタの段
Ｆ’１、Ｆ’２、Ｆ’３、Ｆ’４が出力するクロック信
号Ｓ１、Ｓ２、Ｓ３、Ｓ４が供給される。なお、クロッ
ク信号Ｓ４は、次のグループＧｒ２にも供給される。
シフトレジスタ回路の構成図である。以下、この図を参
照し、本実施形態の構成を説明するが、第１の実施形態
と同一の構成には同一の符号を付し、その説明を省略す
るものとする。本実施形態のシフトレジスタ回路におい
ては、段Ｆ１、Ｆ２、Ｆ３、…、Ｆｎによって構成され
る第２のシフトレジスタの各グループ内に、４本のクロ
ック信号ラインが設けられている。例えば、第２のシフ
トレジスタの段Ｆ１〜Ｆ６で構成されるグループＧｒ１
内には、４本のクロック信号ラインＬ１、Ｌ２、Ｌ３、
Ｌ４が設けられている。これらのクロック信号ラインＬ
１、Ｌ２、Ｌ３、Ｌ４には、第１のシフトレジスタの段
Ｆ’１、Ｆ’２、Ｆ’３、Ｆ’４が出力するクロック信
号Ｓ１、Ｓ２、Ｓ３、Ｓ４が供給される。なお、クロッ
ク信号Ｓ４は、次のグループＧｒ２にも供給される。
【００３５】図７は、上記シフトレジスタ回路の動作を
説明するためのタイミングチャートである。第１のシフ
トレジスタの初段Ｆ’１には、３パルスのみが連続する
スタートパルスＳＰ’が入力される。このパルスが、順
次、次の段に送られ、第１のシフトレジスタの各段Ｆ’
１、Ｆ’２、Ｆ’３、…から、３パルスのみが連続する
クロック信号Ｓ１、Ｓ２、Ｓ３、…が、異なる位相で出
力される。クロック信号Ｓ１、Ｓ２、Ｓ３、…は、第２
のシフトレジスタにおける各グループに供給される。例
えば、クロック信号Ｓ１、Ｓ２、Ｓ３、Ｓ４は、第２の
シフトレジスタにおけるグループＧｒ１に供給される。
なお、クロック信号Ｓ４は、次のグループＧｒ２にも供
給される。
説明するためのタイミングチャートである。第１のシフ
トレジスタの初段Ｆ’１には、３パルスのみが連続する
スタートパルスＳＰ’が入力される。このパルスが、順
次、次の段に送られ、第１のシフトレジスタの各段Ｆ’
１、Ｆ’２、Ｆ’３、…から、３パルスのみが連続する
クロック信号Ｓ１、Ｓ２、Ｓ３、…が、異なる位相で出
力される。クロック信号Ｓ１、Ｓ２、Ｓ３、…は、第２
のシフトレジスタにおける各グループに供給される。例
えば、クロック信号Ｓ１、Ｓ２、Ｓ３、Ｓ４は、第２の
シフトレジスタにおけるグループＧｒ１に供給される。
なお、クロック信号Ｓ４は、次のグループＧｒ２にも供
給される。
【００３６】グループＧｒ１に供給されたクロック信号
Ｓ１〜Ｓ４は、グループＧｒ１内の段Ｆ１〜Ｆ６を駆動
する。このとき、クロック信号Ｓ１とクロック信号Ｓ４
とは同相であるが、タイミングが１周期ずれている。こ
れにより、第１の実施形態で４パルス必要であった、第
１のシフトレジスタのスタートパルスＳＰ’を、本実施
形態においては、３パルスに減らすことができる。第２
のシフトレジスタの初段Ｆ１には、１パルスのみのスタ
ートパルスＳＰが入力される。これにより、第２のシフ
トレジスタのグループＧｒ１を構成する段Ｆ１〜Ｆ６か
らは、順次、信号Ｇ１〜Ｇ６が出力される。これ以後の
段についても同様の動作が行われる。
Ｓ１〜Ｓ４は、グループＧｒ１内の段Ｆ１〜Ｆ６を駆動
する。このとき、クロック信号Ｓ１とクロック信号Ｓ４
とは同相であるが、タイミングが１周期ずれている。こ
れにより、第１の実施形態で４パルス必要であった、第
１のシフトレジスタのスタートパルスＳＰ’を、本実施
形態においては、３パルスに減らすことができる。第２
のシフトレジスタの初段Ｆ１には、１パルスのみのスタ
ートパルスＳＰが入力される。これにより、第２のシフ
トレジスタのグループＧｒ１を構成する段Ｆ１〜Ｆ６か
らは、順次、信号Ｇ１〜Ｇ６が出力される。これ以後の
段についても同様の動作が行われる。
【００３７】本実施形態においても、第１のシフトレジ
スタの各段を、３パルスが連続する信号が通過した後
は、各段が出力するクロック信号は全てＬｏｗレベルに
固定される。これと共に、クロック信号を入力している
第２のシフトレジスタにおいても、パルス通過後は、各
段が出力する信号が全てＬｏｗレベルに固定される。す
なわち、パルスが通過した不要な段は休止状態とされる
ので、シフトレジスタ回路の消費電力が節約される。
スタの各段を、３パルスが連続する信号が通過した後
は、各段が出力するクロック信号は全てＬｏｗレベルに
固定される。これと共に、クロック信号を入力している
第２のシフトレジスタにおいても、パルス通過後は、各
段が出力する信号が全てＬｏｗレベルに固定される。す
なわち、パルスが通過した不要な段は休止状態とされる
ので、シフトレジスタ回路の消費電力が節約される。
【００３８】なお、例えば、クロック信号Ｓ１〜Ｓ４に
含まれるパルスにおいて、第２のシフトレジスタのグル
ープＧｒ１の動作に必要なパルスは、タイミングチャー
ト中の波線で囲まれたパルスである。これ以外のパルス
は不要なパルスであるが、第１の実施形態（図２）と比
較すると、不要なパルスが減っている。前述したよう
に、不要なパルスが、第２のシフトレジスタの動作に悪
影響を与えることはないが、消費電力を低減させるとい
う点から見ると、不要なパルスは少ない方がよい。ま
た、第２のシフトレジスタがＴＦＴ基板（ガラス基板）
上に形成され、この第２のシフトレジスタがＴＦＴ（Th
in Film Transistor）を含む場合には、このＴＦＴへの
電圧ストレスを小さくするという点から、不要なパルス
は少ない方がよい。従って、本実施形態には、第１の実
施形態と比較して、消費電力が少なく、第２のシフトレ
ジスタがＴＦＴを含む場合であっても、このＴＦＴへの
電圧ストレスが小さいので、信頼性が高いという利点が
ある。
含まれるパルスにおいて、第２のシフトレジスタのグル
ープＧｒ１の動作に必要なパルスは、タイミングチャー
ト中の波線で囲まれたパルスである。これ以外のパルス
は不要なパルスであるが、第１の実施形態（図２）と比
較すると、不要なパルスが減っている。前述したよう
に、不要なパルスが、第２のシフトレジスタの動作に悪
影響を与えることはないが、消費電力を低減させるとい
う点から見ると、不要なパルスは少ない方がよい。ま
た、第２のシフトレジスタがＴＦＴ基板（ガラス基板）
上に形成され、この第２のシフトレジスタがＴＦＴ（Th
in Film Transistor）を含む場合には、このＴＦＴへの
電圧ストレスを小さくするという点から、不要なパルス
は少ない方がよい。従って、本実施形態には、第１の実
施形態と比較して、消費電力が少なく、第２のシフトレ
ジスタがＴＦＴを含む場合であっても、このＴＦＴへの
電圧ストレスが小さいので、信頼性が高いという利点が
ある。
【００３９】図８は、本発明の各実施形態における第２
のシフトレジスタまたは第３のシフトレジスタを構成す
る段の内部回路を示す回路図である。この段は、前段が
出力した信号Ｇｉ−１を入力する入力端子ＩＮと、後段
へ送る信号Ｇｉを出力する出力端子ＯＵＴと、３相のク
ロック信号を入力する３つのクロック入力端子Ｋａ、Ｋ
ｂ、Ｋｃとを有する。
のシフトレジスタまたは第３のシフトレジスタを構成す
る段の内部回路を示す回路図である。この段は、前段が
出力した信号Ｇｉ−１を入力する入力端子ＩＮと、後段
へ送る信号Ｇｉを出力する出力端子ＯＵＴと、３相のク
ロック信号を入力する３つのクロック入力端子Ｋａ、Ｋ
ｂ、Ｋｃとを有する。
【００４０】入力端子ＩＮは、ダイオードとして動作す
るＭＩＳトランジスタＭ１を介して、記憶素子として動
作するコンデンサＣの一端（Ａ点）に接続されている。
コンデンサＣの他端は、出力端子ＯＵＴに接続されてい
る。クロック入力端子Ｋａは、ＭＩＳトランジスタＭ２
のドレインに接続され、クロック入力端子Ｋｂは、ＭＩ
ＳトランジスタＭ３およびＭ４のゲートに接続され、ク
ロック入力端子Ｋｃは、ＭＩＳトランジスタＭ３および
Ｍ４のソースに接続されている。コンデンサＣの一端
（Ａ点）は、ＭＩＳトランジスタＭ２のゲートおよびＭ
ＩＳトランジスタＭ３のドレインと接続されている。コ
ンデンサＣの他端すなわち出力端子ＯＵＴは、ＭＩＳト
ランジスタＭ２のソースおよびＭＩＳトランジスタＭ４
のドレインと接続されている。
るＭＩＳトランジスタＭ１を介して、記憶素子として動
作するコンデンサＣの一端（Ａ点）に接続されている。
コンデンサＣの他端は、出力端子ＯＵＴに接続されてい
る。クロック入力端子Ｋａは、ＭＩＳトランジスタＭ２
のドレインに接続され、クロック入力端子Ｋｂは、ＭＩ
ＳトランジスタＭ３およびＭ４のゲートに接続され、ク
ロック入力端子Ｋｃは、ＭＩＳトランジスタＭ３および
Ｍ４のソースに接続されている。コンデンサＣの一端
（Ａ点）は、ＭＩＳトランジスタＭ２のゲートおよびＭ
ＩＳトランジスタＭ３のドレインと接続されている。コ
ンデンサＣの他端すなわち出力端子ＯＵＴは、ＭＩＳト
ランジスタＭ２のソースおよびＭＩＳトランジスタＭ４
のドレインと接続されている。
【００４１】この段は、入力端子ＩＮから入力される入
力信号Ｇｉ−１を記憶素子としてのコンデンサＣに保持
し、出力端子ＯＵＴから出力信号Ｇｉとして出力する。
このとき、常にＬ（Ｌｏｗレベル）の状態に保たれてい
る接地ラインが段に接続されていなくても、クロック入
力端子ＫｂおよびＫｃをＬ（Ｌｏｗレベル）にすれば、
出力端子ＯＵＴから出力される信号ＧｉをＬ（Ｌｏｗレ
ベル）に戻す（初期化する）ことができる。
力信号Ｇｉ−１を記憶素子としてのコンデンサＣに保持
し、出力端子ＯＵＴから出力信号Ｇｉとして出力する。
このとき、常にＬ（Ｌｏｗレベル）の状態に保たれてい
る接地ラインが段に接続されていなくても、クロック入
力端子ＫｂおよびＫｃをＬ（Ｌｏｗレベル）にすれば、
出力端子ＯＵＴから出力される信号ＧｉをＬ（Ｌｏｗレ
ベル）に戻す（初期化する）ことができる。
【００４２】ところで、アモルファスシリコンまたは多
結晶シリコンを含む素材によって構成されたＭＩＳトラ
ンジスタのゲート・ソース間に、常に同じ向きに電圧が
印加されると、このＭＩＳトランジスタの信頼性が低下
する場合がある。ＭＩＳトランジスタＭ３およびＭ４の
ゲートに、電位がＨｉｇｈレベルまたは接地電位となる
クロック信号が入力され、ソースに、常に接地電位に保
たれている接地ラインが接続されていると仮定すると、
ゲートの電位は、常にソースの電位以上となり、ゲート
・ソース間の電圧の向きは常に一定となる。これに対
し、図８に示した段の構成によれば、ＭＩＳトランジス
タＭ３およびＭ４のゲートに、電位がＨｉｇｈレベルま
たは接地電位となるクロック信号が入力されると共に、
ソースにも、電位がＨｉｇｈレベルまたは接地電位とな
るクロック信号が入力される。そして、これらのクロッ
ク信号は位相が異なるので、ゲート・ソース間の電圧の
向きは時々刻々変動し、常に同じ向きに固定されること
がない。従って、このＭＩＳトランジスタの信頼性が向
上する。
結晶シリコンを含む素材によって構成されたＭＩＳトラ
ンジスタのゲート・ソース間に、常に同じ向きに電圧が
印加されると、このＭＩＳトランジスタの信頼性が低下
する場合がある。ＭＩＳトランジスタＭ３およびＭ４の
ゲートに、電位がＨｉｇｈレベルまたは接地電位となる
クロック信号が入力され、ソースに、常に接地電位に保
たれている接地ラインが接続されていると仮定すると、
ゲートの電位は、常にソースの電位以上となり、ゲート
・ソース間の電圧の向きは常に一定となる。これに対
し、図８に示した段の構成によれば、ＭＩＳトランジス
タＭ３およびＭ４のゲートに、電位がＨｉｇｈレベルま
たは接地電位となるクロック信号が入力されると共に、
ソースにも、電位がＨｉｇｈレベルまたは接地電位とな
るクロック信号が入力される。そして、これらのクロッ
ク信号は位相が異なるので、ゲート・ソース間の電圧の
向きは時々刻々変動し、常に同じ向きに固定されること
がない。従って、このＭＩＳトランジスタの信頼性が向
上する。
【００４３】図９は、本発明の第４の実施形態における
シフトレジスタ回路の構成を示すブロック図である。こ
のシフトレジスタ回路は、複数の段Ｆ’１、Ｆ’２、
Ｆ’３、…が縦列接続された第１のシフトレジスタと、
複数の段Ｆ１、Ｆ２、Ｆ３、…が縦列接続され、かつ、
連続する４つの段が１つのグループを形成している第２
のシフトレジスタとを有する。第２のシフトレジスタに
おいては、例えば、段Ｆ１〜Ｆ４がグループＧｒ１を形
成しており、段Ｆ５〜Ｆ８がグループＧｒ２を形成して
おり、段Ｆ９〜Ｆ１２がグループＧｒ３を形成してい
る。
シフトレジスタ回路の構成を示すブロック図である。こ
のシフトレジスタ回路は、複数の段Ｆ’１、Ｆ’２、
Ｆ’３、…が縦列接続された第１のシフトレジスタと、
複数の段Ｆ１、Ｆ２、Ｆ３、…が縦列接続され、かつ、
連続する４つの段が１つのグループを形成している第２
のシフトレジスタとを有する。第２のシフトレジスタに
おいては、例えば、段Ｆ１〜Ｆ４がグループＧｒ１を形
成しており、段Ｆ５〜Ｆ８がグループＧｒ２を形成して
おり、段Ｆ９〜Ｆ１２がグループＧｒ３を形成してい
る。
【００４４】第２のシフトレジスタ内の各グループに設
けられた２つのクロック入力端子には、第１のシフトレ
ジスタ内の連続する２つの段の出力端子から、２相のク
ロック信号が供給される。例えば、第２のシフトレジス
タ内のグループＧｒ１に設けられた２つのクロック入力
端子Ｔ１、Ｔ２には、それぞれ、第１のシフトレジスタ
内の連続する２つの段Ｆ’１、Ｆ’２の出力端子から出
力される２相のクロック信号Ｓ１、Ｓ２が供給される。
また、グループＧｒ２のクロック入力端子Ｔ３、Ｔ４に
は、それぞれ、段Ｆ’３、Ｆ’４から出力されるクロッ
ク信号Ｓ３、Ｓ４が供給される。
けられた２つのクロック入力端子には、第１のシフトレ
ジスタ内の連続する２つの段の出力端子から、２相のク
ロック信号が供給される。例えば、第２のシフトレジス
タ内のグループＧｒ１に設けられた２つのクロック入力
端子Ｔ１、Ｔ２には、それぞれ、第１のシフトレジスタ
内の連続する２つの段Ｆ’１、Ｆ’２の出力端子から出
力される２相のクロック信号Ｓ１、Ｓ２が供給される。
また、グループＧｒ２のクロック入力端子Ｔ３、Ｔ４に
は、それぞれ、段Ｆ’３、Ｆ’４から出力されるクロッ
ク信号Ｓ３、Ｓ４が供給される。
【００４５】１つのグループ内の各段に設けられた２つ
のクロック入力端子は、それぞれ、１つのグループに設
けられた２つのクロック入力端子のうちのいずれかに接
続されている。例えば、グループＧｒ１内の各段に設け
られた２つのクロック入力端子は、それぞれ、グループ
Ｇｒ１内のクロック信号ラインＬ１、Ｌ２のうちのいず
れかに接続され、これらのクロック信号ラインＬ１、Ｌ
２は、それぞれ、グループＧｒ１に設けられた２つのク
ロック入力端子Ｔ１、Ｔ２に接続されている。グループ
Ｇｒ１内のクロック信号ラインＬ１、Ｌ２は、他のグル
ープ内のクロック信号ライン（例えば、グループＧｒ２
内のクロック信号ラインＬ３、Ｌ４）とは接続されてい
ない。従って、１つのグループ内のクロック信号ライン
が、第２のシフトレジスタ全体に引き回されることはな
い。
のクロック入力端子は、それぞれ、１つのグループに設
けられた２つのクロック入力端子のうちのいずれかに接
続されている。例えば、グループＧｒ１内の各段に設け
られた２つのクロック入力端子は、それぞれ、グループ
Ｇｒ１内のクロック信号ラインＬ１、Ｌ２のうちのいず
れかに接続され、これらのクロック信号ラインＬ１、Ｌ
２は、それぞれ、グループＧｒ１に設けられた２つのク
ロック入力端子Ｔ１、Ｔ２に接続されている。グループ
Ｇｒ１内のクロック信号ラインＬ１、Ｌ２は、他のグル
ープ内のクロック信号ライン（例えば、グループＧｒ２
内のクロック信号ラインＬ３、Ｌ４）とは接続されてい
ない。従って、１つのグループ内のクロック信号ライン
が、第２のシフトレジスタ全体に引き回されることはな
い。
【００４６】グループ内のクロック信号ライン（例え
ば、グループＧｒ１内のクロック信号ラインＬ１、Ｌ
２）は、具体的には、ＴＦＴ基板（ガラス基板）上に形
成される配線なので配線抵抗が大きい。これに対し、第
１のシフトレジスタ内の各段の出力端子（例えば、段
Ｆ’１、Ｆ’２の出力端子）から、第２のシフトレジス
タ内の各グループに設けられた２つのクロック入力端子
（例えば、グループＧｒ１に設けられた２つのクロック
入力端子Ｔ１、Ｔ２）までの配線は、ＴＣＰにおける配
線になるので、低抵抗配線材料を用いることができる。
従って、１つのグループ内のクロック信号ラインを、第
２のシフトレジスタ全体に引き回さないことによって、
配線抵抗によるクロック信号の遅延を少なくすることが
できる。
ば、グループＧｒ１内のクロック信号ラインＬ１、Ｌ
２）は、具体的には、ＴＦＴ基板（ガラス基板）上に形
成される配線なので配線抵抗が大きい。これに対し、第
１のシフトレジスタ内の各段の出力端子（例えば、段
Ｆ’１、Ｆ’２の出力端子）から、第２のシフトレジス
タ内の各グループに設けられた２つのクロック入力端子
（例えば、グループＧｒ１に設けられた２つのクロック
入力端子Ｔ１、Ｔ２）までの配線は、ＴＣＰにおける配
線になるので、低抵抗配線材料を用いることができる。
従って、１つのグループ内のクロック信号ラインを、第
２のシフトレジスタ全体に引き回さないことによって、
配線抵抗によるクロック信号の遅延を少なくすることが
できる。
【００４７】図１０は、第１のシフトレジスタ内の各段
Ｆ’１、Ｆ’２、Ｆ’３、Ｆ’４、…の内部構成を示す
回路図である。第１のシフトレジスタは、双方向性シフ
トレジスタとなっていて、２相のクロックφ１、φ２を
用いて、第１のシフトレジスタ内の段に記憶されるクロ
ック信号を、図における右または左に転送する。転送の
方向は、制御信号Ｒによって決定される。
Ｆ’１、Ｆ’２、Ｆ’３、Ｆ’４、…の内部構成を示す
回路図である。第１のシフトレジスタは、双方向性シフ
トレジスタとなっていて、２相のクロックφ１、φ２を
用いて、第１のシフトレジスタ内の段に記憶されるクロ
ック信号を、図における右または左に転送する。転送の
方向は、制御信号Ｒによって決定される。
【００４８】具体的には、第１のシフトレジスタは、制
御信号ＲがＨｉｇｈレベルのとき、第１のシフトレジス
タ内の段に記憶されるクロック信号を、図における左か
ら右へ転送し、制御信号ＲがＬｏｗレベルのとき、第１
のシフトレジスタ内の段に記憶されるクロック信号を、
図における右から左へ転送する。
御信号ＲがＨｉｇｈレベルのとき、第１のシフトレジス
タ内の段に記憶されるクロック信号を、図における左か
ら右へ転送し、制御信号ＲがＬｏｗレベルのとき、第１
のシフトレジスタ内の段に記憶されるクロック信号を、
図における右から左へ転送する。
【００４９】第１のシフトレジスタ内の各段Ｆ’１、
Ｆ’２、Ｆ’３、Ｆ’４、…の内部構成を、段Ｆ’２を
例に挙げて説明する。なお、段Ｆ’３、Ｆ’４、…の内
部構成は、段Ｆ’２の内部構成と同一なので説明を省略
する。また、段Ｆ’１の内部構成も、後述する点以外
は、段Ｆ’２の内部構成と同一である。
Ｆ’２、Ｆ’３、Ｆ’４、…の内部構成を、段Ｆ’２を
例に挙げて説明する。なお、段Ｆ’３、Ｆ’４、…の内
部構成は、段Ｆ’２の内部構成と同一なので説明を省略
する。また、段Ｆ’１の内部構成も、後述する点以外
は、段Ｆ’２の内部構成と同一である。
【００５０】段Ｆ’２は、４つのトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４と、６つのインバータＮ１、Ｎ２、Ｎ
３、Ｎ４、Ｎ５、Ｎ６と、４つの論理積ゲートＡ１、Ａ
２、Ａ３、Ａ４とを有する。トランジスタＱ１とＱ２と
は直列に接続され、トランジスタＱ３とＱ４とは直列に
接続されている。インバータＮ１の入力端子は、トラン
ジスタＱ１とＱ２とが接続された点に接続され、インバ
ータＮ１の出力端子は、トランジスタＱ３とＱ４とが接
続された点に接続されている。インバータＮ２の入力端
子は、トランジスタＱ４の一端であって、トランジスタ
Ｑ３と接続されていない端子に接続され、インバータＮ
２の出力端子は、トランジスタＱ２の一端であって、ト
ランジスタＱ１と接続されていない端子に接続されてい
る。
２、Ｑ３、Ｑ４と、６つのインバータＮ１、Ｎ２、Ｎ
３、Ｎ４、Ｎ５、Ｎ６と、４つの論理積ゲートＡ１、Ａ
２、Ａ３、Ａ４とを有する。トランジスタＱ１とＱ２と
は直列に接続され、トランジスタＱ３とＱ４とは直列に
接続されている。インバータＮ１の入力端子は、トラン
ジスタＱ１とＱ２とが接続された点に接続され、インバ
ータＮ１の出力端子は、トランジスタＱ３とＱ４とが接
続された点に接続されている。インバータＮ２の入力端
子は、トランジスタＱ４の一端であって、トランジスタ
Ｑ３と接続されていない端子に接続され、インバータＮ
２の出力端子は、トランジスタＱ２の一端であって、ト
ランジスタＱ１と接続されていない端子に接続されてい
る。
【００５１】トランジスタＱ２の一端であって、トラン
ジスタＱ１と接続されていない端子は、インバータＮ３
の入力端子に接続され、インバータＮ３とＮ４とは直列
に接続され、インバータＮ４の出力端子からは、クロッ
ク信号Ｓ２が出力される。
ジスタＱ１と接続されていない端子は、インバータＮ３
の入力端子に接続され、インバータＮ３とＮ４とは直列
に接続され、インバータＮ４の出力端子からは、クロッ
ク信号Ｓ２が出力される。
【００５２】段Ｆ’２内のトランジスタＱ１の一端であ
って、同じ段Ｆ’２内のトランジスタＱ２と接続されて
いない端子は、前段Ｆ’１内のインバータＮ２の出力端
子に接続され、段Ｆ’２内のトランジスタＱ３の一端で
あって、同じ段Ｆ’２内のトランジスタＱ４と接続され
ていない端子は、前段Ｆ’１内のインバータＮ２の入力
端子に接続されている。
って、同じ段Ｆ’２内のトランジスタＱ２と接続されて
いない端子は、前段Ｆ’１内のインバータＮ２の出力端
子に接続され、段Ｆ’２内のトランジスタＱ３の一端で
あって、同じ段Ｆ’２内のトランジスタＱ４と接続され
ていない端子は、前段Ｆ’１内のインバータＮ２の入力
端子に接続されている。
【００５３】段Ｆ’２内のインバータＮ２の出力端子
は、次段Ｆ’３内のトランジスタＱ１の一端であって、
同じ段Ｆ’３内のトランジスタＱ２と接続されていない
端子に接続され、段Ｆ’２内のインバータＮ２の入力端
子は、次段Ｆ’３内のトランジスタＱ３の一端であっ
て、同じ段Ｆ’３内のトランジスタＱ４と接続されてい
ない端子に接続されている。
は、次段Ｆ’３内のトランジスタＱ１の一端であって、
同じ段Ｆ’３内のトランジスタＱ２と接続されていない
端子に接続され、段Ｆ’２内のインバータＮ２の入力端
子は、次段Ｆ’３内のトランジスタＱ３の一端であっ
て、同じ段Ｆ’３内のトランジスタＱ４と接続されてい
ない端子に接続されている。
【００５４】トランジスタＱ１のゲートには、クロック
φ１と制御信号Ｒとの論理積をとった信号が入力され
る。トランジスタＱ２のゲートには、クロックφ１と制
御信号Ｒの反転信号との論理積をとった信号が入力され
る。トランジスタＱ３のゲートには、クロックφ２と制
御信号Ｒの反転信号との論理積をとった信号が入力され
る。トランジスタＱ４のゲートには、クロックφ２と制
御信号Ｒとの論理積をとった信号が入力される。
φ１と制御信号Ｒとの論理積をとった信号が入力され
る。トランジスタＱ２のゲートには、クロックφ１と制
御信号Ｒの反転信号との論理積をとった信号が入力され
る。トランジスタＱ３のゲートには、クロックφ２と制
御信号Ｒの反転信号との論理積をとった信号が入力され
る。トランジスタＱ４のゲートには、クロックφ２と制
御信号Ｒとの論理積をとった信号が入力される。
【００５５】なお、段Ｆ’１の内部構成が、段Ｆ’２の
内部構成と異なる点は、段Ｆ’１内のトランジスタＱ１
の一端であって、同じ段Ｆ’１内のトランジスタＱ２と
接続されていない端子に、スタートパルスＳＰ１が入力
される点と、段Ｆ’１内には、トランジスタＱ３、論理
積ゲートＡ３およびインバータＮ６がない点である。
内部構成と異なる点は、段Ｆ’１内のトランジスタＱ１
の一端であって、同じ段Ｆ’１内のトランジスタＱ２と
接続されていない端子に、スタートパルスＳＰ１が入力
される点と、段Ｆ’１内には、トランジスタＱ３、論理
積ゲートＡ３およびインバータＮ６がない点である。
【００５６】図１１は、上記の第１のシフトレジスタの
動作を示すタイミングチャートである。クロックφ１、
φ２は、互いの位相が１８０°異なる２相のクロックで
ある。この２相のクロックφ１、φ２が、第１のシフト
レジスタに供給され、かつ、制御信号ＲがＨｉｇｈレベ
ルの状態で、第１のシフトレジスタの初段Ｆ’１に１パ
ルスのみのスタートパルスＳＰ１が入力されると、この
スタートパルスＳＰ１を起源とするクロック信号は、右
方向に転送される。クロック信号が右方向に２段転送さ
れた後に、制御信号ＲがＬｏｗレベルとされ、今度は、
クロック信号は、左方向に転送される。クロック信号が
左方向に１段転送された後に、制御信号Ｒが再度Ｈｉｇ
ｈレベルとされ、クロック信号は、右方向に３段転送さ
れる。以後、１段の左転送と、３段の右転送とが繰り返
されることにより、第１のシフトレジスタから、図示し
たような波形のクロック信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が
得られる。
動作を示すタイミングチャートである。クロックφ１、
φ２は、互いの位相が１８０°異なる２相のクロックで
ある。この２相のクロックφ１、φ２が、第１のシフト
レジスタに供給され、かつ、制御信号ＲがＨｉｇｈレベ
ルの状態で、第１のシフトレジスタの初段Ｆ’１に１パ
ルスのみのスタートパルスＳＰ１が入力されると、この
スタートパルスＳＰ１を起源とするクロック信号は、右
方向に転送される。クロック信号が右方向に２段転送さ
れた後に、制御信号ＲがＬｏｗレベルとされ、今度は、
クロック信号は、左方向に転送される。クロック信号が
左方向に１段転送された後に、制御信号Ｒが再度Ｈｉｇ
ｈレベルとされ、クロック信号は、右方向に３段転送さ
れる。以後、１段の左転送と、３段の右転送とが繰り返
されることにより、第１のシフトレジスタから、図示し
たような波形のクロック信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が
得られる。
【００５７】図１２は、第２のシフトレジスタ内の各段
Ｆｉ＋１、Ｆｉ＋２、…の内部構成を示す回路図であ
る。第２のシフトレジスタ内の各段Ｆｉ＋１、Ｆｉ＋
２、…の内部構成を、段Ｆｉ＋１を例に挙げて説明す
る。なお、段Ｆｉ＋２、…の内部構成も、段Ｆｉ＋１の
内部構成と同一なので説明を省略する。
Ｆｉ＋１、Ｆｉ＋２、…の内部構成を示す回路図であ
る。第２のシフトレジスタ内の各段Ｆｉ＋１、Ｆｉ＋
２、…の内部構成を、段Ｆｉ＋１を例に挙げて説明す
る。なお、段Ｆｉ＋２、…の内部構成も、段Ｆｉ＋１の
内部構成と同一なので説明を省略する。
【００５８】段Ｆｉ＋１は、前段から出力される信号Ｇ
ｉを入力する入力端子ＩＮと、次段Ｆｉ＋２へ送る信号
Ｇｉ＋１を出力する出力端子ＯＵＴと、第１のシフトレ
ジスタが出力する２相のクロック信号Ｓｎ、Ｓｎ＋１を
入力する２つのクロック入力端子Ｋａ、Ｋｂと、次段Ｆ
ｉ＋２から出力されるパルス信号Ｇｉ＋２を入力する端
子Ｐとを有する。
ｉを入力する入力端子ＩＮと、次段Ｆｉ＋２へ送る信号
Ｇｉ＋１を出力する出力端子ＯＵＴと、第１のシフトレ
ジスタが出力する２相のクロック信号Ｓｎ、Ｓｎ＋１を
入力する２つのクロック入力端子Ｋａ、Ｋｂと、次段Ｆ
ｉ＋２から出力されるパルス信号Ｇｉ＋２を入力する端
子Ｐとを有する。
【００５９】段Ｆｉ＋１のクロック入力端子Ｋａにクロ
ック信号Ｓｎが入力され、段Ｆｉ＋１のクロック入力端
子Ｋｂにクロック信号Ｓｎ＋１が入力された場合には、
次段Ｆｉ＋２のクロック入力端子Ｋａにはクロック信号
Ｓｎ＋１が入力され、次段Ｆｉ＋２のクロック入力端子
Ｋｂにはクロック信号Ｓｎが入力される。
ック信号Ｓｎが入力され、段Ｆｉ＋１のクロック入力端
子Ｋｂにクロック信号Ｓｎ＋１が入力された場合には、
次段Ｆｉ＋２のクロック入力端子Ｋａにはクロック信号
Ｓｎ＋１が入力され、次段Ｆｉ＋２のクロック入力端子
Ｋｂにはクロック信号Ｓｎが入力される。
【００６０】例えば、段Ｆ１のクロック入力端子Ｋａに
クロック信号Ｓ１が入力され、段Ｆ１のクロック入力端
子Ｋｂにクロック信号Ｓ２が入力された場合には、次段
Ｆ２のクロック入力端子Ｋａにはクロック信号Ｓ２が入
力され、次段Ｆ２のクロック入力端子Ｋｂにはクロック
信号Ｓ１が入力される。
クロック信号Ｓ１が入力され、段Ｆ１のクロック入力端
子Ｋｂにクロック信号Ｓ２が入力された場合には、次段
Ｆ２のクロック入力端子Ｋａにはクロック信号Ｓ２が入
力され、次段Ｆ２のクロック入力端子Ｋｂにはクロック
信号Ｓ１が入力される。
【００６１】段Ｆｉ＋１の入力端子ＩＮは、ＭＩＳトラ
ンジスタＭ１を介して、記憶素子として動作するコンデ
ンサＣの一端（Ａ点）に接続されている。コンデンサＣ
の他端（Ｂ点）は、出力端子ＯＵＴに接続されている。
クロック入力端子Ｋａは、ＭＩＳトランジスタＭ１およ
びＭ５のゲートに接続され、クロック入力端子Ｋｂは、
ＭＩＳトランジスタＭ２のドレインに接続されている。
コンデンサＣの一端（Ａ点）は、ＭＩＳトランジスタＭ
２のゲートおよびＭＩＳトランジスタＭ３のドレインと
接続されている。コンデンサＣの他端（Ｂ点）は、ＭＩ
ＳトランジスタＭ２のソース、ＭＩＳトランジスタＭ４
およびＭ５のドレインと接続されている。
ンジスタＭ１を介して、記憶素子として動作するコンデ
ンサＣの一端（Ａ点）に接続されている。コンデンサＣ
の他端（Ｂ点）は、出力端子ＯＵＴに接続されている。
クロック入力端子Ｋａは、ＭＩＳトランジスタＭ１およ
びＭ５のゲートに接続され、クロック入力端子Ｋｂは、
ＭＩＳトランジスタＭ２のドレインに接続されている。
コンデンサＣの一端（Ａ点）は、ＭＩＳトランジスタＭ
２のゲートおよびＭＩＳトランジスタＭ３のドレインと
接続されている。コンデンサＣの他端（Ｂ点）は、ＭＩ
ＳトランジスタＭ２のソース、ＭＩＳトランジスタＭ４
およびＭ５のドレインと接続されている。
【００６２】段Ｆｉ＋１は、入力端子ＩＮから入力され
る信号Ｇｉを記憶素子としてのコンデンサＣに保持し、
出力端子ＯＵＴから信号Ｇｉ＋１として出力する。従っ
て、段Ｆｉ＋１、Ｆｉ＋２、…が縦列接続された第２の
シフトレジスタは、２相のクロック信号Ｓｎ、Ｓｎ＋１
により、各段に保持された信号を順次右へ転送する。
る信号Ｇｉを記憶素子としてのコンデンサＣに保持し、
出力端子ＯＵＴから信号Ｇｉ＋１として出力する。従っ
て、段Ｆｉ＋１、Ｆｉ＋２、…が縦列接続された第２の
シフトレジスタは、２相のクロック信号Ｓｎ、Ｓｎ＋１
により、各段に保持された信号を順次右へ転送する。
【００６３】図１３は、上記の第２のシフトレジスタの
動作を示すタイミングチャートである。第２のシフトレ
ジスタは、第１のシフトレジスタが出力するクロック信
号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…を用いて、第２のシフト
レジスタ内の初段Ｆ１に入力されるスタートパルスＳＰ
２を起源とする信号を順次右へ転送し、図示した波形の
信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、…を出力する。
動作を示すタイミングチャートである。第２のシフトレ
ジスタは、第１のシフトレジスタが出力するクロック信
号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…を用いて、第２のシフト
レジスタ内の初段Ｆ１に入力されるスタートパルスＳＰ
２を起源とする信号を順次右へ転送し、図示した波形の
信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、…を出力する。
【００６４】第２のシフトレジスタ内の各グループから
信号が出力された後は、第１のシフトレジスタから第２
のシフトレジスタ内の各グループに入力されるクロック
信号は、全てＬｏｗレベルに固定される。例えば、第２
のシフトレジスタ内のグループＧｒ１から信号Ｇ１〜Ｇ
４が出力された後は、グループＧｒ１に入力されるクロ
ック信号Ｓ１、Ｓ２は、いずれもＬｏｗレベルに固定さ
れる。すると、グループＧｒ１内の全ての段Ｆ１〜Ｆ４
は休止状態となり、消費電力が節約され、段Ｆ１〜Ｆ４
内のＭＩＳトランジスタに電圧ストレスがかかり続ける
ことがなくなるので、ＭＩＳトランジスタの劣化が防止
される。
信号が出力された後は、第１のシフトレジスタから第２
のシフトレジスタ内の各グループに入力されるクロック
信号は、全てＬｏｗレベルに固定される。例えば、第２
のシフトレジスタ内のグループＧｒ１から信号Ｇ１〜Ｇ
４が出力された後は、グループＧｒ１に入力されるクロ
ック信号Ｓ１、Ｓ２は、いずれもＬｏｗレベルに固定さ
れる。すると、グループＧｒ１内の全ての段Ｆ１〜Ｆ４
は休止状態となり、消費電力が節約され、段Ｆ１〜Ｆ４
内のＭＩＳトランジスタに電圧ストレスがかかり続ける
ことがなくなるので、ＭＩＳトランジスタの劣化が防止
される。
【００６５】本実施形態におけるシフトレジスタ回路に
よって、例えば４８０本の走査線を有する表示装置を駆
動することが可能である。
よって、例えば４８０本の走査線を有する表示装置を駆
動することが可能である。
【００６６】図１４は、本発明の第５の実施形態におけ
るシフトレジスタ回路の構成を示すブロック図である。
このシフトレジスタ回路は、複数の段Ｆ’１、Ｆ’２、
Ｆ’３、Ｆ’４、…が縦列接続された第１のシフトレジ
スタと、複数の段Ｆ１、Ｆ２、Ｆ３、Ｆ４、…が縦列接
続され、かつ、連続する６つの段が１つのグループを形
成している第２のシフトレジスタとを有する。第２のシ
フトレジスタにおいては、例えば、段Ｆ１〜Ｆ６がグル
ープＧｒ１を形成しており、段Ｆ７〜Ｆ１２がグループ
Ｇｒ２を形成している。
るシフトレジスタ回路の構成を示すブロック図である。
このシフトレジスタ回路は、複数の段Ｆ’１、Ｆ’２、
Ｆ’３、Ｆ’４、…が縦列接続された第１のシフトレジ
スタと、複数の段Ｆ１、Ｆ２、Ｆ３、Ｆ４、…が縦列接
続され、かつ、連続する６つの段が１つのグループを形
成している第２のシフトレジスタとを有する。第２のシ
フトレジスタにおいては、例えば、段Ｆ１〜Ｆ６がグル
ープＧｒ１を形成しており、段Ｆ７〜Ｆ１２がグループ
Ｇｒ２を形成している。
【００６７】第２のシフトレジスタ内の各グループに設
けられた２つのクロック入力端子には、第１のシフトレ
ジスタ内の連続する２つの段の出力端子から、２相のク
ロック信号が供給される。例えば、第２のシフトレジス
タ内のグループＧｒ１に設けられた２つのクロック入力
端子Ｔ１、Ｔ２には、それぞれ、第１のシフトレジスタ
内の連続する２つの段Ｆ’１、Ｆ’２の出力端子から出
力される２相のクロック信号Ｓ１、Ｓ２が供給される。
また、グループＧｒ２のクロック入力端子Ｔ３、Ｔ４に
は、それぞれ、段Ｆ’３、Ｆ’４から出力されるクロッ
ク信号Ｓ３、Ｓ４が供給される。
けられた２つのクロック入力端子には、第１のシフトレ
ジスタ内の連続する２つの段の出力端子から、２相のク
ロック信号が供給される。例えば、第２のシフトレジス
タ内のグループＧｒ１に設けられた２つのクロック入力
端子Ｔ１、Ｔ２には、それぞれ、第１のシフトレジスタ
内の連続する２つの段Ｆ’１、Ｆ’２の出力端子から出
力される２相のクロック信号Ｓ１、Ｓ２が供給される。
また、グループＧｒ２のクロック入力端子Ｔ３、Ｔ４に
は、それぞれ、段Ｆ’３、Ｆ’４から出力されるクロッ
ク信号Ｓ３、Ｓ４が供給される。
【００６８】上記以外のシフトレジスタ回路内の接続関
係は、第４の実施形態と同様なので、説明を省略する。
また、第１のシフトレジスタ内の各段Ｆ’１、Ｆ’２、
Ｆ’３、Ｆ’４、…の内部構成や、第２のシフトレジス
タ内の各段Ｆ１、Ｆ２、Ｆ３、Ｆ４、…の内部構成も、
第４の実施形態と同様なので、説明を省略する。
係は、第４の実施形態と同様なので、説明を省略する。
また、第１のシフトレジスタ内の各段Ｆ’１、Ｆ’２、
Ｆ’３、Ｆ’４、…の内部構成や、第２のシフトレジス
タ内の各段Ｆ１、Ｆ２、Ｆ３、Ｆ４、…の内部構成も、
第４の実施形態と同様なので、説明を省略する。
【００６９】図１５は、上記の第１のシフトレジスタの
動作を示すタイミングチャートである。クロックφ１、
φ２は、互いの位相が１８０°異なる２相のクロックで
ある。この２相のクロックφ１、φ２が、第１のシフト
レジスタに供給され、かつ、制御信号ＲがＨｉｇｈレベ
ルの状態で、第１のシフトレジスタの初段Ｆ’１に１パ
ルスのみのスタートパルスＳＰ１が入力されると、この
スタートパルスＳＰ１を起源とするクロック信号は、右
方向に転送される。クロック信号が右方向に２段転送さ
れた後に、制御信号ＲがＬｏｗレベルとされ、クロック
信号が左方向に１段転送され、その後、制御信号Ｒが再
度Ｈｉｇｈレベルとされ、クロック信号が右方向に１段
転送され、さらにその後、制御信号Ｒが再度Ｌｏｗレベ
ルとされ、クロック信号が左方向に１段転送される。そ
の後、制御信号Ｒが再度Ｈｉｇｈレベルとされ、クロッ
ク信号が右方向に２段転送される。以後、１段の右転
送、１段の左転送、１段の右転送、１段の左転送、２段
の右転送という動作を一組とする動作が繰り返されるこ
とにより、第１のシフトレジスタから、図示した波形の
クロック信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が得られる。
動作を示すタイミングチャートである。クロックφ１、
φ２は、互いの位相が１８０°異なる２相のクロックで
ある。この２相のクロックφ１、φ２が、第１のシフト
レジスタに供給され、かつ、制御信号ＲがＨｉｇｈレベ
ルの状態で、第１のシフトレジスタの初段Ｆ’１に１パ
ルスのみのスタートパルスＳＰ１が入力されると、この
スタートパルスＳＰ１を起源とするクロック信号は、右
方向に転送される。クロック信号が右方向に２段転送さ
れた後に、制御信号ＲがＬｏｗレベルとされ、クロック
信号が左方向に１段転送され、その後、制御信号Ｒが再
度Ｈｉｇｈレベルとされ、クロック信号が右方向に１段
転送され、さらにその後、制御信号Ｒが再度Ｌｏｗレベ
ルとされ、クロック信号が左方向に１段転送される。そ
の後、制御信号Ｒが再度Ｈｉｇｈレベルとされ、クロッ
ク信号が右方向に２段転送される。以後、１段の右転
送、１段の左転送、１段の右転送、１段の左転送、２段
の右転送という動作を一組とする動作が繰り返されるこ
とにより、第１のシフトレジスタから、図示した波形の
クロック信号Ｓ１、Ｓ２、Ｓ３、Ｓ４が得られる。
【００７０】図１６は、上記の第２のシフトレジスタの
動作を示すタイミングチャートである。第２のシフトレ
ジスタは、第１のシフトレジスタが出力するクロック信
号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…を用いて、第２のシフト
レジスタ内の初段Ｆ１に入力されるスタートパルスＳＰ
２を起源とする信号を順次右へ転送し、図示した波形の
信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、…を出力する。
動作を示すタイミングチャートである。第２のシフトレ
ジスタは、第１のシフトレジスタが出力するクロック信
号Ｓ１、Ｓ２、Ｓ３、Ｓ４、…を用いて、第２のシフト
レジスタ内の初段Ｆ１に入力されるスタートパルスＳＰ
２を起源とする信号を順次右へ転送し、図示した波形の
信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、…を出力する。
【００７１】本実施形態における第１のシフトレジスタ
内の段数は、第２のシフトレジスタ内の段数の１／３と
することができるので、第１のシフトレジスタの回路規
模を小さくすることができる。さらに、第２のシフトレ
ジスタ内の段のグループ構成と、制御信号Ｒの波形パタ
ーンを変更することにより、第１のシフトレジスタ内の
段数を、第２のシフトレジスタ内の段数の１／３以下、
例えば１／４とすることもできる。
内の段数は、第２のシフトレジスタ内の段数の１／３と
することができるので、第１のシフトレジスタの回路規
模を小さくすることができる。さらに、第２のシフトレ
ジスタ内の段のグループ構成と、制御信号Ｒの波形パタ
ーンを変更することにより、第１のシフトレジスタ内の
段数を、第２のシフトレジスタ内の段数の１／３以下、
例えば１／４とすることもできる。
【００７２】図１７は、本発明のシフトレジスタ回路
を、表示装置のクロック発生回路およびゲートドライ
バ、またはクロック発生回路およびソースドライバとし
て用いた例を示す構成図である。この表示装置において
は、クロック発生回路４ａが出力するクロック信号が、
ＴＦＴ基板（表示装置基板）１上のゲートドライバ３に
供給され、このゲートドライバ３が、表示エリア２内の
走査線２ａを駆動する。また、クロック発生回路４ｂが
出力するクロック信号が、ＴＦＴ基板（表示装置基板）
１上のソースドライバ５ａに供給され、このソースドラ
イバ５ａが出力する走査信号ＳＣ１が、トランジスタ５
ｂのゲートに印加される。トランジスタ５ｂは、走査信
号ＳＣ１に応じて、表示エリア２内の信号線２ｂへのソ
ース信号ＳＣ２の供給をオン、オフする。
を、表示装置のクロック発生回路およびゲートドライ
バ、またはクロック発生回路およびソースドライバとし
て用いた例を示す構成図である。この表示装置において
は、クロック発生回路４ａが出力するクロック信号が、
ＴＦＴ基板（表示装置基板）１上のゲートドライバ３に
供給され、このゲートドライバ３が、表示エリア２内の
走査線２ａを駆動する。また、クロック発生回路４ｂが
出力するクロック信号が、ＴＦＴ基板（表示装置基板）
１上のソースドライバ５ａに供給され、このソースドラ
イバ５ａが出力する走査信号ＳＣ１が、トランジスタ５
ｂのゲートに印加される。トランジスタ５ｂは、走査信
号ＳＣ１に応じて、表示エリア２内の信号線２ｂへのソ
ース信号ＳＣ２の供給をオン、オフする。
【００７３】本発明の各実施形態における第１のシフト
レジスタを、クロック発生回路４ａとして、第２のシフ
トレジスタおよび第３のシフトレジスタを、走査線２ａ
に走査信号ＳＣ３（各実施形態における信号Ｇ１、Ｇ
２、…、または信号ＧＯ１、ＧＯ２、…およびＧＥ１、
ＧＥ２、…）を供給するゲートドライバ３として用いる
ことができる。あるいは、第１のシフトレジスタを、ク
ロック発生回路４ｂとして、第２のシフトレジスタを、
トランジスタ５ｂのゲートに走査信号ＳＣ１（各実施形
態における信号Ｇ１、Ｇ２、…）を印加するソースドラ
イバ５ａとして用いることもできる。
レジスタを、クロック発生回路４ａとして、第２のシフ
トレジスタおよび第３のシフトレジスタを、走査線２ａ
に走査信号ＳＣ３（各実施形態における信号Ｇ１、Ｇ
２、…、または信号ＧＯ１、ＧＯ２、…およびＧＥ１、
ＧＥ２、…）を供給するゲートドライバ３として用いる
ことができる。あるいは、第１のシフトレジスタを、ク
ロック発生回路４ｂとして、第２のシフトレジスタを、
トランジスタ５ｂのゲートに走査信号ＳＣ１（各実施形
態における信号Ｇ１、Ｇ２、…）を印加するソースドラ
イバ５ａとして用いることもできる。
【００７４】図１８は、本発明のシフトレジスタ回路
を、イメージセンサのクロック発生回路およびゲートド
ライバ、またはクロック発生回路およびソースドライバ
として用いた例を示す構成図である。このイメージセン
サにおいては、図１７に示した表示装置のＴＦＴ基板
（表示装置基板）１上の表示エリア２における表示素子
２ｄの代わりに、ＴＦＴ基板（イメージセンサ基板）６
上のセンサエリア７における受光素子７ｄが設けられて
いる。これ以外の構成は、図１７に示した表示装置と同
様である。
を、イメージセンサのクロック発生回路およびゲートド
ライバ、またはクロック発生回路およびソースドライバ
として用いた例を示す構成図である。このイメージセン
サにおいては、図１７に示した表示装置のＴＦＴ基板
（表示装置基板）１上の表示エリア２における表示素子
２ｄの代わりに、ＴＦＴ基板（イメージセンサ基板）６
上のセンサエリア７における受光素子７ｄが設けられて
いる。これ以外の構成は、図１７に示した表示装置と同
様である。
【００７５】
【発明の効果】本発明によれば、第２のシフトレジスタ
における必要な段にのみクロック信号が供給され、低消
費電力化が実現されると共に、第１のシフトレジスタが
有する段の出力が、直接、第２のシフトレジスタに入力
され、第１のシフトレジスタと第２のシフトレジスタと
の間にゲート回路を介在させる必要がないので、シフト
レジスタ回路全体での回路規模を小さくすることができ
る。また、第２のシフトレジスタのグループ内の段が有
するクロック入力端子が一系統にまとめられ、従って、
各グループが一組のクロック入力端子をもつことになる
ので、第２のシフトレジスタのためのクロック信号の配
線が、第２のシフトレジスタの全域に引き回されること
がなくなる。これにより、第２のシフトレジスタ内のク
ロック信号の配線が短くなるので、配線容量や配線抵抗
によるクロック信号の遅延を減らすことができる。
における必要な段にのみクロック信号が供給され、低消
費電力化が実現されると共に、第１のシフトレジスタが
有する段の出力が、直接、第２のシフトレジスタに入力
され、第１のシフトレジスタと第２のシフトレジスタと
の間にゲート回路を介在させる必要がないので、シフト
レジスタ回路全体での回路規模を小さくすることができ
る。また、第２のシフトレジスタのグループ内の段が有
するクロック入力端子が一系統にまとめられ、従って、
各グループが一組のクロック入力端子をもつことになる
ので、第２のシフトレジスタのためのクロック信号の配
線が、第２のシフトレジスタの全域に引き回されること
がなくなる。これにより、第２のシフトレジスタ内のク
ロック信号の配線が短くなるので、配線容量や配線抵抗
によるクロック信号の遅延を減らすことができる。
【００７６】また、第２のシフトレジスタを複数系列設
ければ、複数系列設けられた第２のシフトレジスタが有
する段の出力で、表示装置における奇数フィールドおよ
び偶数フィールドを駆動することができるので、本発明
のシフトレジスタ回路をインターレース駆動に用いるこ
とができる。また、奇数フィールドと偶数フィールドを
切り替えるためにゲート回路を設ける必要がないので、
回路規模を小さくすることができる。
ければ、複数系列設けられた第２のシフトレジスタが有
する段の出力で、表示装置における奇数フィールドおよ
び偶数フィールドを駆動することができるので、本発明
のシフトレジスタ回路をインターレース駆動に用いるこ
とができる。また、奇数フィールドと偶数フィールドを
切り替えるためにゲート回路を設ける必要がないので、
回路規模を小さくすることができる。
【００７７】また、第２のシフトレジスタが有する段の
出力がアクティブマトリクス回路の走査信号とされれ
ば、すなわちアクティブマトリクス回路のゲートドライ
バまたはソースドライバを上記のシフトレジスタ回路で
構成すれば、ゲートドライバまたはソースドライバの回
路規模を小さくすることができる。
出力がアクティブマトリクス回路の走査信号とされれ
ば、すなわちアクティブマトリクス回路のゲートドライ
バまたはソースドライバを上記のシフトレジスタ回路で
構成すれば、ゲートドライバまたはソースドライバの回
路規模を小さくすることができる。
【００７８】また、アクティブマトリクス回路および第
２のシフトレジスタに含まれるＭＩＳトランジスタが、
同一型のＭＩＳトランジスタによって構成されれば、製
造プロセスが簡単になる。
２のシフトレジスタに含まれるＭＩＳトランジスタが、
同一型のＭＩＳトランジスタによって構成されれば、製
造プロセスが簡単になる。
【００７９】また、アモルファスシリコンまたは多結晶
シリコンを含む素材によって構成されたＭＩＳトランジ
スタに、常に電圧が印加されると、このＭＩＳトランジ
スタの信頼性が低下する場合がある。本発明によれば、
第２のシフトレジスタに含まれるＭＩＳトランジスタに
は、ほとんどの期間、電圧が印加されないので、信頼性
低下の問題が起きない。
シリコンを含む素材によって構成されたＭＩＳトランジ
スタに、常に電圧が印加されると、このＭＩＳトランジ
スタの信頼性が低下する場合がある。本発明によれば、
第２のシフトレジスタに含まれるＭＩＳトランジスタに
は、ほとんどの期間、電圧が印加されないので、信頼性
低下の問題が起きない。
【００８０】また、第２のシフトレジスタと、アクティ
ブマトリクス回路とを同一基板上に形成すれば、第２の
シフトレジスタとアクティブマトリクス回路との間の配
線を短くすることができる。また、アクティブマトリク
ス回路（具体的には、表示装置等）は、一般にサイズが
大きい。従って、第２のシフトレジスタと、アクティブ
マトリクス回路とを同一基板上に形成すれば、アクティ
ブマトリクス回路のサイズに合わせて、第２のシフトレ
ジスタのためのクロック信号の配線を長く引き回さなけ
ればならない。このとき、本発明によれば、第２のシフ
トレジスタ内のクロック信号の配線が短くなるので、配
線容量や配線抵抗によるクロック信号の遅延を減らすこ
とができる。または、第２のシフトレジスタ内のクロッ
ク信号の配線が短くなるので、その分、この配線の線幅
を縮小することができる。その結果、アクティブマトリ
クス回路が表示装置である場合には、表示部として用い
ることができない無効エリア（額縁の部分）を小さくす
ることができる。
ブマトリクス回路とを同一基板上に形成すれば、第２の
シフトレジスタとアクティブマトリクス回路との間の配
線を短くすることができる。また、アクティブマトリク
ス回路（具体的には、表示装置等）は、一般にサイズが
大きい。従って、第２のシフトレジスタと、アクティブ
マトリクス回路とを同一基板上に形成すれば、アクティ
ブマトリクス回路のサイズに合わせて、第２のシフトレ
ジスタのためのクロック信号の配線を長く引き回さなけ
ればならない。このとき、本発明によれば、第２のシフ
トレジスタ内のクロック信号の配線が短くなるので、配
線容量や配線抵抗によるクロック信号の遅延を減らすこ
とができる。または、第２のシフトレジスタ内のクロッ
ク信号の配線が短くなるので、その分、この配線の線幅
を縮小することができる。その結果、アクティブマトリ
クス回路が表示装置である場合には、表示部として用い
ることができない無効エリア（額縁の部分）を小さくす
ることができる。
【００８１】また、第２のシフトレジスタの各段の状態
を初期化するための初期状態レベルを、クロック入力端
子のうちのいずれかから入力すれば、初期状態レベルを
供給するためだけの配線（例えば、接地ライン）が不要
になる。従って、第２のシフトレジスタに接続される配
線が少なくなり、配線に必要な面積を小さくすることが
できる。また、アモルファスシリコンまたは多結晶シリ
コンを含む素材によって構成されたＭＩＳトランジスタ
に、常に同じ向きに電圧が印加されると、このＭＩＳト
ランジスタの信頼性が低下する場合がある。ＭＩＳトラ
ンジスタに、常に初期状態レベルに固定された配線から
ではなく、電位が時々刻々変動するクロック入力端子の
うちのいずれかから、初期状態レベルが入力されれば、
このＭＩＳトランジスタに印加される電圧の向きが、時
々刻々変動し、同じ向きに固定されることがない。従っ
て、このＭＩＳトランジスタの信頼性が向上する。
を初期化するための初期状態レベルを、クロック入力端
子のうちのいずれかから入力すれば、初期状態レベルを
供給するためだけの配線（例えば、接地ライン）が不要
になる。従って、第２のシフトレジスタに接続される配
線が少なくなり、配線に必要な面積を小さくすることが
できる。また、アモルファスシリコンまたは多結晶シリ
コンを含む素材によって構成されたＭＩＳトランジスタ
に、常に同じ向きに電圧が印加されると、このＭＩＳト
ランジスタの信頼性が低下する場合がある。ＭＩＳトラ
ンジスタに、常に初期状態レベルに固定された配線から
ではなく、電位が時々刻々変動するクロック入力端子の
うちのいずれかから、初期状態レベルが入力されれば、
このＭＩＳトランジスタに印加される電圧の向きが、時
々刻々変動し、同じ向きに固定されることがない。従っ
て、このＭＩＳトランジスタの信頼性が向上する。
【図１】 本発明の第１の実施形態におけるシフトレジ
スタ回路の構成図。
スタ回路の構成図。
【図２】 本発明の第１の実施形態におけるシフトレジ
スタ回路の動作を説明するためのタイミングチャート。
スタ回路の動作を説明するためのタイミングチャート。
【図３】 本発明の第１の実施形態におけるシフトレジ
スタ回路を、表示装置のクロック発生回路およびゲート
ドライバとして用いた例の構成図。
スタ回路を、表示装置のクロック発生回路およびゲート
ドライバとして用いた例の構成図。
【図４】 本発明の第２の実施形態におけるシフトレジ
スタ回路の構成図。
スタ回路の構成図。
【図５】 本発明の第２の実施形態におけるシフトレジ
スタ回路の動作を説明するためのタイミングチャート。
スタ回路の動作を説明するためのタイミングチャート。
【図６】 本発明の第３の実施形態におけるシフトレジ
スタ回路の構成図。
スタ回路の構成図。
【図７】 本発明の第３の実施形態におけるシフトレジ
スタ回路の動作を説明するためのタイミングチャート。
スタ回路の動作を説明するためのタイミングチャート。
【図８】 本発明の各実施形態における第２のシフトレ
ジスタまたは第３のシフトレジスタを構成する段の内部
回路を示す回路図。
ジスタまたは第３のシフトレジスタを構成する段の内部
回路を示す回路図。
【図９】 本発明の第４の実施形態におけるシフトレジ
スタ回路の構成を示すブロック図。
スタ回路の構成を示すブロック図。
【図１０】 本発明の第４の実施形態における第１のシ
フトレジスタ内の各段Ｆ’１、Ｆ’２、Ｆ’３、Ｆ’
４、…の内部構成を示す回路図。
フトレジスタ内の各段Ｆ’１、Ｆ’２、Ｆ’３、Ｆ’
４、…の内部構成を示す回路図。
【図１１】 本発明の第４の実施形態における第１のシ
フトレジスタの動作を示すタイミングチャート。
フトレジスタの動作を示すタイミングチャート。
【図１２】 本発明の第４の実施形態における第２のシ
フトレジスタ内の各段Ｆｉ＋１、Ｆｉ＋２、…の内部構
成を示す回路図。
フトレジスタ内の各段Ｆｉ＋１、Ｆｉ＋２、…の内部構
成を示す回路図。
【図１３】 本発明の第４の実施形態における第２のシ
フトレジスタの動作を示すタイミングチャート。
フトレジスタの動作を示すタイミングチャート。
【図１４】 本発明の第５の実施形態におけるシフトレ
ジスタ回路の構成を示すブロック図。
ジスタ回路の構成を示すブロック図。
【図１５】 本発明の第５の実施形態における第１のシ
フトレジスタの動作を示すタイミングチャート。
フトレジスタの動作を示すタイミングチャート。
【図１６】 本発明の第５の実施形態における第２のシ
フトレジスタの動作を示すタイミングチャート。
フトレジスタの動作を示すタイミングチャート。
【図１７】 本発明のシフトレジスタ回路を、表示装置
のクロック発生回路およびゲートドライバ、またはクロ
ック発生回路およびソースドライバとして用いた例を示
す構成図。
のクロック発生回路およびゲートドライバ、またはクロ
ック発生回路およびソースドライバとして用いた例を示
す構成図。
【図１８】 本発明のシフトレジスタ回路を、イメージ
センサのクロック発生回路およびゲートドライバ、また
はクロック発生回路およびソースドライバとして用いた
例を示す構成図。
センサのクロック発生回路およびゲートドライバ、また
はクロック発生回路およびソースドライバとして用いた
例を示す構成図。
【図１９】 従来のシフトレジスタ回路の一例を示す回
路図。
路図。
【図２０】 従来のシフトレジスタ回路の動作を説明す
るためのタイミングチャート。
るためのタイミングチャート。
Ｆ１、Ｆ２、Ｆ３、…、Ｆｎ 段 Ｆ’１、Ｆ’２、Ｆ’３、…、Ｆ’ｍ 段 Ｇｉ−１、Ｇｉ、Ｇｉ＋１、Ｇｉ＋２、… 信号 Ｓ１、Ｓ２、Ｓ３、… クロック信号 ＳＣ１、ＳＣ３ 走査信号 ＳＣ２ ソース信号 ＳＰ、ＳＰ１、ＳＰ２ スタートパルス ＳＰ’ スタートパルス ＩＮ 入力端子 ＯＵＴ 出力端子 Ｋａ、Ｋｂ、Ｋｃ クロック入力端子 Ｔ１、Ｔ２、Ｔ３ クロック入力端子 Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５ ＭＩＳトランジスタ Ｃ コンデンサ Ｑ１、Ｑ２、Ｑ３、Ｑ４ トランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６ インバータ Ａ１、Ａ２、Ａ３、Ａ４ 論理積ゲート φ１、φ２ クロック Ｒ 制御信号 Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６ クロック信号ラ
イン Ｇｒ１、Ｇｒ２、Ｇｒ３、… グループ １ ＴＦＴ基板（ガラス基板、表示装置基板） ２ 表示エリア ２ａ 走査線 ２ｂ 信号線 ２ｃ ＭＩＳトランジスタ ２ｄ 表示素子 ３ ゲートドライバ（第２のシフトレジスタ、第３のシ
フトレジスタ） ４ ＴＣＰ ４ａ、４ｂ クロック発生回路（第１のシフトレジス
タ） ５、５ａ ソースドライバ（第２のシフトレジスタ） ５ｂ トランジスタ ６ ＴＦＴ基板（イメージセンサ基板） ７ センサエリア ７ｄ 受光素子
イン Ｇｒ１、Ｇｒ２、Ｇｒ３、… グループ １ ＴＦＴ基板（ガラス基板、表示装置基板） ２ 表示エリア ２ａ 走査線 ２ｂ 信号線 ２ｃ ＭＩＳトランジスタ ２ｄ 表示素子 ３ ゲートドライバ（第２のシフトレジスタ、第３のシ
フトレジスタ） ４ ＴＣＰ ４ａ、４ｂ クロック発生回路（第１のシフトレジス
タ） ５、５ａ ソースドライバ（第２のシフトレジスタ） ５ｂ トランジスタ ６ ＴＦＴ基板（イメージセンサ基板） ７ センサエリア ７ｄ 受光素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｆターム(参考） 5C006 BB16 BC03 BC11 BF03 EB05 FA43 FA47 5C080 AA06 AA10 BB05 DD24 DD25 DD26 FF11 JJ02 JJ03 JJ04
Claims (11)
- 【請求項１】 縦続接続された複数の段を有する第１の
シフトレジスタと、 この第１のシフトレジスタより多くの段を有する第２の
シフトレジスタとを有し、 前記第２のシフトレジスタが有する段は、連続する段に
よって構成されるグループに分けられ、 前記第１のシフトレジスタが有する各段は、第２のシフ
トレジスタ内の各グループを構成する段に、クロック信
号として、互いに位相が異なる、所定パルス数のみ連続
するパルス列を出力することを特徴とするシフトレジス
タ回路。 - 【請求項２】 前記第１のシフトレジスタの入力端子に
は、有限のパルス数のみ連続するパルス列が入力される
ことを特徴とする請求項１に記載のシフトレジスタ回
路。 - 【請求項３】 前記第１のシフトレジスタは、双方向性
シフトレジスタであることを特徴とする請求項１に記載
のシフトレジスタ回路。 - 【請求項４】 前記第２のシフトレジスタが、複数系列
設けられていることを特徴とする請求項２に記載のシフ
トレジスタ回路。 - 【請求項５】 前記第２のシフトレジスタが有する段の
出力が、信号線と走査線とが交差した交差点付近にスイ
ッチング素子が形成されたアクティブマトリクス回路の
走査信号とされていることを特徴とする請求項１から４
のいずれかに記載のシフトレジスタ回路。 - 【請求項６】 前記アクティブマトリクス回路および第
２のシフトレジスタに含まれるＭＩＳトランジスタは、
全て同一型のＭＩＳトランジスタによって構成されてい
ることを特徴とする請求項５に記載のシフトレジスタ回
路。 - 【請求項７】 前記アクティブマトリクス回路および第
２のシフトレジスタに含まれるＭＩＳトランジスタは、
全てアモルファスシリコンまたは多結晶シリコンを含む
素材によって構成されていることを特徴とする請求項５
に記載のシフトレジスタ回路。 - 【請求項８】 前記第２のシフトレジスタは、前記アク
ティブマトリクス回路と同一基板上に形成されているこ
とを特徴とする請求項５に記載のシフトレジスタ。 - 【請求項９】 前記第２のシフトレジスタが有する各段
は、端子として、 ｎ相（ｎは２以上の整数）のクロック信号を入力するク
ロック入力端子と、 第２のシフトレジスタの入力端子または前段の出力端子
から送られる信号を入力する入力端子と、 後段の入力端子または第２のシフトレジスタの出力端子
へ送る信号を出力する出力端子とのみを有し、 前記各段は、前記クロック入力端子のうちのいずれかか
ら、各段の状態を初期化するための初期状態レベルを入
力することを特徴とする請求項２または４に記載のシフ
トレジスタ回路。 - 【請求項１０】 請求項１から９のいずれかに記載のシ
フトレジスタ回路を備えたことを特徴とする表示装置。 - 【請求項１１】 請求項１から９のいずれかに記載のシ
フトレジスタ回路を備えたことを特徴とするイメージセ
ンサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001208160A JP2002203397A (ja) | 2000-10-24 | 2001-07-09 | シフトレジスタ回路、表示装置およびイメージセンサ |
| TW090123810A TW529010B (en) | 2000-10-24 | 2001-09-26 | Shift register circuit with a first shift register having plural cascaded stages and a second shift register having more stages |
| US10/015,169 US6963327B2 (en) | 2000-10-24 | 2001-10-23 | Shift register circuit including first shift register having plurality of stages connected in cascade and second shift register having more stages |
| KR10-2001-0065815A KR100413873B1 (ko) | 2000-10-24 | 2001-10-24 | 종속접속된 복수단을 갖는 제 1 시프트 레지스터와,이보다 많은 단을 갖는 제 2 시프트 레지스터를 갖는시프트 레지스터 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000324496 | 2000-10-24 | ||
| JP2000-324496 | 2000-10-24 | ||
| JP2001208160A JP2002203397A (ja) | 2000-10-24 | 2001-07-09 | シフトレジスタ回路、表示装置およびイメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002203397A true JP2002203397A (ja) | 2002-07-19 |
Family
ID=26602682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001208160A Ceased JP2002203397A (ja) | 2000-10-24 | 2001-07-09 | シフトレジスタ回路、表示装置およびイメージセンサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6963327B2 (ja) |
| JP (1) | JP2002203397A (ja) |
| KR (1) | KR100413873B1 (ja) |
| TW (1) | TW529010B (ja) |
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| US8982107B2 (en) | 2010-05-24 | 2015-03-17 | Sharp Kabushiki Kaisha | Scanning signal line drive circuit and display device provided with same |
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| KR20020059218A (ko) | 2002-07-12 |
| US20030206608A1 (en) | 2003-11-06 |
| US6963327B2 (en) | 2005-11-08 |
| KR100413873B1 (ko) | 2004-01-07 |
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Legal Events
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|---|---|---|---|
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|
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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