KR100260536B1 - 액정표시장치의 디멀티플렉스모듈 - Google Patents

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Abstract

본 발명은 입력신호들의 개수를 적게하고 입력신호배선을 간소화 할 수 있는 액정표시장치의 디멀티플렉스모듈을 제공함에 있다.
이 디멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와, n개의 클럭신호에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.

Description

액정표시장치의 디멀티플렉스모듈
본 발명은 하나의 입력라인을 다수의 출력라인에 선택적으로 접속시키는 디멀티플렉서(Demultiplexer)에 관한 것으로, 특히 액정표시장치의 배선구조 및 회로구성을 간소화 할 수 있는 액정표시장치의 디멀티플렉스모듈에 관한 것이다.
통상의 액정표시장치는 화소들이 게이트라인들과 데이타라인들간의 교차부들에 배열되어진 화소 매트릭스를 이용하여 텔레비젼(Television) 신호와 같은 비디오신호를 표시한다. 여기서, 각 화소들은 데이타신호에 따라 광투과량을 조절하는 액정셀과 데이타라인으로부터 액정셀에 공급될 데이타신호를 절환하기 위한 박막트랜지스터(Thin Film Transistor)로 구성된다. 화소 매트릭스는 두개의 유리기판들 사이에 위치한다 액정표시장치에는 게이트라인들과 데이타라인들을 구동하기 위한 구동집적회로(Driving Integrated Circuit; 이하 “D-IC”라 함)가 포함되어 있다.
또한, 액정표시장지는 작은 부피와 간소한 회로구성을 가지도록 지속적으로 개발되고 있다. 이에 따라, 액정표시장치에서는 디멀티플렉서를 이용하여 데이타 D-IC들의 소요량을 줄이는 방안이 제안되었다. 이 방안에 따르면, 액정표시장치는 제1도에서와 같이 화소매트릭스(12)와 데이타 D-IC들(14) 사이에 배열된 디멀티플렉서들(16)을 구비한다. 디멀티플렉서(16)는 데이타 D-IC(14)의 임의의 한 출력라인에 화소매트릭스(13)의 다수의 데이타라인들을 순차적으로 접속시킴으로써 데이타D-IC(14)의 소요량을 “1/자신의 출력라인의 개수”로 줄인다. 예를 들어, 디멀티플렉서(16)가 제2도에 도시된 바와 같이 데이타 D-IC(14)의 i번째 출력단자(DBi)를 중심으로 화소매트릭스(12)의 4개의 데이타라인들(DLi내지 DLi+3)과의 사이에 각각 접속되어진 CMOS 소자들(20 내지 26)로 구성되었다면 액정표시장치에 필요한 데이타D-IC의 개수는 1/4로 줄어들게 된다.
한편, 액정표시장치에 사용된 디멀티플렉서들(16)은 다수의 데이타라인들(DLi내지 DLi+3)을 데이타 D-IC(14)의 하나의 출력라인(DBi)에 순차적으로 접속시키기 위하여 자신들이 수용할 수 있는 데이타라인들(DLi내지 DLi+3)의 수만큼의 제어신호들을 요구한다. 또한, 디멀티플렉서(16)의 출력라인들 각각이 제2도에 도시된 바와 같이 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 CMOS 소자(20 내지 26)에 의해 절환되는 경우에는 디멀티플렉서(16)에는 그 출력라인들의 2배에 해당하는 제어신호들(CBi내지 CBi+3,/CBi내/CBi+3)이 공급되어야만 한다. 아울러, 종래의 디멀티플렉서들(16)에 많은 수의 제어신호들이 공급되므로 액정표시장치의 소비 전력이 커짐은 물론 신호의 지연량이 커지게 된다. 이 신호의 지연량의 증가는 배선의 중첩부들이 많아짐에 따라 중첩 용량값(Overlap Capacitance)이 커지는 것에 기인한다.
따라서, 본 발명의 목적은 입력신호들의 개수를 적게하고 입력신호 배선을 간소화할 수 있는 디멀티플렉스모듈을 제공함에 있다.
본 발명의 다른 목적은 입력신호들의 개수를 적게하고 입력신호배선을 간소화할 수 있는 멀티플렉스모듈을 제공함에 있다.
제1도는 종래의 디멀티플렉서를 가지는 액정표시장치를 개략적으로 도시하는 도면.
제2도는 제1도에 도시된 종래의 디멀티플렉서를 상세하게 도시하는 도면.
제3도는 본 발명의 제1실시예에 따른 디멀티플렉스모듈의 블록도.
제4도는 제3도에 도시된 클럭발생기의 제1실시예의 상세회로도.
제5도는 제3도에 도시된 클럭발생기의 제2실시예의 상세회로도.
제6도는 제3도에 도시된 클럭발생기의 제3실시예의 상세회로도.
제7도는 본 발명의 제2실시예에 따른 멀티플렉스모듈의 블록도.
제8도는 제7도에 도시된 클럭디코더의 상세회로도.
제9도는 제8도에 도시된 클럭디코더의 입출력신호의 파형도.
제10도는 본 발명의 제3실시예에 따른 멀티플렉스모듈의 블록도.
제11도는 제10도에 도시된 쉬프트 레지스터의 실시예를 상세하게 도시하는 도면.
제12도는 제10도에 도시된 쉬프트 레지스터의 다른 실시예를 상세하게 도시하는 도면.
제13도는 제12도에 도시된 쉬프트 레지스터의 입출력신호들의 파형도.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치의 디멀티플렉스모듈은 일정한 기간씩 상호 배타적으로 인에이블되는 n개의 진위의 제어신호와 상기 각각의 진위의 제어신호를 반전시킨 n개의 보수의 제어신호를 발생시키는 제어수단과, 데이타구동회로의 하나의 출력과 n개의 화소 매트릭스 데이타라인들 사이에 위치하며, 제어신호에 응답하여 구동회로의 하나의 출력과 n개의 데이타라인들을 순차적으로 연결시키는 n개의 CMOS소자들을 가지는 디멀티플렉서와, 각각의 CMOS소자들은 n개의 진위의 제어신호중의 하나와 하나의 제어신호의 반전신호에 의해 제어되는 것을 특징으로 한다.
본 발명에 따른 액정표시장치의 디멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와, log2n개의 클럭신호에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 한다.
본 발명에 따른 액정표시장치의 디멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와, 스타트 펄스에 응답하여 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
본 발명에 따른 액정표시장치의 멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신보에 응답하여 n개의 입력단자들 중 어느 하나를 출력단자와 연결시키는 멀티플렉서와, n개의 클럭신호에 응답하여 멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
본 발명에 따른 멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 입력단자 중 어느 하나를 출력단자와 연결시키는 멀티플렉서와, log2n 개의 클럭신호에 응답하여 멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
본 발명에 따른 멀티플렉스모듈은 n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 입력단자중 어느 하나를 출력단자와 연결시키는 멀티플렉서와, 스타트 펄스에 응답하여 멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비한다.
상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 실시예들의 상세한 설명을 통해 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시예들을 첨부한 제3도 내지 제11도를 참조하여 상세히 설명하기로 한다.
제3도를 참조하면, n개의 클럭신호를 입력하는 클럭발생기(30)와 이 클럭발생기(30)로부터 2n개의 제어신호를 입력받는 디멀티플렉서(32)를 구비하는 본 발명의 실시예에 따른 디멀티플렉스모듈이 도시되어 있다. 클럭발생기(30)는 n개의 클럭신호를 인버터에 의해 반전시켜 2n개의 제어신호를 발생하고 그 2n개의 제어신호를 디멀티플렉서(32)에 공급한다. 클럭발생기(30)에 입력되는 n개의 클럭신호는 일정한 기간씩 상호 배타적으로 인에이블된다. 클럭발생기(30)에서 출력되는 2n개의 제어신호들은 n개의 진위제어신호와 n개의 보수제어신호로 구분된다. n개의 진위 제어신호들은 상호 배타적으로 일정한 폭의 특정논리(예를 들면, 하이)의 펄스를 가지게 되고 반면에 n개의 보수제어신호들은 상호 배타적으로 일정한 폭의 기저논리(예를 들면, 로우)의 펄스를 가지게 된다. 디멀티플렉서(32)는 클럭발생기(30)로부터의 2n개의 제어신호에 응답하여 입력라인을 n개의 출력라인들 중 어느 하나에 접속시킨다. 이 디멀티플렉서(32)는 제2도의 디멀티플렉서와 같이 n개의 CMOS 트랜지스터로 구현된다.
제4도는 제3도에 도시된 클럭발생기(30)의 일부분, 즉 클럭발생기(30)의 하나의 입력라인과 두 개의 출력라인 사이에 접속된 단위회로부에 대한 제1실시예를 상세하게 도시한다. 제4도에 있어서, 클럭발생기(30)의 단위회로부는 입력라인(41)으로부터 연장되어진 제1출력라인(43)과, 입력라인(41)과 제2출력라인(45) 사이에 접속된 인버터(INY1)로 구성되어 있다. 제1출력라인(43)에는 입력라인(41)에 입력되어진 클럭신호(CLK)와 동일한 파형을 가지는 진위제어신호가 발생된다. 반면에 제2출력라인(45)에서는 입력라인(41)상의 클럭신호(CLK)가 인버터(INV1)에 의해 반전됨으로써 클럭신호(CLK)와 상반된 위상을 가지는 보수제어신호가 발생되게 된다.
제5도는 제3도에 도시된 클럭발생기(30)의 일부분, 즉 클럭발생기(30)의 하나의 입력라인과 두 개의 출력라인 사이에 접속된 단위회로부에 대한 제2실시예를 상세하게 도시한다. 제5도에 있어서, 클럭발생기(30)의 단위회로부는 입력라인(41)과 제1출력라인(43) 사이에 접속된 제1인버터(INV1)와, 입력라인(41)과 제2출력라인(45) 사이에 직렬 접속된 제2 및 제3인버터(INV2,INV3)를 구비한다. 제1인버터(INV1)는 입력라인(41)으로부터의 클럭신호(CLK)를 반전시켜 그 반전된 클럭신호를 진위제어신호로서 제1출력라인(43)에 공급한다. 제2 및 제3인버터(MV2,MV3)로 된 인버터 직렬회로는 입력라인(41)으로부터 제2출력라인(45)쪽으로 전송될 클럭신호(CLK)를 완충시킴으로써 클럭신호와 동일한 위상을 가지는 보수제어신호가 제2출력라인(45)에 나타나게 한다.
제6도는 제3도에 도시된 클럭발생기(30)의 일부분, 즉 클럭발생기(30)의 하나의 입력라인과 두 개의 출력라인 사이에 접속된 단위회로부에 대한 제3실시예를 상세하게 도시한다. 제6도에 있어서, 클럭발생기(30)의 단위회로부는 입력라인(41)과 제1출력라인(43) 사이에 직렬 접속된 제1 및 제2인버터(INV1,INV2)와, 입력라인(41)과 제2출력라인(45) 사이에 직렬 접속된 제3 내지 제5인버터(INV3 내지 INV5)를 구비한다. 인버터체인(INV1,INV2)은 입력라인(41)으로부터 제1출력라인(43)쪽으로 전송될 클럭신호(CLK)를 완충시켜 제1출력라인(43)에 클럭신호(CLK)와 동일한 파형을 가지는 진위제어신호가 나타나게 한다. 3개의 인버터들(INV3 내지 INV5)의 직렬회로는 입력라인(41)으로부터의 클럭신호(CLK)를 완충·반전시켜 제2출력라인(45)에 클럭신호(CLK)와 상반된 위상을 가지는 보수제어신호를 발생시킨다.
또한, 클럭발생기(30)의 단위 회로부는 제1 및 제2노드(47,49) 사이에 순환루프의 형태로 접속되어진 제6 및 제7인버터(INV6,INV7)를 추가로 구비한다. 이 인버터루프(INV6,INV7)는 일종의 기억소자로서 제1 및 제2노드(47,49)상의 논리신호를 안정되게 유지시키게 된다. 이에 따라, 제1 및 제2출력라인(43,45)상의 진위 및 보수제어신호는 잡음신호에 영향을 받지 않게 된다.
제7도는 본 발명의 다른 실시예에 따른 디멀티플렉스모듈을 도시한다. 제7도에 있어서, 디멀티를렉스모듈은 log2n 또는 [log2n]+1개의 입력라인들로부터의 클럭신호들(CLK)에 응답하는 클럭디코더(50)와, 이 클럭디코더(50)로부터의 2n개의 에어신호들을 입력받는 디멀티플렉서(52)로 구성된다. 클럭디코더(50)는 n개의 클럭신호를 디코딩하여 2n개의 제어신호를 발생하고 그 2n개의 제어신호를 디멀티플렉서(52)에 공급한다. 클럭디코더(50)에 입력되는 log2n 또는 [log2n]+1개의 클럭신호로는 2배씩 커지는 주기의 클럭신호들이 사용된다. 클럭디코더(50)에서 출력되는 2n개의 제어신호들은 n개의 진위제어신호와 n개의 보수제어신호로 구분된다. n개의 진위제어신호들은 상호 배타적으로 일정한 폭의 특정논리(예를 들면, 하이)의 펄스를 가지게 되고 반면에 n개의 보수제어신호들은 상호 배타적으로 일정한 폭의 기저논리(예를 들면, 로우)의 펄스를 가지게 된다. 디멀티플렉서(52)는 클럭디코더(50)로부터의 2n개의 제어신호에 응답하여 입력라인을 n개의 출력라인들 중 어느 하나에 접속시킨다. 이 멀티플렉서(52)는 제2도의 디멀티플렉서와 같이 n개의 CMOS 트랜지스터로 구현된다.
제8도는 제7도에 도시된 클럭디코더(50)의 실시예를 상세하게 도시한다. 제8도의 클럭디코더(50)는 log2n=2의 입력라인들과 2n=8의 출력라인들을 가진다. 제8도에 있어서, 클럭디코더(50)는 제1 및 제2입력라인(51,53)에 입력되는 제9도에서와 같은 제1 및 제2클럭신호(CLK1,CLK2)를 NAND 연산하는 제1 내지 제4NAND게이트(ND1 내지 ND4)를 구비한다. 제1NAND 게이트(ND1)는 제1 및 제2입력라인들(51,53)로부터 제1 및 제2인버터(INV1,INV2)를 각각 경유하여 입력되는 제1 및 제2클럭신호(CLK1,CLK2)를 NAND 연산함으로써 제1 및 제2클럭신호(CLK1,CLK2)가 모두 로우논리를 유지하는 기간 로우논리를 유지하는 제1진위제어신호(CTL1)를 제1출력라인(55)에 발생시킨다. 제2NAND게이트(ND2)는 제2입력라인(53)으로부터 제3인버터(INV3)를 경유한 제2클럭신호(CLK2)와 제1입력라인(51)상의 제1클럭신호(CLK1)를 NAND 연산하여 제2진위제어신호(CTL2)를 발생한다. 제2진위제어신호(CTL2)는 제1 및 제2클럭신호(CLK1,CLK2)가 하이논리와 로우논리를 각각 유지하는 기간 로우논리를 유지한다. 제3NAND게이트(ND3)는 제1입력라인(51)으로부터 제4인버터(INV4)를 경유한 제1클럭신호(CLK1)와 제2입력라인(53)상의 제2클럭신호(CLK2)를 NAND 연산하여 제3진위제어신호(CTL3)를 제3출력라인(59)에 공급한다. 제3진위제어신호(CTL3)는 제1 및 제2클럭신호(CLK1,CLK2)가 로우논리와 하이논리를 각각 유지하는 기간 로우논리를 유지한다.
제4NAND 게이트(ND4)는 제1 및 제2입력라인(51,53)으로부터의 제1 및 제2클럭신호(CLK1,CLK2)를 NAND 연산하여 제4진위제어신호(CTL4)를 제4출력라인(61)에 공급한다. 제4진위제어신호(CTL4)는 제1 및 제2클럭신호(CLK1,CLK2)가 모두 하이논리를 유지하는 기간 로우논리를 가지게 된다.
또한, 단위 디코더는 제1 내지 제4출력라인(55,57,59,61)에 각각 접속된 제5 내지 제8인버터(INV5 내지 INV8)를 추가로 구비한다. 이들 제5 내지 제8인버터들(INY5 내지 INV8) 각각은 제1 내지 제4출력라인(55,57,59,61)으로부터의 진위제어신호(CTL)를 반전시킴으로서 제5 내지 제8출력라인(63,65,67,69)에 제1 내지 제4보수제어신호(CTLB1 내지 CTLB4)를 각각 발생시킨다. 제1보수제어신호(CTLB1)는 제9도에서와 같이 제1 및 제2클럭신호(CLK1,CLK2)가 모두 로우논리를 유지하는 기간 하이논리를 유지한다. 제2보수제어신호(CTLB2)는 제1 및 제2클럭신호(CLK1,CLK2)가 하이논리와 로우논리를 각각 유지하는 기간 하이논리를 유지한다. 제3진위제어신호(CTLB3)는 제1 및 제2클럭신호(CLK1,CLK2)가 로우논리와 하이논리를 각각 유지하는 기간 하이논리를 그리고 제4진위제어신호(CTL4)는 제1 및 제2클럭신호(CLK1,CLK2)가 모두 하이논리를 유지하는 기간 하이논리를 각각 가지게 된다.
제10도는 본 발명의 또 다른 실시예에 따른 디멀티플렉스모듈을 도시한다. 제10도에 있어서, 디멀티플렉스모듈은 스타트 펄스에 응답하는 쉬프트 레지스터(70)와, 이 쉬프트 레지스터(70)로부터 2n개의 제어신호를 입력받는 디멀티플렉서(72)로 구성된다. 쉬프트 레지스터(70)는 스타트 펄스에 응답하여 순차적으로 특정논리의 펄스를 가지는 n개의 진위제어신호와 순차적으로 기저논리의 펄스를 가지는 n개의 보수제어신호를 디멀티플렉서(73)에 공급한다. 디멀티플렉서(72)는 쉬프트 레지스터(70)로부터의 2n개의 제어신호에 응답하여 입력라인을 n개의 출력라인들 중 어느 하나에 접속시킨다. 이 멀티플렉서(72)는 제2도의 디멀티플렉서와 같이 n개의 CMOS 트랜지스터로 구현된다.
제11도는 제10도에 도시된 쉬프트 레지스터(70)의 제1실시예를 상세하게 도시한다. 제11도에 있어서, 쉬프트 레지스터(70)는 클럭입력단자에 종속 접속된 n개의 쉬프트셀들(SH1 내지 SHn)로 구비된다. n개의 쉬프트셀들(SH1 내지 SHn) 각각은 3개의 인버터(INV1 내지 INV3)로 이루어진 메모리형 지연라인(74)과, 하나의 NAND게이트(ND1) 및 인버터(INV4)로 구성되어 있다. n개의 쉬프트셀들(SH1 내지 SHn) 각각에 포함된 n개의 메모리형 지연라인들(74)은 클럭입력단자에 종속 접속되어 전단의 메모리형 지연라인(74)의 출력신호를 각각 스타트 펄스의 폭 만큼씩 지연시키게 된다. 첫 번째 쉬프트셀(SH1)에 포함된 NAND 게이트(ND1)는 메모리형 지연라인(74)의 출력신호를 반전시킴으로써 제1보수제어신호(CTLB1)를 발생하게 된다. 또한, 첫 번째 쉬프트셀(SH1)에 포함된 인버터(INY4)는 NAND 게이트(ND1)로부터의 제1보수제어신호(CTLB1)를 반전시킴으로써 제1보수제어신호(CTLB1)와 상반된 위상을 가지는 제1진위제어신호(CTL1)를 발생한다. 첫 번째 쉬프트셀(SH1)을 제외한 나머지 쉬프트셀들(SH2 내지 SHn)에 각각 포함된 NAND 게이트들(ND1)은 각각의 메모리형 지연라인(74)의 입력신호와 출력신호를 NAND 연산함으로써 제2 내지 제n보수제어신호(CTLB2 내지 CTLBn)를 각각 발생하게 된다. 또한, 첫 번째 쉬프트셀(SH1)에 포함된 인버터(INV4)와 마찬가지로 제2 내지 제n쉬프트셀들(SH2 내지 SHn) 각각에 포함된 인버터들(INV4)도 각각의 NAND 게이트(ND1)로부터의 보수제어신호(CTL1)를 반전시킴으로써 보수제어신호(CTLB)와 상반된 위상을 가지는 제2 내지 제n진위제어신호(CTL2 내지 CTLn)를 각각 발생하게 된다.
제12도는 제10도에 도시된 쉬프트 레지스터(70)의 제2실시예를 상세하게 도시한다. 제12도에 있어서, 쉬프트 레지스터(70)는 제1펄스입력라인(STRH)에 종속 접속되어진 n개의 진위의 쉬프트셀들(TSH1 내지 TSHn)과, 제2펄스입력라인(STRL)에 종속 접속된 n개의 보수의 쉬프트셀들(CSH1 내지 CSHn)을 구비한다. 제1펄스입력라인(STRH)에는 하이논리의 펄스를 가지는 진위의 스타트 펄스가 공급되고, 제2펄스입력라인(STRL)에는 진위의 스타트 펄스와 상반된 위상을 가지는 보수의 스타트 펄스가 공급되게 된다.
n개의 진위의 쉬프트셀들(TSH1 내지 TSHn) 각각은 3개의 인버터(INV5 내지 INV7)로 이루어진 메모리형 지연라인(76)과, 하나의 AND 게이트(GD1)로 구성되어 있다. n개의 진위의 쉬프트셀들(TSH1 내지 TSHn) 각각에 포함된 n개의 메모리형 지연라인들(76)은 제1펄스입력단자(STRH)에 종속 접속되어 전단의 메모리형 지연라인(76)의 출력신호를 진위의 스타트 펄스(STRH)의 폭 만큼씩 지연시키게 된다. 첫 번째 진위의 쉬프트셀(TSH1)에 포함된 AND 게이트(GD1)는 메모리형 지연라인(76)의 출력신호와 제1클럭입력단자(CK)로부터의 제1클럭신호(CK)와 AND 연산함으로써 진위의 스타트 펄스(STRE1)와 동일한 위상을 가지는 제1진위제어신호(CTL1)를 발생하게 된다. 첫 번째 진위의 쉬프트셀(TSH1)을 제외한 나머지 진위의 쉬프트셀들(TSH2 내지 TSHn) 각각에 포함된 AND 게이트들(GD1)은 각각의 메모리형 지연라인(76)의 입력신호와 출력신호를 AND 연산함으로써 제2 내지 제n진위제어신호(CTL2 내지 CTLn)를 각각 발생하게 된다. 제1 내지 제n진위제어신호(CTL1 내지 CTLn)는 제13도에서와 같이 진위의 스타트 펄스(STRH)가 자신의 폭 만큼씩 순차적으로 쉬프트되는 것과 같이 파형을 가지게 된다.
한편, n개의 보수의 쉬프트셀들(CSH1 내지 CSHn) 각각은 3개의 인버터(INV8 내지 INV10)로 이루어진 메모리형 지연라인(78)과, 하나의 OR 게이트(GR1)로 구성되어 있다. n개의 보수의 쉬프트셀들(CSH1 내지 CSHn) 각각에 포함된 n개의 메모리형 지연라인들(78)은 제2펄스입력단자(STRL)에 종속 접속되어 전단의 메모리형 지연라인(78)의 출력신호를 각각 제2스타트 펄스의 폭 만큼씩 지연시키게 된다. 첫 번째 보수의 쉬프트셀(CSH1)에 포함된 OR 게이트(GR1)는 메모리형 지연라인(78)의 출력신호와 제2클럭입력단자(CKB)로부터의 제2클럭신호(CKB)와 OR 연산함으로써 보수의 스타트 펄스(STRL)와 동일한 위상을 가지는 제1보수제어신호(CTLB1)를 발생하게 된다. 첫 번째 보수의 쉬프트셀(CSH1)을 제외한 나머지 보수의 쉬프트셀들(CSH2 내지 CSHn) 각각에 포함된 OR게이트들(GR1)은 각각의 메모리형 지연라인(78)의 입력신호와 출력신호를 OR 연산함으로써 제2 내지 제n보수제어신호(CTLB2 내지 CTLBn)를 각각 발생하게 된다. 제1 내지 제n보수제어신호(CTLB1 내지 CTLBn)는 제13도에서와 같이 보수의 스타트 펄스(STRL)가 자신의 폭만큼씩 순차적으로 쉬프트되는 것과 같이 파형을 가지게 된다.
상술한 바와 같이, 본 발명에 따른 디멀티플렉스모듈은 하나의 입력단자상의 신호를 n개의 출력단자들 중 어느 한 단자로 출력하는 디멀티플렉서와 함께 디멀티플렉서에 필요한 2n개의 제어신호를 공급하는 제어수단을 하나로 모듈화한다. 이에 따라, 본 발명에 따른 디멀티플렉스모듈은 입력라인의 수와 배선구조를 간소화할 수 있음은 물론 신호의 지연을 최소화 할 수 있게 된다. 아울러 본 발명에 따른 디멀티플렉스모듈에서는 제어수단이 인버터를 이용하여 디멀티플렉서용 진위 및 보수의 제어신호들을 발생함으로써 제어용 입력라인의 수를 1/2로 할 수 있다. 다른 방법으로, 본 발명에 따른 디멀티플렉스모듈의 제어수단은 디코더를 이용하여 2n개의 제어신호를 생성함으로서 입력라인의 수를 “log2n” 또는 “[log2n]+1”개로 줄일 수 있다. 또 다른 방법으로 본 발명에 따른 디멀티플렉스모듈의 제어수단은 스타트 펄스를 쉬프트시키는 쉬프터를 이용하여 2n개의 제어신호를 발생함으로써 입력라인의 수를 2 또는 4개로 줄일 수 있다.
또한, 본 발명에 따른 액정표시장치는 디멀티플렉서와 제어수단이 일체화된 디멀티를렉스모듈을 이용함으로써 액정판넬의 배선구조가 간소화 되게 되고 아울러 액정판넬의 입력라인의 수가 최대 2 또는 4로 줄어들게 된다. 이에 따라, 본 발명에 따른 액정표시장치는 신호의 지연을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 일 예로, 본 발명에서는 1:n의 디멀티플렉서를 포함하는 디멀티플렉스모듈이 실시예로서 설명되었으나, 당업자라면 누구나 1:n의 디멀티플렉서 대신 n:1의 멀티플렉서로 대치하여 멀티플렉스모듈이 구현될 수 있다는 것을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (14)

  1. 일정한 기간씩 상호 배타적으로 인에이블되는 n개의 진위의 제어신호와 상기 각각의 전위의 제어신호를 반전시킨 n개의 보수의 제어신호를 발생시키는 제어수단과, 데이타구동회로의 하나의 출력과 n개의 화소 매트릭스 데이타라인들 사이에 위치하며, 상기 제어신호에 응답하여 상기 구동회로의 하나의 출력과 상기 n개의 데이타라인들을 순차적으로 연결시키는 n개의 CMOS소자들을 가지는 디멀티플렉서와, 상기 각각의 CMOS 소자들은 상기 n개의 진위의 제어신호 중의 하나와 상기 하나의 제어신호의 반전신호에 의해 제어되는 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  2. 제1항에 있어서, 상기 제어수단이, 상기 n개의 클럭신호를 완충하고 완충된 n개의 클럭신호들을 상기 디멀티플렉서에 공급하는 완충수단과, 상기 n개의 클럭신호를 반전시키고 반전된 n개의 클럭신호를 상기 디멀티플렉서에 공급하는 인버터수단을 구비하는 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  3. 제2항에 있어서, 상기 완충수단에서 출력되는 상기 완충된 클럭신호들과 상기 인버터수단에서 출력되는 상기 반전된 클럭신호들 안정화시키는 논리안정화수단을 추가로 구비하는 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  4. 제3항에 있어서, 상기 논리안정화수단이 상기 완충수단과 상기 인버터수단의 사이에 접속된 n개의 비트 메모리를 구비하는 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  5. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자중 어느 한 출력단자와 연결시키는 디멀티플렉서와, log2n개의 클럭신호에 응답하여 상기 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  6. 제5항에 있어서, 상기 제어수단이 상기 log2n개의 클럭신호들을 디코딩하는 디코더를 구비하는 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  7. 제5항에 있어서, 상기 log2n개의 클럭신호들이 폭에 있어서 2배씩의 길어지는 파형인 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  8. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 하나의 입력단자를 n개의 출력단자 중 어느 한 출력단자와 연결시키는 디멀티플렉서와, 스타트 펄스에 응답하여 상기 디멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  9. 제8항에 있어서, 상기 제어수단은 스타트 펄스에 종속적으로 응답하는 n개의 쉬프트셀들을 구비하는 것을 특징으로 하는 액정표시장치의 디멀티플렉스모듈.
  10. n개의 진위의 제어신호와 n개의 보수의 제어신호에 응답하여 n개의 입력단자들 중 어느 하나를 출력단자와 연결시키는 멀티플렉서와, n개의 클럭신호에 응답하여 상기 멀티플렉서에 공급될 n개의 진위의 제어신호와 n개의 보수의 제어신호를 생성하는 제어수단을 구비하는 것을 특징으로 하는 액정표시장치의 멀티플렉스모듈.
  11. 제10항에 있어서, 상기 제어수단이 상기 n개의 클럭신호를 반전시키는 n개의 인버터들을 구비하는 것을 특징으로 하는 액정표시장치의 멀티플렉스모듈.
  12. 제10항에 있어서, 상기 제어수단이, 상기 n개의 클럭신호를 완충하고 완충된 n개의 클럭신호들을 상기 멀티플렉서에 공급하는 완충수단과, 상기 n개의 클럭신호를 반전시키고 반전된 n개의 클럭신호를 상기 멀티플렉서에 공급하는 인버터수단을 구비하는 것을 특징으로 하는 액정표시장치의 멀티플렉스모듈.
  13. 제12항에 있어서, 상기 완충수단에서 출력되는 상기 완충된 클럭신호들과 상기 인버터수단에서 출력되는 상기 반전된 클럭신호들을 안정화시키는 논리안정화수단을 추가로 구비하는 것을 특징으로 하는 액정표시장치의 멀티플렉스모듈.
  14. 제13항에 있어서, 상기 논리안정화수단이 상기 완충수단과 상기 인버터수단의 사이에 접속된 n개의 비트 메모리를 구비하는 것을 특징으로 하는 액정표시장치의 멀티플렉스모듈.
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