KR101107674B1 - 액정표시장치의 디멀티플렉서와 그 구동방법 - Google Patents

Abstract

본 발명은 스위치소자의 특성 변동과 열화를 최소화하도록 한 액정표시장치의 디멀티플렉서와 그 구동방법에 관한 것이다.

본 발명의 실시예에 따른 디멀티플렉서는, 제1 및 제2 제어신호를 발생하는 제어신호 발생부와, 제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인으로 공급하는 제2 스위치소자를 구비한다.

Description

액정표시장치의 디멀티플렉서와 그 구동방법{Demultiplexer of Liquid Crystal Display and Driving Method thereof}

도 1은 종래의 액정표시장치를 개략적으로 도시하는 도면.

도 2는 도 1에 도시되어진 디멀티플렉서들에 공급되는 신호들의 파형도.

도 3은 시료용 a-Si:H 박막트랜지스터의 게이트단자에 정극성 전압을 인가할 때 전압 인가 시간에 따른 박막트랜지스터의 문턱전압과 전달 특성 곡선의 이동을 보여 주는 도면.

도 4는 시료용 a-Si:H 박막트랜지스터의 게이트단자에 부극성 전압을 인가할 때 전압 인가 시간에 따른 박막트랜지스터의 문턱전압과 전달 특성 곡선의 이동을 보여 주는 도면.

도 5는 동일한 게이트전압이 반복적으로 인가될 때 디멀티플렉서 내의 트랜지스터에 가해지는 누적 스트레스양을 보여 주는 그래프.

도 6은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 도면.

도 7은 도 6에 도시된 디멀티플렉서의 스캔펄스와 소스신호 및 제어신호를 나타내는 파형도.

도 8은 도 7 내지 제어신호의 부극성전압에 의해 디멀티 플렉서의 트랜지터 에 스트레스가 지속적으로 누적되지 않는 것을 보여 주는 그래프.

도 9는 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 도면.

도 10은 도 9에 도시된 디멀티플렉서의 스캔펄스와 소스신호 및 제어신호를 나타내는 파형도.

도 11은 프리자치기간을 포함하는 타이밍 제어신호를 나타낸 도면.

도 12는 본 발명의 제3 실시예에 따른 액정표시장치를 나타내는 도면.

도 13은 도 12에 도시된 디멀티플렉서의 스캔펄스와 소스신호 및 제어신호를 나타내는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

11, 61, 91, 121 : 데이터 구동회로

12, 62, 92, 122 : 게이트 구동회로

13, 63, 93, 123 : 액정표시패널

14, 64, 94, 124 : 디멀티플렉서

15, 65, 95, 125 : 액정셀의 화소전극

67, 97, 127 : 제어신호 발생부

16, 66, 96, 126 : 화소 구동용 박막트랜지스터

MT1, MT2, MT3, MT1A, MT2A, MT3A, MT1B, MT2B, MT3B : 디멀티플렉서의 n-타입 트랜지스터

φ1, φ2, φ3, φ1A, φ2A, φ3A, φ1B, φ2B, φ3B : 디멀티플렉서의 제어 신호

본 발명은 액정표시장치에 관한 것으로 특히, 스위치소자의 특성 변동과 열화를 최소화하도록 한 액정표시장치의 디멀티플렉서와 그 구동방법에 관한 것이다.

액정표시장치는 비디오신호에 따라 액정의 광 투과율을 조절함으로써 비디오신호에 해당하는 화상을 표시하게 된다. 이러한 액정표시장치에는 액정셀들이 액티브 매트릭스 형태로 배열되어진 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로들이 포함되게 된다. 액티브 매트릭스 타입의 액정표시패널 상에는 다수의 데이터라인들과 다수의 게이트라인들이 교차되며 그 교차부에 화소 구동용 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 한다)에 형성된다. 액정표시장치의 구동회로에는 데이터를 액정표시패널의 데이터라인들에 공급하기 위한 데이터 구동회로, 스캔펄스를 액정표시패널에 공급하기 위한 게이트 구동회로가 포함된다. 또한, 구동회로에는 데이터 구동회로와 데이터라인들 사이에 설치되어 데이터 구동회로의 한 출력을 여러 개의 데이터라인들에 분배하기 위한 디멀티플렉서가 포함되기도 한다. 이 디멀티플렉서에 의해 데이터 구동회로의 출력 수가 작아지므로 데이터 구동회로의 간소화가 가능하고 액정표시패널의 데이터 입력단자 수가 작아지게 된다.

도 1은 액티브 매트릭스 타입의 액정표시장치를 나타내는 도면이다.

도 1을 참조하면, 액티브 매트릭스 타입의 액정표시장치는 m 개의 데이터라인들(DL1 내지 DLm)과 n 개의 게이트라인들(GL1 내지 GLn)이 교차되며 그 교차부에 화소 구동용 TFT(16)가 형성된 액정표시패널(13)과, 데이터 구동회로(11)와 액정표시패널(13)의 데이터라인들(DL1 내지 DLm) 사이에 형성된 디멀티플렉서(14)와, 액정표시패널(13)의 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 위한 게이트 구동회로(12)를 구비한다.

화소 구동용 TFT(16)는 게이트라인(GL1 내지 GLn)으로부터의 스캔신호에 응답하여 데이터라인들(DL1 내지 DLm)로부터의 데이터를 액정셀의 화소전극(15)에 공급한다. 이를 위하여, 화소 구동용 TFT(16)의 게이트전극은 해당 게이트라인(GL1 내지 GLn)에 접속되며, 소스전극은 해당 데이터라인(DL1 내지 DLm)에 접속된다. 그리고 화소 구동용 TFT(16)의 드레인전극은 액정셀의 화소전극(15)에 접속된다.

데이터 구동회로(11)는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하고 1 라인분의 데이터를 m/3 개의 소스라인들(SL1 내지 SLm/3)에 시분할하여 공급한다.

디멀티플렉서(14)는 데이터 구동회로(11)와 데이터라인들(DL1 내지 DLm) 사이에서 m/3 개가 나란히 배치된다. 이 디멀티플렉서(14) 각각은 하나의 소스라인으로부터 공급되는 데이터전압을 3 개의 데이터라인들로 분배하기 위한 제1 내지 제3 TFT(이하, "MUX TFT"라 한다)(MT1, MT2, MT3)를 포함한다. 제1 내지 제3 MUX TFT(MT1, MT2, MT3)는 서로 다른 타이밍 제어신호(φ1, φ2, φ3)에 응답하여 하나 의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다.

게이트 구동회로(12)는 쉬프트 레지스터와 레벨쉬프터를 이용하여 스캔펄스를 순차적으로 게이트라인들(GL1 내지 GLn)에 공급한다.

도 2는 디멀티플렉서의 타이밍 제어신호(φ1, φ2, φ3)와 스캔펄스(SP)를 나타낸다.

도 2를 참조하면, 스캔펄스(SP)는 대략 1 수평기간(H) 동안 게이트하이전압(Vgh)으로 발생되며 그 이외의 기간 동안 게이트로우전압(Vgl)을 유지한다. 이 스캔펄스(SP)의 듀티비는 1 프레임기간이 수백 개의 수평기간(H)을 포함한 시간이므로 대략 수백분의 1 정도이다.

디멀티플렉서(14)의 제어신호(φ1, φ2, φ3) 각각은 매 수평기간마다 대략 1/3 수평기간 동안 게이트하이전압(Vgh)으로 발생된다. 이 디멀티플렉서(14)의 제어신호(φ1, φ2, φ3) 각각의 듀티비는 매 수평기간 마다 발생하므로 대략 1/2 ～ 수분의 1 정도이다. 여기서, 디멀티플렉서(14)의 제어신호 듀티비가 1/2인 경우에는 하나의 디멀티플렉서에 두 개의 MUX TFT만이 포함된 경우이다.

이러한 디멀트플렉서(14)의 MUX TFT(MT1, MT2, MT3)와 화소 구동용 TFT는 동시에 액정표시패널(13)의 유리기판 상에 직접 형성되고 스윙폭이 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 사이로 동일하다.

그런데 디멀티플렉서(14)의 MUX TFT(MT1, MT2, MT3)는 동일한 극성의 게이트전압이 장시간 인가되면 즉, 포지티브 게이트-바이어스 스트레스(Positive gate- bias stress)나 네가티브 게이트-바이어스 스트레스(Negative gate-bias stress)를 받으면 화소 구동용 TFT(16)에 비하여 동작 특성의 변동이나 열화가 더 쉽게 나타나는 문제점이 있다. 이는 도 2와 같이 화소 구동용 TFT(16)에 비하여 MUX TFT(MT1, MT2, MT3)는 게이트전압 인가시간이 더 길기 때문이다. 특히, 디멀티플렉서(14)의 MUX TFT(MT1, MT2, MT3)가 비정질 실리콘 TFT로 제조되면 비정질 실리콘 TFT(amorpous Si TFT)의 반도체층 구조가 다결정 실리콘 TFT(Poly Si TFT)의 반도체층 구조에 비하여 결함이 많기 때문에 게이트-바이어스 스트레스나 네가티브 게이트-바이어스 스트레스에 동작특성의 변화와 열화가 더 쉽게 일어난다. 이러한 MUX TFT(MT1, MT2, MT3)의 동작특성 변화는 도 3 및 도 4의 실험결과에서도 알 수 있다.

도 3 및 도 4는 채널폭/채널길이(W/L)가 120μm/6μm인 시료용 수소화된 비정질 실리콘 TFT(a-Si:H TFT)에 포지티브 게이트-바이어스 스트레스(Positive gate-bias stress)와 네가티브 게이트-바이어스 스트레스(Negative gate-bias stress)를 인가하였을 때 그 시료용 a-Si:H TFT의 특성 변화를 초래한다는 것을 보여 주는 실험 결과이다.

도 3 및 도 4에 있어서 횡축은 시료용 a-Si:H TFT의 게이트전압[V]이며 종축은 시료용 a-Si:H TFT의 소스단자와 드레인단자 사이의 전류[A]를 나타낸다. 박스 내의 인덱스는 그래프 색별로 게이트전압 인가시간[sec]을 나타낸다.

도 3은 시료용 a-Si:H TFT의 게이트단자에 +30V의 전압을 인가할 때 전압 인가 시간에 따른 TFT의 문턱전압과 전달 특성 곡선의 이동을 보여 준다. 도 3에서 알 수 있는 바 a-Si:H TFT의 게이트단자에 정극성의 높은 전압이 인가되는 시간이 길어질수록 TFT의 전달 특성 곡선이 우측으로 이동(31)하고 그 a-Si:H TFT의 문턱전압이 상승한다.

도 4는 시료용 a-Si:H TFT의 게이트단자에 -30V의 전압을 인가할 때 전압 인가 시간에 따른 TFT의 문턱전압과 전달 특성 곡선의 이동을 보여 준다. 도 4에서 알 수 있는 바 a-Si:H TFT의 게이트단자에 부극성의 높은 전압이 인가되는 시간이 길어질수록 TFT의 전달 특성 곡선이 좌측으로 이동(41)하고 그 a-Si:H TFT의 문턱전압이 낮아진다.

도 5는 MUX TFT(MT1, MT2, MT3) 각각에서 받는 게이트전압 스트레스의 누적을 보여 준다. 도 5에서와 같이 MUX TFT(MT1, MT2, MT3)는 제어신호(φ1, φ2, φ3)가 동일한 극성으로 인가될 때마다 게이트전압 스트레스가 누적되므로 문턱전압이 점차 상승 또는 하강하게 된다. 이렇게 MUX TFT의 문턱전압이 상승하거나 하강하게 되면 디멀티플렉서의 동작이 불안정하게 되므로 액정표시장치가 정상적으로 구동되기가 어렵다.

그리고, 전술한 바와 같은 게이트 전압 스트레스 누적에 의한 문제점 외에도 디멀티플렉서에는 다음과 같은 문제점이 있다.

도 2에서 보는 바와 같이 디멀티플렉서의 제어신호(φ1, φ2, φ3) 각각은 매 수평기간마다 대략 1/3 수평기간 동안 게이트하이전압(Vgh)으로 발생된다. 그런데, 예를 들어 1/3 수평기간은 XGA의 경우에는 6～7us, SXGA의 경우에는 5us내의 기간이며, 이러한 짧은 기간동안 타이밍 제어신호(φ1, φ2, φ3)인 게이트하이전 압(Vgh)을 충전시키다 보면 충전 불량의 문제가 생길 수 있다. 이러한 충전 불량으로 디멀티플렉서의 동작이 불안정하게 되므로 액정표시장치가 정상적으로 구동되기가 어렵다. 특히 MUX TFT로 이용되는 a-Si TFT의 매우 낮은 이동도와, 스트레스(Stress) 에 의한 소자 열화(Vth shift) 등과 같은 나쁜 소자 특성은 위 현상을 매우 심화시킨다.

따라서, 본 발명의 목적은 스위치소자의 특성 변동과 열화를 최소화 하도록 하며, 스위치소자에 인가하는 전압의 짧은 충전시간 문제를 해결하도록 한 액정표시장치의 디멀티플렉서와 그 구동방법을 제공하는데 있다.

상기 목적들을 달성하기 위하여, 본 발명의 실시예에 따른 디멀티플렉서는, 제1 및 제2 제어신호를 발생하는 제어신호 발생부와, 제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인 으로 공급하는 제2 스위치소자를 구비한다.

상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 출력라인 사이에 병렬로 접속된다.

상기 제어신호 발생부는, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생한다.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.

상기 스위치 소자는 n-타입 트랜지스터이다.

상기 제어신호들의 전압은 정극성 전압이다.

상기 스위치 소자는 p-타입 트랜지스터이다.

상기 제어신호는 부극성 전압이다.

본 발명의 제2 실시예에 따른 디멀티플렉서는 제어단자에 공급되는 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나로 공급하는 스위치소자와, 상기 제어신호를 발생하는 제어신호 발생부를 구비하고, 상기 제어신호는 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자가 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 출력라인으로 공급된다.

상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비한다.

상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하이다.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.

상기 스위치 소자는 n-타입 트랜지스터이다.

상기 제어신호들의 전압은 정극성 전압이다.

상기 스위치 소자는 p-타입 트랜지스터이다.

상기 제어신호는 부극성 전압이다.

본 발명의 제3 실시예에 따른 디멀티플렉선는 제1 및 제2 제어신호를 발생하는 제어신호 발생부와, 제1 제어단자에 공급되는 제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 제2 제어단자에 공급되는 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인 으로 공급하는 제2 스위치소자를 구비하고, 상기 제1 및 제2 제어신호 각각은 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자들이 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 출력라인으로 공급된다.

상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 출력라인 사이에 병렬로 접속된다.

상기 제어신호 발생부는, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생한다.

상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비한다.

상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하이다.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.

상기 스위치 소자는 n-타입 트랜지스터이다.

상기 제어신호들의 전압은 정극성 전압이다.

상기 스위치 소자는 p-타입 트랜지스터이다.

상기 제어신호는 부극성 전압이다.

본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과, 제1 및 제2 제어신호를 발생하고 비디오 데이터를 발생하는 제어신호 발생부와, 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와, 상기 제1 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 다수의 데이터라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 상기 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 데이터라인으로 공급하는 제2 스위치소자를 포함한 디멀티플렉서를 구비한다.

상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비한다.

상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 데이터라인 사이에 병렬로 접속된다.

상기 제어신호 발생부는, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생한다.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.

상기 스위치 소자는 n-타입 트랜지스터이다.

상기 제어신호들의 전압은 정극성 전압이다.

상기 스위치 소자는 p-타입 트랜지스터이다.

상기 제어신호는 부극성 전압이다.

본 발명의 실시예에 따른 액정표시장치는 다수의의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과, 제어신호와 비디오 데이터를 발생하는 제어신호 발생부와, 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와, 제어단자에 공급되는 상기 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나로 공급하는 스위치소자와, 상기 제어신호는 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자가 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 데이터라인으로 공급된다.

상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비한다.

상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비한다.

상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하이다.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.

상기 스위치 소자는 n-타입 트랜지스터이다.

상기 제어신호들의 전압은 정극성 전압이다.

상기 스위치 소자는 p-타입 트랜지스터이다.

상기 제어신호는 부극성 전압이다.

본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과, 제1 및 제2 제어신호를 발생하고 비디오 데이터를 발생하는 제어신호 발생부와, 상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와, 제1 제어단자에 공급되는 상기 제1 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 다수의 데이터라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 제2 제어단자에 공급되는 상기 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 데이터라인으로 공급하는 제2 스위치소자를 구비하고, 상기 제1 및 제2 제어신호 각각은 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자들이 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 데이터라인으로 공급된다.

상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비한다.

상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 데이터라인 사이에 병렬로 접속된다.

상기 제어신호 발생부는, 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 상기 n+1 번째 프레임기간 내에서 발생한다.

상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비한다.

상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하이다.

상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나이다.

상기 스위치 소자는 n-타입 트랜지스터이다.

상기 제어신호들의 전압은 정극성 전압이다.

상기 스위치 소자는 p-타입 트랜지스터이다.

상기 제어신호는 부극성 전압이다.

상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 다음의 실시예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 첨부한 도 6 내지 도 13을 참조하여 상 세히 설명하기로 한다.

도 6은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 도면이다.

도 6을 참조하면, 본 발명의 제 1실시예에 따른 액정표시장치는 m개의 데이터라인들(DL1 내지 DLm)과 n 개의 게이트 라인들(GL1 내지 GLn)이 교차되며 그 교차부에 화소 구동용 TFT(66)가 형성된 액정표시패널(63)과, 데이터 구동회로(61)와, 액정표시패널(63)의 데이터라인들(DL1 내지 DLm) 사이에 형성되며 n-타입 비정질 실리콘 TFT로 각각 구현되는 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 포함하는 디멀티플렉서(64)와, 타이밍 제어신호(φ1A,φ1B,φ2A,φ2B,φ3A,φ3B)를 발생하는 제어신호 발생부(67)와, 액정표시패널(63)의 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 위한 게이트 구동회로(62)를 구비한다.

데이터 구동회로(61)는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하고 1 라인분의 데이터를 m/3 개의 소스라인들(SL1 내지 SLm/3)에 시분할하여 공급한다.

디멀티플렉서(64)는 데이터 구동회로(62)와 데이터라인들(DL1 내지 DLm) 사이에서 m/3개가 나란히 배치된다. 이 디멀티플렉서(64) 각각은 하나의 소스라인으로부터 공급되는 데이터전압을 3 개의 데이터라인들로 분배하기 위해 각각 2 개씩 쌍을 이루는 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 포함한다. 한 쌍을 이루는 MUX TFT(MT1A 와 MT1B, MT2A 와 MT2B, MT3A 와 MT3B)는 1 프레임기간을 주기로 교번하여 턴-온되어 소스라인(SL1 내지SLm/3)으로부터의 데이터를 데이터라인(DL1 내지 DLm)으로 공급한다.

제어신호 발생부(67)는 디멀티플렉서(64) 내의 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 제어하기 위한 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)를 발생한다. 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)는 도 7과 같이 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 턴-온시키기 위한 정극성의 게이트하이전압(Vgh)으로 발생된다.

게이트 구동회로(62)는 쉬프트 레지스터와 레벨쉬프터를 이용하여 도 7과 같이 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 사이에서 스윙되는 스캔펄스(SP)를 순차적으로 게이트라인들(GL1 내지 GLn)에 공급한다.

도 7은 소스라인(SL1 내지 SLm/3)에 공급되는 소스신호(SRC)와 게이트라인(GL1 내지 GLn)에 공급되는 스캔펄스(SP)와 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)의 게이트단자에 공급되는 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)를 나타낸다.

도 7을 참조하면, 소스신호(SRC)의 데이터 전압(PDT, NDT)은 1 수평기간(H)을 주기로 정극성과 부극성의 전압이 교번한다. 1 수평기간(H)의 정극성과 부극성의 데이터 전압(PDT, NDT)은 각각 순차적으로 R, G, B의 신호를 포함한다.

스캔펄스(SP)는 대략 1 수평기간(H) 동안 게이트하이전압(Vgh)으로 발생되며 그 이외의 기간 동안 게이트로우전압(Vgl)을 유지한다.

타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)는 각각 정극성의 게이트 하이전압(Vgh)으로 발생되는 정극성 펄스(PP)를 가진다. 이 정극성 펄스(PP)는 각각 대략 1/3H의 펄스폭을 가진다.

이러한 디멀티플렉서(64)의 동작을 도 7을 결부하여 설명하기로 한다.

오드 프레임기간에서 제1A 타이밍 제어신호(φ1A)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 그 스캔펄스(SP)와 동시에 발생하여 제1A MUX TFT(MT1A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압(PDT 또는 NDT)은 제1 데이터라인(DL(k-2))에 공급된다. 여기서, k=3, 6, 9 … m 이다.

제2A 타이밍 제어신호(φ2A)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 제1A 타이밍 제어신호(φ1A)의 정극성 펄스(PP) 직후에 발생하여 제2A MUX TFT(MT2A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압은 제2 데이터라인(DL(k-1))에 공급된다.

제3A 타이밍 제어신호(φ3A)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 제2A 타이밍 제어신호(φ2A)의 정극성 펄스(PP) 직후에 발생하여 제3A MUX TFT(MT3A)를 턴-온시킨다. 그러면 소스라인(SL1 내지SLm/3)의 데이터 전압은 제3 데이터라인(DL(k))에 공급된다.

오드 프레임기간동안 제1B 내지 제3B 타이밍 제어신호(φ1B, φ2B, φ3B)의 정극성 펄스(PP)는 발생하지 않는다.

이븐 프레임기간에서 제1B 타이밍 제어신호(φ1B)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 그 스캔펄스(SP)와 동시에 발생하여 제1B MUX TFT(MT1B)를 턴-온시킨다. 그러면 소스라인(SL1 내지SLm/3)의 데이터 전압은 제1 데이터라인(DL(k-2))에 공급된다.

제2B 타이밍 제어신호(φ2B)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 제1B 타이밍 제어신호(φ1B)의 정극성 펄스(PP) 직후에 발생하여 제2B MUX TFT(MT2B)를 턴-온시킨다. 그러면 소스라인(SL1 내지SLm/3)의 데이터 전압은 제2 데이터라인(DL(k-1))에 공급된다.

제3B 타이밍 제어신호(φ3B)의 정극성 펄스(PP)는 스캔펄스(SP)의 대략 1/3 폭으로 제2B 타이밍 제어신호(φ2B)의 정극성 펄스(PP) 직후에 발생하여 제3B MUX TFT(MT3B)를 턴-온시킨다. 그러면 소스라인(SL1 내지SLm/3)의 데이터 전압은 제3 데이터라인(DL(k))에 공급된다.

이븐 프레임기간동안 제1A 내지 제3A 타이밍 제어신호(φ1A, φ2A, φ3A)의 정극성 펄스(PP)는 발생하지 않는다.

위와 같은 디멀티플렉서(64)의 동작을 정리하여 다시 말하면, 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 오드(Odd) 프레임기간에는 3 개의 MUX TFT(MT1A, MT2A, MT3A)가 각각 서로 다른 타이밍 제어신호(φ1A, φ2A, φ3A)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. 그리고, 이븐(Even) 프레임기간에는 다른 3개의 MUX TFT(MT1B, MT2B, MT3B)가 각각 서로 다른 타이밍 제어신호(φ1B, φ2B, φ3B)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. 즉, 3 개의 MUX TFT(MT1A, MT2A, MT3A 또는 MT1B, MT2B, MT3B)가 동작하는 동안 다른 3 개의 MUX TFT(MT1B, MT2B, MT3B 또는 MT1A, MT2A, MT3A)는 동작의 휴지기간을 가진다.

위와 같이 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 1 프레임기간의 휴지기간을 가짐으로써 도 8에서 보는 바와 같이 정극성의 게이트전압 누적으로 인한 스트레스를 감쇄하여 문턱전압과 동작특성을 일정하게 유지한다.

디멀티플렉서(64) 내의 쌍을 이루는 MUX TFT(MT1A 와 MT1B, MT2A 와 MT2B, MT3A 와 MT3B)의 동작의 교번주기는 1 프레임기간으로 예시하였지만, 이에 한정되는 것이 아니고 쌍을 이루는 MUX TFT(MT1A 와 MT1B, MT2A 와 MT2B, MT3A 와 MT3B)의 동작의 교번주기는 선택적으로 조정될 수 있다. 2 프레임기간을 교번주기로 하면, 각각의 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 2 프레임기간의 동작기간, 2 프레임기간의 휴지기간을 가지며, 3프레임기간을 교번주기로 하면 각각의 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 3 프레임기간의 동작 기간, 3 프레임기간의 휴지 기간을 가진다. 그 외에 4 프레임기간, 5 프레임기간 이상을 교번주기로 해도 상관없으며, 또한 프레임기간 단위가 아닌 1 수평기간, 2 수평기간 등을 교번주기로 하여도 상관없다.

도 9 내지 도 11은 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 도면이다.

도 9을 참조하면, 본 발명의 제2 실시예에 따른 액정표시장치는 m 개의 데이터라인들(DL1 내지 DLm)과 n 개의 게이트라인들(GL1 내지 GLn)이 교차되며 그 교차부에 화소 구동용 TFT(96)가 형성된 액정표시패널(93)과, 데이터 구동회로(91)와 액정표시패널(93)의 데이터라인들(DL1 내지 DLm) 사이에 형성되며 n-타입 비정질 실리콘 TFT로 각각 구현되는 MUX TFT(MT1, MT2, MT3)를 포함하는 디멀티플렉서(94) 와, 타이밍 제어신호(φ1, φ2, φ3)를 발생하는 제어신호 발생부(97)와, 액정표시패널(93)의 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 위한 게이트 구동회로(92)를 구비한다.

데이터 구동회로(91)는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하고 1 라인분의 데이터를 m/3 개의 소스라인들(SL1 내지 SLm/3)에 시분할하여 공급한다.

디멀티플렉서(94)는 데이터 구동회로(91)와 데이터라인들(DL1 내지 DLm) 사이에서 m/3 개가 나란히 배치된다. 이 디멀티플렉서(94) 각각은 하나의 소스라인으로부터 공급되는 데이터전압을 3 개의 데이터라인들로 분배하기 위한 제1 내지 제3 MUX TFT(MT1, MT2, MT3)를 포함한다. 제1 내지 제3 MUX TFT(MT1, MT2, DMT3)는 서로 다른 타이밍 제어신호(φ1, φ2, φ3)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다.

제어신호 발생부(97)는 디멀티플렉서(94) 내의 MUX TFT(MT1, MT2, DMT3)를 제어하기 위한 타이밍 제어신호(φ1, φ2, φ3)를 발생한다. 타이밍 제어신호(φ1, φ2, φ3)는 도 10과 같이 MUX TFT(MT1, MT2, MT3)를 턴-온시키기 위한 정극성의 게이트하이전압(Vgh)으로 발생된다.

게이트 구동회로(92)는 쉬프트 레지스터와 레벨쉬프터를 이용하여 도 10과 같이 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 사이에서 스윙되는 스캔펄스(SP)를 순차적으로 게이트라인들(GL1 내지 GLn)에 공급한다.

도 10은 소스라인(SL1 내지 SLm/3)에 공급되는 소스신호(SRC)와 게이트라인 (GL1 내지 GLn)에 공급되는 스캔펄스(SP)와 제1 내지 제3 MUX TFT(MT1, MT2, MT3)의 게이트단자에 공급되는 타이밍 제어신호(φ1, φ2, φ3)를 나타낸다.

도 10을 참조하면, 소스신호(SRC)의 데이터 전압(PDT, NDT)은 1 수평기간(H)을 주기로 정극성과 부극성의 전압이 교번한다. 1 수평기간(H)의 정극성과 부극성의 데이터 전압(PDT, NDT)은 각각 순차적으로 R, G, B의 신호를 포함한다.

스캔펄스(SP)는 대략 1 수평기간(H) 동안 게이트하이전압(Vgh)으로 발생되며 그 이외의 기간 동안 게이트로우전압(Vgl)을 유지한다.

타이밍 제어신호(φ1, φ2, φ3) 각각은 정극성의 게이트하이전압(Vgh)으로 발생되는 정극성 펄스(PP)를 가진다. 이 정극성 펄스(PP)는 각각 프리차지(Pre-charge) 구간(PC)을 포함하며, 1/3H 이상의 펄스폭을 가진다. 이러한 프리차지 구간은 0초과 1/2H 이하가 적당하다.

이러한 디멀티플렉서(94)의 동작을 도 10을 결부하여 설명하기로 한다.

제1 타이밍 제어신호(φ1)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T1 이전에 발생하여 제1 MUX TFT(MT1)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압(PDT 또는 NDT)은 제1 데이터라인(DL(k-2))에 공급된다. 여기서, k=3, 6, 9 … m 이다.

제2 타이밍 제어신호(φ2)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T2 이전에 발생하여 제2 MUX TFT(MT2)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 R 데이터 전압이 제2 데이터라인(DL(k-1))에 공급되며, T2에는 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제2 데이터라인 (DL(k-1))에 공급된다.

제3 타이밍 제어신호(φ3)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T3 이전에 발생하여 제3 MUX TFT(3MT)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제3 데이터라인(DL(k))에 공급되며, T3에는 소스라인(SL1 내지 SLm/3)의 B 데이터 전압이 제3 데이터라인(DL(k))에 공급된다.

위와 같은 과정을 통해 프리차지 기간(PC)에 제1 내지 제3 데이터라인(DL1 내지 DLm)에 공급되는 데이터 전압(PDT 또는 NDT)에 상관없이, 제1 내지 제3 MUX TFT(MT1, MT2, MT3)는 T1, T2, T3 기간에 R, G, B 데이터 전압을 제1 내지 제3 데이터라인(DL1 내지 DLm)에 순차적으로 공급한다.

다시말해, 소스라인(SL1 내지 SLm/3)의 R에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제1 MUX TFT(1MT)를 통해 T1 기간에 제1 데이터라인(DL(k-2))에 공급된다.

소스라인(SL1 내지 SLm/3)의 G에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제2 MUX TFT(2MT)를 통해 T2 기간에 제2 데이터라인(DL(k-1))에 공급된다.

소스라인(SL1 내지 SLm/3)의 B에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제3 MUX TFT(3MT)를 통해 T3 기간에 제3 데이터라인(DL(k))에 공급된다.

위와 같이 프리차지 기간(PC)을 가지는 타이밍 제어신호(φ1, φ2, φ3)에 의해 도 11에서 보는 바와 같이 MUX TFT(MT1, MT2, MT3)의 동작을 위한 정극형 펄스(PP)가 안정적으로 MUX TFT(MT1, MT2, MT3)에 공급되어 충전불량에 의한 디멀티 플렉서(94)의 오작동과 같은 문제점을 해결할 수 있다.

도 12 내지 도 13은 본 발명의 제3 실시예에 따른 액정표시장치를 나타내는 도면이다.

도 12는 본 발명의 제3 실시예에 따른 액정표시장치를 나타내는 도면이다.

도 12를 참조하면, 본 발명의 제 3실시예에 따른 액정표시장치는 m개의 데이터라인들(DL1 내지 DLm)과 n 개의 게이트 라인들(GL1 내지 GLn)이 교차되며 그 교차부에 화소 구동용 TFT(126)가 형성된 액정표시패널(123)과, 데이터 구동회로(121)와 액정표시패널(63)의 데이터라인들(DL1 내지 DLm) 사이에 형성되며 n-타입 비정질 실리콘 TFT로 각각 구현되는 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 포함하는 디멀티플렉서(124)와, 타이밍 제어신호(φ1A,φ1B,φ2A,φ2B,φ3A,φ3B)를 발생하는 제어신호 발생부(127)와, 액정표시패널(123)의 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 위한 게이트 구동회로(62)를 구비한다.

데이터 구동회로(121)는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하고 1 라인분의 데이터를 m/3 개의 소스라인들(SL1 내지 SLm/3)에 시분할하여 공급한다.

디멀티플렉서(124)는 데이터 구동회로(122)와 데이터라인들(DL1 내지 DLm) 사이에서 m/3개가 나란히 배치된다. 이 디멀티플렉서(124) 각각은 하나의 소스라인으로부터 공급되는 데이터전압을 3 개의 데이터라인들로 분배하기 위해 각각 2 개씩 쌍을 이루는 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 포함한다. 한 쌍을 이루는 MUX TFT(MT1A 와 MT1B, MT2A 와 MT2B, MT3A 와 MT3B)는 1 프레임기간을 주기로 교번하여 턴-온되어 소스라인(SL1 내지SLm/3)으로부터의 데이터를 데이터라인(DL1 내지 DLm)으로 공급한다.

제어신호 발생부(127)는 디멀티플렉서(124) 내의 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 제어하기 위한 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)를 발생한다. 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)는 도 13과 같이 MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)를 턴-온시키기 위한 정극성의 게이트하이전압(Vgh)으로 발생된다.

게이트 구동회로(122)는 쉬프트 레지스터와 레벨쉬프터를 이용하여 도 13과 같이 게이트하이전압(Vgh)과 게이트로우전압(Vgl) 사이에서 스윙되는 스캔펄스(SP)를 순차적으로 게이트라인들(GL1 내지 GLn)에 공급한다.

도 13은 소스라인(SL1 내지 SLm/3)에 공급되는 소스신호(SRC)와 게이트라인(GL1 내지 GLn)에 공급되는 스캔펄스(SP)와 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)의 게이트단자에 공급되는 타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B)를 나타낸다.

도 13을 참조하면, 소스신호(SRC)의 데이터 전압(PDT, NDT)은 1 수평기간(H)을 주기로 정극성과 부극성의 전압이 교번한다. 1 수평기간(H)의 정극성과 부극성의 데이터 전압(PDT, NDT)은 각각 순차적으로 R, G, B의 신호를 포함한다.

스캔펄스(SP)는 대략 1 수평기간(H) 동안 게이트하이전압(Vgh)으로 발생되며 그 이외의 기간 동안 게이트로우전압(Vgl)을 유지한다.

타이밍 제어신호(φ1A, φ1B, φ2A, φ2B, φ3A, φ3B) 각각은 정극성의 게이트하이전압(Vgh)으로 발생되는 정극성 펄스(PP)를 가진다. 이 정극성 펄스(PP)는 각각 프리차지(Pre-charge) 구간(PC)을 포함하며, 1/3H 이상의 펄스폭을 가진다. 이러한 프리차지 구간은 0초과 1/2H 이하가 적당하다.

이러한 디멀티플렉서(124)의 동작을 도 13을 결부하여 설명하기로 한다.

오드 프레임 기간에는, 제1 타이밍 제어신호(φ1A)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T1 이전에 발생하여 제1 MUX TFT(MT1A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압(PDT 또는 NDT)은 제1 데이터라인(DL(k-2))에 공급된다. 여기서, k=3, 6, 9 … m 이다.

제2 타이밍 제어신호(φ2A)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T2 이전에 발생하여 제2 MUX TFT(MT2A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 R 데이터 전압이 제2 데이터라인(DL(k-1))에 공급되며, T2에는 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제2 데이터라인(DL(k-1))에 공급된다.

제3 타이밍 제어신호(φ3A)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T3 이전에 발생하여 제3 MUX TFT(MT3A)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제3 데이터라인(DL(k))에 공급되며, T3에는 소스라인(SL1 내지 SLm/3)의 B 데이터 전압이 제3 데이터라인(DL(k))에 공급된다.

위와 같은 과정을 통해 프리차지 기간(PC)에 제1 내지 제3 데이터라인(DL1 내지 DLm)에 공급되는 데이터 전압(PDT 또는 NDT)에 상관없이, 제1 내지 제3 MUX TFT(MT1A, MT2A, MT3A)는 T1, T2, T3 기간에 R, G, B 데이터 전압을 제1 내지 제3 데이터라인(DL1 내지 DLm)에 순차적으로 공급한다.

다시말해, 소스라인(SL1 내지 SLm/3)의 R에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제1 MUX TFT(MT1A)를 통해 T1 기간에 제1 데이터라인(DL(k-2))에 공급된다.

소스라인(SL1 내지 SLm/3)의 G에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제2 MUX TFT(MT2A)를 통해 T2 기간에 제2 데이터라인(DL(k-1))에 공급된다.

소스라인(SL1 내지 SLm/3)의 B에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제3 MUX TFT(MT3A)를 통해 T3 기간에 제3 데이터라인(DL(k))에 공급된다.

이븐 프레임 기간에는, 제1 타이밍 제어신호(φ1B)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T1 이전에 발생하여 제1 MUX TFT(MT1B)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 데이터 전압(PDT 또는 NDT)은 제1 데이터라인(DL(k-2))에 공급된다. 여기서, k=3, 6, 9 … m 이다.

제2 타이밍 제어신호(φ2B)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함하여 1/3H 이상의 폭으로 T2 이전에 발생하여 제2 MUX TFT(MT2B)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 R 데이터 전압이 제2 데이터라인(DL(k-1))에 공급되며, T2에는 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제2 데이터라인(DL(k-1))에 공급된다.

제3 타이밍 제어신호(φ3B)의 정극성 펄스(PP)는 프라차지 구간(PC)을 포함 하여 1/3H 이상의 폭으로 T3 이전에 발생하여 제3 MUX TFT(MT3B)를 턴-온시킨다. 그러면 소스라인(SL1 내지 SLm/3)의 G 데이터 전압이 제3 데이터라인(DL(k))에 공급되며, T3에는 소스라인(SL1 내지 SLm/3)의 B 데이터 전압이 제3 데이터라인(DL(k))에 공급된다.

위와 같은 과정을 통해 프리차지 기간(PC)에 제1 내지 제3 데이터라인(DL1 내지 DLm)에 공급되는 데이터 전압(PDT 또는 NDT)에 상관없이, 제1 내지 제3 MUX TFT(MT1B, MT2B, MT3B)는 T1, T2, T3 기간에 R, G, B 데이터 전압을 제1 내지 제3 데이터라인(DL1 내지 DLm)에 순차적으로 공급한다.

다시말해, 소스라인(SL1 내지 SLm/3)의 R에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제1 MUX TFT(MT1B)를 통해 T1 기간에 제1 데이터라인(DL(k-2))에 공급된다.

소스라인(SL1 내지 SLm/3)의 G에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제2 MUX TFT(MT2B)를 통해 T2 기간에 제2 데이터라인(DL(k-1))에 공급된다.

소스라인(SL1 내지 SLm/3)의 B에 해당하는 데이터 전압(PDT 또는 NDT)은 턴-온되는 제3 MUX TFT(MT3B)를 통해 T3 기간에 제3 데이터라인(DL(k))에 공급된다.

위와 같은 디멀티플렉서(64)의 동작을 정리하여 다시 말하면, 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 오드(Odd) 프레임기간에는 3 개의 MUX TFT(MT1A, MT2A, MT3A)가 각각 프리차지 기간(PC)을 포함하는 타이밍 제어신호(φ1A, φ2A, φ3A)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. 그리고, 이븐(Even) 프레임기간에는 다른 3개의 MUX TFT(MT1B, MT2B, MT3B)가 각각 프리차지 기간(PC) 제어신호(φ1B, φ2B, φ3B)의 정극성 전압에 응답하여 하나의 소스라인을 통해 입력되는 데이터를 시분할하여 3 개의 데이터라인들에 공급한다. 즉, 3 개의 MUX TFT(MT1A, MT2A, MT3A 또는 MT1B, MT2B, MT3B)가 동작하는 동안 다른 3 개의 MUX TFT(MT1B, MT2B, MT3B 또는 MT1A, MT2A, MT3A)는 동작의 휴지기간을 가진다.

위와 같이 제1A 내지 제3B MUX TFT(MT1A, MT1B, MT2A, MT2B, MT3A, MT3B)는 1 프레임기간의 휴지기간을 가짐으로써 정극성의 게이트전압 누적으로 인한 스트레스를 감쇄하여 문턱전압과 동작특성을 일정하게 유지하며, 프리차지 기간(PC)을 가지는 타이밍 제어신호(φ1, φ2, φ3)에 정극형 펄스(PP)가 안정적으로 MUX TFT(MT1, MT2, MT3)에 공급되어 충전불량에 의한 디멀티플렉서(124)의 오작동과 같은 문제점을 해결할 수 있다.

한편, 본 발명에 따른 디멀티 플렉서(64, 94, 124)는 P-타입 비정질 실리콘 TFT로도 구현될 수 있다. 이 경우에는 본 발명의 제1 내지 제3 실시예와 반대되는 극성으로 구동된다. 또한, 본 발명에 따른 디멀티 플렉서(64, 94, 124)의 스위치소자 즉, MUX TFT(MT1, MT2, MT3, PT1, PT2, PT3)는 비정질 실리콘 트랜지스터로 구현될 수 있고또한, 결정질 실리콘으로도 구현될 수 있다.

상술한 바와 같이, 본 발명에 따른 액정표시장치의 디멀티플렉서와 그 구동방법은 MUX TFT를 교번하여 동작시켜 휴지기간을 가짐으로써 동일한 극성의 게이트 전압이 장기간 또는 반복적으로 MUX TFT의 게이트단자에 인가되는 게이트-바이어스 스트레스에 기인하여 발생하는 MUX TFT의 특성 변동과 열화를 최소화할 수 있다. 또한 이와 더불어, 프리차지 기간을 가지는 제어신호를 가짐으로써 충전불량으로 인해 디멀티플렉서의 동작이 불안정하게 되는 것을 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (55)

1. 제1 및 제2 제어신호를 발생하는 제어신호 발생부와;

   제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와;

   제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인으로 공급하는 제2 스위치소자를 구비하고;

   상기 제어신호 발생부는 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 n+1 번째 프레임기간 내에서 발생하는 것을 특징으로 하는 디멀티플렉서.
2. 제 1 항에 있어서,

   상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 출력라인 사이에 병렬로 접속되는 것을 특징으로 하는 디멀티플렉서.
3. 삭제
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제 4 항에 있어서,

   상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제 5 항에 있어서,

   상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 디멀티플렉서.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제 4 항에 있어서,

   상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제 7 항에 있어서,

   상기 제어신호는 부극성 전압인 것을 특징으로 하는 디멀티플렉서.
9. 제어단자에 공급되는 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나로 공급하는 스위치소자와;

   상기 제어신호를 발생하는 제어신호 발생부를 구비하고;

   상기 제어신호는 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자가 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 출력라인으로 공급되는 것을 특징으로 하는 디멀티플렉서.
10. 제 9 항에 있어서,

    상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비하는 것을 특징으로 하는 디멀티플렉서.
11. 제 9 항에 있어서,

    상기 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하인 것을 특징으로 하는 디멀티플렉서.
12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.

    제 9 항에 있어서,

    상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 디멀티플렉서.
13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.

    제 12 항에 있어서,

    상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.
14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.

    제 13 항에 있어서,
15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.

    제 12 항에 있어서,

    상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.
16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.

    제 15 항에 있어서,

    상기 제어신호는 부극성 전압인 것을 특징으로 하는 디멀티플렉서.
17. 제1 및 제2 제어신호를 발생하는 제어신호 발생부와;

    제1 제어단자에 공급되는 제1 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 출력라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와;

    제2 제어단자에 공급되는 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 출력라인 으로 공급하는 제2 스위치소자를 구비하고;

    상기 제1 및 제2 제어신호 각각은 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자들이 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 출력라인으로 공급되는 것을 특징으로 하는 디멀티플렉서.
18. 제 17 항에 있어서,

    상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 출력라인 사이 에 병렬로 접속되는 것을 특징으로 하는 디멀티플렉서.
19. 제 17 항에 있어서,

    상기 제어신호 발생부는,

    상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 n+1 번째 프레임기간 내에서 발생하는 것을 특징으로 하는 디멀티플렉서.
20. 제 17 항에 있어서,

    상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비하는 것을 특징으로 하는 디멀티플렉서.
21. 제 17 항에 있어서,

    상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하인 것을 특징으로 하는 디멀티플렉서.
22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.

    제 17 항에 있어서,

    상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 디멀티플렉서.
23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.

    제 22 항에 있어서,

    상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.
24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.

    제 23 항에 있어서,

    상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 디멀티플렉서.
25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.

    제 22 항에 있어서,

    상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 디멀티플렉서.
26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.

    제 25 항에 있어서,

    상기 제어신호는 부극성 전압인 것을 특징으로 하는 디멀티플렉서.
27. 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과;

    제1 및 제2 제어신호를 발생하고 비디오 데이터를 발생하는 제어신호 발생부와;

    상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와;

    상기 제1 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 다수의 데이터라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와, 상기 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 데이터라인으로 공급하는 제2 스위치소자를 포함한 디멀티플렉서를 구비하고;

    상기 제어신호 발생부는 상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 n+1 번째 프레임기간 내에서 발생하는 것을 특징으로 하는 액정표시장치.
28. 제 27 항에 있어서,

    상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비하는 것을 특징으로 하는 액정표시장치.
29. 제 27 항에 있어서,

    상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 데이터라인 사이에 병렬로 접속되는 것을 특징으로 하는 액정표시장치.
30. 삭제
31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.

    제 27 항에 있어서,
32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.

    제 31항에 있어서,

    상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 액정표시장치.
33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.

    제 32 항에 있어서,

    상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 액정표시장치.
34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.

    제 31 항에 있어서,

    상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 액정표시장치.
35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.

    제 34 항에 있어서,

    상기 제어신호는 부극성 전압인 것을 특징으로 하는 액정표시장치.
36. 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과;

    제어신호와 비디오 데이터를 발생하는 제어신호 발생부와;

    상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와;

    제어단자에 공급되는 상기 제어신호에 응답하여 소스라인으로부터의 데이터를 다수의 데이터라인들 중 선택된 어느 하나로 공급하는 스위치소자와;

    상기 제어신호는 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자가 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 데이터라인으로 공급되는 디멀티플렉서를 구비하는 것을 특징으로 하는 액정표시장치.
37. 제 36 항에 있어서,

    상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비하는 것을 특징으로 하는 액정표시장치.
38. 제 36 항에 있어서,

    상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비하는 것을 특징으로 하는 액정표시장치.
39. 제 36 항에 있어서,

    상기 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하인 것을 특징으로 하는 액정표시장치.
40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.

    상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 액정표시장치.
41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.

    제 40 항에 있어서,

    상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 액정표시장치.
42. 청구항 42은(는) 설정등록료 납부시 포기되었습니다.

    제 41 항에 있어서,

    상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 액정표시장치.
43. 청구항 43은(는) 설정등록료 납부시 포기되었습니다.

    제 40 항에 있어서,

    상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 액정표시장치.
44. 청구항 44은(는) 설정등록료 납부시 포기되었습니다.

    제 43 항에 있어서,

    상기 제어신호는 부극성 전압인 것을 특징으로 하는 액정표시장치.
45. 다수의 데이터라인들과 게이트라인들이 교차되며 액정셀들이 매트릭스 형태로 배치되는 액정표시패널과;

    제1 및 제2 제어신호를 발생하고 비디오 데이터를 발생하는 제어신호 발생부와;

    상기 제어신호 발생부로부터의 비디오 데이터를 소스라인을 통해 출력하는 데이터 구동회로와;

    제1 제어단자에 공급되는 상기 제1 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 다수의 데이터라인들 중 선택된 어느 하나에 공급하는 제1 스위치소자와;

    제2 제어단자에 공급되는 상기 제2 제어신호에 응답하여 상기 소스라인으로부터의 데이터를 상기 선택된 데이터라인으로 공급하는 제2 스위치소자를 구비하고;

    상기 제1 및 제2 제어신호 각각은 제1 구간과 제2 구간을 포함하며, 상기 제어신호의 제1 구간에 의해 상기 제어단자들이 프리차징된 후에 상기 제어신호의 제2 구간에서 상기 소스라인으로부터의 데이터가 상기 선택된 데이터라인으로 공급되는 것을 특징으로 하는 액정표시장치.
46. 제 45 항에 있어서,

    상기 데이터라인들에 동기되는 스캔신호를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 더 구비하는 것을 특징으로 하는 액정표시장치.
47. 제 45 항에 있어서,

    상기 제1 및 제2 스위치소자는 상기 소스라인과 상기 선택된 데이터라인 사이에 병렬로 접속되는 것을 특징으로 하는 액정표시장치.
48. 제 45 항에 있어서,

    상기 제어신호 발생부는,

    상기 제1 제어신호를 n 번째(단, n은 양의 정수) 프레임기간 내에서 발생한 후에 상기 제2 제어신호를 n+1 번째 프레임기간 내에서 발생하는 것을 특징으로 하는 액정표시장치.
49. 제 45 항에 있어서,

    상기 제어신호의 제1 구간에 동기되는 제1 신호를 상기 소스라인에 공급한 후에 상기 제어신호의 제2 구간에 동기되는 제2 신호를 상기 소스라인에 공급하는 소스신호 발생부를 더 구비하는 것을 특징으로 하는 액정표시장치.
50. 제 45 항에 있어서,

    상기 제1 제어신호의 제1 구간은 0 초과 1/2 수평주기 이하인 것을 특징으로 하는 액정표시장치.
51. 청구항 51은(는) 설정등록료 납부시 포기되었습니다.

    제 45 항에 있어서,

    상기 스위치소자는 비정질 실리콘 트랜지스터와 결정질 실리콘 트랜지스터 중 어느 하나인 것을 특징으로 하는 액정표시장치.
52. 청구항 52은(는) 설정등록료 납부시 포기되었습니다.

    상기 스위치 소자는 n-타입 트랜지스터인 것을 특징으로하는 액정표시장치.
53. 청구항 53은(는) 설정등록료 납부시 포기되었습니다.

    제 52 항에 있어서,

    상기 제어신호들의 전압은 정극성 전압인 것을 특징으로 하는 액정표시장치.
54. 청구항 54은(는) 설정등록료 납부시 포기되었습니다.

    제 46 항에 있어서,

    상기 스위치 소자는 p-타입 트랜지스터인 것을 특징으로하는 액정표시장치.
55. 청구항 55은(는) 설정등록료 납부시 포기되었습니다.

    제 54 항에 있어서,

    상기 제어신호는 부극성 전압인 것을 특징으로 하는 액정표시장치.

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