KR101482635B1 - 게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의제조 방법 - Google Patents

게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의제조 방법 Download PDF

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Abstract

구동 능력이 향상되고 장시간 사용에도 신뢰성을 유지되는 게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의 제조 방법이 제공된다. 게이트 구동 회로는, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며, 상기 스테이지는 제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부와, 제2 입력 신호가 인가되면 게이트 신호를 오프 전압으로 방전시키는 풀다운부와, 제2 입력 신호에 응답하여 제1 노드의 신호를 오프 전압으로 방전시키는 방전부와, 제1 클럭 신호에 응답하여 제1 노드 신호를 오프 전압으로 방전된 게이트 신호로 유지시키는 홀딩부를 포함하되, 방전부 및 홀딩부 중 적어도 하나는 서로 병렬 연결된 비정질 실리콘 박막 트랜지스터 및 다결정 실리콘 박막 트랜지스터를 포함한다.
ASG, 병렬 박막 트랜지스터

Description

게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의 제조 방법{Gate driving circuit, display device having the same, and method for manufacturing display device}
본 발명은 게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 구동 능력이 향상되고 장시간 사용에도 신뢰성을 유지되는 게이트 구동 회로, 이를 갖는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
현대 사회가 고도로 정보화 되어감에 따라 표시 장치는 대형화 및 박형화에 대한 시장의 요구에 직면하고 있으며, 종래의 CRT 장치로는 이러한 요구를 충분히 만족시키지 못함에 따라 PDP(Plasma Display Panel) 장치, PALC(Plasma Address Liquid Crystal display panel) 장치, 표시 장치(Liquid Crystal Display: LCD) 장치, OLED(Organic Light Emitting Diode) 장치 등으로 대표되는 평판 표시 장치에 대한 수요가 폭발적으로 늘어나고 있다. 특히, 표시 장치는 화질이 선명하고 경량화, 박형화가 가능하여 각종 전자 기기에 널리 사용되고 있다.
일반적으로 표시 장치는 박막 트랜지스터가 배열된 하부 표시판, 이에 대향 하는 상부 표시판 및 양 표시판 사이에 개재된 액정층으로 구성되며, 액정층에 인가되는 전계의 세기를 조절하여 영상을 표시하는 장치이다. 이러한 표시 장치는 표시 패널을 구동하는 게이트 구동부와 데이터 구동부를 포함한다.
표시 장치는 표시 패널을 구동하는 게이트 구동부는 게이트 구동 IC(integrated circuit)를 포함하며, 게이트 구동 IC는 TCP(tape carrier package) 또는 COG(chip on the glass) 등의 방법으로 실장하였다. 그러나, 제조 원가 또는 제품의 크기, 설계적인 측면에서 유리한 다른 방법이 모색되고 있다. 예를 들면, 게이트 구동 IC를 채택하지 않고, 비정질-실리콘 박막 트랜지스터(amorphous silicon Thin Film Transistor, 이하 "a-Si TFT"라 함)를 이용하여 게이트 신호를 발생시키는 게이트 구동부를 표시 패널의 유리 기판에 실장하고 있다.
이와 같이 게이트 구동부를 표시 패널에 직접 실장함으로써, 표시 패널의 공간 문제를 야기할 수 있어, 게이트 구동부를 더 작게 형성하더라도 구동 능력이 유지되고 장시간 사용에도 신뢰성을 확보해야 하는 문제가 있었다.
본 발명이 이루고자 하는 과제는 구동 능력이 향상되고 장시간 사용에도 신뢰성을 유지되는 게이트 구동 회로를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 과제는 구동 능력이 향상되고 장시간 사용에도 신뢰성을 유지되는 게이트 구동 회로를 포함하는 표시 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 과제는 구동 능력이 향상되고 장시간 사용에도 신뢰성을 유지되는 게이트 구동 회로를 포함하는 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 게이트 구동 회로는, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며, 상기 스테이지는 제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부와, 제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부와, 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부와, 상기 제1 클럭 신호에 응답 하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함하되, 상기 방전부 및 상기 홀딩부 중 적어도 하나는 서로 병렬 연결된 비정질 실리콘 박막 트랜지스터 및 다결정 실리콘 박막 트랜지스터를 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 게이트 구동회로는, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며, 상기 스테이지는 제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부와, 제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부와, 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부와, 상기 제1 클럭 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함하고, 비정질 실리콘 박막 트랜지스터가 배치되는 제1 영역 및 상기 제1 영역과 구분되고 상기 다결정 실리콘 박막 트랜지스터가 배치되는 제2 영역을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 영상을 표시하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널과, 상기 주변 영역에 배치되며 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하여게이트 라인에 게이트 신호를 출력하는 게이트 구동 회로를 포함하되, 상기 스테이지는 제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부와, 제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부와, 상기 제2 입력 신호 에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부와, 상기 제1 클럭 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함하되, 상기 방전부 및 상기 홀딩부 중 적어도 하나는 서로 병렬 연결된 비정질 실리콘 박막 트랜지스터 및 다결정 실리콘 박막 트랜지스터를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 영상을 표시하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널과, 상기 주변 영역에 배치되며 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하여게이트 라인에 게이트 신호를 출력하는 게이트 구동 회로를 포함하되, 상기 스테이지는 제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부와, 제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부와, 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부와, 상기 제1 클럭 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함하고, 상기 구동 회로는 비정질 실리콘 박막 트랜지스터가 배치되는 제1 영역 및 상기 제1 영역과 구분되고 상기 다결정 실리콘 박막 트랜지스터가 배치되는 제2 영역을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 복수의 비정질 박막 트랜지스터를 포함하고 제1 영역 및 제2 영역으로 구분된 게이트 구동회로를 표시 패널에 형성하는 단계와, 상기 제1 영역을 레 이저로 어닐링하여 상기 제1 영역에 해당하는 상기 비정질 박막 트랜지스터를 다결정 박막 트랜지스터로 결정화하는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이고, 도 2는 도 1의 게이트 구동부를 설명하기 위한 블록도이고, 도 3은 도 2의 제j 스테이지의 예시적인 회로도이고, 도 4는 도 2의 제j 스테이지의 동작을 설명하기 위한 신호도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(10)는 표시 패널(300), 신호 제공부(100), 게이트 구동부(400) 및 데이터 구동부(200)를 포함한다. 신호 제공부(100)는 타이밍 콘트롤러(110)와 클럭 생성부(120)를 포함한다.
표시 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분된다.
표시부(DA)는 제1 ~ 제n 게이트 라인(G1 ~ Gn, n>2), 제1 ~ 제m 데이터 라 인(D1 ~ Dm, m>2), 스위칭 소자(미도시) 및 화소 전극(미도시)이 형성된 제1 기판(미도시)과, 컬러 필터(미도시)와 공통 전극(미도시)이 형성된 제2 기판(미도시), 제1 기판(미도시)과 제2 기판(미도시) 사이에 개재된 액정층(미도시)을 포함하여, 영상이 표시되는 부분이 된다. 제1 ~ 제n 게이트 라인(G1 ~ Gn)은 대략 행 방향으로 배열되어 서로가 거의 평행하고, 제1 ~ 제m 데이터 라인(D1 ~ Dm)은 대략 열 방향으로 배열되어 서로가 거의 평행하다.
비표시부(PA)는 표시부(DA)의 외곽에 위치하며, 영상이 표시되지 않는 부분이 된다.
신호 제공부(100)는 타이밍 콘트롤러(110)와 클럭 생성부(120)를 포함하여, 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신하고, 제1 영상 신호(DAT), 데이터 제어 신호(CONT)를 데이터 구동부(200)에 제공한다. 구체적으로 설명하면, 타이밍 콘트롤러(110)는 수평 동기 신호(Hsync), 메인 제1 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등의 입력 제어 신호를 입력받아 데이터 제어 신호(CONT)를 출력한다. 여기서 데이터 제어 신호(CONT)는 데이터 구동부(200)의 동작을 제어하는 신호로써, 데이터 구동부(200)의 동작을 개시하는 수평 개시 신호, 두 개의 데이터 전압의 출력을 지시하는 로드 신호 등을 포함한다.
이에 따라 데이터 구동부(200)는 제1 영상 신호(DAT) 및 데이터 제어 신호(CONT)를 제공받아, 제1 영상 신호(DAT)에 대응하는 영상 데이터 전압을 각 데이터 라인(D1 ~ Dm)에 제공한다. 이러한 데이터 구동부(200)는 일정 단위의 영상 데 이터 신호를 포함하는 데이터 전압을 발생시킨다.데이터 구동부(200)는 IC로써 테이프 케리어 패지키(Tape Carrier Package, TCP)형태로 표시 패널(300)과 연결될 수 있으며, 이에 한정되지 않고, 표시 패널(300)의 비표시부(PA) 상에 형성될 수도 있다.
또한 신호 제공부(100)는 외부의 그래픽 제어기(미도시)로부터 수직 동기 신호(Vsinc) 및 메인 제1 클럭 신호(Mclk)를 제공받고, 전압 생성부(미도시)로부터 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)을 제공받고, 제1 스캔 개시 신호(STVP), 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 및 게이트 오프 전압(Voff)을 게이트 구동부(400)에 제공한다. 구체적으로 설명하면, 타이밍 콘트롤러(110)가 제2 스캔 개시 신호(STV), 제1 클럭생성 제어신호(OE) 및 제2 클럭생성 제어신호(CPV)를 제공한다. 클럭 생성부(120)는 제2 스캔 개시 신호(STV)를 제공받아 제1 스캔 개시 신호(STVP)를 출력하고, 제1 클럭생성 제어신호(OE) 및 제2 클럭생성 제어신호(CPV)를 입력받아 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)를 출력한다. 여기서 제1 클럭 신호(CKV)는 제2 클럭 신호(CKVB)와 역위상인 신호이다.
게이트 구동부(400)는 제1 스캔 개시 신호(STVP)에 동작되어 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 및 게이트 오프 전압(Voff)을 이용하여 다수의 게이트 신호들을 생성하고, 제1 ~ 제n 게이트 라인(G1 ~ Gn)에 각 게이트 신호를 순차적으로 제공한다.
도 2를 참조하여 게이트 구동부(400)를 구체적으로 설명하면, 게이트 구동부(400)는 다수의 스테이지(ST1 ~ STn+1)를 포함하는데, 각 스테이지(ST1 ~ STn+1) 는 케스케이드(cascade) 방식으로 연결되어 있으며, 마지막 스테이지(STn+1)를 제외한 각 스테이지(ST1 ~ STn)는 게이트 라인(G1 ~ Gn)과 일대일로 연결되어 각각 게이트 신호(Gout1 ~ Gout(n))를 출력한다. 각 스테이지(ST1 ~ STn+1)에는 게이트 오프 전압(Voff), 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 및 초기화 신호(INT)가 입력된다. 여기서 초기화 신호(INT)는 프레임을 초기화하는 신호로서, 클럭 생성부(120)로부터 제공될 수 있으며, 마지막 스테이지(STn+1)의 케리 신호(Cout(n+1))가 될 수 있다.
각 스테이지(ST1 ~ STn+1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있을 수 있다.
예를 들어 j번째(j≠1) 게이트 라인(Gj)과 연결된 제j 스테이지(STj)의 셋 단자(S)에는 전단 스테이지(STj-1)의 캐리 신호(Cout(j-1))가, 리셋 단자(R)에는 후단 스테이지(STj+1)의 게이트 신호(Gout(j+1))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 초기화 신호(INT) 또는 마지막 스테이지(STn+1)의 케리 신호(Cout(n+1))가 입력된다. 게이트 출력 단자(OUT1)는 게이트 신호(Gout(j))를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(j))를 출력한다.
단, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 제1 스캔 개시 신호(STVP)가 입력되며, 마지막 스테이지(STn+1)에는 후단 게이트 신호 대신 제1 스 캔 개시 신호(STVP)가 입력된다.
각 스테이지(ST1 ~STn)의 게이트 출력 단자(Gout(1) ~ Gout(n))에서는 제1 클럭 단자(CK1)로 제공되는 클럭 단자의 하이 구간이 출력된다. 즉, 홀수 번째 스테이지(ST1, ST3,...)의 게이트 출력 단자(OUT1)에서는 제1 클럭 신호(CKV)의 하이 구간이 출력되고, 짝수 번째(ST2, ST4,...)의 게이트 출력 단자(OUT1)에서는 제2 클럭 신호(CKVB)의 하이 구간이 출력된다. 따라서, 각 스테이지는 순차적으로 게이트 신호(Gout(1) ~ Gout(n))를 출력할 수 있다.
도 3 및 도 4를 참조하여, 도 2의 제j 스테이지(STj)에 대하여 좀더 상세히 설명한다.
먼저, 도 3을 참조을 참조하여 설명하면, 제j 스테이지(STj)는 버퍼부(410), 충전부(420), 풀업부(430), 캐리 신호 발생부(470), 풀다운부(440), 방전부(450), 및 홀딩부(460)를 포함할 수 있다. 제j 스테이지(STj)는 트랜지스터를 포함하며, 각 트랜지스터(T1 ~ T14)는 비정질 실리콘 박막 트랜지스터 또는 다결정 실리콘 박막 트랜지스터로 형성될 수 있다.
이러한 제j 스테이지(STj)에 전단 캐리 신호(Cout(j-1)), 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)가 제공된다. 제1 클럭 신호(CKV)는 로우 레벨로 유지되는 유지 구간(H1, H3)과, 로우 레벨에서 하이 레벨로 천이하고 하이 레벨에서 로우 레벨로 천이하는 천이 구간(H2, H4)을 포함한다. 여기서, 천이 구간(H2, H4)은 라이징 에지부터 폴링 에지까지의 구간을 의미한다.
먼저, 버퍼부(410)는 게이트 전극 및 드레인 전극이 셋 단자(S)에 공통으로 연결되고, 소스 전극이 제1 노드(N1)에 연결된 트랜지스터(T4)를 포함한다. 이러한 버퍼부(410)는 셋 단자(S)를 통해 입력된 전단 캐리 신호(Cout(j-1))를 충전부(420), 캐리 신호 발생부(470) 및 풀업부(430)에 제공한다.
충전부(420)는 일단이 트랜지스터(T4)의 소스, 풀업부(430) 및 방전부(450)와 연결된 제1 노드(N1)에 연결되고, 타단이 게이트 출력 단자(OUT1)에 연결된 캐패시터(C1)로 이루어진다.
풀업부(430)는 트랜지스터(T1)를 포함하며, 트랜지스터(T1)의 드레인 전극이 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결되며, 소스 전극이 게이트 출력 단자(OUT1)에 연결된다.
캐리 신호 발생부(470)는 드레인 전극이 제1 클럭 단자(CK1)에 연결되고, 소스 전극이 캐리 출력 단자(OUT2)에 연결되고, 게이트 전극이 버퍼부(410)와 연결되어 있는 트랜지스터(T15)와 게이트 전극과 소스 전극에 연결된 커패시터(C2)를 포함한다. 이러한 캐리 신호 발생부(470)는 제1 노드(N1)의 전위가 하이레벨로 전환됨에 따라 캐리 출력 단자(OUT2)로 제1 클럭 신호(CKV)의 하이 구간을 출력한다.
풀다운부(440)는 다결정 실리콘 박막 트랜지스터(TR)를 포함하며, 게이트 신호(Gout(j))를 게이트 오프 전압(Voff)으로 하강시킨다. 제1 풀-다운 트랜지스터(T2)는 드레인 전극이 트랜지스터(T1)의 소스 및 캐패시터(C1)의 타단에 연결되고, 소스 전극이 전원 전압 단자(GV)에 연결되고, 게이트 전극이 리셋 단자(R)에 연결된다. 제2 풀-다운 트랜지스터(T14)는 소스 전극에 전원 전압 단자(GV)가 연결 되며, 드레인 전극은 표시 패널(300)의 제j 게이트 라인(Gj)에 연결된다.
방전부(450)는, 게이트 전극이 리셋 단자(R)에 연결되고 드레인 전극이 제1 노드(N1)에 연결되고 소스 전극이 전원 전압 단자(GV)에 연결되어, 다음 스테이지(STj+1)의 게이트 신호(Gout(j+1))에 응답하여 충전부(420)를 방전시키는 트랜지스터(T9a, T9b)와, 게이트 전극이 프레임 리셋 단자(FR)에 연결되고 드레인 전극이 캐패시터(C3)의 일단에 연결되고 소스 전극이 전원 전압 단자(GV)에 연결되어, 초기화 신호(INT)에 응답하여 충전부(420)를 방전시키는 트랜지스터(T6)를 포함한다.
홀딩부(460)는 다수의 트랜지스터들(T3, T5, , T7, T8, T10a, T10b, T11, T12, T13)을 포함하여, 게이트 신호(Gout(j))가 로우 레벨에서 하이 레벨로 변환되면 하이 레벨 상태를 유지시키고, 게이트 신호(Gout(j))가 하이 레벨에서 로우 레벨로 변환된 후에는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 전압 레벨에 관계없이 한 프레임 동안 게이트 신호(Gout(j))를 로우 레벨로 유지시키는 동작을 수행한다.
도 3 및 도 4를 참조하여 상술한 각 유닛들의 동작을 상세히 설명한다.
먼저 게이트 신호(Gout(j))가 게이트 오프 전압에서 게이트 온 전압으로 변환되는 과정을 설명한다.
충전부(420)는 전단 캐리 신호(Cout(j-1))를 제공받아 전하를 충전한다. 예컨데 충전부(420)는 제1 유지 구간(H1)에서 전단 캐리 신호(Cout(j-1))를 제공받아 충전되며, 제1 노드(N1)의 전압이 서서히 증가한다. 제1 천이 구간(H2)중 에서 로우 레벨에서 하이 레벨로 천이하는 제1 클럭 신호(CKV)가 입력되면 트랜지스터(T1) 와 제1 노드(N1)의 기생 커패시터(미도시)에 의해, 제1 노드(N1)의 전압이 다시 상승된다.
충전부(420)의 전압, 즉 제1 노드(N1)의 전압이 제1 충전 레벨, 예컨데 도 4에 도시된 바와 같이 양의 전압으로 상승되면, 풀업부(430)의 트랜지스터(T1)는 완전히 턴온되고, 제1 클럭 단자(CK1)를 통해 입력되는 제1 클럭 신호(CKV)를 게이트 출력 단자(OUT1)를 통해 게이트 신호(Gout(j))로 제공한다. 즉, 게이트 신호(Gout(j))는 게이트 온 전압 레벨이 된다. 또한 캐리 신호 발생부(470)의 트랜지스터(T15)가 턴온되어, 제1 클럭 신호(CKV)를 캐리 출력 단자(OUT2)를 통해 캐리 신호(Cout(j))로 출력한다.
다음으로 게이트 신호(Gout(j))가 게이트 온 전압에서 게이트 오프 전압으로 변환되는 과정을 설명한다.
제1 천이 구간(H2) 중에서 제1 클럭 신호(CKV)가 하이 레벨에서 로우 레벨로 천이할 때, 제1 노드(N1)의 전압은, 상술한 기생 커패시터(미도시)에 의해 하강된다. 이 때, 다음 스테이지의 게이트 신호(Gout(j+1)가 하이 레벨이 됨에 따라 방전부(450)의 트랜지스터(T9a, T9b)가 턴온되어 제1 노드(N1)로 게이트 오프 전압(Voff)을 제공한다. 이에 따라 제1 노드(N1)는 게이트 오프 전압(Voff)로 하강한다. 즉, 다음 스테이지의 게이트 신호(Gout(j+1)가 하이 레벨이 된 때, 풀업부(430)의 트랜지스터(T1)가 턴오프 되지 않고, 로우 레벨의 제1 클럭 신호(CKV)를 게이트 신호(Gout(j))로 출력한다. 또한 다음 스테이지의 게이트 신호(Gout(j+1)가 하이 레벨이 된 때, 풀다운부(440)의 다결정 실리콘 박막 트랜지스터(TR)가 게이트 라인으로 게이트 오프 전압을 제공한다. 풀다운부(440)가 게이트 신호(Gout(j))를 게이트 오프 전압(Voff)으로 하강시키고, 또한 풀업부(430)도 로우 레벨의 제1 클럭 신호(CKV)를 게이트 신호(Gout(j))로 제공하므로, 게이트 신호(Gout(j))의 전압 레벨은 신속히 게이트 오프 전압으로 풀다운된다. 따라서, 게이트 신호(Gout(j))가 다음 스테이지의 게이트 신호(Gout(j+1))와 오버랩되지 않는다.
다음으로 게이트 신호(Gout(j))가 게이트 오프 전압으로 풀다운된 후, 한 프레임동안 게이트 오프 전압으로 유지되는 동작을 설명한다.
게이트 신호(Gout(j))가 게이트 오프 전압으로 풀다운되면, 트랜지스터들(T8, T13)은 턴온된다. 트랜지스터(T13)는 트랜지스터(T7)를 턴오프시켜 하이 레벨의 제1 클럭 신호(CKV)가 트랜지스터(T3)로 제공되는 것을 차단하고, 트랜지스터(T8)는 트랜지스터(T3)를 턴오프시킨다. 따라서 게이트 신호(Gout(j))가 하이 레벨로 유지된다.
다음으로 게이트 신호(Gout(j))가 하이 레벨에서 로우 레벨로 변환된 후에는 트랜지스터들(T8, T13)은 턴오프된다. 제1 클럭 신호(CKV)가 하이 레벨이면, 트랜지스터들(T7, T12)은 트랜지스터(T3)를 턴온시켜 게이트 신호(Gout(j))를 로우 레벨로 유지한다. 또한 트랜지스터(T10a, T10b)가 턴온되어 트랜지스터(T1)의 게이트 전극이 로우 레벨로 유지되며, 따라서 하이 레벨의 제1 제1 클럭 신호(CKV)가 게이트 출력 단자(OUT1)로 출력되지 않는다. 제1 제2 클럭 신호(CKVB)가 하이 레벨이고, 트랜지스터들(T5, T11)이 턴온된다. 턴온된 트랜지스터(T5)는 게이트 신호(Gout(j))를 로우 레벨로 유지시키며, 턴온된 트랜지스터(T11)는 커패시터(C1)의 일단을 로우 레벨로 유지시킨다. 따라서, 게이트 신호(Gout(j))가 한 프레임동안 로우 레벨로 유지된다.
다만, 제j 스테이지(STj)는 캐리 신호 발생부(470)를 포함하지 않을 수 있다. 이러한 경우, 제j 스테이지(STj)는 전단 스테이지(STj-1)의 케리 신호(Cout(j-1)) 대신에 전단 스테이지(STj-1)의 게이트 신호(Gout(j-1))를 셋 단자(S)를 통해 입력받아 동작할 수 있다.
이하, 도 3 및 도 5 내지 도 7을 참조하여 표시 패널에 대하여 상세히 설명한다. 도 5는 도 1의 표시 장치에 포함되는 표시 패널의 배치도이고, 도 6은 도 5의 표시 패널에 포함되는 다결정 박막 트랜지스터의 배치도이고, 도 7은 도 6의 박막 트랜지스터를 I-I" 선으로 절단한 단면도이다.
상술한 바와 같이 표시 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분된다. 표시부(DA)는 다수의 화소(PX11 ~ PXmn)가 매트릭스 방식으로 배열되어 있으며, 각 화소(PX11 ~ PXmn)는 비정질 박막 트랜지스터로 이루어진 스위칭 소자에 의해 제어된다. 각 화소(PX11 ~ PXmn)를 제어하는 박막 트랜지스터는 비정질 실리콘(amorphous silicon)으로 구성된 비정질 박막 트랜지스터가 사용된다. 비정질 박막 트랜지스터는 누설 전류가 작아 화소(PX11 ~ PXmn)의 제어에 유리하다.
표시부(DA)를 둘러싸고 있는 비표시부(PA)는 영상이 표시되지 않는 영역이며, 게이트 구동부(400)가 실장된다. 게이트 구동부(400)는 상술한 바와 같이 캐스 캐이드 방식으로 연결된 각 스테이지(ST1 ~ STn)로 구성된다.
한편, 비표시부(PA)는 제1 영역(NA)과 제2 영역(LA)으로 구분된다. 제1 영역(NA)은 비정질 실리콘 박막 트랜지스터를 포함하는 회로가 구성된 영역이며, 제2 영역(LA)은 다결정 실리콘 박막 트랜지스터를 포함하는 회로가 구성된 영역이다.
또한, 게이트 구동부(400)는 제1 영역(NA) 및 제2 영역(LA)을 모두 포함할 수 있다. 즉, 집적도를 높이고 스위칭 소자의 동작 성능을 요구하는 부분에는 다결정 실리콘 박막 트랜지스터를 사용할 수 있으며, 전류 누설을 방지하고 장시간 사용에 따른 열화 특성에 취약한 부분에는 비정질 실리콘 박막 트랜지스터를 사용할 수 있다. 따라서, 제1 영역(NA)에는 비정질 실리콘 박막 트랜지스터가 배치되며, 제2 영역(LA)에는 다결정 실리콘 박막 트랜지스터가 배치된다.
하나의 표시 패널(300) 상에 비정질 실리콘 박막 트랜지스터를 포함하는 제1 영역(NA) 및 다결정 실리콘 박막 트랜지스터를 포함하는 제2 영역(LA)을 모두 형성하기 위하여 레이저를 이용하여 부분적인 어닐링 가공을 할 수 있다. 즉, 제1 영역(NA) 및 제2 영역(LA)의 박막 트랜지스터를 모두 비정질 실리콘 박막 트랜지스터로 형성한 후, 제2 영역(LA)에만 레이저를 부분 조사하여 다결정 실리콘 박막 트랜지스터로 변환할 수 있다. 이때, 변환된 다결정 실리콘 박막 트랜지스터는 이동도가 2 ~ 10cm2/Vs가 될 수 있으며, 다결정 실리콘 박막 트랜지스터의 이동도는 비정질 실리콘 박막 트랜지스터의 이동도의 4 ~ 10배로 형성될 수 있다.
특히, 게이트 구동부(400)의 방전부(450) 및 홀딩부(460)를 구성하는 박막 트랜지스터(T9a, T9b, T10a, T10b) 중 일부를 제1 영역(NA) 상에 형성하고, 다른 일부를 제2 영역(LA1) 상에 형성할 수 있다. 구체적으로 설명하면, 방전부(450)를 구성하는 트랜지스터 중에서 게이트 전극에 전단의 게이트 신호(Gout(j-1))가 입력되고 드레인 전극에 제1 노드(N1)가 연결되고 소스 전극에 오프 전압(Voff)이 인가되는 두 박막 트랜지스터(T9a, T9b)는 서로 병렬로 연결되어 있으면서 하나는 제1 영역(NA)에 형성되며 다른 하나는 제2 영역(LA1) 상에 형성될 수 있다. 즉, 비정질 실리콘 박막 트랜지스터(T9b)는 제1 영역(NA) 상에 형성되며, 다결정 실리콘 박막 트랜지스터(T9a)는 제2 영역(LA1) 상에 형성된다.
또한, 홀딩부(460)를 구성하는 트랜지스터 중에서 게이트 전극에 제1 클럭 신호(CKV)가 인가되고 드레인 전극에 제1 노드(N1)가 연결되고 소스 전극에 게이트 라인(G1 ~ Gn)이 연결된 두 박막 트랜지스터(T10a, T10b)는 서로 병렬로 연결되어 있으면서, 하나는 제1 영역(NA)에 형성되며 다른 하나는 제2 영역(LA1) 상에 형성될 수 있다. 즉, 비정질 실리콘 박막 트랜지스터(T10b)는 제1 영역(NA) 상에 형성되며, 다결정 실리콘 박막 트랜지스터(T10a)는 제2 영역(LA1) 상에 형성된다
이와 같이, 다결정 실리콘 박막 트랜지스터(T9a, T10a)와 비정질 실리콘 박막 트랜지스터(T9b, T10b)를 병렬로 연결하여 홀딩부(460) 및 방전부(450)를 구성하게 되면 누설 전류에 의한 오작동이나 불량을 억제할 수 있을 뿐만 아니라, 비정질 실리콘 박막 트랜지스터 만을 적용했을 때보다 구동 능력을 향상시킬 수 있다.
다결정 실리콘 박막 트랜지스터와 비정질 실리콘 박막 트랜지스터의 병렬 구조는 홀딩부(460)나 방전부(450) 뿐만 아니라, 풀업부(430) 및 풀다운부(440) 등에도 적용될 수 있다.
도 6 및 도 7을 참조하여, 다결정 박막 트랜지스터의 구조에 관하여 구체적으로 설명한다. 도 6 및 도 7에 도시된 다결정 박막 트랜지스터(TR)은 게이트 구동부(400)에 적용되는 박막 트랜지스터의 예시적인 형태를 나타낸다.
다결정 실리콘 박막 트랜지스터(TR)는 소스 전극(453) 및 이에 대응되는 드레인 전극(452)을 포함한다. 소스 전극(453) 및 드레인 전극(452)은 채널이 형성되는 일정한 간격을 두고 형성되며, 채널의 폭(W)을 늘리기 위하여 각각 요철(凹凸) 형상으로 형성된다. 또한, 소스 전극(453) 및 드레인 전극(452)은 채널의 폭(W)을 최대화시키기 위하여 요철(凹凸)부(451)를 반복하여 다수로 형성한다.
채널이란 게이트 전극(454)에 인가되는 게이트 신호(Gout(j))에 따라 소스 전극(453) 및 드레인 전극(452) 사이에 전하가 이동되도록 형성되는 통로를 말한다. 여기서 채널의 길이(L)는 소스 전극(453)과 드레인 전극(452) 사이의 수직 거리(L)를 말하는 것이며, 채널의 폭(W)은 소스 전극(453)과 드레인 전극(452)에 평행하게 유지되는 채널의 중심라인의 총 폭을 말한다.
하나의 요철부(451)에서 채널의 폭(W1/n)은 소스 전극(453)의 외부를 따라 형성되는 채널의 폭의 합인 W1 + W2 + W3 가 된다. 즉, 채널의 폭(W)은 하나의 요철부(451)의 채널의 폭(W1/n = W1 + W2 + W3)에 요철부(451)의 수(n)를 곱한 값(W= W1/n × n)이 된다. 다결정 실리콘 박막 트랜지스터와 같이 다수의 요철부(451)를 포함하는 박막 트랜지스터는 채널의 길이(L)에 대한 채널의 폭(W)인 W/L이 트랜지스터의 성능을 좌우하는 중요한 요소가 된다.
이하, 다결정 실리콘 박막 트랜지스터(TR)의 구조에 관하여 구체적으로 설명한다.
투명한 유리 등으로 이루어진 절연 기판(310) 위에 게이트 전극(454)이 형성된다. 게이트 전극(454)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 전극(454)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다.
게이트 전극(454) 위에는 질화규소(SiNx) 등으로 이루어진 게이트 절연막(455)이 형성되어 있다.
게이트 절연막(455) 위에는 다결정 실리콘으로 이루어진 반도체층(456)이 형성되어 있다. 이와 같은 반도체층(456)은 비정질 실리콘(hydrogenated amorphous silicon)으로 형성한 후, 레이저를 조사하여 어닐링하여 다결정 실리콘으로 전환할 수 있다. 반도체층(456)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(ohmic contact layer)(457, 458)이 형성되어 있다. 오믹 콘택층(457, 458)은 쌍(pair)을 이루어 반도체층(456) 위에 위치한다.
오믹 콘택층(457, 458) 및 게이트 절연막(455) 위에는 소스 전극(453)과 드레인 전극(452)이 형성되어 있다. 소스 전극(453) 및 드레인 전극(452)은 각각 반도체층(456)과 적어도 일부분이 중첩된다.
이하, 도 8 내지 도 11을 참조하여 다른 실시예에 따른 게이트 구동부 및 표시 장치를 설명한다. 도 8은 본 발명의 다른 실시예에 따른 표시 장치의 블록도이고, 도 9는 도 8의 게이트 구동부를 설명하기 위한 블록도이고, 도 10은 도 9의 제j 스테이지의 예시적인 회로도이고, 도 11은 도 8의 표시 장치에 포함되는 표시 패널의 배치도이다.설명의 편의상 상기 일 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 동일 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.먼저 도 8을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 데이터 신호 발생부(220)와 분배부(210)를 포함한다. 구체적으로 설명하면, 데이터 구동부(200)는 제1 영상 신호(DAT) 및 데이터 제어 신호(CONT)를 제공받아, 제1 영상 신호(DAT)에 대응하는 영상 데이터 전압을 각 데이터 라인(D1 ~ Dm)에 제공한다. 이와 같은 데이터 구동부(200_1)는 데이터 신호 발생부(220)와 분배부(210)를 포함한다. 여기서, 분배부(210)는 일종의 역다중화기(demux) 역할을 하며, 제2 영상 신호(DO1 ~ DOi)가 입력되는 입력단과 각 데이터 라인(D1 ~ Dm)에 연결된 출력단을 포함한다. 출력단은 각 데이터 라인(D1 ~ Dm)에 하나씩 연결될 수 있으며, 입력단은 데이터 라인(D1 ~ Dm)의 세 개당 하나씩 연결될 수 있다.
이와 같이 데이터 구동부(200)를 데이터 신호 발생부(210)와 분배부(210)로 분할하여 그 일부를 표시 패널(300) 내에 실장할 수 있다. 즉, 분배부(210)를 표시 패널(300)에 실장하여 데이터 구동부(200_1)의 기능을 분산함으로써, 표시 패널(300)과 외부 인쇄 회로 기판(미도시) 등과의 연결 배선의 수를 줄일 수 있게 된다.
도 9를 참조하면, 게이트 구동부(400_1)는 다수의 스테이지(ST1 ~ STn+1)를 포함하는데, 각 스테이지(ST1 ~ STn+1)는 케스케이드(cascade) 방식으로 연결되어 있으며, 마지막 스테이지(STn+1)를 제외한 각 스테이지(ST1 ~ STn)는 게이트 라인(도 1의 G1 ~ Gn 참조)과 일대일로 연결되어 각각 게이트 신호(Gout1 ~ Gout(n))를 출력한다.
각 스테이지(ST1 ~ STn+1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV) 및 게이트 출력 단자(OUT)를 가지고 있을 수 있다.
게이트 구동부(400_1)의 홀수번째 스테이지(ST1, ST3, ...)는 제1 클럭 단자(CK1)에 제1 클럭 신호(CKV)가 인가되고, 제2 클럭 단자(CK2)에 제2 클럭 신호(CKVB)가 인가된다. 여기서 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 서로 반대이다. 한편, 짝수번째 스테이지(ST2, ST4,...)는 제1 클럭 단자(CK1)에 제2 클럭 신호(CKVB)가 인가되고, 제2 클럭 단자(CK2)에 제1 클럭 신호(CKV)가 인가된다.
제j 스테이지(STj)의 셋 단자(S)에는 제1 스캔 개시 신호(STVP) 또는 다음단 스테이지(STj+1)의 게이트 신호(Gout(j+1))가 인가되고, 리셋 단자(R)에는 다음단 스테이지(STj+1)의 게이트 신호가 입력 된다.
도 10을 참조하여 게이트 구동부(400_1)를 구체적으로 설명하면, 게이트 구동부(400_1)는 풀업부(430_1), 풀다운부(440_1), 버퍼부(410_1), 홀딩부(460_1) 및 방전부(450_1)를 포함한다.
풀업부(430_1)는 드레인 전극에 제1 클럭 신호(CKV)가 인가되고 소스 전극은 게이트 신호(Gout(j))가 출력되며, 게이트 전극은 스캔 개시 신호(STVP) 또는 전단 스테이지의 게이트 신호(Gout(j-1))가 인가되는 트랜지스터(T1_1)를 포함한다.
풀다운부(440_1)는 소스 전극에 오프 전압(Voff)에 인가되고 드레인 전극에 게이트 신호(Gout(j+1))가 인가되며 게이트 전극에 제2 클럭 신호(CKVB)가 인가되는 트랜지스터(T6_1)와 소스 전극에 오프 전압(Voff)에 인가되고 드레인 전극에 게이트 신호(Gout(j+1))가 인가되며 게이트 전극에 홀딩부(460_1)의 트랜지스터(T7_1)의 드레인 전극이 연결된 트랜지스터(T5_1)를 포함한다.
버퍼부(410_1)는 게이트 전극 및 드레인 전극이 셋 단자(S)에 공통으로 연결되고, 소스 전극이 풀업부(430_1)의 트랜지스터(T1_1)의 게이트 전극과 연결된 트랜지스터(T2_1)를 포함한다.
방전부(450_1)는 게이트 전극이 리셋 단자(R)에 연결되고 드레인 전극이 풀업부(430_1)의 트랜지스터(T1_1)의 게이트 전극에 연결되고 소스 전극에 오프 전압(Voff)이 인가된다.
홀딩부(460_1)는 드레인 전극이 풀업부(430_1)와 연결되고 소스 전극에 오프 전압(Voff)이 인가되며, 게이트 전극이 홀딩부(460_1)의 트렌지스터(T7_1)에 연결 되어 리플을 방지하는 역할을 하게 된다.
도 10 및 도 11을 참조하면, 표시 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분된다. 표시부(DA)는 다수의 화소(PX11 ~ PXmn)가 매트릭스 방식으로 배열되어 있으며, 각 화소(PX11 ~ PXmn)는 비정질 박막 트랜지스터로 이루어진 스위칭 소자에 의해 제어된다. 각 화소(PX11 ~ PXmn)를 제어하는 박막 트랜지스터는 비정질 실리콘(amorphous silicon)으로 구성된 비정질 박막 트랜지스터가 사용된다. 비정질 박막 트랜지스터는 누설 전류가 작아 화소(PX11 ~ PXmn)의 제어에 유리하다.
표시부(DA)를 둘러싸고 있는 비표시부(PA)는 영상이 표시되지 않는 영역이며, 게이트 구동부(400_1)가 실장된다. 게이트 구동부(400_1)는 상술한 바와 같이 캐스캐이드 방식으로 연결된 각 스테이지(ST1 ~ STn)로 구성된다.
한편, 비표시부(PA)는 제1 영역(NA)과 제2 영역(LA1, LA2)으로 구분된다. 제1 영역(NA)은 비정질 실리콘 박막 트랜지스터를 포함하는 회로가 구성된 영역이며, 제2 영역(LA1, LA2)은 다결정 실리콘 박막 트랜지스터를 포함하는 회로가 구성된 영역이다.
분배부(210)에 포함되는 각 박막 트랜지스터는 제2 영역(LA2)에 포함될 수 있다. 즉, 분배부(210)를 제어하는 스위칭 소자가 되는 박막 트랜지스터는 이동도(mobility) 특성이 우수한 다결정 박막 트랜지스터로 형성되는 것이 바람직하다. 따라서, 분배부(210)를 구성하는 박막 트랜지스터는 일부 또는 전체가 제2 영역(LA2) 상에 형성될 수 있다.
또한, 게이트 구동부(400_1)는 제1 영역(NA) 및 제2 영역(LA1)을 모두 포함할 수 있다. 즉, 집적도를 높이고 스위칭 소자의 동작 성능을 요구하는 부분에는 다결정 실리콘 박막 트랜지스터를 사용할 수 있으며, 전류 누설을 방지하고 장시간 사용에 따른 열화 특성에 취약한 부분에는 비정질 실리콘 박막 트랜지스터를 사용할 수 있다. 따라서, 제1 영역(NA)에는 비정질 실리콘 박막 트랜지스터가 배치되며, 제2 영역(LA1)에는 다결정 실리콘 박막 트랜지스터가 배치된다.
하나의 표시 패널(300) 상에 비정질 실리콘 박막 트랜지스터를 포함하는 제1 영역(NA) 및 다결정 실리콘 박막 트랜지스터를 포함하는 제2 영역(LA1, LA2)을 모두 형성하기 위하여 레이저를 이용하여 부분적인 어닐링 가공을 할 수 있다. 즉, 제1 영역(NA) 및 제2 영역(LA1, LA2)의 박막 트랜지스터를 모두 비정질 실리콘 박막 트랜지스터로 형성한 후, 제2 영역(LA1, LA2)에만 레이저를 부분 조사하여 다결정 실리콘 박막 트랜지스터로 변환할 수 있다. 이때, 변환된 다결정 실리콘 박막 트랜지스터는 이동도가 2 ~ 10cm2/Vs가 될 수 있으며, 다결정 실리콘 박막 트랜지스터의 이동도는 비정질 실리콘 박막 트랜지스터의 이동도의 4 ~ 10배로 형성될 수 있다.
게이트 구동부(400_1)의 풀업부(430_1) 및 풀다운부(440_1)를 구성하는 박막 트랜지스터(T1_1, T5_1, T6_1)를 제2 영역(LA1) 상에 형성할 수 있다. 구체적으로,게이트 구동부(400_1)를 구성하는 각 트랜지스터(T1_1 ~ T7_1)는 비정질 박막 트랜지스터 또는 다결정 박막 트랜지스터로 형성될 수 있다. 예를 들면, 구동 성능이 우선시되고 상대적으로 누설 전류에 둔감한 출력단에 연결된 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터를 적용할 수 있다. 즉, 풀업부(430_1) 및 풀다운부(440_1)를 구성하는 트랜지스터(T1_1, T5_1, T6_1)는 다결정 실리콘 박막 트랜지스터로 형성할 수 있다. 그리고 나머지 트랜지스터(T2_1, T3_1, T4_1, T6_1)은 비정질 박막 트랜지스터를 적용할 수 있다.이와 같이 게이트 구동부(400_1)의 각 구성별로 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 혼합하여 사용하는 경우 회로의 신뢰성 및 구동 성능을 모두 얻을 수 있다. 게이트 구동부(400_1)의 일부 트랜지스터(T1_1, T5_1, T6_1)를 다결정 실리콘 트랜지스터로 형성하는 방법은 상술한 바와 같이 부분 레이져 어닐링 방식을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1의 게이트 구동부를 설명하기 위한 블록도이다.
도 3은 도 2의 제j 스테이지의 예시적인 회로도이다.
도 4는 도 2의 제j 스테이지의 동작을 설명하기 위한 신호도이다.
도 5는 도 1의 표시 장치에 포함되는 표시 패널의 배치도이다.
도 6은 도 5의 표시 패널에 포함되는 다결정 박막 트랜지스터의 배치도이다.
도 7은 도 6의 박막 트랜지스터를 I-I" 선으로 절단한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 블록도이다.
도 9는 도 8의 게이트 구동부를 설명하기 위한 블록도이다.
도 10은 도 9의 제j 스테이지의 예시적인 회로도이다.
도 11은 도 8의 표시 장치에 포함되는 표시 패널의 배치도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 표시 장치 100: 신호 제공부
110: 타이밍 컨트롤러 120: 클럭 생성부
200: 데이터 구동부 300: 표시 패널
400: 게이트 구동부 410: 버퍼부
420: 충전부 430: 풀업부
440: 풀다운부 450: 방전부
460: 홀딩부 470: 캐리 신호 발생부

Claims (30)

  1. 표시 영역 및 주변 영역으로 구분된 표시 패널의 상기 주변 영역 상에 형성되며, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며,
    상기 스테이지는
    제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여, 상기 게이트 신호를 오프 전압의 레벨로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압의 레벨로 방전시키는 방전부; 및
    상기 제1 클럭 신호 또는 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압의 레벨로 방전된 상기 게이트 신호의 전압 레벨로 유지시키는 홀딩부를 포함하되,
    상기 방전부 및 상기 홀딩부 중 적어도 하나는 서로 병렬 연결된 비정질 실리콘 박막 트랜지스터 및 다결정 실리콘 박막 트랜지스터를 포함하는 게이트 구동 회로.
  2. 제1항에 있어서,
    상기 방전부의 비정질 박막 트랜지스터 및 다결정 박막 트랜지스터는 각 게이트 전극에 상기 제2 입력 신호가 인가되고 각 드레인 전극에 상기 제1 노드가 연결되고 각 소스 전극에 상기 오프 전압이 인가되는 게이트 구동 회로.
  3. 제1항에 있어서,
    상기 홀딩부의 비정질 박막 트랜지스터 및 다결정 박막 트랜지스터는 각 게이트 전극에 상기 제1 클럭 신호가 인가되고 각 드레인 전극이 상기 제1 노드에 연결되고 각 소스 전극은 게이트 라인에 연결된 게이트 구동 회로.
  4. 제1항에 있어서,
    상기 비정질 실리콘 박막 트랜지스터가 배치되는 제1 영역 및 상기 제1 영역과 구분되고 상기 다결정 실리콘 박막 트랜지스터가 배치되는 제2 영역을 포함하는 게이트 구동 회로.
  5. 제4항에 있어서,
    상기 제2 영역은 레이저에 의해 어닐링 되는 게이트 구동 회로.
  6. 제1항에 있어서,
    상기 비정질 실리콘 박막 트랜지스터 및 상기 다결정 실리콘 박막 트랜지스터는 각각 게이트 전극이 소스 전극 및 드레인 전극의 하부에 위치하는 게이트 구동 회로.
  7. 제1항에 있어서,
    상기 다결정 실리콘 박막 트랜지스터의 이동도는 상기 비정질 실리콘 박막 트랜지스터의 이동도의 4 ~ 10배인 게이트 구동 회로.
  8. 제1항에 있어서,
    상기 다결정 실리콘 박막 트랜지스터의 이동도는 2 ~ 10cm2/Vs 인 게이트 구동 회로.
  9. 제1항에 있어서,
    상기 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터를 레이저 어닐링하여 형성한 게이트 구동 회로.
  10. 제1항에 있어서,
    상기 제1 클럭 신호는 상기 제2 클럭 신호와 위상이 서로 반대인 게이트 구동 회로.
  11. 제1항에 있어서,
    상기 제1 입력 신호는 스캔 개시신호 또는 전단 스테이지의 캐리 신호이고, 상기 제2 입력 신호는 스캔 개시신호 또는 다음단 스테이지의 게이트 신호인 게이트 구동 회로.
  12. 표시 영역 및 주변 영역으로 구분된 표시 패널의 상기 주변 영역 상에 형성되며, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며,
    상기 스테이지는
    제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여, 상기 게이트 신호를 오프 전압의 레벨로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여, 상기 제1 노드의 신호를 상기 오프 전압의 레벨로 방전시키는 방전부; 및
    상기 제1 클럭 신호 또는 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압의 레벨로 방전된 상기 게이트 신호의 전압 레벨로 유지시키는 홀딩부를 포함하고,
    비정질 실리콘 박막 트랜지스터가 배치되는 제1 영역 및 상기 제1 영역과 구분되고 다결정 실리콘 박막 트랜지스터가 배치되는 제2 영역을 포함하는 게이트 구동 회로.
  13. 제12항에 있어서,
    상기 풀업부 및 상기 풀다운부 중 적어도 하나는 상기 제2 영역에 형성된 게이트 구동 회로.
  14. 영상을 표시하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 주변 영역에 배치되며 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하여게이트 라인에 게이트 신호를 출력하는 게이트 구동 회로를 포함하되,
    상기 스테이지는
    제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여, 상기 게이트 신호를 오프 전압의 레벨로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압의 레벨로 방전시키는 방전부; 및
    상기 제1 클럭 신호 또는 제2 클럭 신호에 응답하여, 상기 제1 노드의 신호를 상기 오프 전압의 레벨로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함하되,
    상기 방전부 및 상기 홀딩부 중 적어도 하나는 서로 병렬 연결된 비정질 실리콘 박막 트랜지스터 및 다결정 실리콘 박막 트랜지스터를 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 비정질 실리콘 박막 트랜지스터가 배치되는 제1 영역 및 상기 제1 영역과 구분되고 상기 다결정 실리콘 박막 트랜지스터가 배치되는 제2 영역을 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 제2 영역은 레이저에 의해 어닐링 되는 표시 장치.
  17. 제14항에 있어서,
    상기 제1 클럭 신호는 상기 제2 클럭 신호와 위상이 서로 반대인 게이트 표시 장치.
  18. 제14항에 있어서,
    상기 제1 입력 신호는 스캔 개시신호 또는 전단 스테이지의 캐리 신호이고, 상기 제2 입력 신호는 스캔 개시신호 또는 다음단 스테이지의 게이트 신호인 표시 장치.
  19. 제14항에 있어서,
    상기 비정질 실리콘 박막 트랜지스터 및 상기 다결정 실리콘 박막 트랜지스터는 게이트 전극이 소스 전극 및 드레인 전극의 하부에 위치하는 표시 장치.
  20. 제14항에 있어서,
    상기 다결정 실리콘 박막 트랜지스터의 이동도는 상기 비정질 실리콘 박막 트랜지스터의 이동도의 4 ~ 10배인 표시 장치.
  21. 제14항에 있어서,
    상기 다결정 실리콘 박막 트랜지스터의 이동도는 2 ~ 10cm2/Vs 인 표시 장치.
  22. 제14항에 있어서,
    상기 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터를 레이저 어닐링하여 형성한 표시 장치.
  23. 제14항에 있어서,
    상기 방전부의 비정질 박막 트랜지스터 및 다결정 박막 트랜지스터는 게이트 전극에 상기 제2 입력 신호가 인가되고 드레인 전극에 상기 제1 노드가 연결되고 소스 전극에 상기 오프 전압이 인가되는 표시 장치.
  24. 제14항에 있어서,
    상기 홀딩부의 비정질 박막 트랜지스터 및 다결정 박막 트랜지스터는 게이트 전극에 상기 제1 클럭 신호가 인가되고 드레인 전극이 상기 제1 노드에 연결되고 소스 전극은 게이트 라인에 연결된 표시 장치.
  25. 제14항에 있어서,
    상기 표시 영역은 복수의 화소 및 상기 복수의 화소를 제어하는 비정질 박막 트랜지스터를 포함하는 표시 장치.
  26. 제14항에 있어서,
    상기 주변 영역에 실장되며 복수의 다결정 박막 트랜지스터를 포함하고 제1 영상 신호를 입력 받아 각 데이터 라인에 제2 영상 신호를 분배하는 분배부를 더 포함하는 표시 장치.
  27. 영상을 표시하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 주변 영역에 배치되며 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하여게이트 라인에 게이트 신호를 출력하는 게이트 구동 회로를 포함하되,
    상기 스테이지는
    제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여, 상기 게이트 신호를 오프 전압의 레벨로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압의 레벨로 방전시키는 방전부; 및
    상기 제1 클럭 신호 또는 제2 클럭 신호에 응답하여, 상기 제1 노드의 신호를 상기 오프 전압의 레벨로 방전된 상기 게이트 신호의 레벨로 유지시키는 홀딩부를 포함하고,
    상기 게이트 구동 회로는 비정질 실리콘 박막 트랜지스터가 배치되는 제1 영역 및 상기 제1 영역과 구분되고 다결정 실리콘 박막 트랜지스터가 배치되는 제2 영역을 포함하는 표시 장치.
  28. 제27항에 있어서,
    상기 풀업부 및 상기 풀다운부 중 적어도 하나는 상기 제2 영역에 형성된 표시 장치.
  29. 복수의 비정질 박막 트랜지스터를 포함하고 제1 영역 및 제2 영역으로 구분된 게이트 구동회로를 표시 패널에 형성하는 단계; 및
    상기 제1 영역을 레이저로 어닐링하여 상기 제1 영역에 해당하는 상기 비정질 박막 트랜지스터를 다결정 박막 트랜지스터로 결정화하는 단계를 포함하며,
    상기 게이트 구동 회로는 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며,
    상기 각 스테이지는
    제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부; 및
    상기 제1 클럭 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함하되,
    상기 풀업부, 상기 풀다운부, 상기 방전부 및 상기 홀딩부 중 적어도 하나는 서로 병렬 연결된 상기 제1 영역의 비정질 실리콘 박막 트랜지스터 및 상기 제2 영역의 다결정 실리콘 박막 트랜지스터를 포함하는 표시 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 비정질 박막 트랜지스터와 상기 다결정 박막 트랜지스터는 동시에 동작하는 표시 장치의 제조 방법.
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