CN107644882B - 阵列基板、显示面板和显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板、显示面板和显示装置，属于显示技术领域，包括：显示区和围绕显示区的非显示区；显示区包括多个显示晶体管，显示晶体管包括显示有源层，显示有源层的材料包括非晶硅；显示区包括多条栅极线，非显示区包括栅极驱动电路；栅极驱动电路包括多级移位寄存器；移位寄存器包括多个移位寄存器晶体管、栅极信号输出端、自举点；多个移位寄存器晶体管包括栅极输出晶体管；栅极输出晶体管包括栅极输出有源层，栅极输出有源层的材料包括多晶硅。相对于现有技术，可以减小栅极输出晶体管的面积，减小栅极驱动电路在非显示区的面积，有利于实现窄边框。

Description

阵列基板、显示面板和显示装置
技术领域
本发明涉及显示技术领域，更具体地，涉及一种阵列基板、显示面板和显示装置。
背景技术
薄膜晶体管(Thin Film Transistor)广泛应用于显示技术领域。现有技术提供的一种阵列基板中，包括显示区和非显示区。显示区包括多条栅极线，非显示区设置有栅极驱动电路，栅极驱动电路给栅极线提供电信号。其中，栅极驱动电路包括多级移位寄存器，移位寄存器包括多个薄膜晶体管。
请参考图1，现有技术提供的一种薄膜晶体管的基本结构，包括栅极01、有源层02、源极03和漏极04。根据有源层02材料的不同，薄膜晶体管的类型可以分为多晶硅晶体管和非晶硅晶体管。
由于制作非晶硅晶体管的技术较为成熟、成本较低，因此现有技术提供的一种阵列基板中，移位寄存器中的多个薄膜晶体管的类型均为非晶硅晶体管。
已知的，薄膜晶体管在工作时包括开态和关态。开态的大电流承相着充放电的功能，电流越大，充放电越快越充分，所以，开态电流Ion也叫工作电流，开态电流Ion越大越好。关态的小电流影响着漏电的快慢程度，理想的薄膜晶体管应该在关态没有电流，所以，关态电流Ioff也叫漏电流，关态电流Ioff越小越好。
现有技术中，非晶硅晶体管的制程简单，但由于其低下的电子迁移率，使其开态电流Ion和关态电流Ioff都较小。关态电流Ioff较小对于降低漏电流是有效的，但低下的开态电流Ion造成非晶硅晶体管的工作性能较差。
除此之外，已知的，多晶硅的电子迁移率远大于非晶硅的电子迁移率，非晶硅晶体管的面积较大，占用较多的非显示区的面积，不利于实现窄边框。
发明内容
有鉴于此，本发明提供了一种阵列基板、显示面板和显示装置。
本发明提供了一种阵列基板，包括：显示区和围绕显示区的非显示区；显示区包括多个显示晶体管，显示晶体管包括显示有源层，显示有源层的材料包括非晶硅；显示区包括多条栅极线，非显示区包括栅极驱动电路，栅极驱动电路与多条栅极线电连接；栅极驱动电路包括多级移位寄存器；移位寄存器包括多个移位寄存器晶体管、栅极信号输出端、自举点；多个移位寄存器晶体管包括栅极输出晶体管；栅极输出晶体管的栅极与自举点电连接，栅极输出晶体管的第一极和栅极信号输出端电连接；栅极输出晶体管包括栅极输出有源层，栅极输出有源层的材料包括多晶硅。
本发明还提供了一种显示面板，包括本发明提供的阵列基板。
本发明还提供了一种显示装置，包括本发明提供的显示面板。
与现有技术相比，本发明提供的阵列基板、显示面板和显示装置，至少实现了如下的有益效果：
本发明提供的阵列基板、显示面板和显示装置中，多个移位寄存器晶体管包括栅极输出晶体管，栅极输出晶体管包括栅极输出有源层，栅极输出有源层的材料包括多晶硅。由于多晶硅的电子迁移率比非晶硅大，因此本发明实施例提供的栅极输出晶体管，开态电流Ion较大，充放电较快较充分。同时，相对于现有技术，可以减小栅极输出有源层的面积、从而减小栅极输出晶体管的面积，进而可以减小栅极驱动电路在非显示区的面积，有利于实现窄边框。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1是现有技术提供的一种薄膜晶体管的结构示意图；
图2是本发明实施例提供的一种阵列基板的结构示意图；
图3是图2提供的阵列基板中一种显示晶体管的结构示意图；
图4是图2提供的阵列基板中一种栅极输出晶体管的结构示意图；
图5是本发明实施例提供的另一种阵列基板的结构示意图；
图6是本发明实施例提供的又一种阵列基板的结构示意图；
图7是图3提供的显示晶体管的一种剖面结构示意图；
图8是图4提供的栅极输出晶体管的一种剖面结构示意图；
图9是本发明实施例提供的阵列基板中的一种移位寄存器的电路结构示意图；
图10是本发明实施例提供的阵列基板中的另一种移位寄存器的电路结构示意图；
图11是本发明实施例提供的阵列基板中的又一种移位寄存器的电路结构示意图；
图12是本发明实施例提供的多级移位寄存器之间的连接关系的结构示意图；
图13是本发明实施例提供的一种显示面板的结构示意图；
图14是本发明实施例提供的另一种显示面板的结构示意图；
图15是本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
请参考图2、图3和图4，图2是本发明实施例提供的一种阵列基板的结构示意图，图3是图2提供的阵列基板中一种显示晶体管的结构示意图，图4是图2提供的阵列基板中一种栅极输出晶体管的结构示意图。本实施例提供了一种阵列基板，包括：显示区AA和围绕显示区AA的非显示区BB；显示区AA包括多个显示晶体管10，显示晶体管10包括显示有源层12，显示有源层12的材料包括非晶硅。除此之外，显示晶体管10还可以包括栅极11、第一极13和第二极14；其中，第一极13是源极和漏极中的一者、第二极14是上述源极和漏极中的另一者。
显示晶体管10用于实现显示功能。具体的，显示区AA可以包括多个像素，像素可以包括像素电极，显示晶体管10可以与像素电极电连接。
显示区AA包括多条栅极线20。显示晶体管10的栅极11与栅极线20点连接，其中，栅极线20可以用于传输电信号、从而控制显示晶体管10的打开与关闭。
非显示区BB包括栅极驱动电路30，栅极驱动电路30与多条栅极线20电连接；栅极驱动电路30包括多级移位寄存器31。需要说明的是，栅极驱动电路30可以集成在阵列基板中，而在制作阵列基板的过程中，可以使用阵列基板中的膜层结构、通过图案化的工艺形成栅极驱动电路30中的电子元件和线路。
本实施例提供的阵列基板中，非显示区BB包括第一侧边框区BB1和第二侧边框区BB2，第一侧边框区BB1和第二侧边框区BB2分别设置在显示区AA的两侧。栅极驱动电路30的具体设置方式有多种。图2示意了第一侧边框区BB1和第二侧边框区BB2均设置有栅极驱动电路30的实施方式。并且，图2所示的阵列基板中，同一根栅极线20的两端均与栅极驱动电路30电连接，同一根栅极线20的两端可以同时收电信号，栅极线20的电信号较为均匀。
可选的，请参考图5。栅极驱动电路30仅设置在第二侧边框区BB2。本实施例提供的阵列基板中，栅极驱动电路30设置在显示区AA的一侧的非显示区BB中，具体，栅极驱动电路30设置在第二侧边框区BB2，从而节省第一侧边框区BB1的面积。或者，可选的，栅极驱动电路30仅设置在第一侧边框区BB1。
可选的，请参考图6。栅极驱动电路包括第一子栅极驱动电路301和第二子栅极驱动电路302。第一侧边框区BB1设置有第一子栅极驱动电路301，第一子栅极驱动电路301与奇数行的栅极线20电连接；第二侧边框区BB2设置有第二子栅极驱动电路302与偶数行的栅极线20电连接。
图2、图5和图6示例性的说明了栅极驱动电路的不同设置方式，栅极驱动电路的设置方式有多种，本发明在此不再一一赘述。在具体的实施过程中，栅极驱动电路的设置方式可以根据实际的设计需求进行设置，本发明对于栅极驱动电路的设置方式不作具体限制。除此之外，本实施例对于多级移位寄存器31之间的具体的电连接方式不作具体限制。
本实施例中，移位寄存器31包括多个移位寄存器晶体管40、栅极信号输出端G、自举点P。图2中仅示意了移位寄存器31包括四个移位寄存器晶体管40的实施方式，本实施例对于一个移位寄存器31中的移位寄存器晶体管40的数量不作具体限制。除此之外，本实施例对于多个移位寄存器晶体管40之间的电连接关系不作具体限制。移位寄存器31包括栅极信号输出端G，栅极信号输出端G与栅极线20电连接，移位寄存器31通过栅极信号输出端G向栅极线20输出电信号、以控制与栅极线20电连接的显示晶体管10的打开或者关闭。
一个移位寄存器31中，多个移位寄存器晶体管40包括栅极输出晶体管MG；栅极输出晶体管MG的栅极与自举点P电连接，栅极输出晶体管MG的第一极MG3和栅极信号输出端G电连接。
栅极输出晶体管MG包括栅极输出有源层MG2，栅极输出有源层MG2的材料包括多晶硅。除此之外，栅极输出晶体管MG还包括栅极MG1、第一极MG3和第二极MG4。其中，第一极MG3可以是源极和漏极中的一者、而第二极MG4可以是上述源极和漏极中的另一者。
本实施例提供的阵列基板中，显示晶体管10包括显示有源层12，显示有源层12的材料为非晶硅，显示晶体管10的类型为非晶硅晶体管，制作非晶硅晶体管的技术较为成熟、成本较低，制作工艺较简单。并且，如果显示区AA中的显示晶体管10的显示有源层12的材料为多晶硅时，会导致显示晶体管10的漏电流增加，引起严重的串扰现象，从而使得显示效果变差，所以需要使得显示有源层12的材料包括非晶硅，以保证显示区域的正常显示。
移位寄存器31中栅极输出晶体管MG包括栅极输出有源层MG2，栅极输出有源层MG2的材料为多晶硅，栅极输出有源层MG2的类型为多晶硅晶体管。现有技术中，移位寄存器均使用非晶硅晶体管，即为，现有技术中，移位寄存器的栅极输出晶体管也为非晶硅晶体管。由于多晶硅的电子迁移率远大于非晶硅的电子迁移率，在开态电流Ion和关态电流Ioff分别相同的情况下，多晶硅晶体管所占的面积可以小于非晶硅晶体管所占的面积。本实施例提供的阵列基板，相对于现有技术，可以减小栅极输出有源层的面积、从而减小栅极输出晶体管所占的面积，因而可以减小移位寄存器31在非显示区BB所占的面积。
本实施例提供的阵列基板中，多个移位寄存器晶体管包括栅极输出晶体管，栅极输出晶体管包括栅极输出有源层，栅极输出有源层的材料包括多晶硅。由于多晶硅的电子迁移率比非晶硅大，因此本实施例提供的栅极输出晶体管，开态电流Ion较大，充放电较快较充分。并且，相对于现有技术，可以减小栅极输出有源层的面积、从而减小栅极输出晶体管的面积，因此减小栅极驱动电路在非显示区的面积，有利于实现窄边框。
可选的，制造本实施例提供的阵列基板的方法可以为：
提供衬底基板；
在衬底基板上形成栅极材料层，图案化栅极材料层，在非显示区中形成多个栅极；
在栅极上形成栅极绝缘层；
在栅极绝缘层上形成非晶硅材料层，图案化非晶硅材料层，在非显示区中形成多个移位寄存器晶体管的有源层，移位寄存器晶体管的有源层与栅极一一对应设置，在垂直于衬底基板的方向上，移位寄存器晶体管的有源层与栅极交叠；
使用激光束照射栅极输出晶体管的有源层，使栅极输出晶体管的有源层的材料由非晶硅转化为多晶硅。其中，栅极输出晶体管的有源层为栅极输出有源层。栅极输出晶体管的有源层为非晶硅有源层，栅极输出晶体管的有源层的材料由非晶硅转化为多晶硅的过程称为非晶硅有源层的晶化过程。
可选的，使用激光束照射栅极输出晶体管的有源层包括：
使用能量密度为J1的激光束照射栅极输出晶体管的有源层，使栅极输出晶体管的有源层脱氢，得到脱氢有源层；
使用能量密度为J2的激光束照射脱氢有源层，使脱氢有源层的材料转化为多晶硅；其中，J2＞J1。
可选的，350mJ/m2≤J1≤450mJ/m2，450mJ/m2≤J2≤650mJ/m2。
可选的，非晶硅有源层的晶化过程包括：
采用透镜掩膜的方式，对位于所述预设区域之内的所述非晶硅有源层进行激光退火。具体地，在本发明实施例提供的上述制作方法中，采用透镜掩膜的方式，对非晶硅半导体层进行激光退火工艺，由于透镜掩膜的方式聚光效果更好，可以使晶化的均一性更好。
在激光退火的过程中采用的掩膜版包括遮光区域和透光区域，透光区域包括多个透镜组，透镜组包括层叠设置的第一微透镜、第二微透镜以及第三微透镜；第二微透镜位于第一微透镜和第三微透镜之间，且各透镜的焦点位于同一焦平面内。采用多个微透镜层叠设置的方式，相对于只采用一个微透镜，多个微透镜层叠设置增强了对激光的汇聚能力，使激光退火的位置更加精确，形成栅极输出晶体管的性能更好。
此外，优选为将各透镜的焦点设置在同一焦平面内，这样可以使照射在非晶硅有源层上的激光更加均匀，从而使晶化后的多晶硅有源层具有均一性。
在一些可选的实施例中，请继续参考图2和图4，栅极输出有源层MG2的电子迁移率为P1，显示有源层12的电子迁移率为P2，其中，P1/P2≥10。本实施例提供的阵列基板中，栅极输出有源层MG2的电子迁移率远大于显示有源层12的电子迁移率，P1至少是P2的十倍，相对于现有技术，可以进一步的减小栅极输出晶体管MG所占的面积，减小栅极驱动电路在非显示区的面积，有利于实现窄边框。
可选的，10平方厘米/(伏·秒)≤P1≤100平方厘米/(伏·秒)；0.2平方厘米/(伏·秒)≤P2≤1.5平方厘米/(伏·秒)。本实施例提供的阵列基板中，栅极输出有源层MG2的电子迁移率在10平方厘米/(伏·秒)至100平方厘米/(伏·秒)之间。由于多晶硅的电子迁移率远大于非晶硅的电子迁移率，在开态电流Ion和关态电流Ioff分别相同的情况下，多晶硅晶体管所占的面积可以小于非晶硅晶体管所占的面积。本实施例使栅极输出晶体管MG所占的面积较小，有利于实现窄边框。
在一些可选的实施例中，请继续参考图2、图3和图4，多级移位寄存器31沿第一方向y排列；多级移位寄存器31中的栅极输出晶体管MG沿第一方向y排列。本实施例提供的阵列基板中，在制作阵列基板的过程中，由于多级移位寄存器31中的栅极输出晶体管MG沿第一方向y排列，在使用激光束照射栅极输出晶体管MG的栅极输出有源层时，激光束相对于阵列基板只需沿着第一方向y移动即可，使制作阵列基板的工艺简化，有利于挺高生产效率。
在一些可选的实施例中，请继续参考图2、图3和图4，多个移位寄存器晶体管40中，除栅极输出晶体管MG外，其他移位寄存器晶体管的有源层的材料均包括非晶硅。本实施例提供的阵列基板中，在一个移位寄存器中，栅极输出晶体管MG的栅极输出有源层的材料为多晶硅，其余的移位寄存器晶体管的有源层的材料均包括非晶硅，既可以减小栅极输出晶体管MG所占的面积，有利于实现窄边框；并且，可以使其余的移位寄存器晶体管的关态电流Ioff较小，防止其余的移位寄存器晶体管出现漏电流、影响阵列基板的正常工作。已知的，移位寄存器晶体管的关态电流Ioff随着温度的升高而增大，本实施例提供的阵列基板中，在高温的环境下，其余的移位寄存器晶体管的关态电流Ioff仍然能够保持较小，可以使阵列基板在高温环境中正常工作。
在一些可选的实施例中，请参考图7和图8，图7是图3提供的显示晶体管的一种剖面结构示意图，图8是图4提供的栅极输出晶体管的一种剖面结构示意图。
栅极输出有源层MG2的厚度dMG小于显示有源层12的厚度d12。由于栅极输出有源层MG2的材料包括多晶硅，显示有源层12的材料包括非晶硅，使得栅极输出有源层MG2的电子迁移率要明显大于显示有源层12，进而栅极输出晶体管MG的开关特性要明显优于第三薄膜晶体管，因此，栅极输出晶体管MG可以制作的更小更薄，从而有利于减少非显示区BB的占用面积和体积，有利于实现窄边框的设计；基于此，栅极输出有源层MG2的厚度可以小于显示有源层12的厚度，而对于栅极输出有源层MG2的厚度，可以根据实际需要进行相应调整，在此不作限定。
可选的，栅极输出有源层MG2的厚度dMG小于等于
Figure BDA0001444716780000091
具体地，由于栅极输出有源层MG2采用多晶硅材料，显示有源层12采用非晶硅材料，相比于显示有源层12，栅极输出有源层MG2的电子迁移率较高，即栅极输出有源层MG2传输电子的能力更强，使得栅极输出有源层MG2的等效电阻较小，这样，即便减少栅极输出有源层MG2的厚度，也不会影响栅极输出有源层MG2传输电子的能力；例如，在栅极输出有源层MG2的电子迁移率为显示有源层12的电子迁移率的十倍时，可以将栅极输出有源层MG2的厚度设置为显示有源层12的厚度的二分之一，栅极输出有源层MG2的电子传输能力仍然比显示有源层12的电子传输能力强很多，因此，可以根据实际需要减少栅极输出有源层MG2的厚度，例如可以将栅极输出有源层MG2的厚度设置为显示有源层12的厚度的二分之一或三分之一等，此处只是举例说明，并不对栅极输出有源层MG2的厚度大小进行具体限定。需要说明的是，本发明实施例中的栅极输出有源层MG2的厚度是指栅极输出有源层MG2在垂直于阵列基板方向上的长度，显示有源层12的厚度是指显示有源层12在垂直于阵列基板方向上的长度。栅极输出晶体管MG在栅极输出有源层MG2的厚度dMG小于等于
Figure BDA0001444716780000101
时仍可以保持较好的工作效率。
在一些可选的实施例中，在本发明任一实施例提供的阵列基板的基础上，栅极输出晶体管为底栅结构。已知的，薄膜晶体管的基本结构包括栅极、有源层、源极和漏极，根据栅极在薄膜晶体管中的相对位置，薄膜晶体管的类型可以分为底栅结构和顶栅结构。其中，底栅结构的薄膜晶体管中，栅极设置在有源层背离源极和漏极的一侧；顶栅结构的薄膜晶体管中，有源层设置在栅极背离源极和漏极的一侧。本实施例提供的阵列基板中，栅极输出晶体管既适用于底栅结构，也适用于顶栅结构。在底栅结构的薄膜晶体管中，源极和漏极与有源层距离较近，源极和漏极无需通过过孔即可与有源层电连接。在顶栅结构的薄膜晶体管中，由于栅极夹持设置在源极和漏极与有源层之间，因此，源极和漏极需要通过过孔与有源层电连接。因此，本实施例中，栅极输出晶体管为底栅结构，可以简化栅极输出晶体管的结构。
在一些可选的实施例中，多级移位寄存器包括第一级移位寄存器至第N级移位寄存器；其中，N为整数，且N≥3；多个移位寄存器晶体管包括充电晶体管和第一输出晶体管，充电晶体管用于给自举点充电；第X级移位寄存器的第一输出晶体管的栅极与同级移位寄存器的自举点电连接，第X级移位寄存器的第一输出晶体管的第一极与第X+1级移位寄存器的充电晶体管的栅极电连接；其中，1≤X≤N-1；第一输出晶体管不向栅极线输出扫描信号；第一输出晶体管包括第一有源层，第一有源层的材料包括非晶硅。本实施例提供的阵列基板中，由于第X级移位寄存器的第一输出晶体管的第一极与第X+1级移位寄存器的充电晶体管的栅极电连接，因此第X级移位寄存器的第一输出晶体管的关态电流Ioff会影响第X+1级移位寄存器的充电晶体管的栅极的电压，第X+1级移位寄存器的充电晶体管的栅极的电压可以控制该第X+1级移位寄存器的充电晶体管打开或者关闭，从而控制该第X+1级移位寄存器的自举点是否被充电，因此，第一输出晶体管的第一有源层的材料包括非晶硅，其关态电流Ioff较小，即为第一输出晶体管的漏电流较小，从而可以减小第X级移位寄存器的第一输出晶体管对第X+1级移位寄存器的自举点的影响，保证第X+1级移位寄存器的正常工作。已知的，移位寄存器中的移位寄存器晶体管的关态电流Ioff随着温度的升高而增大，本实施例提供的阵列基板中，在高温的环境下，第一输出晶体管的关态电流Ioff仍然能够保持较小，可以使阵列基板在高温环境中正常工作。
可选的，请参考图9，图9是本发明实施例提供的阵列基板中的一种移位寄存器的电路结构示意图。本实施例提供的移位寄存器包括第零晶体管M0、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第一电容C1和第二电容C2；其中，
第零晶体管MO的栅极与起始信号输入端SET电连接、第零晶体管MO的第一极与第一电压信号输入端DIR1电连接、第零晶体管MO的第二极与自举点P电连接；
第一晶体管M1的栅极与第一复位信号输入端RESET电连接、第一晶体管M1的第一极与自举点P电连接、第一晶体管M1的第二极与第二电压信号输入端DIR2电连接；
第二晶体管M2的栅极与第一节点N1电连接、第二晶体管M2的第一极与自举点P电连接、第二晶体管M2的第二极与第三电压信号输入端VGL2电连接；
第三晶体管M3的栅极与自举点P电连接、第三晶体管M3的第一极与第一节点N1电连接、第三晶体管M3的第二极与第三电压信号输入端VGL2电连接；
第四晶体管M4的栅极与自举点P电连接、第四晶体管M4的第一极与第一时序信号输入端CKB电连接、第四晶体管M4的第二极与第一信号输出端GOUT电连接；
第五晶体管M5的栅极与第一节点N1电连接、第五晶体管M5的第一极与第一信号输出端GOUT电连接、第五晶体管M5的第二极与第四电压信号输入端VGL1电连接；
第六晶体管M6的栅极与第二时序信号输入端CK电连接、第六晶体管M6的第一极与第一信号输出端GOUT电连接、第六晶体管M6的第二极与第四电压信号输入端VGL1电连接；
第七晶体管M7的栅极与第五电压信号输入端GOFF电连接、第七晶体管M7的第一极与第一信号输出端GOUT电连接、第七晶体管M7的第二极与第四电压信号输入端VGL1电连接；
第八晶体管M8的栅极与第二复位信号输入端RESET-ALL电连接、第八晶体管M8的第一极与自举点P电连接、第八晶体管M8的第二极与第四电压信号输入端VGL1电连接；
第九晶体管M9的栅极与自举点P电连接、第九晶体管M9的第一极与第一时序信号输入端CKB电连接、第九晶体管M9的第二极与第二信号输出端OUTPUT_SUB电连接；
第十晶体管M10的栅极与第二时序信号输入端CK电连接、第十晶体管M10的第一极与第二信号输出端OUTPUT_SUB电连接、第十晶体管M10的第二极与第三电压信号输入端VGL2电连接；
第十一晶体管M11的栅极与第一节点N1电连接、第十一晶体管M11的第一极与第二信号输出端OUTPUT_SUB电连接、第十一晶体管M11的第二极与第三电压信号输入端VGL2电连接；
第一电容C1的第一极板与第一时序信号输入端CKB电连接，第一电容C1的第二极板与第一节点N1电连接；
第二电容C2的第一极板与自举点P电连接，第二电容C2的第二极板与第一信号输出端GOUT电连接；
栅极输出晶体管包括第四晶体管M4，第一输出晶体管包括第九晶体管M9。
本实施例中，栅极驱动电路的移位寄存器中，第四晶体管M4为栅极输出晶体管，第四晶体管M4的有源层的材料包括多晶硅。第九晶体管M9为第一输出晶体管，第九晶体管M9的有源层的材料包括非晶硅。第一信号输出端GOUT为栅极信号输出端，即为，栅极驱动电路通过第一信号输出端GOUT与对应的栅极线电连接。第零晶体管MO和第一晶体管M1为充电晶体管。
需要说明的是，图9中，走线在“T”字形相交处均电连接，走线在“十”字形相交处标记有黑点的均电连接。
本实施例提供的阵列基板中，各移位寄存器之间的电连接方式有多种，具体可以根据实际的需求进行设置，本实施例在此不做具体限制。
本实施例提供的阵列基板，相对于现有技术，可以减小第四晶体管M4所占的面积，因而可以减小移位寄存器在非显示区所占的面积。并且，第九晶体管M9的关态电流Ioff较小，即为第九晶体管M9的漏电流较小，从而可以减小第X级移位寄存器的第九晶体管M9对第X+1级移位寄存器的自举点的影响，保证第X+1级移位寄存器的正常工作。已知的，移位寄存器中的移位寄存器晶体管的关态电流Ioff随着温度的升高而增大，本实施例提供的阵列基板中，在高温的环境下，第九晶体管M9的关态电流Ioff较小，可以使阵列基板在高温环境中正常工作。
可选的，图9所示的实施例中，除第四晶体管M4、第九晶体管M9外，其余的移位寄存器晶体管的有源层的材料可以为非晶硅。
可选的，请参考图10，图10是本发明实施例提供的阵列基板中的另一种移位寄存器的电路结构示意图。本实施例提供的移位寄存器包括第零晶体管MO、第一晶体管M1至第二十五晶体管M25、第三十九晶体管M39至第四十六晶体管M46、第一电容C1和第二电容C2；其中，
第零晶体管MO的栅极与第一起始信号输入端SET1电连接、第零晶体管MO的第一极与第一电压信号FW电连接、第零晶体管M0的第二极与第一自举点P1电连接；
第一晶体管M1的栅极与第一复位信号输入端RESET1电连接、第一晶体管M1的第一极与第二电压信号BW电连接、第一晶体管M1的第二极与第一自举点P1电连接；
第二晶体管M2的栅极与第一起始信号输入端SET1电连接、第二晶体管M2的第一极与第一节点N1电连接、第二晶体管M2的第二极与第二电压信号输入端VGL2电连接；
第三晶体管M3的栅极与第一自举点P1电连接，第三晶体管M3的第一极与第一节点N1电连接，第三晶体管M3的第二极与第二电压信号输入端VGL2电连接；
第四晶体管M4的栅极与第一节点N1电连接、第四晶体管M4的第一极与第一自举点P1电连接、第四晶体管M4的第二极与第二电压信号输入端VGL2电连接；
第五晶体管M5的栅极与第一节点N1电连接、第五晶体管M5的第一极与第一信号输出端Gout_n电连接、第五晶体管M5的第二极与第一电压信号输入端VGL1电连接；
第六晶体管M6的栅极与第二节点N2电连接、第六晶体管M6的第一极与第一自举点P1电连接、第六晶体管M6的第二极与第二电压信号输入端VGL2电连接；
第七晶体管M7的栅极与第二节点N2电连接、第七晶体管M7的第一极与第一信号输出端Gout_n电连接、第七晶体管M7的第二极与第一电压信号输入端VGL1电连接；
第八晶体管M8的栅极与第一自举点P1电连接、第八晶体管M8的第一极与第一时序信号输入端CK1电连接、第八晶体管M8的第二极与第一信号输出端Gout_n电连接；
第九晶体管M9的栅极与第三电压信号V1电连接、第九晶体管M9的第一极与第三节点N3电连接、第九晶体管M9的第二极与第三电压信号V1电连接；
第十晶体管M10的栅极与第三节点N3电连接、第十晶体管M10的第一极与第三电压信号V1电连接、第十晶体管M10的第二极与第一节点N1电连接；
第十一晶体管M11的栅极与第二自举点P2电连接、第十一晶体管M11的第一极与第三节点N3电连接、第十一晶体管M11的第二极与第二电压信号输入端VGL2电连接；
第十二晶体管M12的栅极与第一自举点P1电连接、第十二晶体管M12的第一极与第三节点N3电连接、第十二晶体管M12的第二极与第二电压信号输入端VGL2电连接；
第十三晶体管M13的栅极与第一节点N1电连接，第十三晶体管M13的第一极与第一电压信号输入端VGL1电连接、第十三晶体管M13的第二极与第二信号输出端Gout_n+1电连接；
第十四晶体管M14的栅极与第二自举点P2电连接、第十四晶体管M14的第一极与第二信号输出端Gout_n+1电连接、第十四晶体管M14的第二极与第二时序信号输入端CK2电连接；
第十五晶体管M15的栅极与第一节点N1电连接、第十五晶体管M15的第一极与第二电压信号输入端VGL2电连接、第十五晶体管M15的第二极与第二自举点P2电连接；
第十六晶体管M16的栅极与第二节点N2电连接、第十六晶体管M16的第一极与第一电压信号输入端VGL1电连接、第十六晶体管M16的第二极与第二信号输出端Gout_n+1电连接；
第十七晶体管M17的栅极与第二节点N2电连接、第十七晶体管M17的第一极与第二电压信号输入端VGL2电连接、第十七晶体管M17的第二极与第二自举点P2电连接；
第十八晶体管M18的栅极与第四节点N4电连接、第十八晶体管M18的第一极与第二节点N2电连接、第十八晶体管M18的第二极与第四电压信号V2电连接；
第十九晶体管M19的栅极与第二自举点P2电连接、第十九晶体管M19的第一极与第二电压信号输入端VGL2电连接、第十九晶体管M19的第二极与第四节点N4电连接；
第二十晶体管M20的栅极与第二自举点P2电连接、第二十晶体管M20的第一极与第二电压信号输入端VGL2电连接、第二十晶体管M20的第二极与第二节点N2电连接；
第二十一晶体管M21的栅极与第一自举点P1电连接、第二十一晶体管M21的第一极与第二电压信号输入端VGL2电连接、第二十一晶体管M21的第二极与第四节点N4电连接；
第二十二晶体管M22的栅极与第一起始信号输入端SET1电连接、第二十二晶体管M22的第一极与第二电压信号输入端VGL2电连接、第二十二晶体管M22的第二极与第二节点N2电连接；
第二十三晶体管M23的栅极与第四电压信号V2电连接、第二十三晶体管M23的第一极与第四节点N4电连接、第二十三晶体管M23的第二极与第四电压信号V2电连接；
第二十四晶体管M24的栅极与第二起始信号输入端SET2电连接、第二十四晶体管M24的第一极与第一电压信号FW电连接、第二十四晶体管M24的第二极与第二自举点P2电连接；
第二十五晶体管M25的栅极与第二复位信号输入端RESET2电连接、第二十五晶体管M25的第一极与第二电压信号BW电连接、第二十五晶体管M25的第二极与第二自举点P2电连接；
第三十九晶体管M39的栅极与第一自举点P1电连接、第三十九晶体管M39的第一极与第一时序信号输入端CK1电连接、第三十九晶体管M39的第二极与第三信号输出端Gout_sub_n电连接；
第四十晶体管M40的栅极与第二节点N2电连接、第四十晶体管M40的第一极与第三信号输出端Gout_sub_n电连接、第四十晶体管M40的第二极与第二电压信号输入端VGL2电连接；
第四十一晶体管M41的栅极与第一节点N1电连接、第四十一晶体管M41的第一极与第三信号输出端Gout_sub_n电连接、第四十一晶体管M41的第二极与第二电压信号输入端VGL2电连接；
第四十二晶体管M42的栅极与第二自举点P2电连接、第四十二晶体管M42的第一极与第四信号输出端Gout_sub_n+1电连接、第四十二晶体管M42的第二极与第二时序信号输入端CK2电连接；
第四十三晶体管M43的栅极与第二节点N2电连接、第四十三晶体管M43的第一极与第二电压信号输入端VGL2电连接、第四十三晶体管M43的第二极与第四信号输出端Gout_sub_n+1电连接；
第四十四晶体管M44的栅极与第一节点N1电连接、第四十四晶体管M44的第一极与第二电压信号输入端VGL2电连接、第四十四晶体管M44的第二极与第四信号输出端Gout_sub_n+1电连接；
第四十五晶体管M45的栅极与第三复位信号输入端RESET_all电连接、第四十五晶体管M45的第一极与第二电压信号输入端VGL2电连接、第四十五晶体管M45的第二极与第二自举点P2电连接；
第四十六晶体管M46的栅极与第三复位信号输入端RESET_all电连接、第四十六晶体管M46的第一极与第一自举点P1电连接、第四十六晶体管M46的第二极与第二电压信号输入端VGL2电连接；
第一电容C1的第一极板与第一自举点P1电连接，第一电容C1的第二极板与第一信号输出端Gout_n电连接；
第二电容C2的第一极板与第二自举点P2电连接，第二电容C2的第二极板与第二信号输出端Gout_n+1电连接；
栅极输出晶体管包括第八晶体管M8和第十四晶体管M14；第一输出晶体管包括第三十九晶体管M39和第四十二晶体管M42。其中，自举点包括第一自举点P1和第二自举点P2。
需要说明的是，图10中，走线在“T”字形相交处均电连接，走线在“十”字形相交处标记有黑点的均电连接。
本实施例提供的阵列基板中，各移位寄存器之间的电连接方式有多种，具体可以根据实际的需求进行设置，本实施例在此不做具体限制。
本实施例提供的阵列基板，第八晶体管M8和第十四晶体管M14为栅极输出晶体管，第八晶体管M8和第十四晶体管M14的有源层的材料包括多晶硅，相对于现有技术，可以减小第八晶体管M8和第十四晶体管M14所占的面积，因而可以减小移位寄存器在非显示区所占的面积。
并且，第三十九晶体管M39和第四十二晶体管M42为第一输出晶体管，第三十九晶体管M39和第四十二晶体管M42的有源层的材料包括非晶硅，第三十九晶体管M39和第四十二晶体管M42的关态电流Ioff较小，即为第三十九晶体管M39和第四十二晶体管M42的漏电流较小，从而可以减小第X级移位寄存器的第三十九晶体管M39和第四十二晶体管M42对第X+1级移位寄存器的自举点的影响，保证第X+1级移位寄存器的正常工作。
第一信号输出端Gout_n、第二信号输出端Gout_n+1均为栅极信号输出端；即为，栅极驱动电路通过第一信号输出端Gout_n与第n条栅极线电连接，栅极驱动电路通过第二信号输出端Gout_n+1与第n+1条栅极线电连接。
第零晶体管MO和第一晶体管M均为充电晶体管，第零晶体管MO和第一晶体管M为第一自举点P1充电；第二十四晶体管M24和第二十五晶体管M25均为充电晶体管，第二十四晶体管M24和第二十五晶体管M25为第二自举点P2充电。
可选的，图10所示的实施例中，除第八晶体管M8和第十四晶体管M14、第三十九晶体管M39和第四十二晶体管M42外，其余的移位寄存器晶体管的有源层的材料可以为非晶硅。
在一些可选的实施例中，多个移位寄存器晶体管包括充电晶体管，充电晶体管用于给自举点P充电；充电晶体管包括充电有源层，充电有源层的材料包括非晶硅。充电晶体管的充电有源层的材料包括非晶硅，其关态电流Ioff较小。已知的，移位寄存器中的移位寄存器晶体管的关态电流Ioff随着温度的升高而增大，本实施例提供的阵列基板中，在高温的环境下，充电晶体管的关态电流Ioff较小，可以使阵列基板在高温环境中正常工作。
具体的，请参考图11，图11是本发明实施例提供的阵列基板中的又一种移位寄存器的电路结构示意图。本实施例提供的移位寄存器包括第零晶体管MO、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电容C1和第二电容C2；其中，
第零晶体管MO的栅极与起始信号输入端STV电连接、第零晶体管MO的第一极与第一电压信号输入端DIR1电连接、第零晶体管MO的第二极与自举点P电连接；
第一晶体管M1的栅极与第一电压信号输入端Gn+1电连接、第一晶体管M1的第一极与自举点P电连接、第一晶体管M1的第二极与第二电压信号输入端DIR2电连接；
第二晶体管M2的栅极与第一节点N1电连接、第二晶体管M2的第一极与自举点P电连接、第二晶体管M2的第二极与第二电压信号输入端VGL电连接；
第三晶体管M3的栅极与自举点P电连接、第三晶体管M3的第一极与第一节点N1电连接、第三晶体管M3的第二极与第二电压信号输入端VGL电连接；
第四晶体管M4的栅极与自举点P电连接、第四晶体管M4的第一极与第一时序信号输入端CKB电连接、第四晶体管M4的第二极与第一信号输出端Gn电连接；
第五晶体管M5的栅极与第一节点N1电连接、第五晶体管M5的第一极与第一信号输出端Gn电连接、第五晶体管M5的第二极与第二电压信号输入端VGL电连接；
第六晶体管M6的栅极与第二时序信号输入端CK电连接、第六晶体管M6的第一极与第一信号输出端Gn电连接、第六晶体管M6的第二极与第二电压信号输入端VGL电连接；
第七晶体管M7的栅极与第一复位信号输入端RESET电连接、第七晶体管M7的第一极与自举点P电连接、第七晶体管M7的第二极与第二电压信号输入端VGL电连接；
第八晶体管M8的栅极与第一复位信号输入端RESET电连接、第八晶体管M8的第一极与第一信号输出端Gn电连接、第八晶体管M8的第二极与第二电压信号输入端VGL电连接；
第一电容C1的第一极板与第一时序信号输入端CKB电连接，第一电容C1的第二极板与第一节点N1电连接；
第二电容C2的第一极板与自举点P电连接，第二电容C2的第二极板与第一信号输出端Gn电连接；
充电晶体管包括第零晶体管MO和第一晶体管M1，栅极输出晶体管包括第四晶体管M4。
需要说明的是，图11中，走线在“T”字形相交处均电连接，走线在“十”字形相交处标记有黑点的均电连接。
本实施例提供的阵列基板中，第四晶体管M4为栅极输出晶体管，第四晶体管M4的有源层的材料包括多晶硅，相对于现有技术，可以减小第四晶体管M4所占的面积，因而可以减小移位寄存器在非显示区所占的面积。
并且，第零晶体管MO和第一晶体管M1为充电晶体管，第零晶体管MO和第一晶体管M1的有源层的材料包括非晶硅，第零晶体管MO和第一晶体管M1的关态电流Ioff较小。即使在高温的环境下，第零晶体管MO和第一晶体管M1的关态电流Ioff较小，可以使阵列基板在高温环境中正常工作。
第一信号输出端Gn为栅极信号输出端，即为，栅极驱动电路通过第一信号输出端Gn与对应的栅极线电连接。
可选的，图11所示的实施例中，除第零晶体管MO和第一晶体管M1外，其余的移位寄存器晶体管的有源层的材料可以为非晶硅。
在一些可选的实施例中，栅极驱动电路具有正向扫描功能；多级移位寄存器包括第一级移位寄存器至第N级移位寄存器；其中，N为整数，且N≥3；移位寄存器包括栅极信号输出端；多个移位寄存器晶体管包括第一充电晶体管和第二充电晶体管，第一充电晶体管和第二充电晶体管用于给自举点P充电；第X级移位寄存器的第一充电晶体管的栅极与第X-1级移位寄存器的栅极信号输出端电连接；第X级移位寄存器的第二充电晶体管的栅极与第X+1级移位寄存器的栅极信号输出端电连接；其中，2≤X≤N-1；第一充电晶体管包括第一充电有源层，第一充电有源层的材料包括非晶硅；第二充电晶体管包括第二充电有源层，第二充电有源层的材料包括多晶硅。已知的，栅极驱动电路的功能包括正向扫描功能，或者栅极驱动电路的功能包括正反扫功能。其中，正向扫描功能是指，从第一级移位寄存器开始，第N级移位寄存器为止，第一级移位寄存器至第N级移位寄存器依次向栅极线输出栅极信号。正反扫功能是指，栅极驱动电路既可以具有正向扫描功能，也具有反向扫描功能；其中，反向扫描功能是指，从第N级移位寄存器开始，第一级移位寄存器为止，第N级移位寄存器至第一级移位寄存器依次向栅极线输出栅极信号。
本实施例提供的阵列基板中，各移位寄存器之间的电连接方式有多种，具体可以根据实际的需求进行设置，本实施例在此不做具体限制。
当栅极驱动电路包括正向扫描功能时，第一充电晶体管的有源层的材料包括非晶硅，第二充电晶体管的有源层的材料均包括多晶硅。在正向扫描时，第一充电晶体管的栅极可以作为起始信号输入端，用于输入有效脉冲信号。第一充电晶体管的第一充电有源层的材料包括非晶硅，其关态电流Ioff较小，可以减小第一充电晶体管的关态电流Ioff对于自举点P的影响，使阵列基板正常工作。第二充电晶体管的第二充电有源层的材料包括多晶硅，可以减小第二充电晶体管所占的面积，有利于实现窄边框。
在一些可选的实施例中，栅极驱动电路具有正反扫功能。多个级联的移位寄存器之间的连接关系可以如图12所示，除第一级移位寄存器G1和第N级移位寄存器GN之外，每级移位寄存器的信号输出端OUT均向下一级移位寄存器的第一控制端S1输入第一控制信号，并向上一级移位寄存器的第二控制端S2输入第二控制信号；
第N级移位寄存器GN的信号输出端OUT向第一级移位寄存器G1的第一控制端S1输入第一控制信号；
第一级移位寄存器G1的信号输出端OUT向第N级移位寄存器GN的第二控制端S2输入第二控制信号。其中，每级移位寄存器的信号输出端OUT即对应图11中的第一信号输出端Gn，第一控制端S1对应图11中的第一充电晶体管的栅极，第二控制端S2对应图11中的第二充电晶体管的栅极。
在正向扫描时，第一充电晶体管的栅极可以作为信号输入端，用于输入有效脉冲信号；而第二充电晶体管的栅极可以作为复位信号端，用于输入复位信号；或者，
在反向扫描时，第一充电晶体管的栅极可以作为复位信号端，用于输入复位信号；而第二充电晶体管的栅极作为信号输入端，用于输入有效脉冲信号。
当栅极驱动电路具有正反扫功能时，第一充电晶体管包括第一充电有源层，第一充电有源层的材料包括非晶硅；并且，第二充电晶体管包括第二充电有源层，第二充电有源层的材料包括非晶硅。因此，第一充电晶体管和第二充电晶体管的关态电流Ioff较小，可以减小第一充电晶体管和第二充电晶体管的关态电流Ioff对于自举点P的影响，使阵列基板正常工作。
具体的，请继续参考图11，移位寄存器包括第零晶体管MO、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电容C1和第二电容C2；其中，
第零晶体管MO的栅极与起始信号输入端STV电连接、第零晶体管MO的第一极与第一电压信号输入端DIR1电连接、第零晶体管MO的第二极与自举点PU电连接；
第一晶体管M1的栅极与第一电压信号输入端Gn+1电连接、第一晶体管M1的第一极与自举点PU电连接、第一晶体管M1的第二极与第二电压信号输入端DIR2电连接；
第二晶体管M2的栅极与第一节点PD电连接、第二晶体管M2的第一极与自举点PU电连接、第二晶体管M2的第二极与第二电压信号输入端VGL电连接；
第三晶体管M3的栅极与自举点PU电连接、第三晶体管M3的第一极与第一节点PD电连接、第三晶体管M3的第二极与第二电压信号输入端VGL电连接；
第四晶体管M4的栅极与自举点PU电连接、第四晶体管M4的第一极与第一时序信号输入端CKB电连接、第四晶体管M4的第二极与第一信号输出端Gn电连接；
第五晶体管M5的栅极与第一节点PD电连接、第五晶体管M5的第一极与第一信号输出端Gn电连接、第五晶体管M5的第二极与第二电压信号输入端VGL电连接；
第六晶体管M6的栅极与第二时序信号输入端CK电连接、第六晶体管M6的第一极与第一信号输出端Gn电连接、第六晶体管M6的第二极与第二电压信号输入端VGL电连接；
第七晶体管M7的栅极与第一复位信号输入端RESET电连接、第七晶体管M7的第一极与自举点PU电连接、第七晶体管M7的第二极与第二电压信号输入端VGL电连接；
第八晶体管M8的栅极与第一复位信号输入端RESET电连接、第八晶体管M8的第一极与第一信号输出端Gn电连接、第八晶体管M8的第二极与第二电压信号输入端VGL电连接；
第一电容C1的第一极板与第一时序信号输入端CKB电连接，第一电容C1的第二极板与第一节点PD电连接；
第二电容C2的第一极板与自举点P电连接，第二电容C2的第二极板与第一信号输出端Gn电连接；
第一充电晶体管包括第零晶体管MO，第二充电晶体管包括第一晶体管M1，栅极输出晶体管包括第四晶体管M4。
第一信号输出端Gn为栅极信号输出端，即为，栅极驱动电路通过第一信号输出端Gn与对应的栅极线电连接。
本实施例提供的阵列基板中，第零晶体管MO为第一充电晶体管，第一晶体管M1为第二充电晶体管，第四晶体管M4为栅极输出晶体管，因此，第零晶体管MO和第一晶体管M1的关态电流Ioff较小，可以减小第零晶体管MO和第一晶体管M1的关态电流Ioff对于自举点PU的影响，使阵列基板正常工作。
本发明还提供了一种显示面板，包括本发明上述任一实施例提供的阵列基板。请参考图13，图13是本发明实施例提供的一种显示面板的结构示意图。图13所示的显示面板包括：本发明上述任一实施例提供的阵列基板100，以及对置基板200。
可选的，请继续参考图13，显示面板还包括夹持设置在阵列基板100和对置基板200之间的液晶层300。可选的，对置基板200为玻璃盖板或者彩膜基板，本实施例对此不作具体限制。
可选的，本实施例提供的显示面板可以为有机发光显示面板，请参考图14，图14所示的显示面板包括：本发明上述任一实施例提供的阵列基板100，以及对置基板200。可选的，对置基板200可以为硬质的玻璃基板、也可以为柔性的封装基板，本实施例对此不作具体限制。
本实施例提供的显示面板可以为液晶显示面板或者有机发光显示面板，或者其他类型的显示面板，本实施例对此不作具体限制。本实施例提供的显示面板，具有本发明各实施例提供的阵列基板的有益效果，具体可以参考上述各实施例对于阵列基板的具体说明，本实施例在此不再赘述。
本发明还提供了一种显示装置，包括本发明上述任一实施例提供的显示面板。请参考图15，图15是本发明实施例提供的一种显示装置的结构示意图。图15提供的显示装置1000包括本发明上述任一实施例提供的显示面板1000A。图15实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本发明实施例提供的显示装置，可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置，本发明对此不作具体限制。本发明实施例提供的显示装置，具有本发明实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。
通过上述实施例可知，本发明提供的阵列基板、显示面板和显示装置，至少实现了如下的有益效果：
本发明提供的阵列基板、显示面板和显示装置中，多个移位寄存器晶体管包括栅极输出晶体管，栅极输出晶体管包括栅极输出有源层，栅极输出有源层的材料包括多晶硅。由于多晶硅的电子迁移率比非晶硅大，因此本发明实施例提供的栅极输出晶体管，开态电流Ion较大，充放电较快较充分。同时，相对于现有技术，可以减小栅极输出有源层的面积、进而减小栅极输出晶体管的面积，因此可以减小栅极驱动电路在非显示区的面积，有利于实现窄边框。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (13)

1.一种阵列基板，其特征在于，包括：
显示区和围绕所述显示区的非显示区；
所述显示区包括多个显示晶体管，所述显示晶体管包括显示有源层，所述显示有源层的材料包括非晶硅；
所述显示区包括多条栅极线，所述非显示区包括栅极驱动电路，所述栅极驱动电路与多条所述栅极线电连接；
所述栅极驱动电路包括多级移位寄存器；
所述移位寄存器包括多个移位寄存器晶体管、栅极信号输出端、自举点；
所述多个移位寄存器晶体管包括栅极输出晶体管；
所述栅极输出晶体管的栅极与所述自举点电连接，所述栅极输出晶体管的第一极和所述栅极信号输出端电连接；
所述栅极输出晶体管包括栅极输出有源层，所述栅极输出有源层的材料包括多晶硅；
所述栅极输出有源层的厚度小于所述显示有源层的厚度；或者，
所述多级移位寄存器包括第一级移位寄存器至第N级移位寄存器；其中，N为整数，且N≥3；所述多个移位寄存器晶体管包括充电晶体管和第一输出晶体管，所述充电晶体管用于给所述自举点充电；第X级移位寄存器的所述第一输出晶体管的栅极与同级移位寄存器的所述自举点电连接，所述第X级移位寄存器的所述第一输出晶体管的第一极与第X+1级移位寄存器的所述充电晶体管的栅极电连接；其中，1≤X≤N-1；所述第一输出晶体管不向所述栅极线输出扫描信号；所述第一输出晶体管包括第一有源层，所述第一有源层的材料包括非晶硅；或者，
所述多个移位寄存器晶体管包括充电晶体管，所述充电晶体管用于给所述自举点充电；所述充电晶体管包括充电有源层，所述充电有源层的材料包括非晶硅；或者，
所述栅极驱动电路具有正向扫描功能；所述多级移位寄存器包括第一级移位寄存器至第N级移位寄存器；其中，N为整数，且N≥3；所述多个移位寄存器晶体管包括第一充电晶体管和第二充电晶体管，所述第一充电晶体管和所述第二充电晶体管用于给所述自举点充电；第X级移位寄存器的所述第一充电晶体管的栅极与第X-1级移位寄存器的所述栅极信号输出端电连接；所述第X级移位寄存器的所述第二充电晶体管的栅极与第X+1级移位寄存器的所述栅极信号输出端电连接；其中，2≤X≤N-1；所述第一充电晶体管包括第一充电有源层，所述第一充电有源层的材料包括非晶硅；所述第二充电晶体管包括第二充电有源层，所述第二充电有源层的材料包括多晶硅。
2.根据权利要求1所述的阵列基板，其特征在于，
所述栅极输出有源层的电子迁移率为P1，所述显示有源层的电子迁移率为P2，其中，P1/P2≥10。
3.根据权利要求2所述的阵列基板，其特征在于，
10平方厘米/(伏·秒)≤P1≤100平方厘米/(伏·秒)；
0.2平方厘米/(伏·秒)≤P2≤1.5平方厘米/(伏·秒)。
4.根据权利要求1所述的阵列基板，其特征在于，当所述栅极输出有源层的厚度小于所述显示有源层的厚度时：
所述栅极输出有源层的厚度小于等于
Figure FDA0002367871700000021
5.根据权利要求1所述的阵列基板，其特征在于，
所述栅极输出晶体管为底栅结构。
6.根据权利要求1所述的阵列基板，其特征在于，当所述多级移位寄存器包括所述第一级移位寄存器至所述第N级移位寄存器，且所述多个移位寄存器晶体管包括所述充电晶体管时：
所述移位寄存器包括第零晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第一电容和第二电容；其中，
所述第零晶体管的栅极与起始信号输入端电连接、所述第零晶体管的第一极与第一电压信号输入端电连接、所述第零晶体管的第二极与所述自举点电连接；
所述第一晶体管的栅极与第一复位信号输入端电连接、所述第一晶体管的第一极与所述自举点电连接、所述第一晶体管的第二极与第二电压信号输入端电连接；
所述第二晶体管的栅极与第一节点电连接、所述第二晶体管的第一极与所述自举点电连接、所述第二晶体管的第二极与第三电压信号输入端电连接；
所述第三晶体管的栅极与所述自举点电连接、所述第三晶体管的第一极与所述第一节点电连接、所述第三晶体管的第二极与所述第三电压信号输入端电连接；
所述第四晶体管的栅极与所述自举点电连接、所述第四晶体管的第一极与第一时序信号输入端电连接、所述第四晶体管的第二极与第一信号输出端电连接；
所述第五晶体管的栅极与所述第一节点电连接、所述第五晶体管的第一极与所述第一信号输出端电连接、所述第五晶体管的第二极与第四电压信号输入端电连接；
所述第六晶体管的栅极与第二时序信号输入端电连接、所述第六晶体管的第一极与所述第一信号输出端电连接、所述第六晶体管的第二极与所述第四电压信号输入端电连接；
所述第七晶体管的栅极与第五电压信号输入端电连接、所述第七晶体管的第一极与所述第一信号输出端电连接、所述第七晶体管的第二极与所述第四电压信号输入端电连接；
所述第八晶体管的栅极与第二复位信号输入端电连接、所述第八晶体管的第一极与所述自举点电连接、所述第八晶体管的第二极与所述第四电压信号输入端电连接；
所述第九晶体管的栅极与所述自举点电连接、所述第九晶体管的第一极与所述第一时序信号输入端电连接、所述第九晶体管的第二极与第二信号输出端电连接；
所述第十晶体管的栅极与所述第二时序信号输入端电连接、所述第十晶体管的第一极与所述第二信号输出端电连接、所述第十晶体管的第二极与所述第三电压信号输入端电连接；
所述第十一晶体管的栅极与所述第一节点电连接、所述第十一晶体管的第一极与所述第二信号输出端电连接、所述第十一晶体管的第二极与所述第三电压信号输入端电连接；
所述第一电容的第一极板与所述第一时序信号输入端电连接，所述第一电容的第二极板与所述第一节点电连接；
所述第二电容的第一极板与所述自举点电连接，所述第二电容的第二极板与所述第一信号输出端电连接；
所述栅极输出晶体管包括所述第四晶体管，所述第一输出晶体管包括所述第九晶体管。
7.根据权利要求1所述的阵列基板，其特征在于，当所述多级移位寄存器包括所述第一级移位寄存器至所述第N级移位寄存器，且所述多个移位寄存器晶体管包括所述充电晶体管时：
所述移位寄存器包括第零晶体管、第一晶体管至第二十五晶体管、第三十九晶体管至第四十六晶体管、第一电容和第二电容；其中，
所述第零晶体管的栅极与第一起始信号输入端电连接、所述第零晶体管的第一极与第一电压信号电连接、所述第零晶体管的第二极与第一自举点电连接；
所述第一晶体管的栅极与第一复位信号输入端电连接、所述第一晶体管的第一极与第二电压信号电连接、所述第一晶体管的第二极与所述第一自举点电连接；
所述第二晶体管的栅极与所述第一起始信号输入端电连接、所述第二晶体管的第一极与第一节点电连接、所述第二晶体管的第二极与第二电压信号输入端电连接；
所述第三晶体管的栅极与所述第一自举点电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述第二电压信号输入端电连接；
所述第四晶体管的栅极与所述第一节点电连接、所述第四晶体管的第一极与所述第一自举点电连接、所述第四晶体管的第二极与所述第二电压信号输入端电连接；
所述第五晶体管的栅极与所述第一节点电连接、所述第五晶体管的第一极与第一信号输出端电连接、所述第五晶体管的第二极与所述第一电压信号输入端电连接；
所述第六晶体管的栅极与第二节点电连接、所述第六晶体管的第一极与所述第一自举点电连接、所述第六晶体管的第二极与所述第二电压信号输入端电连接；
所述第七晶体管的栅极与所述第二节点电连接、所述第七晶体管的第一极与所述第一信号输出端电连接、所述第七晶体管的第二极与所述第一电压信号输入端电连接；
所述第八晶体管的栅极与第一自举点电连接、所述第八晶体管的第一极与第一时序信号输入端电连接、所述第八晶体管的第二极与所述第一信号输出端电连接；
所述第九晶体管的栅极与第三电压信号电连接、所述第九晶体管的第一极与第三节点电连接、所述第九晶体管的第二极与所述第三电压信号电连接；
所述第十晶体管的栅极与所述第三节点电连接、所述第十晶体管的第一极与所述第三电压信号电连接、所述第十晶体管的第二极与所述第一节点电连接；
所述第十一晶体管的栅极与第二自举点电连接、所述第十一晶体管的第一极与所述第三节点电连接、所述第十一晶体管的第二极与所述第二电压信号输入端电连接；
所述第十二晶体管的栅极与所述第一自举点电连接、所述第十二晶体管的第一极与所述第三节点电连接、所述第十二晶体管的第二极与所述第二电压信号输入端电连接；
所述第十三晶体管的栅极与所述第一节点电连接，所述第十三晶体管的第一极与所述第一电压信号输入端电连接、所述第十三晶体管的第二极与第二信号输出端电连接；
所述第十四晶体管的栅极与第二自举点电连接、所述第十四晶体管的第一极与第二信号输出端电连接、所述第十四晶体管的第二极与第二时序信号输入端电连接；
所述第十五晶体管的栅极与所述第一节点电连接、所述第十五晶体管的第一极与所述第二电压信号输入端电连接、所述第十五晶体管的第二极与所述第二自举点电连接；
所述第十六晶体管的栅极与所述第二节点电连接、所述第十六晶体管的第一极与所述第一电压信号输入端电连接、所述第十六晶体管的第二极与所述第二信号输出端电连接；
所述第十七晶体管的栅极与所述第二节点电连接、所述第十七晶体管的第一极与所述第二电压信号输入端电连接、所述第十七晶体管的第二极与所述第二自举点电连接；
所述第十八晶体管的栅极与第四节点电连接、所述第十八晶体管的第一极与所述第二节点电连接、所述第十八晶体管的第二极与第四电压信号电连接；
所述第十九晶体管的栅极与所述第二自举点电连接、所述第十九晶体管的第一极与所述第二电压信号输入端电连接、所述第十九晶体管的第二极与所述第四节点电连接；
所述第二十晶体管的栅极与所述第二自举点电连接、所述第二十晶体管的第一极与所述第二电压信号输入端电连接、所述第二十晶体管的第二极与所述第二节点电连接；
所述第二十一晶体管的栅极与所述第一自举点电连接、所述第二十一晶体管的第一极与所述第二电压信号输入端电连接、所述第二十一晶体管的第二极与所述第四节点电连接；
所述第二十二晶体管的栅极与所述第一起始信号输入端电连接、所述第二十二晶体管的第一极与所述第二电压信号输入端电连接、所述第二十二晶体管的第二极与所述第二节点电连接；
所述第二十三晶体管的栅极与所述第四电压信号电连接、所述第二十三晶体管的第一极与所述第四节点电连接、所述第二十三晶体管的第二极与所述第四电压信号电连接；
所述第二十四晶体管的栅极与第二起始信号输入端电连接、所述第二十四晶体管的第一极与所述第一电压信号电连接、所述第二十四晶体管的第二极与所述第二自举点电连接；
所述第二十五晶体管的栅极与第二复位信号输入端电连接、所述第二十五晶体管的第一极与所述第二电压信号电连接、所述第二十五晶体管的第二极与所述第二自举点电连接；
所述第三十九晶体管的栅极与所述第一自举点电连接、所述第三十九晶体管的第一极与所述第一时序信号输入端电连接、所述第三十九晶体管的第二极与第三信号输出端电连接；
所述第四十晶体管的栅极与所述第二节点电连接、所述第四十晶体管的第一极与所述第三信号输出端电连接、所述第四十晶体管的第二极与所述第二电压信号输入端电连接；
所述第四十一晶体管的栅极与所述第一节点电连接、所述第四十一晶体管的第一极与所述第三信号输出端电连接、所述第四十一晶体管的第二极与所述第二电压信号输入端电连接；
所述第四十二晶体管的栅极与所述第二自举点电连接、所述第四十二晶体管的第一极与第四信号输出端电连接、所述第四十二晶体管的第二极与所述第二时序信号输入端电连接；
所述第四十三晶体管的栅极与所述第二节点电连接、所述第四十三晶体管的第一极与所述第二电压信号输入端电连接、所述第四十三晶体管的第二极与所述第四信号输出端电连接；
所述第四十四晶体管的栅极与所述第一节点电连接、所述第四十四晶体管的第一极与所述第二电压信号输入端电连接、所述第四十四晶体管的第二极与所述第四信号输出端电连接；
所述第四十五晶体管的栅极与第三复位信号输入端电连接、所述第四十五晶体管的第一极与所述第二电压信号输入端电连接、所述第四十五晶体管的第二极与所述第二自举点电连接；
所述第四十六晶体管的栅极与所述第三复位信号输入端电连接、所述第四十六晶体管的第一极与所述第一自举点电连接、所述第四十六晶体管的第二极与所述第二电压信号输入端电连接；
所述第一电容的第一极板与所述第一自举点电连接，所述第一电容的第二极板与所述第一信号输出端电连接；
所述第二电容的第一极板与所述第二自举点电连接，所述第二电容的第二极板与所述第二信号输出端电连接；
所述栅极输出晶体管包括所述第八晶体管和所述第十四晶体管；所述第一输出晶体管包括所述第三十九晶体管和所述第四十二晶体管。
8.根据权利要求1所述的阵列基板，其特征在于，当所述多个移位寄存器晶体管包括所述充电晶体管，且所述充电晶体管用于给所述自举点充电时：
所述移位寄存器包括第零晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容；其中，
所述第零晶体管的栅极与起始信号输入端电连接、所述第零晶体管的第一极与第一电压信号输入端电连接、所述第零晶体管的第二极与所述自举点电连接；
所述第一晶体管的栅极与第一电压信号输入端电连接、所述第一晶体管的第一极与所述自举点电连接、所述第一晶体管的第二极与第二电压信号输入端电连接；
所述第二晶体管的栅极与第一节点电连接、所述第二晶体管的第一极与所述自举点电连接、所述第二晶体管的第二极与第二电压信号输入端电连接；
所述第三晶体管的栅极与所述自举点电连接、所述第三晶体管的第一极与所述第一节点电连接、所述第三晶体管的第二极与所述第二电压信号输入端电连接；
所述第四晶体管的栅极与所述自举点电连接、所述第四晶体管的第一极与第一时序信号输入端电连接、所述第四晶体管的第二极与第一信号输出端电连接；
所述第五晶体管的栅极与所述第一节点电连接、所述第五晶体管的第一极与所述第一信号输出端电连接、所述第五晶体管的第二极与所述第二电压信号输入端电连接；
所述第六晶体管的栅极与第二时序信号输入端电连接、所述第六晶体管的第一极与所述第一信号输出端电连接、所述第六晶体管的第二极与所述第二电压信号输入端电连接；
所述第七晶体管的栅极与第一复位信号输入端电连接、所述第七晶体管的第一极与所述自举点电连接、所述第七晶体管的第二极与所述第二电压信号输入端电连接；
所述第八晶体管的栅极与所述第一复位信号输入端电连接、所述第八晶体管的第一极与所述第一信号输出端电连接、所述第八晶体管的第二极与所述第二电压信号输入端电连接；
所述第一电容的第一极板与所述第一时序信号输入端电连接，所述第一电容的第二极板与所述第一节点电连接；
所述第二电容的第一极板与所述自举点电连接，所述第二电容的第二极板与所述第一信号输出端电连接；
所述充电晶体管包括所述第零晶体管和所述第一晶体管，所述栅极输出晶体管包括所述第四晶体管。
9.根据权利要求1所述的阵列基板，其特征在于，当所述栅极驱动电路具有正向扫描功能时：
所述移位寄存器包括第零晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一电容和第二电容；其中，
所述第零晶体管的栅极与起始信号输入端电连接、所述第零晶体管的第一极与第一电压信号输入端电连接、所述第零晶体管的第二极与所述自举点电连接；
所述第一晶体管的栅极与第一电压信号输入端电连接、所述第一晶体管的第一极与所述自举点电连接、所述第一晶体管的第二极与第二电压信号输入端电连接；
所述第二晶体管的栅极与第一节点电连接、所述第二晶体管的第一极与所述自举点电连接、所述第二晶体管的第二极与第二电压信号输入端电连接；
所述第三晶体管的栅极与所述自举点电连接、所述第三晶体管的第一极与所述第一节点电连接、所述第三晶体管的第二极与所述第二电压信号输入端电连接；
所述第四晶体管的栅极与所述自举点电连接、所述第四晶体管的第一极与第一时序信号输入端电连接、所述第四晶体管的第二极与第一信号输出端电连接；
所述第五晶体管的栅极与所述第一节点电连接、所述第五晶体管的第一极与所述第一信号输出端电连接、所述第五晶体管的第二极与所述第二电压信号输入端电连接；
所述第六晶体管的栅极与第二时序信号输入端电连接、所述第六晶体管的第一极与所述第一信号输出端电连接、所述第六晶体管的第二极与所述第二电压信号输入端电连接；
所述第七晶体管的栅极与第一复位信号输入端电连接、所述第七晶体管的第一极与所述自举点电连接、所述第七晶体管的第二极与所述第二电压信号输入端电连接；
所述第八晶体管的栅极与所述第一复位信号输入端电连接、所述第八晶体管的第一极与所述第一信号输出端电连接、所述第八晶体管的第二极与所述第二电压信号输入端电连接；
所述第一电容的第一极板与所述第一时序信号输入端电连接，所述第一电容的第二极板与所述第一节点电连接；
所述第二电容的第一极板与所述自举点电连接，所述第二电容的第二极板与所述第一信号输出端电连接；
所述第一充电晶体管包括所述第零晶体管，所述第二充电晶体管包括所述第一晶体管，所述栅极输出晶体管包括所述第四晶体管。
10.根据权利要求1所述的阵列基板，其特征在于，
所述多级移位寄存器沿第一方向排列；
所述多级移位寄存器中的所述栅极输出晶体管沿所述第一方向排列。
11.根据权利要求1所述的阵列基板，其特征在于，
所述多个移位寄存器晶体管中，除所述栅极输出晶体管外，其他所述移位寄存器晶体管的有源层的材料均包括非晶硅。
12.一种显示面板，其特征在于，包括如权利要求1-11任一项所述的阵列基板。
13.一种显示装置，其特征在于，包括如权利要求12所述的显示面板。
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