WO2015158051A1 - 栅极驱动电路及栅极驱动方法 - Google Patents

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WO2015158051A1
WO2015158051A1 PCT/CN2014/082500 CN2014082500W WO2015158051A1 WO 2015158051 A1 WO2015158051 A1 WO 2015158051A1 CN 2014082500 W CN2014082500 W CN 2014082500W WO 2015158051 A1 WO2015158051 A1 WO 2015158051A1
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signal output
transistor
electrically connected
drain
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PCT/CN2014/082500
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English (en)
French (fr)
Inventor
李冀翔
Original Assignee
深圳市华星光电技术有限公司
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to the field of liquid crystal display, and more particularly to a gate driving circuit and a gate driving method. Background technique
  • the GOA Gate Driver on Array
  • TFT Thin Film Transistor
  • the functions of the GOA circuit mainly include: charging the capacitor in the shift register unit by using a high level signal outputted by the gate line of the previous row, so that the gate line of the current line outputs a high level signal, and then using the high output of the next line of the gate line output.
  • the flat signal is reset.
  • FIG. 1 is a schematic diagram of an existing GOA panel with a Tri-gate architecture.
  • the existing GOA circuit is mainly composed of a plurality of shift register units, each shift register unit corresponding to one gate line, and the output end is used to drive the pixel area of the display panel, that is, the entire gate driver corresponds to G 2 , ... G 3n gate scan line, the pixel area includes a plurality of pixel units arranged in a matrix by using a Tri-gate design, each pixel unit includes three colors of R, G, B, and the source driver passes through the data line S l S 2 , ... S m outputs a data signal to each pixel unit.
  • Tri-gate technology is a special stacking architecture that adds a "vertical tail structure" on three sides of the tri-gate conductive via to eliminate excess heat and provide longer mobile devices through high-combination gate insulators and strained silicon. Battery life and better performance.
  • the number of gate scan lines can be increased by a factor of three, thereby reducing the number of data lines of the source driver and reducing the cost of the source driver.
  • the combination of -gate technology and GOA technology enables the purpose of a single wafer.
  • a cell of a GOA is usually composed of a plurality of TFTs and capacitors, such as 7T2C.
  • the capacitors occupy some area on the wiring. If the panel is applied with a Tri-gate architecture, the number of units of the entire GOA is Three times the original, it will make the layout area of the panel larger.
  • multiplexing technology refers to in a data communication system or a computer network system
  • the bandwidth or capacity of the transmission medium often exceeds the need to transmit a single signal.
  • Multiplexing techniques can be used to combine multiple signals for transmission over a single physical channel, which greatly saves cable installation and maintenance costs over long distances. Summary of the invention
  • An object of the present invention is to provide a gate driving circuit having a multiplexer module capable of reducing the area of a TFT-LCD boundary wiring and the number of GOA devices, and capable of driving a gate line normally.
  • Another object of the present invention is to provide a gate driving method capable of reducing the area of a TFT-LCD boundary wiring and the number of GOA devices, and capable of driving a gate line normally.
  • the present invention provides a gate driving circuit comprising: a gate driving module having a plurality of signal output ports and a plurality of multiplexer modules, each of the multiplexer modules being electrically Connecting a corresponding signal output port and including a low level input and first, second and third signal outputs for electrically connecting to a panel of the Tri-gate architecture, each of the multiplexer modules controlling The first, second, and third signal outputs are electrically connected/disconnected to the low level input or the corresponding signal output port; when the panel of the Tri-gate architecture is driven, the multiplexing
  • the controller module controls its first, second and third signal output terminals to be electrically connected to the corresponding signal output port alternately, and controls the first and the first of the signal output ports that are not electrically connected to the corresponding signal output port.
  • the second or third signal output is electrically connected to its low level input.
  • the gate driving module is a GOA module.
  • the multiplexer module comprises a first multiplexer unit, a second multiplexer unit and a third multiplexer unit;
  • the first multiplexer unit includes a first transistor having a first gate, a first source and a first drain, and a second transistor having a second gate a second source and a second drain, the first source is electrically connected to the signal output port of the gate driving module, and the first gate is electrically connected to the second gate, the second drain Electropolarly connecting the low level input terminal, the first drain is electrically connected to the second source and the first signal output end;
  • the second multiplexer unit comprises a third transistor and a fourth a transistor having a third gate, a third source, and a third drain, wherein the fourth transistor has a fourth gate, a fourth source, and a fourth drain, the third source Electrically connected to the signal output port of the gate driving module, the third gate is electrically connected to the fourth gate, and the fourth drain is electrically connected to the low-level input terminal, the third drain
  • the pole is electrically connected to the fourth source and the second signal output;
  • the third multiplexer unit comprises Five and sixth transistors, said fifth transistor The body
  • the multiplexer module controls the first, second, and third signal output ends to alternately electrically conduct with the corresponding signal output port, And controlling the first, second or third signal output end that is not electrically connected to the corresponding signal output port to be electrically connected to the low level input end thereof, and the control signal EN_R is input to the first gate And a second gate, a control signal EN_G is input to the third gate and the fourth gate, and a control signal EN_B is input to the fifth gate and the sixth gate.
  • the first, second, and third multiplexer units are low temperature polysilicon TFTs.
  • the multiplexer module includes first, second, and third multiplexer units;
  • the first multiplexer unit includes a first transistor and a second transistor, the first transistor Having a first gate, a first source, and a first drain, the second transistor has a second gate, a second source, and a second drain, the first source being electrically connected to the gate a signal output port of the pole drive module, the first gate is electrically connected to the second gate, the second drain is electrically connected to the low level input, the first drain and the second source,
  • the first signal output terminal is electrically connected;
  • the second multiplexer unit includes a third transistor and a fourth transistor, and the third transistor has a third gate, a third source, and a third drain.
  • the fourth transistor has a fourth gate, a fourth source, and a fourth drain, the third source is electrically connected to the signal output port of the gate driving module, and the third gate is electrically connected a fourth gate electrically connected to the low level input terminal, the The drain is electrically connected to the fourth source and the second signal output;
  • the third multiplexer unit includes a fifth transistor and a sixth transistor, and the fifth transistor has a fifth gate and a fifth source a sixth drain having a sixth gate, a sixth source, and a sixth drain, wherein the fifth source is electrically connected to a signal output port of the gate driving module
  • the fifth gate is electrically connected to the sixth gate, the sixth drain is electrically connected to the low-level input terminal, and the fifth drain is electrically connected to the sixth source and the third signal output terminal;
  • the first, second, third, fourth, fifth and sixth transistors are all N-type MOS transistors.
  • the multiplexer module controls the first, second, and third signal output ends to alternately electrically conduct with the corresponding signal output port, And controlling the first, second or first of the electrical output ports that are not electrically connected to the corresponding signal output port
  • the three signal output terminals are electrically connected to the low level input terminal thereof, the control signal EN_R is applied to the first gate, the control signal EN_G is applied to the third gate, and the control signal EN_B is applied to the fifth gate.
  • the reverse signals of the control signals EN-R, EN-G and EN-B are control signals EN-R-N, EN-G-N and EN-B-N, respectively, and are respectively applied to the second gate,
  • the fourth gate and the sixth grid are on.
  • the first, second, and third multiplexer units are amorphous silicon TFTs.
  • the present invention also provides a gate driving circuit, comprising: a gate driving module having a plurality of signal output ports and a plurality of multiplexer modules, each of the multiplexer modules electrically connecting corresponding signals An output port and including a low level input and first, second, and third signal outputs for electrically connecting to a panel of the Tri-gate architecture, each of the multiplexer modules controlling its first, first The second and third signal outputs are electrically connected/opened to the low level input or the corresponding signal output port; when the panel of the Tri-gate architecture is driven, the multiplexer module controls The first, second and third signal output terminals are electrically connected to the corresponding signal output port alternately, and control the first, second or third thereof that is not electrically connected to the corresponding signal output port The signal output terminal is electrically connected to the low level input terminal thereof;
  • the gate driving module is a GOA module
  • the multiplexer module comprises a first multiplexer unit, a second multiplexer unit and a third multiplexer unit;
  • the first multiplexer unit includes a first transistor having a first gate, a first source and a first drain, and a second transistor having a second gate a second source and a second drain, the first source is electrically connected to the signal output port of the gate driving module, and the first gate is electrically connected to the second gate, the second drain Electropolarly connecting the low level input terminal, the first drain is electrically connected to the second source and the first signal output end;
  • the second multiplexer unit comprises a third transistor and a fourth a transistor having a third gate, a third source, and a third drain, wherein the fourth transistor has a fourth gate, a fourth source, and a fourth drain, the third source Electrically connected to the signal output port of the gate driving module, the third gate is electrically connected to the fourth gate, and the fourth drain is electrically connected to the low-level input terminal, the third drain
  • the pole is electrically connected to the fourth source and the second signal output;
  • the third multiplexer unit comprises a fifth transistor having a fifth gate,
  • the multiplexer module When driving the panel of the Tri-gate architecture, the multiplexer module alternately electrically controls the first, second, and third signal output terminals to be electrically connected to the corresponding signal output port, and controls The first, second or third signal output terminal that is not electrically connected to the corresponding signal output port is electrically connected to the low-level input terminal thereof, and the control signal EN_R is input to the first gate and a second gate, the control signal EN_G is input to the third gate and the fourth gate, and the control signal
  • EN B inputs the fifth and sixth gates.
  • the first, second, and third multiplexer units are low temperature polysilicon TFTs.
  • the invention also provides a gate driving method, comprising:
  • Step ioo providing a gate driving module having a plurality of signal output ports and a plurality of multiplexer modules, each of the multiplexer modules including a low level input terminal and first, second, and third Signal output
  • Step 110 The multiplexer module is electrically connected to the corresponding signal output port.
  • Step 120 The multiplexer module is electrically connected to the Tri- through the first, second, and third signal outputs. a panel of gate structure;
  • Step 130 When driving the panel of the Tri-gate architecture, the multiplexer module controls its first, second, and third signal output terminals to be electrically connected to the corresponding signal output port alternately;
  • Step 140 When driving the panel of the Tri-gate architecture, the multiplexer module controls its first, second or third signal output that is not electrically connected to the corresponding signal output port. It is electrically connected to its low level input.
  • the gate driving module is a GOA module.
  • a gate driving circuit and a gate driving method are provided, and a multiplexer module is applied to a gate driving circuit and a panel of a Tri-gate structure, so that the gate driving circuit can be matched with The panel boundary area of the Tri-gate architecture is reduced and the gate lines can be driven normally.
  • FIG. 1 is a schematic structural diagram of a panel of an existing GOA with a Tri-gate architecture
  • FIG. 2 is a timing diagram of a gate driving circuit of the present invention
  • FIG. 3 is a circuit diagram of a first embodiment of a gate driving circuit of the present invention.
  • FIG. 4 is a circuit diagram of a second embodiment of a gate driving circuit of the present invention. detailed description
  • FIG. 3 is a schematic diagram of a circuit according to a first embodiment of the present invention.
  • the present invention provides a gate driving circuit, comprising: a gate driving module 2 and a plurality of multiplexer modules 4 electrically connected to the panel of the gate driving module 2, respectively, for the Tri-gate architecture, wherein
  • the gate driving module 2 includes a plurality of signal output ports 20; wherein the gate driving module 2 can be a GOA module;
  • the multiplexer module 4 includes a low level input terminal VGL, first, second and third multiplexer units 40, 41 and 42, and first, second and third signal output terminals 43 44 and 45;
  • Each of the multiplexer modules 4 has three control signals corresponding to the first, second and third multiplexer units 40, 41 and 42 respectively;
  • Each signal output port 20 of the gate driving module 2 is electrically connected to the first, second and third signal output terminals 43, 44 and 45 of each multiplexer module 4;
  • the first group of multiplexer modules 4 is taken as an example.
  • the multiplexer module 4 includes: a low level input terminal VGL, and the first, second, and third multiplexers
  • the user units 40, 41 and 42 and the first, second and third signal output terminals 43, 44 and 45; the first, second and third signal output terminals 43 of the multiplexer module 4, 44 and 45 are electrically connected to the signal output port 20 of the gate drive module 2;
  • the first multiplexer unit 40 includes: a first transistor T1 and a second transistor T1, the first transistor T1 having a first gate gl, a first source si, and a first drain dl,
  • the second transistor T2 has a second gate g2 , a second source s2, and a second drain d2.
  • the first source is electrically connected to the signal output port 20 of the gate driving module 2
  • the first The gate gl is electrically connected to the second gate g2
  • the second drain d2 is externally connected to the low-level input terminal VGL of the multiplexer module 4 for turning off the thin film transistor (TFT), the first drain dl and The second source s2, the first signal output end 43 of the multiplexer module 4 is electrically connected.
  • the second multiplexer unit 41 includes: a third transistor T3 and a fourth transistor T4, wherein the third transistor ⁇ 3 has a third gate g3 , a third source s3, and a third drain d3.
  • the fourth transistor T4 has a fourth gate g4, a fourth source s4, and a fourth drain d4, and the third source S3 is electrically connected to the signal output port 20 of the gate driving module 2,
  • the third gate g3 is electrically connected to the fourth gate g4, and the fourth drain d4 is externally connected to the low level input terminal VGL of the multiplexer module 4 for turning off the thin film transistor, the third drain d3 and the fourth
  • the source s4 and the second signal output terminal 44 of the multiplexer module 4 are electrically connected.
  • the third multiplexer unit 42 includes: a fifth transistor T5 and a sixth transistor T6, the fifth transistor ⁇ 5 has a fifth gate g5, a fifth source s5, and a fifth drain d5,
  • the sixth transistor T6 has a sixth gate g6, a sixth source s6 and a sixth drain d6, and the fifth source s5 is electrically connected to the signal output port 20 of the gate driving module 2, the fifth gate
  • the pole g5 is electrically connected to the sixth gate g6, and the sixth drain d6 is externally connected to the low level input terminal VGL of the multiplexer module 4 for turning off the thin film transistor, the fifth drain d5 and the sixth source S6.
  • the third signal output end 45 of the multiplexer module 4 is electrically connected.
  • the first transistor ⁇ ⁇ the third transistor ⁇ 3 and the fifth transistor ⁇ 5 of the first, second, and third multiplexer units 40 , 41 , and 42 are both ⁇ field effect (MOS
  • the second transistor ⁇ 2, the fourth transistor ⁇ 4, and the sixth transistor ⁇ 6 are all ⁇ -type MOS transistors, and the first, second, and third multiplexer units 40, 41, 42 can apply low-temperature polysilicon (Low) Temperature Poly-silicon, LTPS) Process preparation.
  • Each of the multiplexer modules 4 has three control signals respectively corresponding to the first gate gl and the second gate g2, the third gate g3 and the fourth gate g4, and the fifth gate.
  • G5 and the sixth grid g6 are respectively EN-R (controlling the red pixel enable signal), EN-G (controlling the green pixel enable signal) and EN_B (controlling the blue pixel enable signal) ).
  • EN-R, EN-G and EN-B can be generated by using the existing source driver chip (source IC), as shown in Figure 2, which can be resolved by the start signal (STB or TP) of the source driver chip.
  • the start time of each set of RGB signals, and the start time of each RGB signal can be triggered by the timer control.
  • the waveforms of STB/TP, EN R, EN-G and EN-B can be as shown in Figure 2.
  • the present invention if used in a GOA circuit, can add these three signal lines EN-R, EN-G and EN-B on the glass.
  • the first, second and third signal outputs 43, 44 and 45 of each of the multiplexer modules 4 are switched by a multiplexer unit (mux), assuming a multiplexer module
  • the signal output is M, then the number of multiplexer modules required for the entire circuit is M/3.
  • the output of each GOA unit can correspond to three scan lines, and the mux is used for switching. That is to say, the output X n of the GOA unit as shown in FIG. 2 can be switched to G 3l 2 , G 3n by the circuit diagram shown in FIG. 3 . -1 , and G 3n three scan lines.
  • FIG. 2 is a timing diagram of the circuit of the present invention. If the plurality of signal output ports of the gate driving module 2 are arranged in a certain order, the first, second, and third signal outputs of the multiplexer modules applied to the face of the Tri-gate architecture are correspondingly outputted. The terminals are also sorted, and N represents the order of the alignment. Therefore, 11 and 11+1 in Fig. 2 correspond to several signal output ports of the gate driving module in Fig. 3, such as and 2 ; in Fig.
  • G 3l>2 , G 3l 1 and G 3n corresponds to the first, second and third signal outputs of the plurality of multiplexer modules in FIG. 3, and outputs G l G 2 , . . . G 6 signals to drive the corresponding pixels R n , G n , B n and so on.
  • the working principle of the first embodiment of the present invention taking the EN-R enable signal as an example, the first transistor T1 and the second transistor T2 receive the EN-R enable signal, and the second source s2 of the second transistor T2 is connected.
  • the first drain dl of the first transistor T1, the second drain d2 of the second transistor T2 is externally connected to the low level VGL, and when EN_R is high level, the first transistor T1 is turned on, and the first drain of the first transistor T1 The pole dl is at a high level. At this time, the gate-source voltage VGS of the second transistor T2 is at a low level. In the off state, the first signal output terminal 43 is normally scanned and turned on. When in the next time slot, the EN-G enable signal is turned on, and 20 corresponds to still input a high level. At this time, EN_R is low, the first transistor T1 is turned off, and the gate-source voltage VGS of the second transistor T2 is negative. When the level is high, the second transistor T2 is switched to the on state, and the first signal output terminal 43 is now represented as the VGL low state, and there is no scan signal.
  • the third transistor T3 and the fourth transistor T4 are connected to the EN-G enable signal, and the fourth source s4 of the fourth transistor T4 is connected to the third drain of the third transistor T3.
  • D3 the fourth drain d4 of the fourth transistor T4 is externally connected to the low level VGL, when EN_G is high level, the third transistor T3 is turned on, and the third drain d3 of the third transistor T3 is high level,
  • the second signal output terminal 44 is normally turned on.
  • the EN-B enable signal When in the next time slot, the EN-B enable signal is turned on, 20 corresponds to still input high level, at this time EN_G is low level, the third transistor T3 is turned off, and the gate-source voltage VGS of the fourth transistor T4 is negative polarity. The high level, the fourth transistor T4 is switched to the on state, and the second signal output terminal 44 is now represented as the VGL low state, and there is no scan signal.
  • the enable signal is EN-B
  • the fifth transistor T5 and the sixth transistor T6 are connected to the EN-B enable signal
  • the sixth source s6 of the sixth transistor T6 is connected to the fifth drain d5 of the fifth transistor T5
  • the sixth drain d6 of the six-transistor T6 is externally connected to the low level VGL.
  • EN_B is high
  • the fifth transistor T5 is turned on
  • the fifth drain d5 of the fifth transistor T5 is high.
  • the gate-source voltage VGS of the transistor T6 is at a low level, and in the off state, the third signal output terminal 45 is normally turned on.
  • the signal output port 20 When the EN_R enable signal is turned on in the next time slot, the signal output port 20 still inputs a high level, at which time EN_B is low, the fifth transistor T5 is turned off, and the gate-source voltage VGS of the sixth transistor T6 is The negative polarity is high, the sixth transistor T6 is switched to the on state, and the third signal output terminal 45 is now represented as the VGL low state, and there is no scan signal.
  • the scan line output for each GOA unit and the corresponding multiplexer module applied to the panel of the Tri-gate architecture can be periodically and repeatedly implemented as described above.
  • FIG. 4 is a schematic diagram of a circuit according to a second embodiment of the present invention.
  • a plurality of signal output ports are arranged in a certain order, and correspondingly multiple multiplexes are applied to the panel of the Tri-gate architecture.
  • the first, second and third signal outputs of the multiplexer module are also sorted, and N represents the order of the arrangement, so that 11 and 11+1 in FIG. 2 correspond to several signal output ports of the gate drive module in FIG. 4;
  • G 3n _ 2 and G 3n correspond to the first, second and third signal outputs of the plurality of multiplexer modules in Fig. 4.
  • the method includes: a gate driving module 2, and a plurality of Tri-gate multiplexer modules 4' respectively electrically connected to the gate driving module, wherein the gate driving module 2 'Includes several signal output ports 20';
  • the multiplexer module 4 includes a low level input terminal VGL, first, second and third multiplexer units 40, 41, and 42, and first, second, and fourth Three signal outputs 43, 44' and 45';
  • Each of the multiplexer modules 4 has three control signals and three reverse control signals corresponding to the first, second and third multiplexer units 40, 41, and 42, respectively;
  • Each of the signal output ports 20' of the gate driving module 2' is electrically connected to the first, second and third signal output terminals 43, 44, and 45 of each multiplexer module 4, ;
  • the first group of multiplexer modules 4' applied to the panel of the Tri-gate architecture is discussed as an example.
  • the multiplexer module 4' includes a low level input terminal VGL'.
  • the first, second and third signal output terminals 43', 44' and 45' of the module 4 are electrically connected to the signal output port 20 of the gate drive module 2'.
  • the first multiplexer unit 40' includes: a first transistor ⁇ and a second transistor TT, the first transistor ⁇ has a first gate gl, a first source s1, and a first drain dl
  • the second transistor T2 has a second gate g 2 , a second source s2 , and a second drain ⁇ , and the first source si ′ is electrically connected to the gate driving module 2 ′.
  • the signal output port 20', the first gate gl' is electrically connected to the second gate g2 ', and the second drain d2' is externally connected to the multiplexer module 4, and the low-level input terminal VGL is used for
  • the thin film transistor is turned off, and the first drain dl is electrically connected to the second source s2' and the first signal output end 43' of the multiplexer module 4'.
  • the second multiplexer unit 41 includes: a third transistor T3, and a fourth transistor ⁇ 4, the third transistor ⁇ 3, having a third gate g3, a third source s3, and a third a drain d3, the fourth transistor T4, having a fourth gate g4, a fourth source s4, and a fourth drain d4, the third source s3 being electrically connected to the gate driving module 2, the signal output port 20,
  • the third gate g3 is electrically connected to the fourth gate g4, and the fourth drain d4 is externally connected to the low level input terminal VGL of the multiplexer module 4 for turning off the thin film transistor.
  • the third drain d3 is electrically connected to the fourth source s4 and the second signal output terminal 44 of the multiplexer module 4.
  • the third multiplexer unit 42 includes: a fifth transistor T5, and a sixth transistor ⁇ 6, the fifth transistor ⁇ 5, having a fifth gate g5, a fifth source s5, and a fifth
  • the drain d5, the sixth transistor T6, has a sixth gate g6, a sixth source s6, and a sixth drain d6, and the fifth source s5 is electrically connected to the gate driving module 2, the signal output port 20, the fifth gate g5, electrically connected to the sixth gate g6, the sixth drain d6, the external multiplexer module 4, the low level input terminal VGL
  • the fifth drain d5 is electrically connected to the third signal output terminal 45 of the sixth source s6 and the multiplexer module 4.
  • Each of the multiplexer modules 4 has three control signals and three reverse control signals, and the three control signals are respectively applied to the first gate gl, the third gate g3, and the third The five gates g5, which are respectively EN-R (the enable signal for controlling the red pixel), EN-G (the enable signal for controlling the green pixel), and EN-B (the enable signal for the backward control of the blue pixel)
  • the three reverse control signals are respectively applied to the second gate g2, the fourth gate g4, and the sixth gate g6, respectively, which are EN-R-N (reversely controlled by red pixels) Enable signal), EN—G—N (inverted control green pixel enable signal) and EN BN (inverse control blue pixel enable signal).
  • EN-R, EN-G and EN-B can be generated using existing source driver ICs, which can generate reverse signals EN-R-N, EN-G-N and EN-B-N. .
  • the present invention if used in a GO A circuit, can add these six signal lines EN-R, EN-G, EN-B, EN-R-N, EN-G-N and EN-B-N on the glass.
  • the first, second and third multiplexer units 40, 41, and 42 may be fabricated using an amorphous silicon (a-si) process.
  • the source and drain of the NMOS and PMOS are generally interchangeable, and therefore the transistors in the circuit schematics of Figures 3 and 4 are for illustrative purposes only.
  • the present invention applies the technology of the multiplexer to the panel of the GOA with a tri-gate architecture, each set of multiplexers comprising two transistors NMOS+PMOS or NMOS+NMOS, which are connected to the GOA output.
  • the NMOS is used to pass the scan signal, and the other PMOS (or NMOS) is commonly connected to the VGL to turn off the TFT.
  • the timing diagram shown in Figure 2 is for illustrative purposes only and is not intended to limit how the present invention utilizes a multiplexer.
  • the output of one GOA unit is switched to three scan line signals.
  • the present invention further provides a gate driving side
  • the law mainly includes:
  • Step 100 Providing a gate driving module having a plurality of signal output ports and a plurality of multiplexer modules, each of the multiplexer modules including a low level input terminal and first, second, and third Signal output
  • Step 110 The multiplexer module is electrically connected to the corresponding signal output port.
  • Step 120 The multiplexer module is electrically connected to the Tri- through the first, second, and third signal outputs. a panel of gate structure;
  • Step 130 When driving the panel of the Tri-gate architecture, the multiplexer module controls its first, second, and third signal output terminals to be electrically connected to the corresponding signal output port alternately;
  • Step 140 When driving the panel of the Tri-gate architecture, the multiplexer module controls its first, second or third signal output that is not electrically connected to the corresponding signal output port. It is electrically connected to its low level input.
  • the gate driving method can be understood according to the foregoing description and FIG. 2, FIG. 3 and FIG. 4, and details are not described herein again.
  • the gate driving circuit and the gate driving method provided by the present invention apply the multiplexer module to the panel of the gate driving circuit and the Tri-gate architecture, so that the gate driving circuit can be matched with the Tri
  • the panel layout area of the -gate architecture is reduced, and the gate lines can be driven normally.

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Abstract

一种栅极驱动电路及方法。该栅极驱动电路包括：栅极驱动模块（2或2'）及数个多路复用器模块（4或4'），所述多路复用器模块（4或4'）电性连接对应的信号输出端口（20或20'）并且包括低电平输入端（VGL或VGL'）以及用于电性连接Tri-gate架构的面板的第一、第二与第三信号输出端（43、44及45或43'、44'及45'），所述多路复用器模块（4或4'）控制其第一、第二及第三信号输出端（43、44及45或43'、44'及45'）与其低电平输入端（VGL或VGL'）或者所述对应的信号输出端口（20或20'）电性导通/断路。可大幅精简Tri-gate模式栅极驱动器件的数量，使面板边界布线面积缩小。

Description

栅极驱动电路及栅极驱动方法 技术领域
本发明涉及液晶显示领域， 尤其涉及一种栅极驱动电路及栅极驱动方 法。 背景技术
GOA (Gate Driver on Array, 阵列基板行驱动） 技术是将作为栅极开 关电路的 TFT ( Thin Film Transistor, 薄膜场效应晶体管） 集成于阵列基板 上， 从而省掉原先设置在阵列基板外的栅极驱动集成电路部分， 从材料成 本和工艺步骤两个方面来降低产品的成本。 GOA 技术是目前 TFT-LCD ( Thin Film Transistor-Liquid Crystal Display, 薄莫场效应晶体管液晶显示 器） 技术领域常用的一种栅极驱动电路技术， 其制作工艺简单， 具有良好 的应用前景。 GOA 电路的功能主要包括： 利用上一行栅线输出的高电平 信号对移位寄存器单元中的电容充电， 以使本行栅线输出高电平信号， 再 利用下一行栅线输出的高电平信号实现复位。
请参阅图 1， 其为现有的 GOA搭配 Tri-gate架构的面板的架构示意图。 现有的 GOA电路主要由若干个移位寄存器单元组成， 每个移位寄存器单元 对应一条栅线， 输出端用于驱动显示面板的像素区， 也就是说整个栅极驱 动器对应 G2， …… G3n栅极扫描线， 像素区包括采用 Tri-gate (三維晶 体管） 设计而阵列排布的多个像素单元， 每个像素单元包括 R， G， B三种 颜色， 源极驱动器通过数据线 Sl S2， …… Sm向各个像素单元输出数据信 号。 Tri-gate (三維晶体管） 技术是一种特殊的堆叠架构， 是在三栅极导电 通道三面添加 "垂直尾翼结构" ， 排除多余热量， 通过高组合栅绝缘体和 应变硅， 为移动设备提供更长的电池寿命和更好的性能。 通过采用 GOA搭 配 Tri-gate架构的面板， 可以让栅极扫描线的数目增加 3倍， 借此降低源极 驱动器 （source driver) 的数据线的数目， 使源极驱动器的成本下降， 将该 Tri-gate技术与 GOA技术结合起来， 可实现单一晶片的目的。
然而， GOA的一个单元 （cell) 通常是由数个 TFT与电容组成， 例如 7T2C , 电容在布线上会占掉一些面积， 若再搭配应用 Tri-gate 架构的面 板， 整个 GOA 的单元数目就要变成原来的三倍， 将会使得面板的边界布 线 （layout) 面积变大。
另一方面， 多路复用技术是指在数据通信系统或计算机网络系统中， 传输媒体的带宽或容量往往超过传输单一信号的需求， 为了有效地利用通 信线路， 希望一个信道同时传输多路信号。 采用多路复用技术能把多个信 号组合起来在一条物理信道上进行传输,在远距离传输时可大大节省电缆的 安装和維护费用。 发明内容
本发明的目的在于提供一种栅极驱动电路， 具有多路复用器模块， 能 够减少 TFT-LCD 边界布线的面积和 GOA 器件数量， 且能正常驱动栅极 线。
本发明的另一目的在于提供一种栅极驱动方法， 能够减少 TFT-LCD 边界布线的面积和 GOA器件数量， 且能正常驱动栅极线。
为实现上述目的， 本发明提供一种栅极驱动电路， 包括： 具有数个信 号输出端口的栅极驱动模块及数个多路复用器模块， 每个所述多路复用器 模块电性连接对应的信号输出端口并且包括低电平输入端以及用于电性连 接 Tri-gate 架构的面板的第一、 第二与第三信号输出端， 每个所述多路复 用器模块控制其第一、 第二及第三信号输出端与其低电平输入端或者所述 对应的信号输出端口电性导通 /断路； 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块控制其第一、 第二与第三信号输出端交替与所述对应 的信号输出端口电性导通， 并且控制未与所述对应的信号输出端口电性导 通的其第一、 第二或第三信号输出端与其低电平输入端电性导通。
其中， 所述栅极驱动模块为 GOA模块。
其中， 所述多路复用器模块包括第一多路复用器单元， 第二多路复用 器单元及第三多路复用器单元；
所述第一多路复用器单元包括第一晶体管和第二晶体管， 所述第一晶 体管具有第一栅极、 第一源极及第一漏极， 所述第二晶体管具有第二栅 极、 第二源极及第二漏极， 所述第一源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第一栅极电性连接至第二栅极， 第二漏极电性连接所 述低电平输入端， 所述第一漏极与第二源极及第一信号输出端电性连接； 所述第二多路复用器单元包括第三晶体管和第四晶体管， 所述第三晶 体管具有第三栅极、 第三源极及第三漏极， 所述第四晶体管具有第四栅 极、 第四源极及第四漏极， 所述第三源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第三栅极电性连接至第四栅极， 第四漏极电性连接所 述低电平输入端， 所述第三漏极与第四源极及第二信号输出端电性连接； 所述第三多路复用器单元包括第五晶体管和第六晶体管， 所述第五晶 体管具有第五栅极、 第五源极及第五漏极， 所述第六晶体管具有第六栅 极、 第六源极及第六漏极， 所述第五源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第五栅极电性连接至第六栅极， 第六漏极电性连接所 述低电平输入端， 所述第五漏极与第六源极及第三信号输出端电性连接； 所述第一晶体管、 第三晶体管、 及第五晶体管均为 N型 MOS 管， 所 述第二晶体管、 第四晶体管、 及第六晶体管均为？型^108管。
其中， 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块为控 制其第一、 第二与第三信号输出端交替与所述对应的信号输出端口电性导 通， 并且控制未与所述对应的信号输出端口电性导通的其第一、 第二或第 三信号输出端与其低电平输入端电性导通， 控制信号 EN— R输入所述第一 栅极及第二栅极， 控制信号 EN—G输入所述第三栅极及第四栅极， 控制信 号 EN— B输入所述第五栅极及第六栅极。
其中， 所述第一、 第二与第三多路复用器单元为低温多晶硅 TFT。 其中， 所述多路复用器模块包括第一、 第二及第三多路复用器单元； 所述第一多路复用器单元包括第一晶体管和第二晶体管， 所述第一晶 体管具有第一栅极、 第一源极及第一漏极， 所述第二晶体管具有第二栅 极、 第二源极及第二漏极， 所述第一源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第一栅极电性连接至第二栅极， 第二漏极电性连接所 述低电平输入端， 所述第一漏极与第二源极、 第一信号输出端电性连接； 所述第二多路复用器单元包括第三晶体管和第四晶体管， 所述第三晶 体管具有第三栅极、 第三源极及第三漏极， 所述第四晶体管具有第四栅 极、 第四源极及第四漏极， 所述第三源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第三栅极电性连接至第四栅极， 第四漏极电性连接所 述低电平输入端， 所述第三漏极与第四源极、 第二信号输出端电性连接； 所述第三多路复用器单元包括第五晶体管和第六晶体管， 所述第五晶 体管具有第五栅极、 第五源极及第五漏极， 所述第六晶体管具有第六栅 极、 第六源极及第六漏极， 所述第五源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第五栅极电性连接至第六栅极， 第六漏极电性连接所 述低电平输入端， 所述第五漏极与第六源极、 第三信号输出端电性连接； 所述第一、 第二、 第三、 第四、 第五与第六晶体管均为 N 型 MOS 管。
其中， 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块为控 制其第一、 第二与第三信号输出端交替与所述对应的信号输出端口电性导 通， 并且控制未与所述对应的信号输出端口电性导通的其第一、 第二或第 三信号输出端与其低电平输入端电性导通， 控制信号 EN— R施加于第一栅 极， 控制信号 EN— G 施加于第三栅极， 控制信号 EN— B 施加于第五栅极 上， 控制信号 EN— R、 EN— G 及 EN— B 的反向信号分别为控制信号 EN— R— N、 EN— G— N及 EN— B— N并且分别对应施加于第二栅极、 第四栅极 与第六栅极上。
其中， 所述第一、 第二与第三多路复用器单元为非晶硅 TFT。
本发明还提供一种栅极驱动电路， 包括： 具有数个信号输出端口的栅 极驱动模块及数个多路复用器模块， 每个所述多路复用器模块电性连接对 应的信号输出端口并且包括低电平输入端以及用于电性连接 Tri-gate 架构 的面板的第一、 第二与第三信号输出端， 每个所述多路复用器模块控制其 第一、 第二及第三信号输出端与其低电平输入端或者所述对应的信号输出 端口电性导通 /断路； 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器 模块控制其第一、 第二与第三信号输出端交替与所述对应的信号输出端口 电性导通， 并且控制未与所述对应的信号输出端口电性导通的其第一、 第 二或第三信号输出端与其低电平输入端电性导通；
其中， 所述栅极驱动模块为 GOA模块；
其中， 所述多路复用器模块包括第一多路复用器单元， 第二多路复用 器单元及第三多路复用器单元；
所述第一多路复用器单元包括第一晶体管和第二晶体管， 所述第一晶 体管具有第一栅极、 第一源极及第一漏极， 所述第二晶体管具有第二栅 极、 第二源极及第二漏极， 所述第一源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第一栅极电性连接至第二栅极， 第二漏极电性连接所 述低电平输入端， 所述第一漏极与第二源极及第一信号输出端电性连接； 所述第二多路复用器单元包括第三晶体管和第四晶体管， 所述第三晶 体管具有第三栅极、 第三源极及第三漏极， 所述第四晶体管具有第四栅 极、 第四源极及第四漏极， 所述第三源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第三栅极电性连接至第四栅极， 第四漏极电性连接所 述低电平输入端， 所述第三漏极与第四源极及第二信号输出端电性连接； 所述第三多路复用器单元包括第五晶体管和第六晶体管， 所述第五晶 体管具有第五栅极、 第五源极及第五漏极， 所述第六晶体管具有第六栅 极、 第六源极及第六漏极， 所述第五源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第五栅极电性连接至第六栅极， 第六漏极电性连接所 述低电平输入端， 所述第五漏极与第六源极及第三信号输出端电性连接； 所述第一晶体管、 第三晶体管、 及第五晶体管均为 N型 MOS 管， 所 述第二晶体管、 第四晶体管、 及第六晶体管均为？型^108管。
当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块为控制其第 一、 第二与第三信号输出端交替与所述对应的信号输出端口电性导通， 并 且控制未与所述对应的信号输出端口电性导通的其第一、 第二或第三信号 输出端与其低电平输入端电性导通， 控制信号 EN— R输入所述第一栅极及 第二栅极， 控制信号 EN— G 输入所述第三栅极及第四栅极， 控制信号
EN B输入所述第五栅极及第六栅极。
所述第一、 第二与第三多路复用器单元为低温多晶硅 TFT。
本发明还提供了一种栅极驱动方法， 包括：
步骤 ioo、 提供具有数个信号输出端口的栅极驱动模块及数个多路复 用器模块， 每个所述多路复用器模块包括低电平输入端以及第一、 第二与 第三信号输出端；
步骤 110、 所述多路复用器模块电性连接对应的信号输出端口； 步骤 120、 所述多路复用器模块通过所述第一、 第二与第三信号输出 端电性连接 Tri-gate架构的面板；
步骤 130、 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块 控制其第一、 第二与第三信号输出端交替与所述对应的信号输出端口电性 导通；
步骤 140、 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块 控制未与所述对应的信号输出端口电性导通的其第一、 第二或第三信号输 出端与其低电平输入端电性导通。
其中， 所述栅极驱动模块为 GOA模块。
本发明的有益效果： 本发明所提供的栅极驱动电路及栅极驱动方法， 将多路复用器模块应用在栅极驱动电路搭配 Tri-gate 架构的面板上， 可使 栅极驱动电路搭配 Tri-gate 架构的面板边界布线面积縮小， 且能正常驱动 栅极线。
为了能更进一步了解本发明的特征以及技术内容， 请参阅以下有关本 发明的详细说明与附图， 然而附图仅提供参考与说明用， 并非用来对本发 明加以限制。 附图说明
下面结合附图， 通过对本发明的具体实施方式详细描述， 将使本发明 的技术方案及其它有益效果显而易见。
附图中， 图 1为现有的 GOA搭配 Tri-gate架构的面板的架构示意图；
图 2为本发明栅极驱动电路的时序图；
图 3为本发明栅极驱动电路第一实施例的电路示意图；
图 4为本发明栅极驱动电路第二实施例的电路示意图。 具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果， 以下结合本发明 的优选实施例及其附图进行详细描述。
请参阅图 3， 为本发明第一实施例的电路示意图。 本发明提供一种栅 极驱动电路， 包括： 栅极驱动模块 2及分别电性连接该栅极驱动模块 2的 数个应用于 Tri-gate 架构的面板的多路复用器模块 4， 其中， 所述栅极驱 动模块 2 包括数个信号输出端口 20 ; 其中， 栅极驱动模块 2可以为 GOA 模块；
所述多路复用器模块 4包括低电平输入端 VGL、 第一、 第二与第三多 路复用器单元 40、 41及 42、 以及第一、 第二与第三信号输出端 43、 44及 45 ;
所述每一多路复用器模块 4 具有三个控制信号， 分别对应第一、 第二 与第三多路复用器单元 40、 41及 42 ;
所述栅极驱动模块 2 的每一信号输出端口 20 电性连接至每一多路复 用器模块 4的第一、 第二与第三信号输出端 43、 44及 45 ;
在本实施例中， 以第一组多路复用器模块 4 为例进行论述， 该多路复 用器模块 4包括： 低电平输入端 VGL， 第一、 第二与第三多路复用器单元 40、 41及 42、 以及第一、 第二与第三信号输出端 43、 44及 45 ; 所述多路 复用器模块 4的第一、 第二与第三信号输出端 43、 44及 45 电性连接至栅 极驱动模块 2的信号输出端口 20 ;
所述第一多路复用器单元 40 包括： 第一晶体管 T1 和第二晶体管 T2, 所述第一晶体管 T1 具有第一栅极 gl、 第一源极 si 及第一漏极 dl， 所述第二晶体管 T2具有第二栅极 g2、 第二源极 s2 及第二漏极 d2， 所述 第一源极 si 电性连接至栅极驱动模块 2 的信号输出端口 20， 所述第一栅 极 gl 电性连接至第二栅极 g2， 第二漏极 d2外接多路复用器模块 4的低电 平输入端 VGL 用以关闭薄膜晶体管 （TFT) ， 所述第一漏极 dl 与第二源 极 s2、 多路复用器模块 4的第一信号输出端 43电性连接。
所述第二多路复用器单元 41 包括： 第三晶体管 T3 和第四晶体管 T4， 所述第三晶体管 Τ3 具有第三栅极 g3、 第三源极 s3 及第三漏极 d3， 所述第四晶体管 T4具有第四栅极 g4、 第四源极 s4及第四漏极 d4， 所述 第三源极 S3 电性连接至栅极驱动模块 2 的信号输出端口 20， 所述第三栅 极 g3电性连接至第四栅极 g4， 第四漏极 d4外接多路复用器模块 4的低电 平输入端 VGL用以关闭薄膜晶体管， 所述第三漏极 d3与第四源极 s4、 多 路复用器模块 4的第二信号输出端 44电性连接。
所述第三多路复用器单元 42 包括： 第五晶体管 T5 和第六晶体管 T6， 所述第五晶体管 Τ5具有第五栅极 g5、 第五源极 s5 及第五漏极 d5， 所述第六晶体管 T6具有第六栅极 g6、 第六源极 s6及第六漏极 d6， 所述 第五源极 s5 电性连接至栅极驱动模块 2 的信号输出端口 20， 所述第五栅 极 g5电性连接至第六栅极 g6， 第六漏极 d6外接多路复用器模块 4的低电 平输入端 VGL用以关闭薄膜晶体管， 所述第五漏极 d5与第六源极 s6、 多 路复用器模块 4的第三信号输出端 45电性连接。
在本实施例中， 所述第一、 第二与第三多路复用器单元 40、 41 及 42 中第一晶体管 τΐ、 第三晶体管 Τ3 及第五晶体管 Τ5 均为 Ν 型场效应 (MOS) 管， 第二晶体管 Τ2、 第四晶体管 Τ4及第六晶体管 Τ6均为 Ρ型 MOS 管， 此第一、 第二与第三多路复用器单元 40、 41、 42 可应用低温多 晶硅 （Low Temperature Poly-silicon, LTPS ) 制程制备。 所述每一多路复 用器模块 4 具有三个控制信号， 分别对应施加在第一栅极 gl 与第二栅极 g2、 第三栅极 g3 与第四栅极 g4、 及第五栅极 g5 与第六栅极 g6上， 其分 别为 EN— R (控制红色像素的使能信号） 、 EN— G (控制绿色像素的使能信 号） 及 EN— B (控制蓝色像素的使能信号） 。 EN— R， EN— G及 EN— B可以 利用现有的源极驱动芯片 （source IC) 来产生， 如图 2所示， 可以通过源 极驱动芯片的开始信号 (STB 或称 TP)来解析每一组 RGB 信号的起始时 间， 而每个 RGB 信号的起始时间则可通过计时器控制触发， STB/TP , EN R, EN— G及 EN— B的波形可如图 2所示。 本发明如用于 GOA电路， 可以新增这三根信号线 EN— R， EN— G及 EN— B在玻璃上。
所述每一个多路复用器模块 4的第一、 第二与第三信号输出端 43、 44 及 45， 利用多路复用器单元 （mux) 来做切换， 假设多路复用器模块的信 号输出端为 M， 则整个电路所需要的多路复用器模块数目为 M/3。 每个 GOA单元的输出可以对应三条扫瞄线， 利用 mux来做切换， 也就是说如图 2 所示的 GOA单元的输出 Xn可以通过图 3 所示的电路图切换成为 G3l 2， G3n-1 , 及 G3n三条扫描线， 假设所需栅极扫瞄线数为 N， 则采用本发明后所 需要的 GOA 单元数目为 N/3， 相对减少了所需 GOA单元的数目， 进而可 以减少边界布线面积。 请参阅图 2并结合 3， 图 2 为本发明电路的时序图。 如果将栅极驱动 模块 2 的数个信号输出端口按一定顺序进行排列， 相应的将数个应用于 Tri-gate架构的面部的多路复用器模块的第一、 第二与第三信号输出端也进 行排序， N代表排列的顺序， 故图 2 中 11与 11+1对应图 3 中栅极驱动模块 的数个信号输出端口如 与 2； 图 2中 G3l>2、 G3l 1与 G3n对应图 3 中数个多 路复用器模块的第一、 第二与第三信号输出端， 输出 Gl G2， …… G6信号 来驱动对应的像素 Rn， Gn， Bn等。 本发明第一实施例的工作原理： 以 EN— R使能信号为例， 第一晶体管 T1 与第二晶体管 T2 同接受此 EN— R使能 信号， 第二晶体管 T2 的第二源极 s2接第一晶体管 T1 第一漏极 dl， 第二晶 体管 T2的第二漏极 d2外接低电平 VGL， 当 EN— R为高电平， 第一晶体管 T1 被打开， 第一晶体管 T1 的第一漏极 dl 为高电平， 此时第二晶体管 T2 的栅 源电压 VGS为低电平， 截止状态， 第一信号输出端 43 正常扫描导通。 当 在下一时隙， EN— G使能信号开启， 20对应仍输入高电平， 此时 EN— R为低 电平， 第一晶体管 T1 关闭， 而第二晶体管 T2 的栅源电压 VGS为负极性高 电平， 第二晶体管 T2 切换为导通状态， 第一信号输出端 43 此刻表示为 VGL低电平状态， 无扫描信号。
同理， 使能信号为 EN— G时， 第三晶体管 T3与第四晶体管 T4同接此 EN— G使能信号， 第四晶体管 T4 的第四源极 s4接第三晶体管 T3 第三漏 极 d3， 第四晶体管 T4的第四漏极 d4外接低电平 VGL， 当 EN— G为高电 平， 第三晶体管 T3被打开， 第三晶体管 T3 的第三漏极 d3 为高电平， 此 时第四晶体管 T4的栅源电压 VGS为低电平， 截止状态， 第二信号输出端 44正常扫描导通。 当在下一时隙， EN— B使能信号开启， 20对应仍输入高 电平， 此时 EN— G为低电平， 第三晶体管 T3关闭， 而第四晶体管 T4的栅 源电压 VGS为负极性高电平， 第四晶体管 T4切换为导通状态， 第二信号 输出端 44此刻表示为 VGL低电平状态， 无扫描信号。
使能信号为 EN— B时， 第五晶体管 T5与第六晶体管 T6同接此 EN— B 使能信号， 第六晶体管 T6的第六源极 s6接第五晶体管 T5 第五漏极 d5， 第六晶体管 T6 的第六漏极 d6外接低电平 VGL， 当 EN— B 为高电平， 第 五晶体管 T5被打开， 第五晶体管 T5 的第五漏极 d5 为高电平， 此时第六 晶体管 T6的栅源电压 VGS 为低电平， 截止状态， 第三信号输出端 45正 常扫描导通。 当在下一时隙， EN— R使能信号开启， 信号输出端口 20对应 仍输入高电平， 此时 EN— B 为低电平， 第五晶体管 T5 关闭， 而第六晶体 管 T6 的栅源电压 VGS 为负极性高电平， 第六晶体管 T6 切换为导通状 态， 第三信号输出端 45此刻表示为 VGL低电平状态， 无扫描信号。 接下来， 对于每个 GOA单元输出的扫描线及对应的应用于 Tri-gate架 构的面板的多路复用器模块， 可以按照如上所述进行周期性反复实施。
请参阅图 4并结合图 2， 图 4 为本发明第二实施例的电路示意图， 将 数个信号输出端口按一定顺序进行排列， 相应的将数个应用于 Tri-gate架构 的面板的多路复用器模块的第一、 第二与第三信号输出端也进行排序， N 代表排列的顺序， 故图 2 中 11与 11+1对应图 4 中栅极驱动模块的数个信号 输出端口； 图 2 中 G3n_2、 与 G3n对应图 4 中数个多路复用器模块的第 一、 第二与第三信号输出端。 在本实施例中， 包括： 栅极驱动模块 2，及分 别电性连接该栅极驱动模块的数个应用 Tri-gate的多路复用器模块 4'， 其 中， 所述栅极驱动模块 2'包括数个信号输出端口 20' ;
所述多路复用器模块 4，包括低电平输入端 VGL，、 第一、 第二与第三 多路复用器单元 40，、 41，及 42，、 以及第一、 第二与第三信号输出端 43，、 44'及 45' ;
所述每一多路复用器模块 4，具有三个控制信号及三个反向控制信号， 分别对应第一、 第二与第三多路复用器单元 40，、 41，及 42，；
所述栅极驱动模块 2'的每一信号输出端口 20'电性连接至每一多路复 用器模块 4，的第一、 第二与第三信号输出端 43，、 44，及 45，；
在本实施例中， 以第一组应用于 Tri-gate 架构的面板的多路复用器模 块 4'为例进行论述， 该多路复用器模块 4'包括低电平输入端 VGL'， 第 一、 第二与第三多路复用器单元 40，、 41，及 42，， 以及第一、 第二与第三 信号输出端 43，、 44，及 45，； 所述多路复用器模块 4，的第一、 第二与第三 信号输出端 43'、 44'及 45'电性连接至栅极驱动模块 2'的信号输出端口 20，。
所述第一多路复用器单元 40'包括： 第一晶体管 ΤΓ和第二晶体管 TT , 所述第一晶体管 ΤΓ具有第一栅极 gl，、 第一源极 sl，及第一漏极 dl，， 所述第二晶体管 T2，具有第二栅极 g2，、 第二源极 s2，及第二漏极 άΤ , 所述第一源极 si '电性连接至栅极驱动模块 2'的信号输出端口 20'， 所述第一栅极 gl '电性连接至第二栅极 g2'， 第二漏极 d2'外接多路复用器 模块 4，的低电平输入端 VGL用以关闭薄膜晶体管， 所述第一漏极 dl，与第 二源极 s2'、 多路复用器模块 4'的第一信号输出端 43'电性连接。
所述第二多路复用器单元 41，包括： 第三晶体管 T3，和第四晶体管 Τ4，， 所述第三晶体管 Τ3，具有第三栅极 g3，、 第三源极 s3，及第三漏极 d3，， 所述第四晶体管 T4，具有第四栅极 g4，、 第四源极 s4，及第四漏极 d4，， 所述第三源极 s3，电性连接至栅极驱动模块 2，的信号输出端口 20，， 所述第三栅极 g3，电性连接至第四栅极 g4，， 第四漏极 d4，外接多路复用器 模块 4，的低电平输入端 VGL，用以关闭薄膜晶体管， 所述第三漏极 d3，与第 四源极 s4，、 多路复用器模块 4，的第二信号输出端 44，电性连接。
所述第三多路复用器单元 42，包括： 第五晶体管 T5，和第六晶体管 Τ6，， 所述第五晶体管 Τ5，具有第五栅极 g5，、 第五源极 s5，及第五漏极 d5，， 所述第六晶体管 T6，具有第六栅极 g6，、 第六源极 s6，及第六漏极 d6，， 所述第五源极 s5，电性连接至栅极驱动模块 2，的信号输出端口 20，， 所述第五栅极 g5，电性连接至第六栅极 g6，， 第六漏极 d6，外接多路复用器 模块 4，的低电平输入端 VGL，用以关闭薄膜晶体管， 所述第五漏极 d5，与第 六源极 s6，、 多路复用器模块 4，的第三信号输出端 45，电性连接。
所述第一、 第二与第三多路复用器单元 40，、 41，及 42，中第一晶体管 ΤΓ、 第二晶体管 Τ2，、 第三晶体管 Τ3，、 第四晶体管 Τ4，、 第五晶体管 Τ5， 及第六晶体管 Τ6，均为 Ν型 MOS 管。 所述每一多路复用器模块 4，具有三 个控制信号及三个反向控制信号， 所述三个控制信号分别对应施加于第一 栅极 gl，、 第三栅极 g3，与第五栅极 g5，上， 其分别为 EN— R (控制红色像 素的使能信号） 、 EN— G (控制绿色像素的使能信号） 、 EN— B (反向控制 蓝色像素的使能信号） ； 所述三个反向控制信号分别对应施加于第二栅极 g2\ 第四栅极 g4，与第六栅极 g6，上， 其分别为 EN— R— N (反向控制红色 像素的使能信号） 、 EN— G— N (反向控制绿色像素的使能信号） 及 EN B N (反向控制蓝色像素的使能信号） 。 EN— R， EN— G及 EN— B 可以 利用现有的源极驱动芯片 （source IC ) 来产生， 相应可以产生反向信号 EN— R— N、 EN— G— N及 EN— B— N。 本发明如用于 GO A电路， 可以新增这六 根信号线 EN— R， EN— G， EN— B， EN— R— N， EN— G— N 及 EN— B— N在玻璃 上。 所述第一、 第二与第三多路复用器单元 40，、 41，及 42，可以应用非晶 硅 （a-si) 制程制备。
本实施例的工作原理与第一实施例相同， 因此不再赘述。 本领域技术 人员可以理解， NMOS及 PMOS的源极和漏极一般可以互换， 因此图 3及 图 4 的电路示意图中对晶体管的标注仅用于举例。 而且， 本发明将多路复 用器的技术应用在 GOA搭配 tri-gate架构的面板上， 每一组多路复用器包 含两个电晶体 NMOS+PMOS 或 NMOS+NMOS , 其中接到 GOA 输出的 NMOS 用来传递扫描信号， 另一个 PMOS (或 NMOS)共同接到 VGL 用以 关闭 TFT， 图 2所示的时序图仅用于举例说明而非限定本发明如何利用多 路复用器来将一个 GOA单元的输出切换为三个扫描线信号。
根据本发明的栅极驱动电路， 本发明还相应提供了一种栅极驱动方 法， 主要包括：
步骤 100、 提供具有数个信号输出端口的栅极驱动模块及数个多路复 用器模块， 每个所述多路复用器模块包括低电平输入端以及第一、 第二与 第三信号输出端；
步骤 110、 所述多路复用器模块电性连接对应的信号输出端口； 步骤 120、 所述多路复用器模块通过所述第一、 第二与第三信号输出 端电性连接 Tri-gate架构的面板；
步骤 130、 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块 控制其第一、 第二与第三信号输出端交替与所述对应的信号输出端口电性 导通；
步骤 140、 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块 控制未与所述对应的信号输出端口电性导通的其第一、 第二或第三信号输 出端与其低电平输入端电性导通。
该栅极驱动方法可以根据前述说明及图 2， 图 3 及图 4来理解， 在此 不再赘述。
综上所述， 本发明所提供的栅极驱动电路及栅极驱动方法， 将多路复 用器模块应用在栅极驱动电路搭配 Tri-gate 架构的面板上， 可使栅极驱动 电路搭配 Tri-gate架构的面板边界布线面积縮小， 且能正常驱动栅极线。
以上所述， 对于本领域的普通技术人员来说， 可以根据本发明的技术 方案和技术构思作出其他各种相应的改变和变形， 而所有这些改变和变形 都应属于本发明权利要求的保护范围。

Claims

权 利 要 求
1、 一种栅极驱动电路， 包括： 具有数个信号输出端口的栅极驱动模 块及数个多路复用器模块， 每个所述多路复用器模块电性连接对应的信号 输出端口并且包括低电平输入端以及用于电性连接 Tri-gate 架构的面板的 第一、 第二与第三信号输出端， 每个所述多路复用器模块控制其第一、 第 二及第三信号输出端与其低电平输入端或者所述对应的信号输出端口电性 导通 /断路； 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块控制 其第一、 第二与第三信号输出端交替与所述对应的信号输出端口电性导 通， 并且控制未与所述对应的信号输出端口电性导通的其第一、 第二或第 三信号输出端与其低电平输入端电性导通。
2、 如权利要求 1 所述的栅极驱动电路， 其中， 所述栅极驱动模块为 GOA模块。
3、 如权利要求 1 所述的栅极驱动电路， 其中， 所述多路复用器模块 包括第一多路复用器单元， 第二多路复用器单元及第三多路复用器单元； 所述第一多路复用器单元包括第一晶体管和第二晶体管， 所述第一晶 体管具有第一栅极、 第一源极及第一漏极， 所述第二晶体管具有第二栅 极、 第二源极及第二漏极， 所述第一源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第一栅极电性连接至第二栅极， 第二漏极电性连接所 述低电平输入端， 所述第一漏极与第二源极及第一信号输出端电性连接； 所述第二多路复用器单元包括第三晶体管和第四晶体管， 所述第三晶 体管具有第三栅极、 第三源极及第三漏极， 所述第四晶体管具有第四栅 极、 第四源极及第四漏极， 所述第三源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第三栅极电性连接至第四栅极， 第四漏极电性连接所 述低电平输入端， 所述第三漏极与第四源极及第二信号输出端电性连接； 所述第三多路复用器单元包括第五晶体管和第六晶体管， 所述第五晶 体管具有第五栅极、 第五源极及第五漏极， 所述第六晶体管具有第六栅 极、 第六源极及第六漏极， 所述第五源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第五栅极电性连接至第六栅极， 第六漏极电性连接所 述低电平输入端， 所述第五漏极与第六源极及第三信号输出端电性连接； 所述第一晶体管、 第三晶体管、 及第五晶体管均为 N型 MOS 管， 所 述第二晶体管、 第四晶体管、 及第六晶体管均为？型^108管。
4、 如权利要求 3所述的栅极驱动电路， 其中， 当驱动所述 Tri-gate架 构的面板时， 所述多路复用器模块为控制其第一、 第二与第三信号输出端 交替与所述对应的信号输出端口电性导通， 并且控制未与所述对应的信号 输出端口电性导通的其第一、 第二或第三信号输出端与其低电平输入端电 性导通， 控制信号 EN— R输入所述第一栅极及第二栅极， 控制信号 EN— G 输入所述第三栅极及第四栅极， 控制信号 EN— B 输入所述第五栅极及第六 栅极。
5、 如权利要求 3 所述的栅极驱动电路， 其中， 所述第一、 第二与第 三多路复用器单元为低温多晶硅 TFT。
6、 如权利要求 1 所述的栅极驱动电路， 其中， 所述多路复用器模块 包括第一、 第二及第三多路复用器单元；
所述第一多路复用器单元包括第一晶体管和第二晶体管， 所述第一晶 体管具有第一栅极、 第一源极及第一漏极， 所述第二晶体管具有第二栅 极、 第二源极及第二漏极， 所述第一源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第一栅极电性连接至第二栅极， 第二漏极电性连接所 述低电平输入端， 所述第一漏极与第二源极、 第一信号输出端电性连接； 所述第二多路复用器单元包括第三晶体管和第四晶体管， 所述第三晶 体管具有第三栅极、 第三源极及第三漏极， 所述第四晶体管具有第四栅 极、 第四源极及第四漏极， 所述第三源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第三栅极电性连接至第四栅极， 第四漏极电性连接所 述低电平输入端， 所述第三漏极与第四源极、 第二信号输出端电性连接； 所述第三多路复用器单元包括第五晶体管和第六晶体管， 所述第五晶 体管具有第五栅极、 第五源极及第五漏极， 所述第六晶体管具有第六栅 极、 第六源极及第六漏极， 所述第五源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第五栅极电性连接至第六栅极， 第六漏极电性连接所 述低电平输入端， 所述第五漏极与第六源极、 第三信号输出端电性连接； 所述第一、 第二、 第三、 第四、 第五与第六晶体管均为 N 型 MOS 管。
7、 如权利要求 6所述的栅极驱动电路， 其中， 当驱动所述 Tri-gate架 构的面板时， 所述多路复用器模块为控制其第一、 第二与第三信号输出端 交替与所述对应的信号输出端口电性导通， 并且控制未与所述对应的信号 输出端口电性导通的其第一、 第二或第三信号输出端与其低电平输入端电 性导通， 控制信号 EN— R施加于第一栅极， 控制信号 EN— G施加于第三栅 极， 控制信号 EN— B 施加于第五栅极上， 控制信号 EN— R、 EN— G 及 EN B的反向信号分别为控制信号 EN R N、 EN G N及 EN B N并且分 别对应施加于第二栅极、 第四栅极与第六栅极上。
8、 如权利要求 6 所述的栅极驱动电路， 其中， 所述第一、 第二与第 三多路复用器单元为非晶硅 TFT。
9、 一种栅极驱动电路， 包括： 具有数个信号输出端口的栅极驱动模 块及数个多路复用器模块， 每个所述多路复用器模块电性连接对应的信号 输出端口并且包括低电平输入端以及用于电性连接 Tri-gate 架构的面板的 第一、 第二与第三信号输出端， 每个所述多路复用器模块控制其第一、 第 二及第三信号输出端与其低电平输入端或者所述对应的信号输出端口电性 导通 /断路； 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块控制 其第一、 第二与第三信号输出端交替与所述对应的信号输出端口电性导 通， 并且控制未与所述对应的信号输出端口电性导通的其第一、 第二或第 三信号输出端与其低电平输入端电性导通；
其中， 所述栅极驱动模块为 GOA模块；
其中， 所述多路复用器模块包括第一多路复用器单元， 第二多路复用 器单元及第三多路复用器单元；
所述第一多路复用器单元包括第一晶体管和第二晶体管， 所述第一晶 体管具有第一栅极、 第一源极及第一漏极， 所述第二晶体管具有第二栅 极、 第二源极及第二漏极， 所述第一源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第一栅极电性连接至第二栅极， 第二漏极电性连接所 述低电平输入端， 所述第一漏极与第二源极及第一信号输出端电性连接； 所述第二多路复用器单元包括第三晶体管和第四晶体管， 所述第三晶 体管具有第三栅极、 第三源极及第三漏极， 所述第四晶体管具有第四栅 极、 第四源极及第四漏极， 所述第三源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第三栅极电性连接至第四栅极， 第四漏极电性连接所 述低电平输入端， 所述第三漏极与第四源极及第二信号输出端电性连接； 所述第三多路复用器单元包括第五晶体管和第六晶体管， 所述第五晶 体管具有第五栅极、 第五源极及第五漏极， 所述第六晶体管具有第六栅 极、 第六源极及第六漏极， 所述第五源极电性连接至所述栅极驱动模块的 信号输出端口， 所述第五栅极电性连接至第六栅极， 第六漏极电性连接所 述低电平输入端， 所述第五漏极与第六源极及第三信号输出端电性连接； 所述第一晶体管、 第三晶体管、 及第五晶体管均为 N型 MOS 管， 所 述第二晶体管、 第四晶体管、 及第六晶体管均为？型^108管。
10、 如权利要求 9 所述的栅极驱动电路， 其中， 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块为控制其第一、 第二与第三信号输出 端交替与所述对应的信号输出端口电性导通， 并且控制未与所述对应的信 号输出端口电性导通的其第一、 第二或第三信号输出端与其低电平输入端 电性导通， 控制信号 EN— R 输入所述第一栅极及第二栅极， 控制信号 EN— G输入所述第三栅极及第四栅极， 控制信号 EN— B 输入所述第五栅极 及第六栅极。
11、 如权利要求 9 所述的栅极驱动电路， 其中， 所述第一、 第二与第 三多路复用器单元为低温多晶硅 TFT。
12、 一种栅极驱动方法， 包括：
步骤 100、 提供具有数个信号输出端口的栅极驱动模块及数个多路复 用器模块， 每个所述多路复用器模块包括低电平输入端以及第一、 第二与 第三信号输出端；
步骤 110、 所述多路复用器模块电性连接对应的信号输出端口； 步骤 120、 所述多路复用器模块通过所述第一、 第二与第三信号输出 端电性连接 Tri-gate架构的面板；
步骤 130、 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块 控制其第一、 第二与第三信号输出端交替与所述对应的信号输出端口电性 导通；
步骤 140、 当驱动所述 Tri-gate 架构的面板时， 所述多路复用器模块 控制未与所述对应的信号输出端口电性导通的其第一、 第二或第三信号输 出端与其低电平输入端电性导通。
13、 如权利要求 12 所述的栅极驱动方法， 其中， 所述栅极驱动模块 为 GOA模块。
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