WO2019024142A1 - 一种基于液晶面板的驱动电路及液晶面板 - Google Patents

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WO2019024142A1
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source
control signal
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邢振周
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武汉华星光电技术有限公司
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to the field of liquid crystal display, and in particular to a driving circuit and a liquid crystal panel based on a liquid crystal panel.
  • LTPS Low Temperature Poly-silicon
  • a-Si amorphous silicon
  • driving six pixel units with one source driving signal six driving signals and six transistors need to be introduced in the driving circuit. Due to the introduction of the six-way control signal, six signal traces need to be provided on the frame of the liquid crystal panel to carry six control signals, wherein six transistors are arranged on six signal lines. Since the six signal traces occupy a large area on the frame of the liquid crystal panel, it is not conducive to the realization of the narrow frame of the liquid crystal panel.
  • the technical problem to be solved by the present invention is to provide a driving circuit and a liquid crystal panel based on a liquid crystal panel, which can reduce the width of the frame of the liquid crystal panel, thereby realizing a narrow bezel design.
  • a technical solution adopted by the present invention is to provide a driving circuit based on a liquid crystal panel, the liquid crystal panel including a pixel array arranged in a matrix; wherein the driving power
  • the circuit includes a source driving chip and a plurality of multiplexing circuits, and the source driving chip is configured to provide multiple source driving signals, and each multiplexing circuit is configured to receive one source driving signal and multiple control signals.
  • the source driving chip includes a plurality of source signal output ends, each multiplexing circuit includes an input terminal, a plurality of control terminals, and a plurality of output terminals, and a source of the source driving chip The signal output end is connected to the input end of the multiplexing circuit, and the plurality of control ends of the multiplexing circuit respectively receive a plurality of control signals, and the plurality of output ends of the multiplexing circuit respectively correspond to the plurality of pixels in the pixel array A cell connection; wherein the pixel array includes a plurality of pixel rows arranged in a column direction, each pixel row including a plurality of pixel cells of different colors periodically arranged in a row direction.
  • another technical solution adopted by the present invention is to provide a driving circuit based on a liquid crystal panel, the liquid crystal panel including a pixel array arranged in a matrix; wherein the driving circuit includes a source driving chip and a plurality of a multiplexing circuit for providing a plurality of source driving signals, each multiplexing circuit for receiving one source driving signal and multiple control signals, and under the control of multiple control signals
  • a source driving signal is time-divisionally transmitted to a plurality of pixel units in the pixel array corresponding to one source driving signal; wherein the number of control signals is less than the number of pixel units corresponding to one source driving signal.
  • a liquid crystal panel including a pixel array and a driving circuit arranged in a matrix;
  • the driving circuit includes a source driving chip and a plurality of multiplexing circuits
  • the source driver chip is configured to provide multiple source driving signals
  • each multiplexing circuit is configured to receive one source driving signal and multiple control signals, and drive one source under the control of multiple control signals.
  • the signal is time-divisionally transmitted to a plurality of pixel units in the pixel array corresponding to one source driving signal; wherein the number of control signals is less than the number of pixel units corresponding to one source driving signal.
  • the liquid crystal panel-based driving circuit and the liquid crystal panel of the present invention are introduced into a multiplexing circuit, wherein each multiplexing circuit is used for connection Receiving a source driving signal and a multi-channel control signal, and transmitting a source driving signal to a plurality of pixel units corresponding to one source driving signal in the pixel array in a time division under the control of the multi-channel control signal; wherein The number of control signals is less than the number of pixel units corresponding to one source drive signal.
  • the present invention can reduce the number of control signals used, thereby reducing the area of the signal traces carrying the control signals on the liquid crystal panel, thereby achieving the purpose of reducing the width of the border of the liquid crystal panel and achieving a narrow bezel design.
  • FIG. 1 is a schematic structural view of a liquid crystal panel according to an embodiment of the present invention.
  • FIG. 2 is a circuit schematic diagram of a multiplexing circuit in the liquid crystal panel shown in FIG. 1;
  • Figure 3 is a circuit schematic diagram of a specific embodiment of the multiplexing circuit of Figure 2;
  • Figure 4 is a timing chart showing the operation of the multiplexing circuit shown in Figure 3;
  • FIG. 5 is a partial space view of the liquid crystal panel shown in FIG. 1.
  • FIG. 5 is a partial space view of the liquid crystal panel shown in FIG. 1.
  • the liquid crystal panel 100 includes a driving circuit 1 and a pixel array 2 arranged in a matrix, wherein the driving circuit 1 is for driving the pixel array 2.
  • the pixel array 2 includes a plurality of pixel rows 21 arranged in a column direction, each pixel row including a plurality of pixel units 22 of different colors periodically arranged in the row direction.
  • each pixel row 21 includes a plurality of pixel units 22 that are periodically arranged in a row direction by a red pixel R, a green pixel G, and a blue pixel B.
  • the drive circuit 1 includes a source drive chip 11 and a plurality of multiplex circuits 12.
  • the source driving chip 11 is configured to provide a plurality of source driving signals IsourceN (N is a natural number)
  • each multiplexing circuit 12 is configured to receive a source driving signal IsourceN and a multi-channel control signal MUXN (N is a natural number)
  • a source drive signal IsourceN is time-divisionally transmitted to the image
  • the number of control signals MUXN is smaller than the number of pixel units 22 corresponding to one source driving signal IsourceN.
  • the source driver chip 11 includes a plurality of source signal output terminals 111.
  • the multiplexing circuit 12 includes an input terminal 121, a plurality of control terminals 122, and a plurality of output terminals 123.
  • a source signal output terminal 111 of the source driver chip 11 is connected to the input terminal 121 of the multiplexing circuit 12.
  • the plurality of control terminals 122 of the multiplexing circuit 12 respectively receive a plurality of control signals MUXN, and the plurality of output terminals 123 of the multiplexing circuit 12 are respectively connected to the plurality of pixel units 22 in the pixel array 2.
  • FIG. 2 is a circuit schematic diagram of a multiplexing circuit in the liquid crystal panel shown in FIG.
  • each multiplexing circuit 12 includes an input terminal 121, a plurality of control terminals 122, and a plurality of output terminals 123.
  • the number of the plurality of control terminals 122 is denoted as N, and the number of the plurality of output terminals Recorded as B.
  • multiplexing circuit 12 further includes a column B transistor 124, wherein each column of transistors includes N transistors T.
  • the gates of the N transistors T in each column of transistors 124 are respectively connected to the N control terminals 122 for receiving N control signals MUX1, MUX2, ..., MUXN, and the sources and drains of the N transistors are sequentially connected and respectively respectively It is connected to the input terminal 121 and a corresponding output terminal 123.
  • the model of the transistor T includes an NMOS transistor and a PMOS transistor, and the order of the types of the N transistors T in the B-column transistor 124 is different from each other.
  • the order of the three transistors T in the first column transistor 124 is NMOS transistor, PMOS transistor, PMOS transistor, and the order of the three transistors T of the second column transistor 124 is arranged.
  • the order of the two is different from each other.
  • the value of B ranges from N to less than N and less than or equal to 2.
  • the number of control terminals 122 is 3, and the number of output terminals 123 may be 4, 5, 6, 7, or 8. Change your angle It is said that when the number of control signals received by the control terminal 122 is three, one source driving signal IsourceN can be used to drive 4, 5, 6, 7, or 8 pixel units 22.
  • FIG. 3 is a circuit schematic diagram of a specific embodiment of the multiplexing circuit shown in FIG. 2.
  • each multiplexing circuit 12' includes an input terminal 121', three control terminals 122', six output terminals 123', and six columns of transistors 124', wherein each column of transistors 124' includes three
  • the transistors are respectively referred to as a first transistor T1, a second transistor T2, and a third transistor T3.
  • the multiplex control signal MUXN includes a first control signal MUX1, a second control signal MUX2, and a third control signal MUX3.
  • the gates of the three transistors of each column of transistors 124' are coupled to three control terminals 122', respectively, for receiving respective first control signals MUX1, second control signals MUX2, and third control signals MUX3. That is, the gate of the first transistor T1 in each column of transistors 124' receives the first control signal MUX1, the gate of the second transistor T2 receives the second control signal MUX2, and the gate of the third transistor T3 receives the third control. Signal MUX3.
  • the drain of the first transistor T1 of each column of the transistor 124' is connected to the input terminal 121' for receiving a source driving signal IsourceN, the source of the first transistor T1 is connected to the drain of the second transistor T2, and the second transistor The source of T2 is connected to the drain of the third transistor T3, and the source of the third transistor T3 is connected to the corresponding output terminal 123' for transmitting the source driving signal IsourceN to the corresponding pixel unit 22.
  • the first transistor T1, the second transistor T2, and the third transistor T3 of the first column transistor 124' are respectively an NMOS transistor, an NMOS transistor, a PMOS transistor, and a first transistor of the second column transistor 124'.
  • the models of T1, the second transistor T2, and the third transistor T3 are respectively an NMOS transistor, a PMOS transistor, and an NMOS transistor, and the first transistor T1, the second transistor T2, and the third transistor T3 of the third column transistor 124' are respectively of an NMOS type.
  • the transistors, the PMOS transistors, the PMOS transistors, the first transistor T1, the second transistor T2, and the third transistor T3 of the fourth column transistor 124' are respectively a PMOS transistor, an NMOS transistor, an NMOS transistor, and a fifth column transistor 124'
  • the types of one transistor T1, the second transistor T2, and the third transistor T3 are respectively a PMOS transistor, an NMOS transistor, a PMOS transistor, and a sixth column transistor 124'
  • the types of the first transistor T1, the second transistor T2, and the third transistor T3 are a PMOS transistor, a PMOS transistor, and an NMOS transistor, respectively.
  • each multiplexing circuit 12' controls six pixel units 22. Specifically, the first multiplexing circuit 12' controls the first red pixel R1, the first green pixel G1, the first blue pixel B1, the second red pixel R2, the second green pixel G2, and the second blue Pixel B2. The second multiplexing circuit 12' controls the third red pixel R3, the third green pixel G3, the third blue pixel B3, the fourth red pixel R4, the fourth green pixel G4, and the fourth blue pixel B4. . .
  • the first control signal MUX1, the second control signal MUX2 and the third control signal MUX3 cooperate with each other in one scan period, and the six-row transistor 124' is controlled to be time-divisionally turned on to enable one source drive signal IsourceN to be time-divisionally transmitted to Corresponding to six pixel units.
  • FIG. 4 is an operation timing diagram of the multiplexing circuit shown in FIG. As shown in FIG. 4, specifically, the first multiplexing circuit 12' is taken as an example.
  • the scanning period CK1 when the first control signal MUX1 is at a low level (ie, 0), the second When the control signal MUX2 is at a low level and the third control signal MUX3 is at a high level (ie, 1), the first transistor T1, the second transistor T2, and the third transistor T3 of the first column transistor 124' are both turned on.
  • the source driving signal Isource1 is transmitted to the first red pixel R1.
  • the source driving signal Isource1 is transmitted to the first green pixel G1.
  • the first control signal is low level
  • the second control signal is high level
  • the third control signal is high level
  • the first transistor T1, the second transistor T2, and the third transistor T3 of the third column transistor 124' Both are turned on, and the source driving signal Isource1 is transmitted to the first blue pixel B1.
  • the first control signal When the first control signal is at a high level, the second control signal is at a low level, and the third control signal is at a low level, the first transistor T1, the second transistor T2, and the third transistor T3 of the fourth column transistor 124' Both are turned on, and the source driving signal Isource1 is transmitted to the second red pixel R2.
  • the first control signal is at a high level, the second control signal is at a low level, and the third control signal is at a high level, the first transistor T1 and the second transistor of the fifth column transistor 124' T2 and the third transistor T3 are all turned on, and the source driving signal Isource1 is transmitted to the second green pixel G2.
  • the first control signal When the first control signal is at a high level, the second control signal is at a high level, and the third control signal is at a low level, the first transistor T1, the second transistor T2, and the third transistor T3 of the sixth column transistor 124' Both are turned on, and the source driving signal Isource1 is transmitted to the second blue pixel B2.
  • the first control signal MUX1 is divided into a low level (ie, 0), a low level, a low level, and a high level (ie, 1).
  • the high level and the high level, the second control signal MUX2 corresponds to the low level, the high level, the high level, the low level, the low level, and the high level
  • the third control signal MUX3 corresponds to the time division.
  • the source driving signal Isource1 is time-divisionally transmitted to the six pixel units, that is, the first red pixel R1 and the first green pixel G1. a first blue pixel B1, a second red pixel R2, a second green pixel G2, and a second blue pixel B2.
  • the operation of the other multiplexer circuit 12' is the same as that of the first multiplexer circuit 12'.
  • no further details are provided herein.
  • FIG. 5 is a partial space diagram of the liquid crystal panel shown in FIG. 1.
  • the liquid crystal panel shown in FIG. 5 is based on the multiplexing circuit shown in FIG.
  • the signal traces M1, M2, and M3 are used to transmit the first control signal MUX1, the second control signal line MUX2, and the third control signal MUX3, and the transistors T in the multiplexing circuit 12 are arranged in a matrix signal.
  • the invention has the beneficial effects that the liquid crystal panel-based driving circuit and the liquid crystal panel of the present invention are introduced into a multiplexing circuit, wherein each multiplexing circuit is used to receive one source, different from the prior art.
  • Driving signal and multi-channel control signal and transmitting a source driving signal to a plurality of pixel units corresponding to one source driving signal in the pixel array under control of the multi-channel control signal; wherein, the number of control signals Less than the number of pixel units corresponding to one source drive signal.
  • the present invention can reduce the number of control signals used, thereby reducing the number of signal lines carrying control signals on the liquid crystal panel, thereby reducing the width of the frame of the liquid crystal panel and achieving the narrow bezel design.

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Abstract

一种液晶面板及其驱动电路，驱动电路包括源极驱动芯片（11）和多个多路复用电路（12），源极驱动芯片（11）用于提供多路源极驱动信号（IsourceN），每一多路复用电路（12）用于接收一路源极驱动信号（IsourceN）和多路控制信号（MUXN），并在多路控制信号（MUXN）的控制下将一路源极驱动信号（IsourceN）分时传输至像素阵列（2）中与一路源极驱动信号（IsourceN）对应的多个像素单元（22）中；其中，控制信号（MUXN）的数量小于一路源极驱动信号（IsourceN）对应的像素单元（22）的数量。能够减少控制信号（MUXN）的使用数量，进而减少设置于液晶面板的边框上承载控制信号（MUXN）的信号走线的面积，进而达到降低液晶面板的边框宽度、实现窄边框设计的目的。

Description

一种基于液晶面板的驱动电路及液晶面板 【技术领域】
本发明涉及液晶显示领域，特别是涉及一种基于液晶面板的驱动电路及液晶面板。
【背景技术】
随着液晶显示技术的迅速发展，LTPS(Low Temperature Poly-silicon，低温多晶硅)以载流子迁移率高的优点逐渐取代a-Si(非晶硅)成为市场主流。为了满足市场对液晶面板的高解析度的需求，人们在液晶面板的驱动电路中引入了多路复用的驱动架构，也就是说一路源极驱动信号驱动多个像素单元。
现有技术中，为了实现一路源极驱动信号驱动多个像素单元，需要引入多路控制信号和多个晶体管，其中，多个晶体管的栅极接收多路控制信号，多个晶体管的漏极彼此相连后接收一路源极驱动信号，多个晶体管的源极分别与多个像素单元连接。其中，多路控制信号的数量和多个像素单元的数量是相同的。
以一路源极驱动信号驱动六个像素单元为例来说，驱动电路中需要引入六路控制信号和六个晶体管。由于六路控制信号的引入，则在液晶面板的边框上需要设置六条信号走线来承载六路控制信号，其中，六个晶体管设置在六条信号线上。由于六条信号走线在液晶面板的边框上占用较大的面积，从而不利于液晶面板的窄边框的实现。
【发明内容】
本发明主要解决的技术问题是提供一种基于液晶面板的驱动电路及液晶面板，能够降低液晶面板的边框的宽度，从而实现窄边框设计。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种基于液晶面板的驱动电路，该液晶面板包括按照矩阵排列的像素阵列；其中，该驱动电 路包括源极驱动芯片和多个多路复用电路，源极驱动芯片用于提供多路源极驱动信号，每一多路复用电路用于接收一路源极驱动信号和多路控制信号，并在多路控制信号的控制下将一路源极驱动信号分时传输至像素阵列中与一路源极驱动信号对应的多个像素单元中；其中，控制信号的数量小于一路源极驱动信号对应的像素单元的数量；其中，源极驱动芯片包括多个源极信号输出端，每一多路复用电路包括一输入端、多个控制端和多个输出端，源极驱动芯片的一源极信号输出端与多路复用电路的输入端连接，多路复用电路的多个控制端分别接收多个控制信号，多路复用电路的多个输出端分别与像素阵列中的多个像素单元连接；其中，像素阵列包括沿列方向排列的多个像素行，每一像素行包括沿行方向周期性排列的不同颜色的多个像素单元。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种基于液晶面板的驱动电路，该液晶面板包括按照矩阵排列的像素阵列；其中，该驱动电路包括源极驱动芯片和多个多路复用电路，源极驱动芯片用于提供多路源极驱动信号，每一多路复用电路用于接收一路源极驱动信号和多路控制信号，并在多路控制信号的控制下将一路源极驱动信号分时传输至像素阵列中与一路源极驱动信号对应的多个像素单元中；其中，控制信号的数量小于一路源极驱动信号对应的像素单元的数量。
为解决上述问题，本发明提供的再一个技术方案是：提供一种液晶面板，该液晶面板包括按照矩阵排列的像素阵列和驱动电路；驱动电路包括源极驱动芯片和多个多路复用电路，源极驱动芯片用于提供多路源极驱动信号，每一多路复用电路用于接收一路源极驱动信号和多路控制信号，并在多路控制信号的控制下将一路源极驱动信号分时传输至像素阵列中与一路源极驱动信号对应的多个像素单元中；其中，控制信号的数量小于一路源极驱动信号对应的像素单元的数量。
本发明的有益效果是：区别于现有技术的情况，本发明的基于液晶面板的驱动电路及液晶面板通过引入多路复用电路，其中，每一多路复用电路用于接 收一路源极驱动信号和多路控制信号，并在多路控制信号的控制下将一路源极驱动信号分时传输至像素阵列中与一路源极驱动信号对应的多个像素单元中；其中，控制信号的数量小于一路源极驱动信号对应的像素单元的数量。通过上述方式，本发明能够减少控制信号的使用数量，进而减少液晶面板上承载控制信号的信号走线的面积，进而达到降低液晶面板的边框的宽度、实现窄边框设计的目的。
【附图说明】
图1是本发明实施例的液晶面板的构示意图；
图2是图1所示液晶面板中多路复用电路的电路原理图；
图3是图2所示多路复用电路的一具体实施例的电路原理图；
图4是图3所示的多路复用电路的工作时序图；
图5是图1所示液晶面板的部分空间示意图。
【具体实施方式】
下面结合附图和实施方式对本发明进行详细说明。
图1是本发明实施例的液晶面板的结构示意图。如图1所示，液晶面板100包括驱动电路1和按照矩阵排列的像素阵列2，其中，驱动电路1用于驱动像素阵列2。
像素阵列2包括沿列方向排列的多个像素行21，每一像素行包括沿行方向周期性排列的不同颜色的多个像素单元22。优选地，每一像素行21包括沿行方向按照红色像素R、绿色像素G、蓝色像素B周期性排列的多个像素单元22。
驱动电路1包括源极驱动芯片11和多个多路复用电路12。其中，源极驱动芯片11用于提供多个源极驱动信号IsourceN(N为自然数)，每一多路复用电路12用于接收一源极驱动信号IsourceN和多路控制信号MUXN(N为自然数)，并在多路控制信号MUXN的控制下将一路源极驱动信号IsourceN分时传输至像 素阵列2中与一路源极驱动信号IsourceN对应的多个像素单元22中，其中，控制信号MUXN的数量小于一路源极驱动信号IsourceN对应的像素单元22的数量。
具体来说，源极驱动芯片11包括多个源极信号输出端111。多路复用电路12包括一输入端121、多个控终端122和多个输出端123，源极驱动芯片11的一源极信号输出端111与多路复用电路12的输入端121连接，多路复用电路12的多个控制端122分别接收多个控制信号MUXN，多路复用电路12的多个输出端123分别与像素阵列2中的多个像素单元22连接。
请一并参考图2，图2是图1所示液晶面板中多路复用电路的电路原理图。如图2所示，每一多路复用电路12包括一输入端121、多个控终端122和多个输出端123，其中，多个控制端122的数目记为N，多个输出端的数目记为B。另外，多路复用电路12进一步包括B列晶体管124，其中，每列晶体管包括N个晶体管T。
每列晶体管124中的N个晶体管T的栅极分别于N个控制端122连接用以接收N个控制信号MUX1、MUX2...、MUXN，N个晶体管的源极和漏极依次连接后分别与输入端121和对应的一输出端123连接。
在本实施例中，晶体管T的型号包括NMOS晶体管和PMOS晶体管，B列晶体管124中的N个晶体管T的型号的排列顺序互不相同。举例来说，假设N为3，第一列晶体管124中3个晶体管T的型号的排列顺序为NMOS晶体管、PMOS晶体管、PMOS晶体管，第二列晶体管124中的3个晶体管T的型号的排列顺序为PMOS晶体管、NMOS晶体管、PMOS管，则两者的排列顺序是互不相同的。
另外，本领域的技术人员可以理解，图2所示的晶体管T的型号的排列顺序仅为举例，本发明不以此为限。
优选地，B的取值范围为大于N且小于等于2的N次方。以控制端122的数目N为3为例来说，输出端123的数目可以为4、5、6、7或8。换个角度来 说，当控制端122接收的控制信号的数目为3个时，一路源极驱动信号IsourceN可以用于驱动4、5、6、7或8个像素单元22。
请一并参考图3，图3是图2所示多路复用电路的一具体实施例的电路原理图。如图3所示，每一多路复用电路12’包括一输入端121’、三个控终端122’、六个输出端123’和六列晶体管124’，其中每列晶体管124’包括三个晶体管，分别记为第一晶体管T1、第二晶体管T2、第三晶体管T3，多路控制信号MUXN包括第一控制信号MUX1、第二控制信号MUX2和第三控制信号MUX3。
每列晶体管124’的三个晶体管的栅极分别与三个控制端122’连接用以接收对应的第一控制信号MUX1、第二控制信号MUX2和第三控制信号MUX3。也就是说，每列晶体管124’中的第一晶体管T1的栅极接收第一控制信号MUX1、第二晶体管T2的栅极接收第二控制信号MUX2、第三晶体管T3的栅极接收第三控制信号MUX3。
每列晶体管124’中的第一晶体管T1的漏极与输入端121’连接用以接收一路源极驱动信号IsourceN，第一晶体管T1的源极与第二晶体管T2的漏极连接，第二晶体管T2的源极与第三晶体管T3的漏极连接，第三晶体管T3的源极与对应的一输出端123’连接用以发送源极驱动信号IsourceN至对应的像素单元22。
在本实施例中，第一列晶体管124’的第一晶体管T1、第二晶体管T2、第三晶体管T3的型号分别为NMOS晶体管、NMOS晶体管、PMOS晶体管；第二列晶体管124’的第一晶体管T1、第二晶体管T2、第三晶体管T3的型号分别为NMOS晶体管、PMOS晶体管、NMOS晶体管，第三列晶体管124’的第一晶体管T1、第二晶体管T2、第三晶体管T3的型号分别为NMOS晶体管、PMOS晶体管、PMOS晶体管，第四列晶体管124’的第一晶体管T1、第二晶体管T2、第三晶体管T3的型号分别为PMOS晶体管、NMOS晶体管、NMOS晶体管，第五列晶体管124’的第一晶体管T1、第二晶体管T2、第三晶体管T3的型号分别为PMOS晶体管、NMOS晶体管、PMOS晶体管，第六列晶体管124’的 第一晶体管T1、第二晶体管T2、第三晶体管T3的型号分别为PMOS晶体管、PMOS晶体管和NMOS晶体管。
在本实施例中，以一像素行21为例来说，每一多路复用电路12’控制六个像素单元22。具体来说，第一个多路复用电路12’控制第一红色像素R1、第一绿色像素G1、第一蓝色像素B1、第二红色像素R2、第二绿色像素G2、第二蓝色像素B2。第二个多路复用电路12’控制第三红色像素R3、第三绿色像素G3、第三蓝色像素B3、第四红色像素R4、第四绿色像素G4、第四蓝色像素B4，......依此类推。
其中，第一控制信号MUX1、第二控制信号MUX2和第三控制信号MUX3在一个扫描周期相互配合，控制六列晶体管124’依序分时导通以使一路源极驱动信号IsourceN分时传输至对应的六个像素单元中。
请一并参考图4，图4是图3所示的多路复用电路的工作时序图。如图4所示，具体来说，以第一个多路复用电路12’为例来说，在扫描周期CK1中，当第一控制信号MUX1为低电平(也即0)，第二控制信号MUX2为低电平，第三控制信号MUX3为高电平(也即1)时，第一列晶体管124’中的第一晶体管T1、第二晶体管T2、第三晶体管T3均导通，源极驱动信号Isource1传输至第一红色像素R1。当第一控制信号为低电平，第二控制信号为高电平，第三控制信号为低电平时，第二列晶体管124’中的第一晶体管T1、第二晶体管T2、第三晶体管T3均导通，源极驱动信号Isource1传输至第一绿色像素G1。当第一控制信号为低电平，第二控制信号为高电平，第三控制信号为高电平时，第三列晶体管124’中的第一晶体管T1、第二晶体管T2、第三晶体管T3均导通，源极驱动信号Isource1传输至第一蓝色像素B1。当第一控制信号为高电平，第二控制信号为低电平，第三控制信号为低电平时，第四列晶体管124’中的第一晶体管T1、第二晶体管T2、第三晶体管T3均导通，源极驱动信号Isource1传输至第二红色像素R2。当第一控制信号为高电平，第二控制信号为低电平，第三控制信号为高电平时，第五列晶体管124’中的第一晶体管T1、第二晶体管 T2、第三晶体管T3均导通，源极驱动信号Isource1传输至第二绿色像素G2。当第一控制信号为高电平，第二控制信号为高电平，第三控制信号为低电平时，第六列晶体管124’中的第一晶体管T1、第二晶体管T2、第三晶体管T3均导通，源极驱动信号Isource1传输至第二蓝色像素B2。
换个角度来说，如表格一所示，在一个扫描周期，第一控制信号MUX1分时为低电平(也即0)、低电平、低电平、高电平(也即1)、高电平、高电平，第二控制信号MUX2对应分时为低电平、高电平、高电平、低电平、低电平、高电平，第三控制信号MUX3对应分时为高电平、低电平、高电平、低电平、高电平、低电平时，源极驱动信号Isource1分时传输至六个像素单元也即第一红色像素R1、第一绿色像素G1、第一蓝色像素B1、第二红色像素R2、第二绿色像素G2、第二蓝色像素B2。
Figure PCTCN2017098453-appb-000001
表格一
在本实施例中，其它的多路复用电路的12’与第一个多路复用电路12’的工作原理相同，为简约起见，在此不再赘述。
请一并参考图5，图5是图1所示液晶面板的部分空间示意图，其中图5所示的液晶面板基于图3所示的多路复用电路。如图5所示信号走线M1、M2和M3用于传输第一控制信号MUX1、第二控制信号线MUX2和第三控制信号MUX3，多路复用电路12中的晶体管T呈矩阵设置在信号线M1、M2和M3上。其中，信号线M1、M2和M3设置在液晶面板的的边框上。
与现有技术相比，以实现一路源极信号驱动六个像素单元为例来说，由于本发明中只需要三个控制信号也即三条信号走线即可实现一个源极驱动信号驱 动六个像素单元，而现有技术需要六个控制信号也即六条信号走线才能实现一个源极驱动信号驱动六个像素单元。因此，采用本发明的技术方案，大大减少了信号走线的数量，从而可以降低液晶面板边框的宽度，进而实现窄边框化设计。
本发明的有益效果是：区别于现有技术的情况，本发明的基于液晶面板的驱动电路及液晶面板通过引入多路复用电路，其中，每一多路复用电路用于接收一路源极驱动信号和多路控制信号，并在多路控制信号的控制下将一路源极驱动信号分时传输至像素阵列中与一路源极驱动信号对应的多个像素单元中；其中，控制信号的数量小于一路源极驱动信号对应的像素单元的数量。通过上述方式，本发明能够减少控制信号的使用数量，进而减少液晶面板上承载控制信号的信号线的数量，达到降低液晶面板的边框的宽度、实现窄边框设计的目的。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (20)

  1. 一种基于液晶面板的驱动电路，其中，所述液晶面板包括按照矩阵排列的像素阵列；
    其中，所述驱动电路包括源极驱动芯片和多个多路复用电路，所述源极驱动芯片用于提供多路源极驱动信号，每一所述多路复用电路用于接收一路所述源极驱动信号和多路控制信号，并在多路所述控制信号的控制下将一路所述源极驱动信号分时传输至所述像素阵列中与一路所述源极驱动信号对应的多个像素单元中；
    其中，所述控制信号的数量小于一路所述源极驱动信号对应的所述像素单元的数量；
    其中，所述源极驱动芯片包括多个源极信号输出端，每一所述多路复用电路包括一输入端、多个控制端和多个输出端，所述源极驱动芯片的一所述源极信号输出端与所述多路复用电路的所述输入端连接，所述多路复用电路的所述多个控制端分别接收多个控制信号，所述多路复用电路的多个所述输出端分别与所述像素阵列中的多个像素单元连接；
    其中，所述像素阵列包括沿列方向排列的多个像素行，每一像素行包括沿行方向周期性排列的不同颜色的多个像素单元。
  2. 根据权利要求1所述的驱动电路，其中，当多个所述控制端的数目记为N，多个所述输出端的数目记为B时，B的取值范围为大于N且小于等于2的N次方。
  3. 一种基于液晶面板的驱动电路，其中，所述液晶面板包括按照矩阵排列的像素阵列；
    其中，所述驱动电路包括源极驱动芯片和多个多路复用电路，所述源极驱动芯片用于提供多路源极驱动信号，每一所述多路复用电路用于接收一路所述源极驱动信号和多路控制信号，并在多路所述控制信号的控制下将一路所述源 极驱动信号分时传输至所述像素阵列中与一路所述源极驱动信号对应的多个像素单元中；
    其中，所述控制信号的数量小于一路所述源极驱动信号对应的所述像素单元的数量。
  4. 根据权利要求3所述的驱动电路，其中，所述源极驱动芯片包括多个源极信号输出端，每一所述多路复用电路包括一输入端、多个控制端和多个输出端，所述源极驱动芯片的一所述源极信号输出端与所述多路复用电路的所述输入端连接，所述多路复用电路的所述多个控制端分别接收多个控制信号，所述多路复用电路的多个所述输出端分别与所述像素阵列中的多个像素单元连接。
  5. 根据权利要求4所述的驱动电路，其中，当多个所述控制端的数目记为N，多个所述输出端的数目记为B时，B的取值范围为大于N且小于等于2的N次方。
  6. 根据权利要求4所述的驱动电路，其中，当多个所述控制端的数目记为N，多个所述输出端的数目记为B时，所述多路复用电路进一步包括B列晶体管，每列晶体管包括N个晶体管；
    每列所述晶体管中的N个所述晶体管的栅极分别于N个所述控制端连接，N个所述晶体管的源极和漏极依次连接后分别与所述输入端和对应的一所述输出端连接。
  7. 根据权利要求6所述的驱动电路，其中，每一所述多路复用电路包括一输入端、三个控制端、六个输出端和六列晶体管，每列所述晶体管包括三个晶体管，分别记为第一晶体管、第二晶体管和第三晶体管，多路控制信号包括第一控制信号、第二控制信号和第三控制信号；
    每列所述晶体管的三个所述晶体管的栅极分别与三个所述控制端连接用以接收对应的所述第一控制信号、所述第二控制信号和所述第三控制信号，所述第一晶体管的漏极与所述输入端连接用以接收一路所述源极驱动信号，所述第一晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极与所述 第三晶体管的漏极连接，所述第三晶体管的源极与对应的一所述输出端连接用以发送所述源极驱动信号至与该输出端对应的像素单元。
  8. 根据权利要求7所述的驱动电路，其中，第一列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为NMOS晶体管、NMOS晶体管、PMOS晶体管；第二列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为NMOS晶体管、PMOS晶体管、NMOS晶体管，第三列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为NMOS晶体管、PMOS晶体管、PMOS晶体管，第四列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为PMOS晶体管、NMOS晶体管、NMOS晶体管，第五列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为PMOS晶体管、NMOS晶体管、PMOS晶体管，第六列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为PMOS晶体管、PMOS晶体管和NMOS晶体管。
  9. 根据权利要求8所述的驱动电路，其中，在一个扫描周期，所述第一控制信号、所述第二控制信号、所述第三控制信号控制六列所述晶体管依序分时导通以使一路所述源极驱动信号分时传输至与一路所述源极驱动信号对应的六个像素单元中，其中，所述第一控制信号分时分别为低电平、低电平、低电平、高电平、高电平、高电平，所述第二控制信号对应分别为低电平、高电平、高电平、低电平、低电平、高电平，所述第三控制信号对应分别为高电平、低电平、高电平、低电平、高电平、低电平。
  10. 根据权利要求3所述的驱动电路，其中，所述像素阵列包括沿列方向排列的多个像素行，每一像素行包括沿行方向周期性排列的不同颜色的多个像素单元。
  11. 根据权利要求10所述的驱动电路，其中，每一所述像素行包括沿行方向按照红色像素、绿色像素、蓝色像素周期性排列的多个像素单元。
  12. 一种液晶面板，其中，所述液晶面板包括按照矩阵排列的像素阵列和 驱动电路；所述驱动电路包括源极驱动芯片和多个多路复用电路，所述源极驱动芯片用于提供多路源极驱动信号，每一所述多路复用电路用于接收一路所述源极驱动信号和多路控制信号，并在多路所述控制信号的控制下将一路所述源极驱动信号分时传输至所述像素阵列中与一路所述源极驱动信号对应的多个像素单元中；其中，所述控制信号的数量小于一路所述源极驱动信号对应的所述像素单元的数量。
  13. 根据权利要求12所述的液晶面板，其中，所述源极驱动芯片包括多个源极信号输出端，每一所述多路复用电路包括一输入端、多个控制端和多个输出端，所述源极驱动芯片的一所述源极信号输出端与所述多路复用电路的所述输入端连接，所述多路复用电路的所述多个控制端分别接收多个控制信号，所述多路复用电路的多个所述输出端分别与所述像素阵列中的多个像素单元连接。
  14. 根据权利要求13所述的液晶面板，其中，当多个所述控制端的数目记为N，多个所述输出端的数目记为B时，B的取值范围为大于N且小于等于2的N次方。
  15. 根据权利要求13所述的液晶面板，其中，当多个所述控制端的数目记为N，多个所述输出端的数目记为B时，所述多路复用电路进一步包括B列晶体管，每列晶体管包括N个晶体管；
    每列所述晶体管中的N个所述晶体管的栅极分别于N个所述控制端连接，N个所述晶体管的源极和漏极依次连接后分别与所述输入端和对应的一所述输出端连接。
  16. 根据权利要求15所述的液晶面板，其中，每一所述多路复用电路包括一输入端、三个控制端、六个输出端和六列晶体管，每列所述晶体管包括三个晶体管，分别记为第一晶体管、第二晶体管和第三晶体管，多路控制信号包括第一控制信号、第二控制信号和第三控制信号；
    每列所述晶体管的三个所述晶体管的栅极分别与三个所述控制端连接用以接收对应的所述第一控制信号、所述第二控制信号和所述第三控制信号，所述 第一晶体管的漏极与所述输入端连接用以接收一路所述源极驱动信号，所述第一晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极与所述第三晶体管的漏极连接，所述第三晶体管的源极与对应的一所述输出端连接用以发送所述源极驱动信号至与该输出端对应的像素单元。
  17. 根据权利要求16所述的液晶面板，其中，第一列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为NMOS晶体管、NMOS晶体管、PMOS晶体管；第二列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为NMOS晶体管、PMOS晶体管、NMOS晶体管，第三列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为NMOS晶体管、PMOS晶体管、PMOS晶体管，第四列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为PMOS晶体管、NMOS晶体管、NMOS晶体管，第五列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为PMOS晶体管、NMOS晶体管、PMOS晶体管，第六列所述晶体管的所述第一晶体管、所述第二晶体管、所述第三晶体管的型号分别为PMOS晶体管、PMOS晶体管和NMOS晶体管。
  18. 根据权利要求17所述的液晶面板，其中，在一个扫描周期，所述第一控制信号、所述第二控制信号、所述第三控制信号控制六列所述晶体管依序分时导通以使一路所述源极驱动信号分时传输至与一路所述源极驱动信号对应的六个像素单元中，其中，所述第一控制信号分时分别为低电平、低电平、低电平、高电平、高电平、高电平，所述第二控制信号对应分别为低电平、高电平、高电平、低电平、低电平、高电平，所述第三控制信号对应分别为高电平、低电平、高电平、低电平、高电平、低电平。
  19. 根据权利要求12所述的液晶面板，其中，所述像素阵列包括沿列方向排列的多个像素行，每一像素行包括沿行方向周期性排列的不同颜色的多个像素单元。
  20. 根据权利要求19所述的液晶面板，其中，每一所述像素行包括沿行方向按照红色像素、绿色像素、蓝色像素周期性排列的多个像素单元。
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