CN107861302B - 一种阵列基板、其制作方法、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种阵列基板、其制作方法、显示面板及显示装置，通过对第一薄膜晶体管和第二薄膜晶体管的设置，使得在第一有源层向衬底基板具有第一正投影，第二有源层向衬底基板具有第二正投影时，第二正投影位于第一正投影所在的预设区域之外，使得在对部分半导体层进行晶化处理以形成第一薄膜晶体管的第一有源层的过程中，不会对第二薄膜晶体管的第二有源层的非晶状态产生影响，从而可以有效避免在局部晶化过程中因彗差的作用对第二有源层的非晶状态产生影响，不仅提高了局部晶化的准确率和效率，还有效提高了移位寄存器单元的工作性能，从而提高了显示面板的显示效果。

Description

一种阵列基板、其制作方法、显示面板及显示装置

技术领域

本发明涉及显示技术领域，尤指一种阵列基板、其制作方法、显示面板及显示装置。

背景技术

GOA(Gate on Array)是一种将栅极集成驱动电路集成于TFT基板上的技术，通过栅极集成驱动电路向像素区域的各薄膜晶体管的栅极提供栅极扫描信号，逐行开启各薄膜晶体管，实现像素单元的数据信号输入；其中，栅极集成驱动电路是由级联的多个移位寄存器单元构成，而移位寄存器单元则由多个薄膜晶体管构成；一般地，对于由具有非晶态半导体层的薄膜晶体管构成的移位寄存器单元，为了能够使其稳定快速地输出扫描信号，常常需要对上述移位寄存器单元中的部分薄膜晶体管的有源层进行晶化处理。然而，由于受到移位寄存器单元中各薄膜晶体管排布位置的影响，在对部分薄膜晶体管的有源层进行晶化处理时，往往会对相邻薄膜晶体管的有源层的非晶状态产生影响，从而影响移位寄存器单元的正常工作。基于此，如何精准地实现对部分薄膜晶体管的有源层进行晶化处理，而不会对周围薄膜晶体管的有源层的非晶状态产生影响，是本领域技术人员亟待解决的技术问题。

发明内容

本发明实施例提供了一种阵列基板、其制作方法、显示面板及显示装置，用以解决现有技术中存在的如何精准地实现对部分薄膜晶体管的有源层进行晶化处理，而不会对周围薄膜晶体管的有源层的非晶状态产生影响的问题。

本发明实施例提供了一种阵列基板，包括：

衬底基板；

位于所述衬底基板上的多个级联的移位寄存器单元，每个所述移位寄存器单元包括至少一个第一薄膜晶体管和至少一个第二薄膜晶体管；所述第一薄膜晶体管包括第一有源层，所述第一有源层的材料包括多晶硅；所述第二薄膜晶体管包括第二有源层，所述第二有源层的材料包括非晶硅；

所述第一有源层向所述衬底基板具有第一正投影，所述第二有源层向所述衬底基板具有第二正投影，所述第二正投影位于所述第一正投影所在的预设区域之外。

另一方面，本发明实施例还提供了一种显示面板，包括：如本发明实施例提供的上述阵列基板。

另一方面，本发明实施例还提供了一种显示装置，包括：如本发明实施例提供的上述显示面板。

另一方面，本发明实施例还提供了一种如本发明实施例提供的上述阵列基板的制作方法，包括：

提供一衬底基板；

在所述衬底基板上形成非晶硅半导体层；

对部分所述非晶硅半导体层进行图案化和晶化以形成所述第一有源层；

在第一正投影所在的所述预设区域之外，对部分所述非晶硅半导体层进行图案化以形成所述第二有源层。

本发明有益效果如下：

本发明实施例提供的一种阵列基板、其制作方法、显示面板及显示装置，通过对第一薄膜晶体管和第二薄膜晶体管的设置，使得在第一有源层向衬底基板具有第一正投影，第二有源层向衬底基板具有第二正投影时，第二正投影位于第一正投影所在的预设区域之外，使得在对部分半导体层进行晶化处理以形成第一薄膜晶体管的第一有源层的过程中，不会对第二薄膜晶体管的第二有源层的非晶状态产生影响，从而可以有效避免在局部晶化过程中因彗差的作用对第二有源层的非晶状态产生影响，不仅提高了局部晶化的准确率和效率，还有效提高了移位寄存器单元的工作性能，从而提高了显示面板的显示效果。

附图说明

图1为现有技术中的移位寄存器单元中部分薄膜晶体管的排布结构示意图；

图2至图4分别为本发明实施例中提供的阵列基板的结构示意图；

图5为本发明实施例中提供的预设范围的示意图；

图6为本发明实施例中提供的移位寄存器单元中部分薄膜晶体管重新排布后的结构示意图；

图7至图10分别为本发明实施例中提供的第一有源层的外边缘形状的示意图；

图11为本发明实施例中提供的液晶显示面板中阵列基板的结构示意图；

图12至图14分别为本发明实施例中提供的多个移位寄存器单元之间的连接关系的结构示意图；

图15和图16分别为本发明实施例中提供的移位寄存器单元的结构示意图；

图17为本发明实施例中提供的输入输出时序图；

图18为本发明实施例中提供的阵列基板的制作方法的流程图；

图19a至图19c分别为本发明实施例中提供的阵列基板在不同制作步骤时的结构示意图；

图20为本发明实施例中提供的另一阵列基板的结构示意图；

图21为本发明实施例中提供的激光退火工艺的结构示意图；

图22为本发明实施例中提供的激光退火工艺中采用的掩膜版的俯视图；

图23为图22 中CD处的截面示意图；

图24为本发明实施例中提供的各微透镜工作过程的示意图；

图25为本发明实施例中提供的显示面板的结构示意图；

图26为本发明实施例中提供的显示装置的结构示意图。

具体实施方式

下面将结合附图，对本发明实施例提供的一种阵列基板、其制作方法、显示面板及显示装置的具体实施方式进行详细地说明。需要说明的是，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

发明人在研究中发现，由于受到移位寄存器单元中各薄膜晶体管排布位置的影响，在对部分薄膜晶体管的有源层进行晶化处理时，即局部晶化时，往往会对其周围的薄膜晶体管的有源层的非晶状态产生影响，从而影响移位寄存器单元的工作性能；具体地，如图1所示的移位寄存器单元中部分薄膜晶体管的排布的结构示意图，若每个移位寄存器单元中的薄膜晶体管A的有源层均需要进行晶化处理，而薄膜晶体管B的有源层则不需要晶化处理时，由于在晶化过程中，一般需要使用激光器和掩模版，而掩模版一般包括多个透镜，所以在对薄膜晶体管A的有源层进行晶化时，由于薄膜晶体管B与薄膜晶体管A距离较近，与薄膜晶体管A对应的透镜会产生彗差，而产生的彗差会使部分激光透射到薄膜晶体管B的有源层上，导致薄膜晶体管B的有源层被晶化，影响薄膜晶体管B的性能，进而影响移位寄存器单元的工作性能。

然而，为了避免上述现象的发生，通常采用的方法为改变掩模版的结构，即改版掩模版的图案，以使薄膜晶体管B的有源层避免被晶化；虽然此种方法能够解决局部晶化的准确率的问题，但难免会增加掩模版图案的复杂度，增加掩模版的制作难度。

因此，本发明实施例提供了一种阵列基板，用以在无需增加掩模版的制作难度的基础上，提高局部晶化的准确率和效率，提高移位寄存器单元的工作性能。

具体地，本发明实施例提供的上述阵列基板，如图2至图4所示，图中仅以一个移位寄存器单元，且移位寄存器单元具有两个第一薄膜晶体管和两个第二薄膜晶体管为例进行说明；其中，图中仅以第一有源层和第二有源层分别表示第一薄膜晶体管和第二薄膜晶体管的位置，并且，A1和A2分别表示两个第一有源层在衬底基板上的第一正投影，B1和B2分别表示两个第二有源层在衬底基板上的第二正投影；因此，阵列基板可以包括：

衬底基板1；

位于衬底基板1上的多个级联的移位寄存器单元，每个移位寄存器单元包括至少一个第一薄膜晶体管和至少一个第二薄膜晶体管；第一薄膜晶体管包括第一有源层，第一有源层的材料包括多晶硅；第二薄膜晶体管包括第二有源层，第二有源层的材料包括非晶硅；

第一有源层向衬底基板1具有第一正投影(A1或A2)，第二有源层向衬底基板1具有第二正投影(B1或B2)，第二正投影位于第一正投影所在的预设区域(虚线圈所示)之外；其中，为了便于说明，仅示出了A1所在的预设区域，A2所在的预设区域并未示出。

本发明实施例提供的上述阵列基板，通过对第一薄膜晶体管和第二薄膜晶体管的设置，使得在第一有源层向衬底基板1具有第一正投影(A1或A2)，第二有源层向衬底基板1具有第二正投影(B1或B2)时，第二正投影位于第一正投影所在的预设区域(虚线圈所示)之外，使得在对部分半导体层进行晶化处理以形成第一薄膜晶体管的第一有源层的过程中，不会对第二薄膜晶体管的第二有源层的非晶状态产生影响，从而可以有效避免在局部晶化过程中因彗差的作用对第二有源层的非晶状态产生影响，不仅提高了局部晶化的准确率和效率，还有效提高了移位寄存器单元的工作性能，从而提高了显示面板的显示效果。

需要说明的是，上述内容中提到的对部分半导体层进行晶化处理以形成第一薄膜晶体管的第一有源层，可以理解为已经对半导体层进行了图案化处理后，再进行的晶化处理；当然，还可以理解为在对部分半导体层进行晶化处理后再进行图案化处理，以形成第一有源层，在此不作限定；但为了说明简便，在后续内容中提到的对半导体层进行的晶化处理，均表示在对半导体层已经进行了图案化处理的基础上完成的。

可选地，为了避免因彗差的作用，对第二薄膜晶体管中第二有源层的非晶状态造成不良影响，需要将第二有源层设置在用以形成第一有源层的半导体层在进行晶化时产生的彗差范围之外；而该彗差范围在平面内一般为一个圆形区域，所以在本发明实施例提供的上述阵列基板中，将彗差范围在平面内的圆形区域定义为一个预设区域，并保证第二有源层的第二正投影位于第一有源层的第一正投影的预设区域之外，以避免第二有源层的非晶状态受到影响，从而提高局部晶化的准确率和效率。

具体地，在本发明实施例提供的上述阵列基板中，如图5所示，预设区域为：以第一点P1和第二点P2之间连线的中点P0为圆心，以第一点P1和第二点P2之间连线的距离L为半径所构成的圆形区域；

第一点P1和第二点P2分别为第一正投影外边缘上距离最远的两个点。

可选地，在移位寄存器单元中包括多个第一薄膜晶体管时，在本发明实施例提供的上述阵列基板中，如图2至图4所示，不同的第一薄膜晶体管中第一有源层的位置可以有以下情况：

任意一个所述第一正投影所在的所述预设区域不与其他所述第一正投影重叠；或者，

任意一个所述第一正投影所在的所述预设区域至少与一个其他所述第一正投影重叠。

具体地，在图2至图4所示的结构中，其中，为了清楚地说明两个第一薄膜晶体管中第一有源层的分布位置，以A1表示其中一个第一有源层在衬底基板1上的第一正投影，A2表示另一个第一有源层在衬底基板1上的第一正投影；如图2所示，A1所在的预设区域与A2不重叠，即一个第一有源层在衬底基板1上的第一正投影(如A1)所在的预设区域与另一个第一有源层在衬底基板1上的第一正投影(如A2)没有重叠区域，使得在对用以形成两个第一有源层的半导体层进行晶化处理时，彼此之间互不影响，可以有效提高每个第一有源层晶化的均匀度，以及第一有源层的稳定性，进而提高每个第一薄膜晶体管的性能。

然而，移位寄存器单元一般设置在非显示区域，而移位寄存器单元所占用的非显示区域的面积大小，严重影响显示面板的边框的大小；因此，为了实现窄边框的设计，在对移位寄存器单元中的第一薄膜晶体管的分布位置进行设置时，还可以如图3和图4所示，A1所在的预设区域与A2之间部分重叠或完全重叠，即一个第一有源层在衬底基板1上的第一正投影(如A1)所在的预设区域与另一个第一有源层在衬底基板1上的第一正投影(如A2)部分重叠，如图3所示，或A2完全位于A1所在的预设区域之内，如图4所示；使得在对其中一个用以形成第一有源层的半导体层进行晶化处理时，由于彗差的作用，同时也会对另一个用以形成第一有源层的半导体层进行晶化处理；如此，可以简化掩模版的结构，并且在有效减少非显示区域的占用面积的同时，有效简化制作工艺，降低制作成本。

具体地，对移位寄存器单元中的第一薄膜晶体管A和第二薄膜晶体管B 进行重新排布后的结构示意图如图6所示，将需要晶化处理的第一薄膜晶体管 A放置在版图的右侧，而无需进行晶化处理的第二薄膜晶体管B放置在版图的左侧，且第二薄膜晶体管B中第二有源层的第二正投影位于第一薄膜晶体管A 中第一有源层的第一正投影所在预设区域之外，可以有效避免在对右侧进行晶化处理时对左侧产生影响，因此有效解决了局部晶化准确率不高的问题；当然，图6只是给出了一种排布方式，还可以是其他可以提高局部晶化准确率的排布方式，在此不作限定。

可选地，在本发明实施例提供的上述阵列基板中，第一有源层的电子迁移率与第二有源层的电子迁移率之比不小于10；即第一有源层的电子迁移率为第二有源层的电子迁移率的10倍或10倍以上，因而，由于第一有源层采用多晶硅材料，第二有源层采用非晶硅材料，增加了第一有源层的电子迁移率，即增加了电子的传输能力，进而增加了第一薄膜晶体管的响应速度，快速地为相应的栅线输入扫描信号，提高显示面板的刷新频率，从而提高显示面板的显示分辨率。

具体地，在本发明实施例提供的上述阵列基板中，第一有源层的电子迁移率不小于10平方厘米/(伏·秒)且不大于100平方厘米/(伏·秒)；第二有源层的电子迁移率不小于0.2平方厘米/(伏·秒)且不大于1.5平方厘米/(伏·秒)。当然，电子迁移率的大小取决于原子排列的情况，所以可以实际需求，通过对晶化过程的参数的设置，准确控制第一有源层和第二有源层的电子迁移率。

具体地，为了简化掩模版的制作工艺，并提高掩模版中透镜的聚光效果，使得聚光更均匀，以使第一有源层的晶化程度更均匀，需要使第一有源层在衬底基板1上的正投影图案为规则的图案，因此，在本发明实施例提供的上述阵列基板中，如图7至图10所示，第一有源层的外边缘形状包括矩形、圆角矩形、圆形或者椭圆形中的至少一种；其中，如图7所示，第一有源层的外边缘形状为矩形，或如图8所示，第一有源层的外边缘形状为圆角矩形，或如图9 所示，第一有源层的外边缘形状为椭圆形，或如图10所示，第一有源层的外边缘形状为圆形；当然，还可以是其他形状，并不限于上述形状，在此不作限定。此外，对于第二有源层，由于用于形成第二有源层的半导体层无需进行晶化处理，所以不需要对第二有源层在衬底基板1上的正投影的形状进行特殊的设置，以简化制作工艺，降低制作难度。

可选地，在本发明实施例提供的上述阵列基板中，如图11所示，阵列基板可以包括：显示区域2和围绕显示区域2的非显示区域，移位寄存器单元3 位于非显示区域；

第三薄膜晶体管4，第三薄膜晶体管包括第三有源层，第三有源层的材料包括非晶硅；

第一有源层的厚度小于第三有源层的厚度。

具体地，如果显示区域内的薄膜晶体管中的有源层的材料为多晶硅时，会导致薄膜晶体管的漏电流增加，引起严重的串扰现象，从而使得显示效果变差，所以在第三薄膜晶体管位于显示区域时，需要使得第三有缘层的材料包括非晶硅，以保证显示区域的正常显示。

具体地，在本发明实施例提供的上述阵列基板为液晶显示面板中的阵列基板时，如图11所示，显示区域2设置有呈阵列排布的像素单元，图中仅示出了部分像素单元，第三薄膜晶体管4位于像素单元内，并且第三薄膜晶体管4 的第二极(即漏极)可以与像素电极5电连接，在栅线6输入扫描信号时，对应行的第三薄膜晶体管4开启，将数据信号传输至像素电极5，通过像素电极 5与公共电极(未示出)之间形成的电场驱动液晶分子发生偏转而实现显示。

可选地，由于第一有源层的材料包括多晶硅，第三有源层的材料包括非晶硅，使得第一有源层的电子迁移率要明显大于第三有源层，进而第一薄膜晶体管的开关特性要明显优于第三薄膜晶体管，因此，第一薄膜晶体管可以制作的更小更薄，从而有利于减少非显示区域的占用面积和体积，有利于实现窄边框的设计；基于此，第一有源层的厚度可以小于第三有源层的厚度，而对于第一有源层的厚度，可以根据实际需要进行相应调整，在此不作限定。

具体地，由于第一有源采层用多晶硅材料，第三有源层采用非晶硅材料，相比于第三有源层，第一有源层的电子迁移率较高，即第一有源层传输电子的能力更强，使得第一有源层的等效电阻较小，这样，即便减少第一有源层的厚度，也不会影响第一有源层传输电子的能力；例如，在第一有源层的电子迁移率为第三有源层的电子迁移率的十倍时，可以将第一有源层的厚度设置为第三有源层的厚度的二分之一，第一有源层的电子传输能力仍然比第三有源层的电子传输能力强很多，因此，可以根据实际需要减少第一有源层的厚度，例如可以将第一有源层的厚度设置为第三有源层的厚度的二分之一或三分之一等，此处只是举例说明，并不对第一有源层的厚度大小进行具体限定。需要说明的是，本发明实施例中的第一有源层的厚度是指第一有源层在垂直于阵列基板方向上的长度，第三有源层的厚度是指第三有源层在垂直于阵列基板方向上的长度。

较佳地，在本发明实施例提供的上述阵列基板中，第一有源层的厚度一般小于

可选地，在衬底基板1上具有的多个级联的移位寄存器单元3，如图11 所示，并且每个移位寄存器单元3的信号输出端均与一条栅线6电连接，并为栅线6输入扫描信号，以便于控制，例如，对应行的第三薄膜晶体管4开启，有助于实现显示功能；因此，在本发明实施例提供的上述阵列基板中，多个级联的移位寄存器单元之间的连接关系可以如图12所示，除第一级移位寄存器单元G1和最后一级移位寄存器单元G2n之外，每级移位寄存器单元的信号输出端OUT均向下一级移位寄存器单元的第一控制端S1输入第一控制信号，并向上一级移位寄存器单元的第二控制端S2输入第二控制信号；

最后一级移位寄存器单元G2n的信号输出端OUT向第一级移位寄存器单元G2n-1的第一控制端S1输入第一控制信号；

第一级移位寄存器单元G1的信号输出端OUT向最后一级移位寄存器单元 G2n的第二控制端S2输入第二控制信号。

具体地，在图12所示的结构中，全部移位寄存器单元可以位于显示区域的一个侧边，即单边驱动；其中，仅以示出的5个移位寄存器单元为例进行说明，包括第一级移位寄存器单元G1、第二级移位寄存器单元G2、第三级移位寄存器单元G3、第2n-1级移位寄存器单元G2n-1和第2n级移位寄存器单元 G2n，并且，第2n级移位寄存器单元G2n的信号输出端OUT向第一级移位寄存器单元G1的第一控制端S1输入第一控制信号，第一级移位寄存器单元G1的信号输出端OUT向第2n级移位寄存器单元G2n的第二控制端S2输入第二控制信号，使得级联的移位寄存器单元可以实现正向扫描或反向扫描，进而使得显示面板具有较高的可操作性和灵活性。

进一步地，在本发明实施例提供的上述阵列基板中，在正向扫描时，移位寄存器单元的第一控制端S1可以作为信号输入端，用于输入有效脉冲信号，所以第一控制信号为有效脉冲信号，而第二控制端S2可以作为复位信号端，用于输入复位信号，所以第二控制信号为复位信号；或者，

在反向扫描时，移位寄存器单元的第一控制端S1可以作为复位信号端，用于输入复位信号，所以第一控制信号为复位信号，而第二控制端S2可以作为信号输入端，用于输入有效脉冲信号，所以第二控制信号为有效脉冲信号。

进一步地，在单边驱动时，级联的多个移位寄存器单元设置在显示区域的一个侧边，但由于信号线布置较长，单边驱动时会造成较大地压降，并且信号延迟较为严重；为了解决这一问题，可以将级联的多个移位寄存器单元分别设置在显示区域的相对两侧，如图13所示，图中仅示出了位于显示区域的一个侧边的奇数级的移位寄存器单元之间的连接关系，将奇数级的移位寄存器单元设置在显示区域的一个侧边，偶数级的移位寄存器单元设置在相对的另一个侧边，相应地，设置在显示区域的一个侧边的奇数级的移位寄存器单元分别驱动与之相连的奇数级的栅线，而设置在显示区域另一个侧边的偶数级的移位寄存器单元分别驱动与之相连的偶数级的栅线，并且分别设置在显示区域两个侧边的移位寄存器单元之间互不影响，实现双边驱动，不仅可以减少压降，还可以有效改善信号延迟的现象。

具体地，在显示区域的像素单元阵列的外围，一般还可以设置有虚拟像素单元，并且虚拟像素单元的结构基本与像素单元的结构相同，只是虚拟像素单元并不用于显示，因此，在设置各移位寄存器单元之间的连接关系时，还可以利用与虚拟像素单元对应的虚拟移位寄存器单元，具体如图14所示，以单边驱动为例，首虚拟移位寄存器单元DG0的第一控制端S1与起始信号线STV 电连接，信号输出端OUT向第一级移位寄存器单元G1的第一控制端S1输入第一控制信号，第一级移位寄存器单元G1的信号输出端OUT向第二级移位寄存器单元G2的第一控制端S1输入第一控制信号，并向虚拟移位寄存器单元 DG的第二控制端S2输入第二控制信号，最后一级移位寄存器单元G2n的信号输出端OUT向尾虚拟移位寄存器单元DG2n的第一控制端S1输入第一控制信号，并向移位寄存器单元G2n-1的第二控制端S2输入第二控制信号，而尾虚拟移位寄存器单元DG2n的信号输出端OUT向最后一级移位寄存器单元 G2n的第二控制端S2输入第二控制信号，尾虚拟移位寄存器单元DG2n与起始信号线STV电连接，以实现各移位寄存器单元逐行向对应栅线输入扫描信号，实现显示功能。

具体地，不管是单边驱动，还是双边驱动，为了保证相邻的两个移位寄存器单元顺序输出有效脉冲信号，在图12和图14所示的结构中，奇数级移位寄存器单元的第一时钟信号端CK1与第一时钟信号线电连接，第二时钟信号端 CK2与第二时钟信号线电连接，而偶数级移位寄存器单元的第一时钟信号端 CK1与第二时钟信号线电连接，第二时钟信号端CK2与第一时钟信号线电连接；而在图10所示的结构中，以位于一个侧边的移位寄存器单元为例，每间隔一个移位寄存器单元，第一时钟信号端CK1与第二时钟信号端CK2，分别与第一时钟信号线和第二时钟信号线的连接方式交换一次，以实现逐行扫描。

可选地，为了实现移位寄存器单元的功能，需要说明的是，在正向扫描时，第一电压信号端为高电位信号端，即开态电压VGH，而第二电压信号端为低电位信号端，即关态电压VGL；但在反向扫描时，第一电压信号端则为低电位信号端，即关态电压VGL，第二电压信号端为高电位信号端，即开态电压VGH；因此，以正向扫描方式为例，并且第一电压信号端为VGH，第二电压信号线端为VGL，在本发明实施例提供的上述阵列基板中，如图15所示，移位寄存器单元可以包括：第一控制模块101、第二控制模块102、和输出模块103；其中，

第一控制模块101连接于第一电压信号端VGH、第一控制端S1和第一节点N1之间；第一控制模块101，用于在第一控制端S1输入的第一控制信号的控制下，将第一电压信号端VGH输入的第一电压信号传输至第一节点N1；

第二控制模块102连接于第二电压信号端VGL、第二控制端S2和第一节点N1之间；第二控制模块102，用于在第二控制端S2输入的第二控制信号的控制下，将第二电压信号端VGL输入的第二电压信号传输至第一节点N1；

输出模块103连接第一节点N1、第二时钟信号端CK2和信号输出端OUT 之间；输出模块103，用于在第一节点N1电位的控制下，将第二时钟信号端 CK2输入的第二时钟信号传输至信号输出端OUT。

可选地，为了实现输出模块103的功能，在本发明实施例提供的上述阵列基板中，如图16所示，输出模块103可以包括：第一子薄膜晶体管T1和第一电容C1；

第一子薄膜晶体管T1的栅极与第一节点N1电连接，第一子薄膜晶体管 T1的第一极与第二时钟信号端CK2电连接，第一子薄膜晶体管T1的第二极与信号输出端OUT电连接；第一电容C1连接于第一节点N1与信号输出端 OUT之间；

第一薄膜晶体管至少包括第一子薄膜晶体管T1。

具体地，由于第一子薄膜晶体管T1的第二极与信号输出端OUT电连接，且信号输出端OUT用于向对应栅线输入扫描信号，所以为了增加第一子薄膜晶体管T1的开关特性，使得第一子薄膜晶体管T1快速响应，将扫描信号输入至对应的栅线，增加显示面板的显示分辨率，需要将第一子薄膜晶体管T1的有源层的材料设置为多晶硅，通过增加有源层的电子迁移率，增加第一子薄膜晶体管T1的开关特性，因此，第一薄膜晶体管至少包括第一子薄膜晶体管T1。

具体地，第一子薄膜晶体管T1在第一节点N1电位的控制下，将第二时钟信号端CK2输入的第二时钟信号传输至信号输出端OUT。

具体地，第一子薄膜晶体管T1可以为P型晶体管，则第一节点N1的电位为低电位；第一子薄膜晶体管T1还可以为N型晶体管，则第一节点N1的电位为高电位。

以上仅是举例说明输出模块103的具体结构，在具体实施时，输出模块103 的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

可选地，为了实现第一控制模块101的功能，在本发明实施例提供的上述阵列基板中，如图16所示，第一控制模块101可以包括：第二子薄膜晶体管 T2；

第二子薄膜晶体管T2的栅极与第一控制端S1电连接，第二子薄膜晶体管 T2的第一极与第一电压信号端VGH电连接，第二子薄膜晶体管T2的第二极与第一节点N1电连接；

第二薄膜晶体管至少包括第二子薄膜晶体管T2。

具体地，由于第二子薄膜晶体管T2的栅极与第一控制端S1电连接，用于将第一电压信号端VGH输入的第一电压信号传输至第一节点N1，保持第一节点N1的电位为第一电压信号的电位，所以第二子薄膜晶体管T2的有源层的材料需要为非晶硅，以防止因漏电流过大产生的高温抖动而导致第一节点N1 的电位不稳定，从而影响移位寄存器单元的正常工作，因此，第二薄膜晶体管至少包括第二子薄膜晶体管T2。

具体地，第二子薄膜晶体管T2在第一控制端S1输入的第一控制信号的控制下，将第一电压信号端VGH输入的第一电压信号传输至第一节点N1；当然，在正向扫描时，第一控制端S1即为信号输入端，第一控制信号即为有效脉冲信号。

具体地，第二子薄膜晶体管T2可以为P型晶体管，则第一控制端S1输入的第一控制信号为低电位信号；第二子薄膜晶体管T2还可以为N型晶体管，则第一控制端S1输入的第一控制信号为高电位信号。

以上仅是举例说明第一控制模块101的具体结构，在具体实施时，第一控制模块101的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

可选地，为了实现第二控制模块102的功能，在本发明实施例提供的上述阵列基板中，如图16所示，第二控制模块102可以包括：第三子薄膜晶体管 T3；

第三子薄膜晶体管T3的栅极与第二控制端S2电连接，第三子薄膜晶体管 T3的第一极与第二电压信号端VGL电连接，第三子薄膜晶体管T3的第二极与第一节点N1电连接；

第二薄膜晶体管至少包括第三子薄膜晶体管T3。

具体地，由于第二子薄膜晶体管T2的有源层的材料为非晶硅，并且第二子薄膜晶体管T2的第二极，与第三子薄膜晶体管T3的第二极均与第一节点 N1电连接，所以为了避免第一节点N1因第二子薄膜晶体管T2和第三子薄膜晶体管T3的漏电流大小不一致而导致的电荷流失，需要将第三子薄膜晶体管 T3的有源层的材料同样设置为非晶硅，因此，第二薄膜晶体管至少包括第三子薄膜晶体管T3。

具体地，第三子薄膜晶体管T3在第二控制端S2输入的第二控制信号的控制下，将第二电压信号端VGL输入的第二电压信号传输至第一节点N1；并且，在正向扫描时，第二控制端S2作为复位信号端，所以第二控制信号为复位信号，用于对第一节点N1的电位进行复位。

具体地，第三子薄膜晶体管T3可以为P型晶体管，则第二控制端S2输入的第二控制信号为低电位信号；第三子薄膜晶体管T3还可以为N型晶体管，则第二控制端S2输入的第二控制信号为高电位信号。

以上仅是举例说明第二控制模块102的具体结构，在具体实施时，第二控制模块102的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

可选地，为了使得移位寄存器单元能够正常地工作，在本发明实施例提供的上述阵列基板中，如图15所示，移位寄存器单元还可以包括：下拉模块104 和复位模块105；其中，

下拉模块104连接于第一时钟信号端CK1、第二时钟信号端CK2、第二电压信号端VGL、第一节点N1和信号输出端OUT之间；下拉模块104，用于在第一时钟信号端CK1输入的第一时钟信号和第二时钟信号端CK2输入的第二时钟信号的控制下，将第二电压信号端VGL输入的第二电压信号分别传输至第一节点N1和信号输出端OUT；

复位模块105连接于复位信号端RESET、第一节点N1、第二电压信号端 VGL和信号输出端OUT之间；复位模块105，用于在复位信号端RESET输入的复位信号的控制下，将第二电压信号端VGL输入的第二电压信号分别传输至第一节点N1和信号输出端OUT；

可选地，为了实现复位模块105的功能，在本发明实施例提供的上述阵列基板中，如图16所示，复位模块105可以包括：第四子薄膜晶体管T4和第五子薄膜晶体管T5；

第四子薄膜晶体管T4的栅极与复位信号端RESET电连接，第四子薄膜晶体管T4的第一极与第二电压信号端VGL电连接，第四子薄膜晶体管T4的第二极与第一节点N1电连接；

第五子薄膜晶体管T5的栅极与复位信号端RESET电连接，第五子薄膜晶体管T5的第一极与第二电压信号端VGL电连接，第五子薄膜晶体管T5的第二极与信号输出端OUT电连接；

为了实现下拉模块104的功能，在本发明实施例提供的上述阵列基板中，如图13所示，下拉模块104可以包括：第六子薄膜晶体管T6、第七子薄膜晶体管T7、第八子薄膜晶体管T8、第九子薄膜晶体管T9和第二电容C2；

第六子薄膜晶体管T6的栅极与第一节点N1电连接，第六子薄膜晶体管 T6的第一极与第二电压信号端VGL电连接，第六子薄膜晶体管T6的第二极与第二节点N2电连接；

第七子薄膜晶体管T7的栅极与第二节点N2电连接，第七子薄膜晶体管 T7的第一极与第二电压信号端VGL电连接，第七子薄膜晶体管T7的第二极与第一节点N1电连接；

第八子薄膜晶体管T8的栅极与第二节点N2电连接，第八子薄膜晶体管 T8的第一极与第二电压信号端VGL电连接，第八子薄膜晶体管T8的第二极与信号输出端OUT电连接；

第九子薄膜晶体管T9的栅极与第一时钟信号端CK1电连接，第九子薄膜晶体管T9的第一极与第二电压信号端VGL电连接，第九子薄膜晶体管T9的第二极与信号输出端OUT电连接；

第二电容C2连接于第二节点N2与第二时钟信号端CK2之间。

具体地，第四子薄膜晶体管T4至第九子薄膜晶体管T9的有源层材料可以是非晶硅，还可以是多晶硅，但为了简化制作工艺，降低制作难度，可以将第四子薄膜晶体管T4至第九子薄膜晶体管T9的有源层材料均设置为非晶硅，即无需对非晶硅进行晶化处理，从而降低制作成本；同时，在第四子薄膜晶体管 T4至第九子薄膜晶体管T9的有源层材料为非晶硅时，可以无需考虑彗差的问题，可以将第四子薄膜晶体管T4至第九子薄膜晶体管T9制作的紧凑一些，以减少非显示区域的占用面积，有利于实现窄边框的设计。

具体地，第四子薄膜晶体管T4在复位信号端RESET输入的复位信号的控制下，将第二电压信号端VGL输入的第二电压信号传输至第一节点N1；第五子薄膜晶体管T5在复位信号端RESET输入的复位信号的控制下，将第二电压信号端VGL输入的第二电压信号传输至信号输出端OUT；第六子薄膜晶体管 T6在第一节点N1电位的控制下，将第二电压信号端VGL输入的第二电压信号传输至第二节点N2；第七子薄膜晶体管T7在第二节点N2电位的控制下，将第二电压信号端VGL输入的第二电压信号传输至第一节点N1；第八子薄膜晶体管T8在第二节点N2电位的控制下，将第二电压信号端VGL输入的第二电压信号传输至信号输出端OUT；第九子薄膜晶体管T9在第一时钟信号端 CK1输入的第一时钟信号的控制下，将第二电压信号端VGL输入的第二电压信号传输至信号输出端OUT。

具体地，第四子薄膜晶体管T4和第五子薄膜晶体管T5可以均为P型晶体管，则复位信号端RESET输入的复位信号为低电位信号，第四子薄膜晶体管 T4和第五子薄膜晶体管T5还可以均为N型晶体管，则复位信号端RESET输入的复位信号为高电位信号；第六子薄膜晶体管T6可以为P型晶体管，则第一节点N1的电位低电位，第六子薄膜晶体管T6还可以为N型晶体管，则第一节点N1的电位高电位；第七子薄膜晶体管T7和第八子薄膜晶体管T8可以均为P型晶体管，则第二节点N2的电位为低电位，第七子薄膜晶体管T7和第八子薄膜晶体管T8还可以均为N型晶体管，则第二节点N2的电位为高电位；第九子薄膜晶体管T9可以为P型晶体管，则第一时钟信号端CK1输入的第一时钟信号为低电位信号，第九子薄膜晶体管T9还可以为N型晶体管，则第一时钟信号端CK1输入的第一时钟信号为高电位信号。

以上仅是举例说明复位模块105和下拉模块104的具体结构，在具体实施时，复位模块105和下拉模块104的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

可选地，本发明实施例提供的上述阵列基板的移位寄存器单元中提到的各薄膜晶体管可以全部采用P型晶体管设计，或者，如图16所示，各薄膜晶体管可以全部采用N型晶体管设计，这样可以简化移位寄存器单元的制作工艺流程。

当然，在本发明实施例提供的上述阵列基板的移位寄存器单元中涉及的各晶体管可以是薄膜晶体管(Thin Film Transistor，TFT)，还可以是金属氧化物半导体场效应管(Metal Oxide Semiconductor，MOS)；并且，上述各晶体管的第一极可以为源极，第二极可以为漏极，并且源极和漏极的制作工艺相同，名称上是可以互换的，其可根据电压的方向在名称上改变。

下面就以具体实施例详细说明本发明实施例中提供的上述阵列基板中移位寄存器单元的工作过程。

具体地，以图16所示的移位寄存器单元的结构为例，并结合图17所示的输入输出时序图，在正向扫描时，对本发明实施例提供的上述阵列基板中移位寄存单元器的工作过程作以描述。下述描述中以1表示高电位，0表示低电位。需要说明的是，1和0是逻辑电位，其仅是为了更好的解释本发明实施例的具体工作过程，而不是在具体实施时施加在各薄膜晶体管的栅极上的电压。

在T1阶段，CK1＝0，CK2＝0，S1＝0，S2＝0，RESET＝1。

由于RESET＝1，第四子薄膜晶体管T4和第五子薄膜晶体管T5开启，其中，第四子薄膜晶体管T4将第二电压信号端VGL输入的第二电压信号传输至第一节点N1，使得第一节点N1的电位为低电位，第五子薄膜晶体管T5将第二电压信号端VGL输入的第二电压信号传输至信号输出端OUT，使得信号输出端OUT输出低电位信号，完成对第一节点N1和信号输出端OUT的初始化；因此，该阶段可以称为初始化阶段。

在T2阶段，CK1＝0，CK2＝0，S1＝1，S2＝0，RESET＝0。

由于S1＝1，即第一控制端S1输入的有效脉冲信号为高电位信号，则第二子薄膜晶体管T2开启，将第一电压信号端VGH输入的第一电压信号传输至第一节点N1，将第一节点N1的电位拉高；由于第一节点N1的电位被拉高，使得第六子薄膜晶体管T6开启，将第二电压信号端VGL输入的第二电压信号传输至第二节点N2，使第二节点N2的电位保持为低电位；此外，由于第一节点 N1的电位被拉高，第一子薄膜晶体管T1开启，将第二时钟信号端CK2输入的第二时钟信号传输至信号输出端OUT，使信号输出端OUT输出低电位信号。

在T3阶段，CK1＝0，CK2＝1，S1＝0，S2＝0，RESET＝0。

由于S1＝0，使得第二子薄膜晶体管T2截止，但在第一电容C1的作用下，第一节点N1的电位依然保持在高电位，因此，第一子薄膜晶体管T1依然开启；而此阶段，由于第二时钟信号端CK2输入高电位信号，所以第一子薄膜晶体管T1将第二时钟信号端CK2输入的高电位信号传输至信号输出端OUT，使得信号输出端OUT向对应的栅线输入扫描信号，控制对应行的薄膜晶体管开启，以有助于实现显示区域显示图像；因此，该阶段可以称为扫描信号的输出阶段。

在T4阶段，CK1＝1，CK2＝0，S1＝0，S2＝1，RESET＝0。

因S2＝1，使得第三子薄膜晶体管T3开启，将第二电压信号端VGL输入的第二电压信号传输至第一节点N1，将第一节点N1的电位拉低至低电位，使得第一子薄膜晶体管T1截止；又由于CK1＝1，使得第九子薄膜晶体管T9开启，将第二电压信号端VGL输入的第二电压信号传输至信号输出端OUT，使得信号输出端OUT输出低电位信号，控制对应行的薄膜晶体管截止。

在T5阶段，CK1＝0，CK2＝1，S1＝0，S2＝0，RESET＝0。

由于在T4阶段第一节点N1的电位被拉低至低电位，所以第六子薄膜晶体管T6保持截止；又因CK2＝1，使得通过第二电容C2的作用，使得第二节点N2的电位为高电位，从而使得第七子薄膜晶体管T7和第八子薄膜晶体管 T8开启，将第二电压信号端VGL输入的第二电压信号分别传输至第一节点 N1和信号输出端OUT，使得第一节点N1的电位保持在低电位，使得信号输出端OUT输出低电位信号。

根据上述工作过程可知，通过T1阶段至T5阶段的工作，移位寄存器单元可以正常地向对应的栅线输入扫描信号，以控制对应行的第三薄膜晶体管开启，在显示面板为液晶显示面板时，如图7所示，以使数据信号通过第三薄膜晶体管传输至像素电极，有助于控制液晶分子发生偏转，从而实现显示功能。

基于同一发明构思，本发明实施例还提供了一种如本发明实施例提供的上述阵列基板的制作方法，以制作顶栅型薄膜晶体管为例，如图18所示，可以包括：

S1801、提供一衬底基板；

S1802、在衬底基板上形成非晶硅半导体层；

具体地，可以通过镀膜设备(如化学气相沉积设备)在衬底基板1上形成非晶硅半导体层。

S1803、对部分非晶硅半导体层进行图案化和晶化以形成第一有源层；

具体地，在形成半导体层之后，对部分半导体层进行图案化处理和晶化处理，以形成第一有源层7a(如图19a示)。

S1804、在第一正投影所在的预设区域之外，对部分非晶硅半导体层进行图案化以形成第二有源层。

具体地，为了避免因彗差存在而导致无需进行晶化处理的半导体层被晶化，所以在第一有源层7a在衬底基板1的第一正投影所在的预设区域之外，对半导体层进行图案化处理，以形成第二有源层7b(如图19a所示)。

当然，可以在形成有第一有源层7a和第二有源层7b的衬底基板1之上，沉积一层第一绝缘层8，然后再继续沉积栅极金属层，并通过构图工艺(即图案化处理)形成栅极(如图19b所示的9a和9b)；接着，沉积一层第二绝缘层 10，然后采用蒸镀设备在第二绝缘层10上制作一层金属层，并通过构图工艺制作得到第一极11a和第二极11b(如图19c所示)，即源极和漏极，以完成第一薄膜晶体管和第二薄膜晶体管的制作。

当然，上述过程仅是以顶栅型薄膜晶体管的制作过程为例进行说明的，而当薄膜晶体管为底栅型时，在制作半导体层之前，需要首先制作栅极(类似于图20所示的9a和9b)，然后在形成有栅极的衬底基板上沉积第一绝缘层，然后在第一绝缘层之上沉积半导体层，进一步地利用上述半导体层形成第一有源层和第二有源层；之后，沉积第二绝缘层10，并在其上沉积金属层，用以形成第一极和第二极，即源极和漏极，完成第一薄膜晶体管和第二薄膜晶体管的制作。

可选地，在本发明实施例提供的上述制作方法中，如图5所示，预设区域为：以第一点P1和第二点P2之间连线的中点P0为圆心，以第一点P1和第二点P2之间连线的距离L为半径所构成的圆形区域；

第一点P1和第二点P2分别为第一正投影外边缘上距离最远的两个点。

可选地，在形成半导体层之后，可以在形成半导体层之后，先对部分半导体层进行晶化处理，再进行图案化处理，以降低晶化过程中激光对半导体层之下结构的影响；当然，还可以先对半导体层进行图案化处理，以得到多个有源层，然后在对部分有源层进行晶化处理以得到第一有源层，而未做晶化处理的有源层即为第二有源层，以有效避免图案化处理过程中刻蚀液对多晶硅材料造成影响；因此，在本发明实施例提供的上述制作方法中的步骤S1803在对部分非晶硅半导体层进行图案化和晶化以形成第一有源层的过程中：非晶硅半导体层的图案化过程先于晶化过程，或者，非晶硅半导体层的晶化过程先于图案化过程。当然，具体的晶化处理和图案化处理的顺序，可以根据实际需要来确定，此处不做限定。

可选地，在本发明实施例提供的上述制作方法中的步骤S1803在对部分非晶硅半导体层进行图案化和晶化以形成第一有源层的过程中，非晶硅半导体层的晶化过程可以包括：

采用透镜掩膜的方式，对位于预设区域之内的非晶硅半导体层进行激光退火；

在激光退火的过程中采用的掩膜版包括遮光区域和透光区域，透光区域包括多个透镜组，透镜组包括层叠设置的第一微透镜、第二微透镜以及第三微透镜；第二微透镜位于第一微透镜和第三微透镜之间，且各透镜组的焦点位于同一焦平面内。

具体地，在本发明实施例提供的上述制作方法中，采用透镜掩膜的方式，对非显示区域中的非晶硅半导体层进行激光退火工艺，由于透镜掩膜的方式聚光效果更好，可以使晶化的均一性更好。

如图21所示的激光退火工艺，可以是在进行了图案化处理之后进行，还可以先进行激光退火工艺，再进行图案化处理，在此不作限定；并且，在图21 所示的结构中，也并没有给出是底栅型薄膜晶体管，还是顶栅型薄膜晶体管，图21仅是为了表示激光退火工艺过程；其中，使用激光器20发射激光对非晶硅半导体层进行照射以晶化非晶硅，采用的掩膜版21包括遮光区域和透光区域，由掩膜版21的遮光区域遮挡不需要晶化的部位，例如，使遮光区域覆盖显示区域，以及覆盖非显示区域中除第一有源层和第二有源层图像以外的位置，以使激光只能通过透光区域照射到第一有源层和第二有源层的图形上。

图22为图21中非显示区域中使用的掩膜版21的俯视结构图，该掩膜版 21，包括：遮光区域a和透光区域b，为了形成特定的第一有源层和第二有源层的图形，一般将透光区域b的图形设置为分别与第一有源层和第二有源层的图形一致，透光区域b中包括多个透镜组，例如在图22中每个椭圆形的透光区域b中可以设置一个透镜组22。

具体地，如图23所示，图23为图22中虚线CD处的截面图，该掩膜版，可以包括：第一子掩膜版21-1，第二子掩膜版21-2，以及第三子掩膜版21-3；从图中可以看出，第一子掩膜版21-1，第二子掩膜版21-2，以及第三子掩膜版 21-3层叠设置，且第二子掩膜版21-2位于第一子掩膜版21-1和第三子掩膜版 21-3之间，为了使激光可以通过透光区域b照射到非晶硅半导体层上，优选为将第一子掩膜版21-1，第二子掩膜版21-2，以及第三子掩膜版21-3的图形设置为一致，位于同一位置的透光区域b中的三个透镜构成一个透镜组22，即每一个透镜组22，包括：层叠设置的第一微透镜22-1、第二微透镜22-2以及第三微透镜22-3，第二微透镜22-2位于第一微透镜22-1和第三微透镜22-3之间，采用多个微透镜层叠设置的方式，相对于只采用一个微透镜，多个微透镜层叠设置增强了对激光的汇聚能力，使激光退火的位置更加精确，形成的第一薄膜晶体管和第二薄膜晶体管的性能更好。

此外，优选为将各透镜组22的焦点设置在同一焦平面内，这样可以使照射在非晶硅半导体层上的激光更加均匀，从而使晶化后的多晶硅半导体层具有均一性。

由于本发明实施例需要晶化的非晶硅半导体层均是位于非显示区域内，距离显示区域中的无需晶化的非晶硅半导体层较远(一般大于1mm)，可见，本发明实施例中对非显示区域中的非晶硅半导体层进行晶化，不会对显示区域中的像素造成影响。

需要说明的是，为了能够将激光汇聚至待晶化区域，三个微透镜之间的距离可以根据实际需要，以及各微透镜的直径和厚度而确定；如图24所示，以一个透镜组22为例，其中，当一束平行的激光经过第一微透镜22-1后，经过汇聚焦点P后进入第二微透镜22-2，以使激光从第二微透镜22-2射出时大致为一束平行的激光；然后，该束平行激光再经过第三微透镜22-3后汇聚至待晶化区域，以使该区域的非晶硅结晶后成为多晶硅，以完成晶化处理；因此，三个微透镜的直径和厚度可以设置为相同，以简化掩模版的制作工艺，或者三个微透镜的直径和厚度还可以设置为不相同，以减少各微透镜之间的距离，从而减薄掩模版的厚度，降低掩模版的制作难度。

基于同一发明构思，本发明实施例还提供了一种显示面板，如图25所示，可以包括：如本发明实施例提供的上述阵列基板。

可选地，在显示面板为液晶显示面板时，如图25所示，还包括：与阵列基板100相对而置的对向基板200，以及设置于阵列基板100与对向基板200 之间的液晶分子300，其中，可以通过控制各处液晶分子300的偏转来控制显示面板显示画面。由于该显示面板解决问题的原理与上述阵列基板相似，因此该显示面板的实施可以参见上述阵列基板的实施，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括：如本发明实施例提供的上述显示面板。当然，该显示装置也可以为手机(如图26所示，其中，g表示显示面板)、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其他必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。由于该显示装置解决问题的原理与上述显示面板相似，因此该显示装置的实施可以参见上述显示面板的实施，重复之处不再赘述。

本发明实施例提供了一种阵列基板、其制作方法、显示面板及显示装置，通过对第一薄膜晶体管和第二薄膜晶体管的设置，使得在第一有源层向衬底基板具有第一正投影，第二有源层向衬底基板具有第二正投影时，第二正投影位于第一正投影所在的预设区域之外，使得在对部分半导体层进行晶化处理以形成第一薄膜晶体管的第一有源层的过程中，不会对第二薄膜晶体管的第二有源层的非晶状态产生影响，从而可以有效避免在局部晶化过程中因彗差的作用对第二有源层的非晶状态产生影响，不仅提高了局部晶化的准确率和效率，还有效提高了移位寄存器单元的工作性能，从而提高了显示面板的显示效果。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (20)

1.一种阵列基板，其特征在于，包括：

衬底基板；

位于所述衬底基板上的多个级联的移位寄存器单元，每个所述移位寄存器单元包括至少一个第一薄膜晶体管和至少一个第二薄膜晶体管；所述第一薄膜晶体管包括第一有源层，所述第一有源层的材料包括多晶硅；所述第二薄膜晶体管包括第二有源层，所述第二有源层的材料包括非晶硅；

所述第一有源层向所述衬底基板具有第一正投影，所述第二有源层向所述衬底基板具有第二正投影，所述第二正投影位于所述第一正投影所在的预设区域之外；

其中，所述预设区域为：以第一点和第二点之间连线的中点为圆心，以所述第一点和所述第二点之间连线的距离为半径所构成的圆形区域；

所述第一点和所述第二点分别为所述第一正投影外边缘上距离最远的两个点。

2.如权利要求1所述的阵列基板，其特征在于，所述移位寄存器单元包括多个所述第一薄膜晶体管；

任意一个所述第一正投影所在的所述预设区域不与其他所述第一正投影重叠；

或者，任意一个所述第一正投影所在的所述预设区域至少与一个其他所述第一正投影重叠。

3.如权利要求1所述的阵列基板，其特征在于，所述第一有源层的电子迁移率与所述第二有源层的电子迁移率之比不小于10。

4.如权利要求3所述的阵列基板，其特征在于，所述第一有源层的电子迁移率不小于10平方厘米/(伏·秒)且不大于100平方厘米/(伏·秒)；

所述第二有源层的电子迁移率不小于0.2平方厘米/(伏·秒)且不大于1.5平方厘米/(伏·秒)。

5.如权利要求4所述的阵列基板，其特征在于，所述第一有源层的外边缘形状包括矩形、圆角矩形、圆形或者椭圆形中的至少一种。

6.如权利要求4所述的阵列基板，其特征在于，包括：

显示区域和围绕所述显示区域的非显示区域，所述移位寄存器单元位于所述非显示区域；

第三薄膜晶体管，所述第三薄膜晶体管包括第三有源层，所述第三有源层的材料包括非晶硅；

所述第一有源层的厚度小于所述第三有源层的厚度。

7.如权利要求6所述的阵列基板，其特征在于，所述第一有源层的厚度小于

8.如权利要求1所述的阵列基板，其特征在于，除第一级所述移位寄存器单元和最后一级所述移位寄存器单元之外，每级所述移位寄存器单元的信号输出端均向下一级所述移位寄存器单元的第一控制端输入第一控制信号，并向上一级所述移位寄存器单元的第二控制端输入第二控制信号；

最后一级所述移位寄存器单元的信号输出端向第一级所述移位寄存器单元的第一控制端输入第一控制信号；

第一级所述移位寄存器单元的信号输出端向最后一级所述移位寄存器单元的第二控制端输入第二控制信号。

9.如权利要求8所述的阵列基板，其特征在于，所述第一控制信号为有效脉冲信号，所述第二控制信号为复位信号；

或者，所述第一控制信号为复位信号，所述第二控制信号为有效脉冲信号。

10.如权利要求9所述的阵列基板，其特征在于，所述移位寄存器单元包括：第一控制模块、第二控制模块、和输出模块；

其中，所述第一控制模块连接于第一电压信号端、所述第一控制端和第一节点之间；所述第一控制模块，用于在所述第一控制端输入的所述第一控制信号的控制下，将所述第一电压信号端输入的第一电压信号传输至所述第一节点；

所述第二控制模块连接于第二电压信号端、所述第二控制端和所述第一节点之间；所述第二控制模块，用于在所述第二控制输入的第二控制信号的控制下，将所述第二电压信号端输入的第二电压信号传输至所述第一节点；

所述输出模块连接所述第一节点、第二时钟信号端和所述信号输出端之间；所述输出模块，用于在所述第一节点电位的控制下，将所述第二时钟信号端输入的第二时钟信号传输至所述信号输出端。

11.如权利要求10所述的阵列基板，其特征在于，所述输出模块包括：第一子薄膜晶体管和第一电容；

所述第一子薄膜晶体管的栅极与所述第一节点电连接，所述第一子薄膜晶体管的第一极与所述第二时钟信号端电连接，所述第一子薄膜晶体管的第二极与所述信号输出端电连接；所述第一电容连接于所述第一节点与所述信号输出端之间；

所述第一薄膜晶体管至少包括所述第一子薄膜晶体管。

12.如权利要求11所述的阵列基板，其特征在于，所述第一控制模块包括：第二子薄膜晶体管；

所述第二子薄膜晶体管的栅极与所述第一控制端电连接，所述第二子薄膜晶体管的第一极与所述第一电压信号端电连接，所述第二子薄膜晶体管的第二极与所述第一节点电连接；

所述第二薄膜晶体管至少包括所述第二子薄膜晶体管。

13.如权利要求12所述的阵列基板，其特征在于，所述第二控制模块包括：第三子薄膜晶体管；

所述第三子薄膜晶体管的栅极与所述第二控制端电连接，所述第三子薄膜晶体管的第一极与所述第二电压信号端电连接，所述第三子薄膜晶体管的第二极与所述第一节点电连接；

所述第二薄膜晶体管至少包括所述第三子薄膜晶体管。

14.如权利要求10所述的阵列基板，其特征在于，所述移位寄存器单元还包括：下拉模块和复位模块；

其中，所述下拉模块连接于第一时钟信号端、所述第二时钟信号端、所述第二电压信号端、所述第一节点和所述信号输出端之间；所述下拉模块，用于在所述第一时钟信号端输入的第一时钟信号和所述第二时钟信号端输入的第二时钟信号的控制下，将所述第二电压信号端输入的第二电压信号分别传输至所述第一节点和所述信号输出端；

所述复位模块连接于复位信号端、所述第一节点、所述第二电压信号端和所述信号输出端之间；所述复位模块，用于在所述复位信号端输入的复位信号的控制下，将所述第二电压信号端输入的第二电压信号分别传输至所述第一节点和所述信号输出端。

15.如权利要求14所述的阵列基板，其特征在于，所述复位模块包括：第四子薄膜晶体管和第五子薄膜晶体管；

所述第四子薄膜晶体管的栅极与所述复位信号端电连接，所述第四子薄膜晶体管的第一极与所述第二电压信号端电连接，所述第四子薄膜晶体管的第二极与所述第一节点电连接；

所述第五子薄膜晶体管的栅极与所述复位信号端电连接，所述第五子薄膜晶体管的第一极与所述第二电压信号端电连接，所述第五子薄膜晶体管的第二极与所述信号输出端电连接；

所述下拉模块包括：第六子薄膜晶体管、第七子薄膜晶体管、第八子薄膜晶体管、第九子薄膜晶体管和第二电容；

所述第六子薄膜晶体管的栅极与所述第一节点电连接，所述第六子薄膜晶体管的第一极与所述第二电压信号端电连接，所述第六子薄膜晶体管的第二极与第二节点电连接；

所述第七子薄膜晶体管的栅极与所述第二节点电连接，所述第七子薄膜晶体管的第一极与所述第二电压信号端电连接，所述第七子薄膜晶体管的第二极与所述第一节点电连接；

所述第八子薄膜晶体管的栅极与所述第二节点电连接，所述第八子薄膜晶体管的第一极与所述第二电压信号端电连接，所述第八子薄膜晶体管的第二极与所述信号输出端电连接；

所述第九子薄膜晶体管的栅极与所述第一时钟信号端电连接，所述第九子薄膜晶体管的第一极与所述第二电压信号端电连接，所述第九子薄膜晶体管的第二极与所述信号输出端电连接；

所述第二电容连接于所述第二节点与所述第二时钟信号端之间。

16.一种显示面板，其特征在于，包括：如权利要求1-15任一项所述的阵列基板。

17.一种显示装置，其特征在于，包括：如权利要求16所述的显示面板。

18.一种如权利要求1-15任一项所述的阵列基板的制作方法，其特征在于，包括：

提供一衬底基板；

在所述衬底基板上形成非晶硅半导体层；

对部分所述非晶硅半导体层进行图案化和晶化以形成所述第一有源层；

在第一正投影所在的所述预设区域之外，对部分所述非晶硅半导体层进行图案化以形成所述第二有源层；

其中，所述预设区域为：以第一点和第二点之间连线的中点为圆心，以所述第一点和所述第二点之间连线的距离为半径所构成的圆形区域；

所述第一点和所述第二点分别为所述第一正投影外边缘上距离最远的两个点。

19.如权利要求18所述的制作方法，其特征在于，在对部分所述非晶硅半导体层进行图案化和晶化以形成所述第一有源层的过程中：

所述非晶硅半导体层的图案化过程先于晶化过程，或者，所述非晶硅半导体层的晶化过程先于图案化过程。

20.如权利要求18所述的制作方法，其特征在于，在对部分所述非晶硅半导体层进行图案化和晶化以形成所述第一有源层的过程中，所述非晶硅半导体层的晶化过程包括：

采用透镜掩膜的方式，对位于所述预设区域之内的所述非晶硅半导体层进行激光退火；

在所述激光退火的过程中采用的掩膜版包括遮光区域和透光区域，所述透光区域包括多个透镜组，所述透镜组包括层叠设置的第一微透镜、第二微透镜以及第三微透镜；所述第二微透镜位于所述第一微透镜和所述第三微透镜之间，且各所述透镜组的焦点位于同一焦平面内。

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