KR20200004424A - 시프트 레지스터 유닛, 회로 구조체, 게이트 구동 회로, 구동 회로 및 디스플레이 디바이스 - Google Patents

시프트 레지스터 유닛, 회로 구조체, 게이트 구동 회로, 구동 회로 및 디스플레이 디바이스 Download PDF

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Abstract

시프트 레지스터 유닛, 회로 구조체, 게이트 구동 회로, 구동 회로 및 디스플레이 디바이스가 제공된다. 시프트 레지스터 유닛(100)은 기판 및 입력 회로(110), 리셋 회로(120), 제1 출력 회로(130), 제1 출력 단자(OUT1), 입력 회로(110)와 리셋 회로(120) 둘 다를 접속하는 제1 접속 전도성 부분(1), 리셋 회로(120)와 제1 출력 회로(130) 둘 다를 접속하는 제2 접속 전도성 부분(2), 및 제1 출력 회로(130)와 제1 출력 단자(OUT1) 둘 다를 접속하는 제3 접속 전도성 부분(3)을 포함하고, 이들 모두는 기판 상에 있다. 입력 회로(110)는 입력 신호에 응답하여 제1 노드의 레벨을 제어하도록 구성되고; 리셋 회로(120)는 리셋 신호에 응답하여 제1 노드(PU)를 리셋하도록 구성되고; 제1 출력 회로(130)는 제1 신호를 제1 출력 단자(OUT1)에 출력하도록 구성되고; 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3) 중 임의의 2개 또는 3개는 상이한 층들에 있다. 시프트 레지스터 유닛은 접속 전도성 부분들 전부가 동일한 층에 있는 것을 회피할 수 있고, 따라서 디스플레이 패널의 배선 설계를 단순화할 수 있다.

Description

시프트 레지스터 유닛, 회로 구조체, 게이트 구동 회로, 구동 회로 및 디스플레이 디바이스
본 출원은 2018년 5월 28일자로 출원된 중국 특허 출원 제201820809711.7호의 우선권을 주장하며, 그 개시내용은 본 출원의 일부로서 전체적으로 참조로 본 명세서에 포함된다.
본 개시내용의 실시예들은 시프트 레지스터 유닛, 회로 구조체, 게이트 구동 회로, 구동 회로 및 디스플레이 디바이스에 관한 것이다.
디스플레이 기술 분야에서, 예를 들어, 액정 디스플레이 패널의 픽셀 어레이는 일반적으로 서로 교차하는 게이트 라인들의 행들 및 데이터 라인들의 열들을 포함한다. 게이트 라인들은 본딩된 집적 구동 회로에 의해 구동될 수 있다. 최근에, 박막 트랜지스터들의 준비 프로세스들의 지속적인 개선으로, 박막 트랜지스터 어레이 기판 상에 게이트 구동 회로를 직접적으로 집적하여, 게이트 라인들을 구동하기 위한 GOA(Gate driver On Array)를 형성할 수 있다. 예를 들어, 복수의 캐스케이드형 시프트 레지스터 유닛(cascaded shift register unit)을 포함하는 GOA 회로는 픽셀 어레이의 게이트 라인들의 행들에 온-오프 상태 전압 신호들(스캔 신호들)을 제공하여, 게이트 라인들의 행들이 순차적으로 턴온되도록 제어하기 위해 사용될 수 있다.
본 개시내용의 적어도 하나의 실시예는 시프트 레지스터 유닛을 제공하며, 그 시프트 레지스터 유닛은 트랜지스터들 사이의 거리에 따라 접속 전도성 부분들의 위치들을 유연하게 선택하여, 각자의 트랜지스터들을 접속하는 접속 전도성 부분들이 동일한 층에 있는 것을 회피할 수 있고, 그에 의해 디스플레이 패널의 배선 설계(wiring design)를 단순화하고 신호들의 전송의 정확도를 향상시킨다.
본 개시내용의 적어도 하나의 실시예는, 기판 및 그들 모두가 기판 상에 있는 입력 회로, 리셋 회로, 제1 출력 회로, 제1 출력 단자, 입력 회로와 리셋 회로 둘 다를 접속하는 제1 접속 전도성 부분, 리셋 회로와 제1 출력 회로 둘 다를 접속하는 제2 접속 전도성 부분, 및 제1 출력 회로와 제1 출력 단자 둘 다를 접속하는 제3 접속 전도성 부분을 포함하는 시프트 레지스터 유닛을 제공한다. 입력 회로는 입력 신호에 응답하여 제1 노드의 레벨을 제어하도록 구성되고; 리셋 회로는 리셋 신호에 응답하여 제1 노드를 리셋하도록 구성되고; 제1 출력 회로는 제1 노드의 레벨의 제어 하에 제1 출력 단자에 제1 신호를 출력하도록 구성되고; 제1 접속 전도성 부분, 제2 접속 전도성 부분 및 제3 접속 전도성 부분 중 임의의 2개 또는 3개는 상이한 층들에 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 제1 신호 라인 입력 단자 및 제4 접속 전도성 부분을 추가로 포함한다. 제4 접속 전도성 부분은 제1 출력 회로와 제1 신호 라인 입력 단자를 접속하고, 제4 접속 전도성 부분은 제1 접속 전도성 부분, 제2 접속 전도성 부분, 및 제3 접속 전도성 부분 중 임의의 2개 또는 3개와는 상이한 층에 있도록 구성된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 출력 잡음 감소 회로 및 제5 접속 전도성 부분을 추가로 포함한다. 출력 잡음 감소 회로는 제2 노드의 레벨의 제어 하에 제1 출력 단자에 대한 잡음 감소를 수행하도록 구성되고; 제5 접속 전도성 부분은 출력 잡음 감소 회로와 제1 출력 회로를 접속하고, 제5 접속 전도성 부분은 제1 접속 전도성 부분, 제2 접속 전도성 부분 및 제3 접속 전도성 부분 중 임의의 2개 또는 3개와는 상이한 층에 있도록 구성된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 제어 회로, 제2 신호 라인 입력 단자, 및 제6 접속 전도성 부분을 추가로 포함한다. 제어 회로는 제1 노드의 레벨 및/또는 제2 신호의 제어 하에 제2 노드의 레벨을 제어하도록 구성되고; 제6 접속 전도성 부분은 제어 회로와 제2 신호 라인 입력 단자를 접속하도록 구성되고, 제6 접속 전도성 부분은 제4 접속 전도성 부분과 상이한 층에 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제1 접속 전도성 부분의 길이는 제2 접속 전도성 부분의 길이보다 작거나; 또는 제1 신호는 클록 신호, 전압 신호 및 전류 신호 중 적어도 하나를 포함하거나; 또는 제2 신호는 클록 신호, 전압 신호 및 전류 신호 중 적어도 하나를 포함한다.
개시내용의 적어도 하나의 실시예는 기판 및 기판 상에 있는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 저장 커패시터, 제1 출력 단자, 제1 접속 전도성 부분, 제2 접속 전도성 부분, 및 제3 접속 전도성 부분을 포함하는 회로 구조체를 추가로 제공한다. 제1 접속 전도성 부분은 제1 트랜지스터의 제1 전극 및 제2 트랜지스터의 제1 전극을 접속하도록 구성되고; 제2 접속 전도성 부분은 제2 트랜지스터의 제1 전극, 제3 트랜지스터의 게이트 전극 및 저장 커패시터의 제1 전극을 접속하도록 구성되고; 제3 접속 전도성 부분은 제1 출력 단자와 제3 트랜지스터의 제1 전극을 접속하도록 구성되고; 제1 접속 전도성 부분, 제2 접속 전도성 부분 및 제3 접속 전도성 부분 중 임의의 2개 또는 3개는 상이한 층들에 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 회로 구조체는 제4 트랜지스터, 제1 신호 라인 입력 단자, 제4 접속 전도성 부분 및 제5 접속 전도성 부분을 추가로 포함한다. 제4 접속 전도성 부분은 제3 트랜지스터의 제2 전극과 제1 신호 라인 입력 단자를 접속하도록 구성되고, 제4 접속 전도성 부분은 제1 접속 전도성 부분, 제2 접속 전도성 부분 및 제3 접속 전도성 부분 중 임의의 2개 또는 3개와는 상이한 층에 있고; 제5 접속 전도성 부분은 제3 트랜지스터의 제1 전극 및 제4 트랜지스터의 제1 전극을 접속하도록 구성되고, 제5 접속 전도성 부분은 제1 접속 전도성 부분, 제2 접속 전도성 부분 및 제3 접속 전도성 부분 중 임의의 2개 또는 3개와는 상이한 층에 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 회로 구조체는 제5 트랜지스터, 제6 트랜지스터, 제2 신호 라인 입력 단자, 및 제6 접속 전도성 부분을 추가로 포함한다. 제5 트랜지스터의 제1 전극은 제1 접속 전도성 부분을 통해 제6 트랜지스터의 제1 전극에 접속되고; 제6 접속 전도성 부분은 제6 트랜지스터의 게이트 전극과 제2 신호 라인 입력 단자를 접속하도록 구성되고, 제6 접속 전도성 부분은 제4 접속 전도성 부분과 상이한 층에 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 회로 구조체에서, 제3 트랜지스터의 제1 전극 및 제2 접속 전도성 부분이 동일한 층에 있거나; 또는, 제1 접속 전도성 부분의 재료가 제1 트랜지스터의 반도체 층의 재료와 동일하다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 회로 구조체는 제7 트랜지스터, 제3 신호 라인 입력 단자, 및 제7 접속 전도성 부분을 추가로 포함한다. 제7 트랜지스터의 게이트 전극은 제1 출력 단자에 의해 출력되는 출력 신호를 수신하도록 제1 출력 단자에 접속되도록 구성되고, 제7 트랜지스터의 제1 전극은 제3 신호를 수신하기 위해 제7 접속 전도성 부분을 통해 제3 신호 라인 입력 단자에 접속되도록 구성되고, 제7 트랜지스터의 제2 전극은 제2 출력 단자에 접속되도록 구성되고; 회로 구조체가 제4 접속 전도성 부분을 포함하는 경우에, 제7 접속 전도성 부분은 제4 접속 전도성 부분과는 상이한 층에 있도록 구성된다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 회로 구조체는 제8 트랜지스터를 추가로 포함한다. 제8 트랜지스터의 게이트 전극은 제2 접속 전도성 부분을 통해 제2 노드에 접속되도록 구성되고, 제8 트랜지스터의 제1 전극은 제2 출력 단자에 접속되도록 구성되고, 제8 트랜지스터의 제2 전극은 제1 전압을 수신하기 위해 제1 전압 단자에 접속되도록 구성된다.
본 개시내용의 적어도 하나의 실시예는 본 개시내용의 실시예들 중 어느 하나에 의해 제공되는 복수의 캐스케이드형 시프트 레지스터 유닛을 포함하는 게이트 구동 회로를 추가로 제공한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 게이트 구동 회로는 제2 출력 회로, 제3 신호 라인 입력 단자, 및 제7 접속 전도성 부분을 추가로 포함한다. 제2 출력 회로는 제1 출력 단자에 의해 출력된 레벨의 제어 하에 제2 출력 단자에 제3 신호를 출력하도록 구성되고; 시프트 레지스터 유닛이 제4 접속 전도성 부분을 포함하는 경우에, 제7 접속 전도성 부분은 제3 신호 라인 입력 단자와 제2 출력 회로를 접속하도록 구성되고, 제7 접속 전도성 부분은 제4 접속 전도성 부분과는 상이한 층에 있다.
본 개시내용의 적어도 하나의 실시예는, 본 개시내용의 실시예들 중 어느 하나에 의해 제공되는 복수의 캐스케이드형 회로 구조체를 포함하는 구동 회로를 추가로 제공한다.
본 개시내용의 적어도 하나의 실시예는, 본 개시내용의 실시예들 중 어느 하나에 의해 제공되는 게이트 구동 회로 또는 회로 구조체들을 포함하는 디스플레이 디바이스를 추가로 제공한다. 게이트 구동 회로 또는 구동 회로는 어레이 기판의 4개의 측면 상에 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는 디스플레이 디바이스는 제1 전도성 층, 제2 전도성 층, 제3 전도성 층, 제4 전도성 층, 제5 전도성 층, 및 제6 전도성 층을 추가로 포함한다. 제1 전도성 층의 재료는 활성 층의 재료와 동일하고, 제2 전도성 층의 재료는 제1 게이트 라인 층의 재료와 동일하고, 제3 전도성 층의 재료는 제2 게이트 라인 층의 재료와 동일하고, 제4 전도성 층의 재료는 제1 데이터 라인 층의 재료와 동일하고, 제5 전도성 층의 재료는 제2 데이터 라인 층의 재료와 동일하고, 제6 전도성 층의 재료는 픽셀 전극의 재료와 동일하다.
본 개시내용의 실시예들의 기술적 해결책들을 명확하게 예시하기 위해, 실시예들의 도면들이 이하에서 간략하게 설명될 것이다; 설명된 도면들은 본 개시내용의 일부 실시예들에만 관련되며, 따라서 본 개시내용에 제한되지 않는다는 점이 명백하다.
도 1은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시프트 레지스터 유닛의 예의 개략도이다.
도 2는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시프트 레지스터 유닛의 다른 예의 개략도이다.
도 3은 도 1에 도시된 바와 같은 시프트 레지스터 유닛의 구현 예의 회로 개략도이다.
도 4a는 도 3에 도시된 바와 같은 라인 A1-A2를 따라 취해진 어레이 기판의 단면 구조 개략도이다.
도 4b는 도 3에 도시된 바와 같은 라인 C1-C2를 따라 취해진 어레이 기판의 단면 구조 개략도이다.
도 4c는 도 3에 도시된 바와 같은 라인 D1-D2를 따라 취해진 어레이 기판의 단면 구조 개략도이다.
도 4d는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 각각의 접속 전도성 부분이 위치하는 전도성 층의 단면 구조 개략도이다.
도 5는 도 2에 도시된 바와 같은 시프트 레지스터 유닛의 구현 예의 회로 개략도이다.
도 6은 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 시프트 레지스터 유닛의 다른 예의 개략도이다.
도 7은 도 6에 도시된 바와 같은 시프트 레지스터 유닛의 구현 예의 회로 개략도이다.
도 8은 도 6에 도시된 바와 같은 시프트 레지스터 유닛의 다른 구현 예의 회로 개략도이다.
도 9a는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 게이트 구동 회로의 예의 개략도이다.
도 9b는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 게이트 구동 회로의 다른 예의 개략도이다.
도 9c는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 게이트 구동 회로의 또 다른 예의 개략도이다.
도 10a는 도 9b에 도시된 바와 같은 게이트 구동 회로 또는 도 9c에 도시된 게이트 구동 회로의 개략적인 블록도이다.
도 10b는 도 10a에 도시된 바와 같은 게이트 구동 회로의 구현 예의 회로 개략도이다.
도 11a는 도 9b에 도시된 바와 같은 게이트 구동 회로의 동작 프로세스에 대응하는 신호 타이밍 차트이다.
도 11b는 도 9c에 도시된 바와 같은 게이트 구동 회로의 동작 프로세스에 대응하는 신호 타이밍 차트이다.
도 12는 본 개시내용의 적어도 하나의 실시예에 의해 제공되는 디스플레이 디바이스의 개략도이다.
본 개시내용의 실시예들의 목적들, 기술적 상세들 및 이점들을 명백하게 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 관련하여 명확하고 충분히 이해가능한 방식으로 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아니라 일부일 뿐이다. 본 명세서에서 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자들은 임의의 독창적인 작업 없이, 본 개시내용의 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어는 본 개시내용이 속하는 분야의 통상의 기술자에 의해 일반적으로 이해되는 바와 동일한 의미를 갖는다. 본 개시내용에서 사용되는 용어들 "제1", "제2" 등은 임의의 시퀀스, 양 또는 중요도를 나타내도록 의도된 것이 아니라, 다양한 컴포넌트들을 구별하는 것이다. 유사하게, 용어들 "a", "an" 또는 "the" 등은 양을 제한하는 것으로 의도되는 것이 아니라, 적어도 하나의 존재를 의미한다. 용어들 "구성한다", "구성하는", "포함한다", "포함하는" 등은, 이러한 용어들 이전에 언급된 요소들 또는 객체들이 이러한 용어들 이후에 열거된 요소들 또는 객체들 및 그의 등가물들을 포함하지만, 다른 요소들 또는 객체들을 배제하지 않는다는 것을 특정하도록 의도된다. 어구들 "접속(connect)", "접속된(connected)" 등은 물리적 접속 또는 기계적 접속을 정의하는 것으로 의도되지 않고, 직접적으로 또는 간접적으로, 전기적 접속을 포함할 수 있다. "위", "아래", "우측", "좌측", 및 이와 유사한 것은 상대적인 위치 관계를 나타내는데 사용되는 것일 뿐이고, 설명되는 객체의 위치가 변경될 때, 상대적인 위치 관계는 그에 따라 변경될 수 있다.
이후에, 본 개시내용의 다양한 실시예들이 첨부 도면들을 참조하여 상세히 설명될 것이다. 도면들에서, 동일한 참조 번호들은 실질적으로 동일하거나 유사한 구조들 및 기능들을 갖는 컴포넌트들을 나타내고, 그것의 반복된 설명들은 생략될 것이라는 점에 유의해야 한다.
디스플레이 패널 기술에서, 저 비용 및 좁은 베젤을 실현하기 위해, GOA(Gate driver On Array) 기술이 채택될 수 있고, 즉, 게이트 구동 회로는 박막 트랜지스터 제조 프로세스에 의해 디스플레이 패널 상에 집적되고, 그에 의해 좁은 베젤과 같은 이점들을 실현하고, 조립 비용 등을 감소시킨다. GOA 내의 다수의 박막 트랜지스터(TFT) 및 복수의 TFT가 일반적으로 동일한 재료로 이루어진 접속 전도성 부분들을 통해 서로 접속되는 접속 방식으로 인해, 예를 들어, 복수의 접속 전도성 부분들은 동일한 금속층에 의해 형성되고, 접속 방식은 디스플레이 패널의 제한된 레이아웃 공간에서 TFT들 간의 접속 관계들을 복잡하게 하는 경향이 있다. 또한, TFT들 사이의 접속 전도성 부분들 사이의 거리가 짧기 때문에, TFT들 사이의 신호들의 전송은 영향을 받을 수 있다.
본 개시내용의 적어도 하나의 실시예는, 기판 및 그들 모두가 기판 상에 있는 입력 회로, 리셋 회로, 제1 출력 회로, 제1 출력 단자, 입력 회로와 리셋 회로에 접속된 제1 접속 전도성 부분, 리셋 회로 및 제1 출력 회로에 접속된 제2 접속 전도성 부분, 및 제1 출력 회로 및 제1 출력 단자에 접속된 제3 접속 전도성 부분을 포함하는 시프트 레지스터 유닛을 제공한다. 입력 회로는 입력 신호에 응답하여 제1 노드의 레벨을 제어하도록 구성되고; 리셋 회로는 리셋 신호에 응답하여 제1 노드를 리셋하도록 구성되고; 제1 출력 회로는 제1 노드의 레벨의 제어 하에 제1 출력 단자에 제1 신호를 출력하도록 구성되고; 제1 접속 전도성 부분, 제2 접속 전도성 부분 및 제3 접속 전도성 부분 중 임의의 2개 또는 3개는 상이한 층들에 있다. 본 개시내용의 적어도 하나의 실시예는 회로 구조체, 게이트 구동 회로 및 디스플레이 디바이스를 추가로 제공한다.
본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은, 트랜지스터들 사이의 거리에 따라 접속 전도성 부분들의 위치들을 유연하게 선택하여, 각자의 트랜지스터들을 접속하는 복수의 접속 전도성 부분들이 동일한 층에 있는 것을 회피할 수 있고, 그에 의해 디스플레이 패널의 배선 설계를 단순화하고 신호들의 전송의 정확도를 개선한다.
이후에, 본 개시내용의 실시예들은 첨부 도면을 참조하여 상세히 설명될 것이다. 상이한 도면들에서의 동일한 참조 번호들은 이미 설명된 동일한 요소들을 지칭하기 위해 사용될 것이라는 점에 유의해야 한다.
도 1은 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛의 예의 개략 블록도이다. 도 1에 도시된 바와 같이, 시프트 레지스터 유닛(100)은 기판(도 1에 도시되지 않음), 및 그들 모두 기판 상에 있는, 입력 회로(110), 리셋 회로(120), 제1 출력 회로(130), 및 제1 출력 단자(OUT1)를 포함한다. 예를 들어, 시프트 레지스터 유닛(100)은, 게이트 구동 회로의 컴포넌트 유닛으로서, 디스플레이 디바이스의 어레이 기판 상에 형성된다. 어레이 기판은 위의 기판을 포함하고, 어레이 영역(디스플레이 영역) 및 주변 영역을 포함한다. 게이트 구동 회로는 어레이 기판의 주변 영역에 형성되고, 복수의 픽셀 회로는 어레이 기판의 어레이 영역에 형성된다. 픽셀 회로는 스위칭 트랜지스터와 같은 적어도 하나의 트랜지스터를 포함할 수 있고, 예를 들어, 구동 트랜지스터와 같은 컴포넌트를 추가로 포함할 수 있다. 예를 들어, 어레이 영역 내의 박막 트랜지스터들 및 주변 영역 내의 박막 트랜지스터들은 반도체 제조 프로세스에 의해 획득될 수 있다.
도 1에 도시된 바와 같이, 시프트 레지스터 유닛(100)은 입력 회로(110)와 리셋 회로(120) 둘 다를 접속하는 제1 접속 전도성 부분(1), 리셋 회로(120)와 제1 출력 회로(130) 둘 다를 접속하는 제2 접속 전도성 부분(2), 및 제1 출력 회로(130)와 제1 출력 단자(OUT1) 둘 다를 접속하는 제3 접속 전도성 부분(3)을 추가로 포함한다. 예를 들어, 제3 접속 전도성 부분(3)이 어레이 기판의 어레이 영역에 위치한 게이트 라인과 집적될 수 있거나, 또는 제3 접속 전도성 부분(3)이 비아 홀들, 접속 라인들 등에 의해 어레이 기판의 어레이 영역에 위치한 게이트 라인에 전기적으로 접속될 수 있다.
예를 들어, 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2), 및 제3 접속 전도성 부분(3)은 기판 상에 있고, 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3) 중 임의의 2개 또는 3개는 상이한 층들에 있다. 예를 들어, 제1 접속 전도성 부분(1) 및 제2 접속 전도성 부분(2)은 상이한 층들에 있는 반면, 제3 접속 전도성 부분(3)은 제1 접속 전도성 부분(1) 및 제2 접속 전도성 부분(2) 중 어느 하나와 동일한 층에, 또는 제1 접속 전도성 부분(1) 및 제2 접속 전도성 부분(2) 중 어느 하나와 상이한 층에 있을 수 있다. 다른 예로서, 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2), 및 제3 접속 전도성 부분(3)은 각각 상이한 층들에 있고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다.
본 개시내용의 실시예들은 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2), 및 제3 접속 전도성 부분(3)의 개수 및 접속 방식을 제한하지 않는다. 예를 들어, 제1 접속 전도성 부분(1)은 입력 회로(110)와 리셋 회로(120)를 전기적으로 접속하기 위한 적어도 하나의 제1 접속 전도성 부분(1)이 존재하고, 제1 접속 전도성 부분(1)의 개수 및 접속 방식이 제한되지 않는다는 것을 나타낸다. 즉, 입력 회로(110)의 적어도 하나의 요소(예컨대, 입력 회로(110)에서의 트랜지스터의 제1 전극)와 리셋 회로(120)(예컨대, 리셋 회로(120)에서의 트랜지스터의 제2 전극) 사이에 적어도 하나의 제1 접속 전도성 부분(1)이 존재하여, 입력 회로(110) 및 리셋 회로(120)가 서로 전기적으로 접속된다. 이하의 실시예들의 접속 전도성 부분들은 위의 실시예들과 동일하고 다시 설명되지 않을 것이다.
예를 들어, 제1 접속 전도성 부분의 길이는 제2 접속 전도성 부분의 길이보다 작다. 예를 들어, 접속 전도성 부분의 길이는 접속 전도성 부분의 시작 단자로부터 접속 전도성 부분의 정지 단자까지의 연장 거리를 나타내거나, 회로에서의 각자의 트랜지스터 요소들의 접속 위치에서의 비아 홀들(via holes) 사이의 연장 거리를 나타내므로, 접속 전도성 부분들의 위치들은 각자의 트랜지스터들 사이의 연장 거리에 따라 유연하게 선택될 수 있다. 연장 거리는 2개의 단자 사이의 선형 거리보다는 접속 전도성 부분의 형상(예를 들어, 라인 타입, S-타입 등)에 의존한다.
입력 회로(110)는 예를 들어, 제1 노드를 충전하기 위해 입력 신호에 응답하여 제1 노드(도 1에 도시되지 않음, 도 3 참조)의 레벨을 제어하도록 구성된다. 예를 들어, 제1 노드는 제1 접속 전도성 부분(1)과 제2 접속 전도성 부분(2)의 접합점(junction point)이고, 제1 접속 전도성 부분(1)과 제2 접속 전도성 부분(2) 둘 다에 속하며, 실제 컴포넌트를 나타내지 않는다. 예를 들어, 입력 회로(110)는 입력 단자(INPUT) 및 제1 접속 전도성 부분(1)(즉, 제1 노드)에 각각 접속될 수 있고, 입력 회로(110)에 의해 수신된 전압 신호를 제1 노드에 전송하도록 구성될 수 있다. 구체적으로, 입력 회로(110)는 입력 단자(INPUT)에 의해 입력되는 신호의 제어 하에 제1 노드와 입력 단자(INPUT) 또는 다른 방식으로 제공된 고전압 단자를 전기적으로 접속하도록 구성될 수 있어, 입력 단자(INPUT)에 의해 입력되는 하이 레벨 신호 또는 입력 회로(110)의 고전압 단자에 의해 입력되는 하이 레벨 신호가 제1 노드를 충전하여 제1 노드의 레벨을 증가시키므로, 제1 노드의 레벨이 제1 출력 회로(130)가 턴온되도록 제어할 수 있다. 리셋 회로(120)는 리셋 신호에 응답하여 제1 노드를 리셋하도록 구성된다. 예를 들어, 리셋 회로(120)는 리셋 단자(RST), 제1 접속 전도성 부분(1)(즉, 제1 노드), 및 제2 접속 전도성 부분(2)(즉, 제1 노드)에 각각 접속되도록 구성될 수 있어, 리셋 단자(RST)에 의해 입력되는 리셋 신호의 제어 하에, 제1 노드에 로우 레벨 신호가 인가되거나 제1 전압 단자(VGL) 또는 기준 전압 단자와 같은 저전압 단자가 전기적으로 접속될 수 있으므로, 제1 노드는 풀다운(pull down) 및 리셋될 수 있다. 본 개시내용의 실시예들은 N-타입 트랜지스터들을 예로 들어서 설명된다. 본 개시내용의 실시예들은 이 경우에 제한되지 않고, P-타입 트랜지스터들 또는 N-타입 트랜지스터들과 P-타입 트랜지스터들의 혼합을 포함하는 회로 구조체가 또한 채택될 수 있고, 대응하는 P-타입 트랜지스터의 턴온 레벨이 로우 레벨로 변경되기만 하면 된다는 점에 유의해야 한다.
본 개시내용의 실시예들에서, 노드(예를 들어, 제1 노드(PU) 또는 제2 노드(PD))의 레벨을 제어하는 것은 노드를 충전시켜서 노드의 레벨을 풀업(pull up)하거나, 노드를 방전시켜서 노드의 레벨을 풀다운(pull down)하는 것을 포함한다는 점에 유의해야 한다. 노드를 충전시키는 것은, 예를 들어, 노드를 하이 레벨 전압 신호와 전기적으로 접속함으로써, 하이 레벨 전압 신호를 사용하여 노드의 레벨을 풀업하는 것을 의미한다. 노드를 방전시키는 것은, 예를 들어, 노드를 로우 레벨 전압 신호에 전기적으로 접속함으로써, 로우 레벨 전압 신호를 사용하여 노드의 레벨을 풀다운하는 것을 의미한다. 예를 들어, 일부 실시예들에서, 커패시터가 노드에 전기적으로 접속되도록 설정될 수 있고, 노드를 충전 또는 방전시키는 것은 노드에 전기적으로 접속된 커패시터를 충전 또는 방전시키는 것을 의미한다.
또한, 본 개시내용의 실시예들에서, 하이 레벨과 로우 레벨은 상대적으로 설명된다는 점에 유의해야 한다. 하이 레벨은 더 높은 전압 범위를 나타내고(예를 들어, 하이 레벨은 5V, 10V 또는 다른 적절한 전압을 채택할 수 있음), 복수의 하이 레벨은 동일하거나 상이할 수 있다. 유사하게, 로우 레벨은 더 낮은 전압 범위를 나타내고(예를 들어, 로우 레벨은 0V, -5V, -10V 또는 다른 적절한 전압을 채택할 수 있음), 복수의 로우 레벨은 동일하거나 상이할 수 있다. 예를 들어, 하이 레벨의 최소값은 로우 레벨의 최대값보다 크다.
제1 출력 회로(130)는 제1 노드의 레벨의 제어 하에 제1 출력 단자(OUT1)에 제1 신호를 출력하도록 구성된다. 예를 들어, 제1 신호는 제1 클록 신호 또는 다른 전압 신호(예를 들어, 하이 레벨 신호)를 포함한다. 예를 들어, 제1 출력 회로(130)는 제2 접속 전도성 부분(2)(즉, 제1 노드), 제3 접속 전도성 부분(3)(즉, 제1 출력 단자(OUT1)), 및 제1 신호 라인 입력 단자(CLK1)에 각각 접속되도록 구성될 수 있어, 시프트 레지스터 유닛(100)의 출력 신호로서, 제1 신호 라인 입력 단자(CLK1)에 의해 입력되는 제1 클록 신호 또는 제1 출력 회로(130)에 입력되는 다른 전압 신호는 제1 노드의 레벨의 제어 하에 제1 출력 단자(OUT1)에 출력될 수 있고, 출력 신호는 제1 출력 회로(130)에 접속되는 또 다른 회로 구조체(예를 들어, 이하에서 상세히 설명될 제2 출력 회로)에 입력된다. 예를 들어, 제1 출력 회로(130)는 제1 노드의 레벨의 제어 하에 턴온되고, 제1 신호 라인 입력 단자(CLK1)와 제1 출력 단자(OUT1)를 전기적으로 접속하도록 구성될 수 있어, 시프트 레지스터 유닛의 출력 신호로서, 제1 신호 라인 입력 단자(CLK1)에 의해 입력되는 제1 신호는 제1 출력 단자(OUT1)에 출력될 수 있다. 제1 신호는 클록 신호, 전압 신호 또는 전류 신호 중 적어도 하나를 포함하고, 특정 상황에 의존할 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 클록 신호는 제1 클록 신호일 수 있고, 전압 신호는 제1 전압(예를 들어, 저전압)일 수 있고, 또한 제2 전압(예를 들어, 고전압, 예를 들어, 제1 전압은 제2 전압보다 낮음), 또는 다른 기준 전압일 수 있다.
도 2는 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛의 다른 예의 개략도이다. 도 2에 도시된 바와 같이, 도 1에 도시된 바와 같은 예에 기초하여, 시프트 레지스터 유닛(100)은 제4 접속 전도성 부분(4)을 추가로 포함한다. 제4 접속 전도성 부분(4)은 제1 출력 회로(130)와 제1 신호 라인 입력 단자(CLK1)를 접속하도록 구성되고, 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3) 중 임의의 2개 또는 3개와는 상이한 층에 있다. 예를 들어, 제4 접속 전도성 부분(4)은 제1 접속 전도성 부분(1)과 제2 접속 전도성 부분(2) 둘 다와 상이한 층에 있다.
예를 들어, 도 2에 도시된 바와 같이, 도 1에 도시된 바와 같은 예에 기초하여, 시프트 레지스터(100)는 출력 잡음 감소 회로(140) 및 제5 접속 전도성 부분(5)을 추가로 포함한다. 예를 들어, 제5 접속 전도성 부분(5)은 출력 잡음 감소 회로(140)와 제1 출력 회로(130)를 접속하도록 구성되고, 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3) 중 적어도 2개와는 상이한 층에 있다. 예를 들어, 제5 접속 전도성 부분(5)은 제1 접속 전도성 부분(1)과 제2 접속 전도성 부분(2) 둘 다와 상이한 층에 있다.
예를 들어, 출력 잡음 감소 회로(140)는 제2 노드(PD)의 레벨의 제어 하에 제1 출력 단자(OUT1)에 대한 잡음 감소를 수행하도록 구성된다. 예를 들어, 출력 잡음 감소 회로(140)는 제2 노드(PD)의 레벨의 제어 하에 제1 출력 단자(OUT1)와 제1 전압 단자(VGL)를 전기적으로 접속하여, 제1 출력 단자(OUT1)를 풀다운하고 제1 출력 단자(OUT1)에 대한 잡음 감소를 수행하도록 구성될 수 있다. 예를 들어, 제2 노드(PD)는 출력 잡음 감소 회로(140)를 제어하는 레벨을 생성할 수 있는 신호 라인 입력 단자 또는 또 다른 회로에 접속될 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다. 예를 들어, 출력 잡음 감소 회로(140)는 제2 노드(PD)의 레벨의 제어 하에 제1 출력 단자(OUT1)와 제1 전압 단자(VGL) 또는 또 다른 고정 전압 신호를 전기적으로 접속하여, 제1 출력 단자(OUT1)를 풀다운하고 제1 출력 단자(OUT1)에 대한 잡음 감소를 수행하도록 추가로 구성될 수 있다.
도 3은 도 1에 도시된 바와 같은 시프트 레지스터 유닛의 구현 예의 회로 개략도이다. 이하의 설명에서, 각자의 트랜지스터들은 각자의 트랜지스터들이 N-타입 트랜지스터들인 경우를 예로 들어서 예시되지만, 본 개시내용의 실시예들은 이 경우에 제한되지 않으며, 각자의 트랜지스터들은 또한 P-타입 트랜지스터들일 수 있다. N-타입 트랜지스터는 박막 트랜지스터의 활성 층으로서 산화물을 사용할 수 있고, 예를 들어, 박막 트랜지스터의 활성 층으로서 인듐 갈륨 아연 산화물(indium gallium zinc oxide)(IGZO)을 사용할 수 있고, 또한 박막 트랜지스터의 활성 층으로서 폴리실리콘(예를 들어, 저온 폴리실리콘(LTPS) 또는 고온 폴리실리콘(HTPS)) 또는 비정질 실리콘(예를 들어, 수소화 비정질 실리콘)을 사용할 수 있다. 인듐 갈륨 아연 산화물(IGZO)을 사용하는 활성 층은 트랜지스터의 크기를 효과적으로 감소시키고 누설 전류를 방지할 수 있다.
도 3에 도시된 바와 같이, 시프트 레지스터 유닛(100)은 제1 트랜지스터(T1) 내지 제3 트랜지스터(T3) 및 저장 커패시터(C)를 포함한다.
입력 회로(110)는 제1 트랜지스터(T1)로서 구현될 수 있다. 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제1 전극이 서로 전기적으로 접속되고, 둘 다는 입력 단자(INPUT)에 접속되어 입력 신호를 수신하도록 구성되며, 제1 트랜지스터(T1)의 제2 전극이 제1 접속 전도성 부분(1)을 통해 제1 노드(PU)(즉, 제2 트랜지스터의 제1 전극)에 접속되도록 구성되어, 입력 단자(INPUT)에 의해 수신되는 턴온 신호(하이 레벨 신호)의 제어 하에 제1 트랜지스터(T1)가 턴온되는 경우에, 턴온 신호를 사용하여 제1 노드(PU)를 충전시켜서, 제1 노드(PU)가 하이 레벨에 있게 한다. 제1 트랜지스터(T1)의 게이트 전극 또는 제1 트랜지스터(T1)의 제1 전극은 클록 신호, 제2 전압 단자(VGH) 또는 다른 고정 전압 신호들 또는 이들의 조합 중 적어도 하나를 접속하도록 구성될 수 있다는 것을 이해할 수 있다. 예를 들어, 제1 트랜지스터(T1)의 게이트 전극은 제1 신호 라인 입력 단자(CLK1)에 접속되어 클록 신호를 수신하고, 제1 트랜지스터(T1)의 제1 전극은 제2 전압 단자(VGH)에 접속되어 제2 전압을 수신한다. 또한, 다른 각자의 트랜지스터들의 접속 관계들에서, 트랜지스터의 제1 전극이 다른 트랜지스터의 제1 전극에 접속되는 경우에, 제1 접속 전도성 부분의 상이한 부분들(이들 상이한 부분들은 필요에 따라 서로 독립적이거나 서로 전기적으로 접속된다는 점에 유의해야 함)을 사용하여 트랜지스터의 제1 전극과 다른 트랜지스터의 제1 전극을 접속할 수 있다. 예를 들어, 제5 트랜지스터(T5)의 제1 전극이 제1 접속 전도성 부분(1)에 의해 도 7에 도시된 바와 같은 제6 트랜지스터(T6)의 제1 전극에 접속될 수 있고, 다른 접속 전도성 부분들은 또한 이러한 방식으로 접속될 수 있다. 이하의 실시예들은 실시예와 동일하므로 다시 설명되지 않을 것이다.
리셋 회로(120)는 제2 트랜지스터(T2)로서 구현될 수 있다. 제2 트랜지스터(T2)의 게이트 전극이 리셋 단자(RST)에 접속되어 리셋 신호를 수신하도록 구성되고, 제2 트랜지스터(T2)의 제1 전극이 제1 접속 전도성 부분(1)을 통해 제1 노드(PU)에 접속되도록 구성되고, 제2 트랜지스터(T2)의 제2 전극이 제1 전압 단자(VGL)에 접속되어 제1 전압을 수신하도록 구성된다. 제2 트랜지스터(T2)가 리셋 신호의 제어 하에 턴온되는 경우에, 제1 노드(PU)는 제1 전압 단자(VGL)에 전기적으로 접속될 수 있어, 제1 노드(PU)는 제1 전압(예를 들어, 로우 레벨 전압)에 의해 리셋될 수 있고, 그에 의해 제1 노드(PU)의 레벨이 로우 레벨로 풀다운되게 한다.
출력 회로(130)는 제3 트랜지스터(T3)로서 구현될 수 있다. 제3 트랜지스터(T3)의 게이트 전극이 제2 접속 전도성 부분(2)을 통해 제1 노드(PU)에 접속되도록 구성되고, 제3 트랜지스터(T3)의 제1 전극이 제1 신호 라인 입력 단자(CLK1)에 접속되어 제1 신호를 수신하도록 구성되고, 제3 트랜지스터(T3)의 제2 전극이 제3 접속 전도성 부분(3)을 통해 제1 출력 단자(OUT1)에 접속되도록 구성된다.
저장 커패시터(C)는 출력 회로(130)의 일부일 수 있다. 물론, 저장 커패시터(C)는 또한 시프트 레지스터 유닛(100)의 독립 요소일 수 있다. 또는 저장 커패시터(C)와 다른 요소들 둘 다는 시프트 레지스터 유닛(100)의 일체형 부분(integral part)을 형성한다. 예를 들어, 저장 커패시터(C)의 제2 전극이 제3 접속 전도성 부분(3)을 통해 제1 출력 단자(OUT1)에 접속되도록 구성되고, 저장 커패시터(C)의 제1 전극이 제3 트랜지스터(T3)의 게이트 전극에 접속되도록 구성된다. 또는, 저장 커패시터(C)의 제1 전극은 제2 접속 전도성 부분(2)에 접속되도록 구성되고, 저장 커패시터(C)의 제2 전극은 클록 신호 단자에 접속된다. 예를 들어, 저장 커패시터(C)의 제1 전극은 투명 전도성 층에 있고, 저장 커패시터(C)의 제2 전극은 제1 데이터 라인 층 또는 게이트 라인 층에 있고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다. 예를 들어, 다른 예에서, 제3 트랜지스터(T3)의 제1 전극은 제4 접속 전도성 부분(4)을 통해 제1 신호 라인 입력 단자(CLK1)에 접속되어 제1 신호를 수신하도록 구성된다. 예를 들어, 다른 각자의 트랜지스터들의 접속 관계들에서, 트랜지스터의 제1 전극 또는 트랜지스터의 제2 전극이 다른 트랜지스터의 게이트 전극에 접속되는 경우에, 제2 접속 전도성 부분(2)의 상이한 부분들(이들 상이한 부분들은 필요에 따라 서로 독립적이거나 서로 전기적으로 접속된다는 점에 유의해야 함)을 사용하여 트랜지스터의 제1 전극 또는 트랜지스터의 제2 전극과 다른 트랜지스터의 게이트 전극을 접속할 수 있다. 예를 들어, 도 10b에 도시된 바와 같이, 제6 트랜지스터(T6)의 제2 전극이 제2 접속 전도성 부분(2)을 통해 제4 트랜지스터(T4)의 게이트 전극에 접속될 수 있고, 제6 트랜지스터(T6)의 제2 전극은 제2 접속 전도성 부분(2)을 통해 제8 트랜지스터(T8)의 게이트 전극에 접속될 수 있다.
도 4a는 도 3에 도시된 바와 같은 라인 A1-A2를 따라 취해진, 시프트 레지스터 유닛이 위치하는, 어레이 기판의 단면 구조 개략도이다. 도 4a에 도시된 바와 같이, 도 3에 도시된 바와 같은 라인 A1-A2를 따라, 제1 트랜지스터(T1)는 제1 전극(101), 제2 전극(102), 게이트 전극(103), 활성 층(111) 등을 포함한다. 제2 트랜지스터(T2)는 제1 전극(201), 제2 전극(202), 게이트 전극(203), 활성 층(111) 등을 포함한다.
예를 들어, 제1 트랜지스터(T1)의 제1 전극(101)은 제1 접속 전도성 부분(1)을 통해 제2 트랜지스터(T2)의 제1 전극(201)에 접속된다. 예를 들어, 제1 접속 전도성 부분(1)의 시작 단자는 제1 트랜지스터(T1)의 제1 전극(예를 들어, 드레인 전극)에 대응하는 영역이고, 제1 접속 전도성 부분(1)의 정지 단자는 제2 트랜지스터(T2)의 제1 전극(예를 들어, 소스 전극)에 대응하는 영역이다. 도 4a에 도시된 바와 같이, 제1 접속 전도성 부분(1)은 제1 트랜지스터(T1)의 제1 전극(101)(예를 들어, 드레인 전극) 및 제2 트랜지스터(T2)의 제1 전극(201)(예를 들어, 소스 전극)을 포함하며, 즉, 제1 접속 전도성 부분(1)은 제1 트랜지스터(T1)의 제1 전극(101) 및 제2 트랜지스터(T2)의 제1 전극(201)과 일체로 형성된다. 제1 트랜지스터(T1)의 제1 전극(101)(예를 들어, 드레인 전극) 및 제2 트랜지스터(T2)의 제1 전극(201)(예를 들어, 소스 전극)은 또한 별개로 형성되고 나서, 비아 홀들에 의해 제1 접속 전도성 부분(1)에 전기적으로 접속되거나, 중첩되거나, 일체로 형성될 수 있는 등등이다. 본 개시내용의 실시예들은 이에 제한되지 않는다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(101)은 제1 트랜지스터(T1)의 활성 층과 중첩되어 전기적 접속을 확립한다. 유사하게, 예를 들어, 제2 트랜지스터(T2)의 제1 전극(201)은 제2 트랜지스터(T2)의 활성 층과 중첩되어 전기적 접속을 확립한다. 예를 들어, 제1 접속 전도성 부분(1)은 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 사이의 활성 층의 전도성 부분을 포함한다.
도 4a에 도시된 바와 같이, 도 3에 도시된 바와 같은 라인 A1-A2의 방향을 따라, 시프트 레지스터 유닛은 제1 접속 전도성 부분(1)에 접속된 제2 접속 전도성 부분(2)을 추가로 포함한다. 도 4a에 도시된 바와 같이, 제1 접속 전도성 부분(1) 및 제2 접속 전도성 부분(2)은 상이한 층들에 있다. 도 4a에 도시된 바와 같이, 제1 접속 전도성 부분(1)은 제1 트랜지스터(T1)의 활성 층(111) 및 제2 트랜지스터(T2)의 활성 층(111)과 동일한 층에 있고, 제2 접속 전도성 부분(2)은 제2 패시베이션 층(1132) 상에 형성되어 제2 패시베이션 층(1132), 제1 패시베이션 층(1131) 및 게이트 절연 층(112) 내의 비아 홀을 통해 제1 접속 전도성 부분(1)에 전기적으로 접속된다. 예를 들어, 제1 접속 전도성 부분(1)은 도 4d에 도시된 바와 같이 제1 전도성 층(11) 내에 위치하고, 제2 접속 전도성 부분(2)은 도 4d에 도시된 바와 같이 제4 전도성 층(14) 내에 위치하고, 게이트 절연 층(112)은 도 4d에 도시된 바와 같이 제1 절연 층(21)에 대응하고, 제1 패시베이션 층(1131)은 도 4d에 도시된 제2 절연 층(22)에 대응하고, 제2 패시베이션 층(1132)은 도 4d에 도시된 바와 같이 제3 절연 층(23)에 대응한다. 예를 들어, 도 4a에 도시된 바와 같이, 제2 접속 전도성 부분(2)의 단자(예를 들어, 시작 단자)가 제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 게이트 전극 사이에 형성된다. 예를 들어, 제2 접속 전도성 부분(2) 및 제3 트랜지스터(T3)의 게이트 전극(도면에 도시되지 않음)은 서로 전기적으로 접속되거나 일체로 형성되고, 본 개시내용의 실시예들은 이에 제한되지 않는다.
도 4b는 도 3에 도시된 바와 같은 라인 C1-C2를 따라 취해진 어레이 기판의 단면 구조 개략도이다. 도 4b에 도시된 바와 같이, 도 3에 도시된 바와 같은 라인 C1-C2의 방향을 따라, 제3 트랜지스터(T3)는 제1 전극(301), 제2 전극(302), 게이트 전극(303), 활성 층(111) 등을 포함한다. 예를 들어, 제3 트랜지스터의 게이트 전극(303), 제1 트랜지스터의 게이트 전극(103) 및 제2 트랜지스터의 게이트 전극(203)은 상이한 층들에 있고, 예를 들어, 제3 트랜지스터의 게이트 전극(303)은 제1 패시베이션 층(1131) 상에 형성된다. 도 4b에 도시된 바와 같이, 제3 트랜지스터(T3)의 제1 전극(301) 및 제3 트랜지스터(T3)의 제2 전극(302)은 별개로 형성되는 전극들이다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극(301) 및 제3 트랜지스터(T3)의 제2 전극(302)은 제2 패시베이션 층(1132) 상에 형성되어, 제2 패시베이션 층(1132), 제1 패시베이션 층(1131) 및 게이트 절연 층(112) 내의 각각의 비아 홀들을 통해 활성 층에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 종횡비(aspect ratio)는 제3 트랜지스터(T3)의 종횡비보다 작고, 예를 들어, 제3 트랜지스터(T3)의 종횡비는 제1 트랜지스터(T1)의 종횡비의 3-50배이고, 예를 들어, 제1 트랜지스터(T1)의 종횡비는 0.6-1.2이고, 제3 트랜지스터(T3)의 종횡비는 3-30이다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극(예를 들어, 드레인 전극) 및 제2 접속 전도성 부분(2)(도 2에 도시된 바와 같음)은 동일한 층에 있다.
도 4b에 도시된 바와 같이, 시프트 레지스터 유닛은 제3 접속 전도성 부분(3)을 추가로 포함한다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극(301)은 제3 접속 전도성 부분(3)에 전기적으로 접속되고, 제3 접속 전도성 부분(3)을 통해 제1 출력 단자(OUT1)에 접속된다. 제3 트랜지스터(T3)의 제1 전극(301) 및 제3 접속 전도성 부분(3)은 일체로 형성될 수 있고, 이에 의해 제3 트랜지스터(T3)의 제1 전극(301) 및 제3 접속 전도성 부분(3)은 동일한 층 내에 형성될 수 있고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다는 점에 유의해야 한다.
예를 들어, 도 4b에 도시된 바와 같이, 제3 접속 전도성 부분(3)은 제3 패시베이션 층(1133) 상에 형성되고, 비아 홀을 통해 제3 트랜지스터(T3)의 제1 전극(301)에 접속된다. 제3 트랜지스터(T3)의 제1 전극(예를 들어, 드레인 전극)이 제2 접속 전도성 부분(2)과 동일한 층에 있기 때문에, 제3 접속 전도성 부분(3)은 제2 접속 전도성 부분(2)과는 상이한 층에 있고, 제3 접속 전도성 부분(3)은 제1 접속 전도성 부분(1)과는 상이한 층에 있어, 각자의 트랜지스터들을 접속하는 접속 전도성 부분들이 동일한 층에 있는 것을 회피할 수 있고, 그에 의해 디스플레이 패널의 배선 설계를 단순화하고 신호들의 전송의 정확도를 향상시킬 수 있다. 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3) 중 임의의 2개 또는 3개가 상이한 층들에 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다는 점에 유의해야 한다.
도 4b에 도시된 바와 같이, 일례에서, 시프트 레지스터 유닛은 제4 접속 전도성 부분(4)을 추가로 포함한다. 예를 들어, 제4 접속 전도성 부분(4)은 제3 패시베이션 층(1133) 상에 형성되고, 비아 홀을 통해 제3 트랜지스터(T3)의 제2 전극(302)에 접속된다. 제4 접속 전도성 부분(4)은 제1 신호 라인 입력 단자(CLK1)에 접속되어 제1 신호를 수신한다. 제3 트랜지스터(T3)의 제2 전극(302) 및 제4 접속 전도성 부분(4)은 일체로 형성될 수 있고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 본 예에서, 제3 접속 전도성 부분(3) 및 제4 접속 전도성 부분(4)은 동일한 층에 있고, 제1 접속 전도성 부분(1) 및 제2 접속 전도성 부분(2)과는 상이한 층에 있다. 제4 접속 전도성 부분(4)은 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3) 중 임의의 2개 또는 3개와는 상이한 층에 있고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다는 점에 유의해야 한다. 패시베이션 층, 예를 들어, 제1 패시베이션 층(1131) 또는 제2 패시베이션 층(1132)은 제2 접속 전도성 부분(2)과 제1 트랜지스터의 게이트 전극(103) 사이에 또한 있을 수 있다는 것을 이해할 수 있다.
도 4c는 도 3에 도시된 바와 같은 라인 D1-D2를 따라 취해진 어레이 기판의 단면 구조 개략도이다. 도 4c에 도시된 바와 같이, 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3)은 도 3에 도시된 바와 같은 라인 D1-D2의 방향을 따라 저장 커패시터(C)를 형성한다. 도 4c에 도시된 바와 같이, 제3 패시베이션 층(1133)이 제2 접속 전도성 부분(2) 상에 형성되고, 제3 접속 전도성 부분(3)은 제3 패시베이션 층(1133) 상에 형성된다. 예를 들어, 제1 패시베이션 층(1131), 제2 패시베이션 층(1132) 및 제3 패시베이션 층(1133)을 형성하기 위해 사용되는 재료는 SiNx, SiOx, 또는 SiNxOy와 같은 무기 절연 재료, 유기 수지와 같은 유기 절연 재료, 또는 다른 적절한 재료를 포함하고, 본 개시내용의 실시예들은 이에 제한되지 않는다.
이하의 실시예들에서 어레이 기판 내의 트랜지스터들 및 접속 전도성 부분들의 단면도들은 도 4a 내지 도 4c에 도시된 바와 같은 트랜지스터들 및 접속 전도성 부분들의 단면도와 유사하며, 상세들은 여기서 반복되지 않는다는 점에 유의해야 한다.
예를 들어, 도 4d에 도시된 바와 같이, 어레이 기판은, 제1 전도성 층(11), 제1 절연 층(21), 제2 전도성 층(12), 제2 절연 층(22), 제3 전도성 층(13), 제3 절연 층(23), 제4 전도성 층(14), 제4 절연 층(24), 제5 전도성 층(15), 제5 절연 층(25), 제6 전도성 층(16) 등을 포함하지만 이에 제한되지는 않는, 하부로부터 상부까지의 복수의 층 구조체들을 순차적으로 포함한다. 예를 들어, 제1 전도성 층(11)의 재료는 활성 층의 재료와 동일하고, 제2 전도성 층(12)의 재료는 제1 게이트 라인 층의 재료와 동일하고, 제3 전도성 층(13)의 재료는 제2 게이트 라인 층의 재료와 동일하고, 제4 전도성 층(14)의 재료는 제1 데이터 라인 층의 재료와 동일하고, 제5 전도성 층(15)의 재료는 제2 데이터 라인 층의 재료와 동일하고, 제6 전도성 층(16)의 재료는 픽셀 전극의 재료와 동일하다. 예를 들어, 상이한 층들에 위치하지만 서로 접속되는 전도성 층들은 비아 홀들(도 4d에 도시되지 않음)을 통해 전기적으로 접속될 수 있다. 물론, 제1 전도성 층(11) 아래에 다른 구조체들도 포함될 수 있다. 위의 전도성 층들 각각은 전도성 구조체의 적어도 일부를 포함할 수 있다.
도 4a, 도 4b, 도 4c 및 도 4d를 참조하면, 제1 접속 전도성 부분(1)은 제1 전도성 층(11) 내에 위치된다. 예를 들어, 제1 접속 전도성 부분(1)의 재료는 제1 트랜지스터의 반도체 층의 재료와 동일하다. 예를 들어, 반도체 층의 구조체의 일부가 전도성 부분으로 처리되어 제1 접속 전도성 부분(1)이 형성된다. 예를 들어, 반도체 층은 활성 층의 전도성 부분일 수 있다. 제1 트랜지스터(T1)의 게이트 전극(103) 및 제2 트랜지스터(T2)의 게이트 전극(203)은 제2 전도성 층(12) 또는 제3 전도성 층(13) 내에 위치하고, 제3 트랜지스터(T3)의 게이트 전극(303)은 제3 전도성 층(13) 또는 제2 전도성 층(12) 내에 위치하고, 제2 접속 전도성 부분(2)은 제4 전도성 층(14) 내에 위치하고, 제3 접속 전도성 부분(3)은 제5 전도성 층(15) 내에 위치하고, 제4 접속 전도성 부분(4)은 또한 제5 전도성 층(15) 내에 위치한다. 본 개시내용의 실시예들은 이러한 경우를 포함하지만 이러한 경우로 제한되지 않고, 제1 접속 전도성 부분들(1), 제2 접속 전도성 부분들(2) 및 제3 접속 전도성 부분들(3) 중 임의의 2개 또는 3개가 동일한 전도성 층에 있지 않고, 제4 접속 전도성 부분(4)이 제1 접속 전도성 부분들(1), 제2 접속 전도성 부분들(2), 및 제3 접속 전도성 부분들(3) 중 임의의 2개 또는 3개와는 상이한 전도성 층에 있기만 하면 된다는 점에 유의해야 한다. 예를 들어, 제1 전도성 층(11) 내지 제6 전도성 층(16)의 재료는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 또는 임의의 다른 적절한 재료를 포함하고, 본 개시내용의 실시예들은 이에 제한되지 않는다. 전도성 층들 및 절연 층들의 수는 특정 상황들에 의존할 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다는 점에 유의해야 한다.
도 4a, 도 4b, 도 4c 및 도 4d를 참조하면, 게이트 절연 층(112)은 제1 절연 층(21) 내에 위치하고, 제1 패시베이션 층(1131)은 제2 절연 층(22) 내에 위치하고, 제2 패시베이션 층(1132)은 제3 절연 층(23) 내에 위치하고, 제3 패시베이션 층(1133)은 제4 절연 층(24) 내에 위치한다.
예를 들어, 제1 전도성 층(11)은 전도성 활성 층을 포함할 수 있고, 제2 전도성 층(12)은 트랜지스터들의 게이트 전극들이 위치하는 층일 수 있고, 제3 전도성 층(13)은 제1 투명 전도성 층(예를 들어, 저장 커패시터(C)의 제1 전극 또는 제3 트랜지스터(T3)의 게이트 전극을 포함함)일 수 있고, 제4 전도성 층(14)은 제1 데이터 라인 층일 수 있고, 제5 전도성 층(15)은 제2 데이터 라인 층일 수 있고, 제6 전도성 층(16)은 제2 투명 전도성 층일 수 있다. 예를 들어, 제1 데이터 라인 층(예를 들어, 제4 전도성 층) 및 제2 데이터 라인 층(예를 들어, 제5 전도성 층)은 신호 라인 입력 단자에 접속된 접속 전도성 부분을 포함할 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다. 예를 들어, 제1 투명 전도성 층의 재료 및 제2 투명 전도성 층의 재료는 인듐 주석 산화물(indium tin oxide)(ITO) 또는 인듐 아연 산화물(indium zinc oxide)(IZO)과 같은 투명 금속 산화물을 포함하고, 투명 전도성 층은 픽셀 전극과 동일한 층에 있을 수 있다. 예를 들어, 전도성 활성 층은 전도성 불순물들, 산화물 반도체(예를 들어, IGZO) 등으로 도핑된 폴리실리콘을 포함한다. 각각의 전도성 층의 재료는 특정 상황에 의존하고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다는 점에 유의해야 한다.
예를 들어, 도 4a 및 도 4b에 도시된 바와 같이, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 모두에 의해 포함된 활성 층(111)의 재료는 산화물 반도체, 유기 반도체, 또는 폴리실리콘 반도체 등을 포함할 수 있다. 예를 들어, 산화물 반도체는 금속 산화물 반도체(예를 들어, 인듐 갈륨 아연 산화물(IGZO))를 포함하고, 폴리실리콘 반도체는 저온 폴리실리콘 반도체 또는 고온 폴리실리콘 반도체 등을 포함하고, 본 개시내용의 실시예들은 이에 제한되지 않는다.
예를 들어, 제1 트랜지스터(T1)의 제1 전극(101), 제1 트랜지스터(T1)의 제2 전극(102), 제1 트랜지스터(T1)의 게이트 전극(103), 제2 트랜지스터(T2)의 제1 전극(201), 제2 트랜지스터(T2)의 제2 전극(202) 및 제2 트랜지스터(T2)의 게이트 전극(203) 모두의 재료는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 또는 임의의 다른 적절한 재료를 포함할 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다.
예를 들어, 도 4a 및 도 4b에 도시된 바와 같이, 기판(110), 기판(110)상에 적층된 게이트 절연층(112), 및 제1 접속 전도성 부분(1) 내지 제4 접속 전도성 부분(4)은 기판(110) 상의 상이한 층들에 형성되어, 접속 전도성 부분들의 위치들은 트랜지스터들 사이의 연장 거리에 따라 유연하게 선택될 수 있고, 각자의 트랜지스터들을 접속하는 접속 전도성 부분들은 동일한 층에 있는 것으로부터 회피되고, 그에 의해 디스플레이 패널의 배선 설계를 단순화하고 신호들의 전송의 정확도를 향상시킨다.
기판(110)은 유리 기판, 석영 기판, 플라스틱 기판, 또는 다른 적절한 재료로 만들어진 기판일 수 있다. 예를 들어, 게이트 절연 층(112)의 재료는 SiNx 및 SiOx와 같은 무기 절연 재료, 유기 수지 또는 다른 적절한 재료와 같은 유기 절연 재료를 포함하고, 본 개시내용의 실시예들은 이에 제한되지 않는다.
위의 실시예들은 상부 게이트 구조체를 갖는 트랜지스터를 예로 들어서 설명되고, 이러한 경우로 제한되지 않는다는 점에 유의해야 한다. 임의의 다른 구조체(예를 들어, 하부 게이트 구조체)를 갖는 트랜지스터들이 또한 적용될 수 있고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다. 이하의 예들은 실시예와 동일하고 다시 설명되지 않는다.
도 5는 도 2에 도시된 바와 같은 시프트 레지스터 유닛의 구현 예의 회로 개략도이다. 도 5에 도시된 바와 같이, 도 3에 도시된 바와 같은 예에 기초하여, 시프트 레지스터 유닛(100)은 제4 트랜지스터를 추가로 포함한다.
예를 들어, 출력 잡음 감소 회로(140)는 제4 트랜지스터(T4)로서 구현될 수 있다. 제4 트랜지스터(T4)의 게이트 전극이 제2 노드(PD)에 접속되고, 제4 트랜지스터(T4)의 제1 전극이 제5 접속 전도성 부분(5)을 통해 제1 출력 단자(OUT1)에 접속되고, 제4 트랜지스터(T4)의 제2 전극이 제1 전압 단자(VGL)에 접속되어 제1 전압을 수신한다. 제4 트랜지스터(T4)는 제2 노드(PD)가 유효 레벨(예를 들어, 하이 레벨)에 있는 경우에 턴온되어, 제1 출력 단자(OUT1)와 제1 전압 단자(VGL)를 전기적으로 접속하므로, 제1 출력 단자(OUT1)가 제1 전압(예를 들어, 로우 레벨 전압)에 의해 잡음제거(denoise)될 수 있다.
도 6은 본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛의 다른 예의 개략도이다. 도 6에 도시된 바와 같이, 도 2에 도시된 바와 같은 예에 기초하여, 시프트 레지스터 유닛(100)은 제어 회로(150), 제2 신호 라인 입력 단자(CLK2), 및 제6 접속 전도성 부분(6)을 추가로 포함한다. 예를 들어, 제6 접속 전도성 부분(6)은 제어 회로(150)와 제2 신호 라인 입력 단자(CLK2)를 접속하도록 구성되고, 제4 접속 전도성 부분(4)과는 상이한 층에 있다. 예를 들어, 도 4d에 도시된 바와 같이 제4 접속 전도성 부분(4)이 제5 전도성 층(15)에 있는 경우에, 제6 접속 전도성 부분(6)은 제1 데이터 라인 층(제4 전도성 층(14))에 또는 제5 전도성 층(15)(즉, 제4 접속 전도성 부분(4))이 위치하는 층을 제외한 또 다른 층에 있을 수 있고, 따라서 각자의 트랜지스터들을 접속하는 접속 전도성 부분들이 동일한 층에 있는 것을 회피하고, 따라서 디스플레이 패널의 배선 설계를 단순화하고 신호들의 전송의 정확도를 향상시킨다. 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다.
제어 회로(150)는 제2 신호 및 제1 노드(PU)의 레벨의 제어 하에 제2 노드(PD)의 레벨을 제어하도록 구성되어, 출력 잡음 감소 회로(140)의 제어를 실현한다. 예를 들어, 제어 회로(150)는 제1 전압 단자(VGL), 제2 전압 단자(VGH), 제1 노드(PU) 및 제2 노드(PD)에 각각 접속되어 제1 노드(PU)의 레벨 및 제2 신호의 레벨의 제어 하에 제2 노드(PD)와 제2 전압 단자(VGH)를 전기적으로 접속할 수 있고, 그에 의해 제2 노드(PD)의 레벨을 제어하고, 예를 들어, 제2 노드(PD)를 충전시켜서, 제2 노드(PD)가 하이 레벨에 있게 한다.
도 7은 도 6에 도시된 바와 같은 시프트 레지스터 유닛의 구현 예의 회로 개략도이다. 도 7에 도시된 바와 같이, 도 5에 도시된 바와 같은 예에 기초하여, 시프트 레지스터 유닛(100)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 추가로 포함한다.
예를 들어, 제어 회로(150)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)로서 구현될 수 있다. 예를 들어, 제5 트랜지스터(T5)의 게이트 전극은 제1 노드(PU)에 접속되도록 구성되고, 제5 트랜지스터(T5)의 제1 전극은 제2 전압 단자(VGH)에 접속되어 제2 전압을 수신하도록 구성되고, 제5 트랜지스터의 제2 전극은 제1 접속 전도성 부분(1)을 통해 제6 트랜지스터(T6)의 제1 전극에 접속되도록 구성된다. 제6 트랜지스터(T6)의 게이트 전극은 제6 접속 전도성 부분(6)을 통해 제2 신호 라인 입력 단자(CLK2)에 접속되어 제2 신호를 수신하도록 구성되고, 제6 트랜지스터(T6)의 제2 전극은 제2 노드(PD)에 접속되도록 구성된다.
도 8은 도 6에 도시된 바와 같은 시프트 레지스터 유닛의 다른 구현 예의 회로 개략도이다. 도 8에 도시된 바와 같이, 도 5에 도시된 바와 같은 예에 기초하여, 시프트 레지스터 유닛(100)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 추가로 포함한다.
예를 들어, 제어 회로(150)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)로서 구현될 수 있다. 예를 들어, 제5 트랜지스터(T5)의 게이트 전극은 제6 접속 전도성 부분(6)을 통해 제2 신호 라인 입력 단자(CLK2)에 접속되어 제2 신호를 수신하도록 구성되고, 제5 트랜지스터(T5)의 제1 전극은 제2 전압 단자(VGH)에 접속되어 제2 전압을 수신하도록 구성되고, 제5 트랜지스터(T5)의 제2 전극은 제1 접속 전도성 부분(1)을 통해 제6 트랜지스터(T6)의 제1 전극에 접속되도록 구성된다. 제6 트랜지스터(T6)의 게이트 전극은 제1 노드(PU)에 접속되도록 구성되고, 제6 트랜지스터(T6)의 제2 전극은 제1 전압 단자(VGL)에 접속되도록 구성되어, 제2 노드(PD)의 레벨이 제어될 수 있고, 그에 의해 출력 잡음 감소 회로(140)를 제어하여 제1 출력 단자(OUT1) 상의 잡음 감소를 수행하게 할 수 있다.
제어 유닛(150)은 또한 다른 회로 구조체로서 구현될 수 있고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다는 점에 유의해야 한다.
본 개시내용의 실시예들에서, 제1 전압 단자(VGL)는, 예를 들어, 제1 전압이라고 지칭되는 DC 로우 레벨 신호를 입력하는 것을 유지하도록 구성되고; 제2 전압 단자(VGH)는, 예를 들어, 제2 전압이라고 지칭되는 DC 하이 레벨 신호를 입력하는 것을 유지하도록 구성된다. 이하의 실시예들은 실시예들과 동일하므로 다시 설명되지 않을 것이다.
본 개시내용의 실시예들에서 사용되는 트랜지스터들은 모두 박막 트랜지스터들 또는 전계 효과 트랜지스터들 또는 유사한 특성들을 갖는 다른 스위칭 디바이스들일 수 있고, 본 개시내용의 실시예들은 박막 트랜지스터들을 예로 들어서 설명될 수 있다는 점에 유의해야 한다. 여기서 사용되는 각각의 트랜지스터의 소스 전극 및 드레인 전극은 구조적으로 대칭적일 수 있어, 트랜지스터의 소스 전극 및 드레인 전극은 구조적으로 구별불가능할 수 있다. 본 개시내용의 실시예들에서, 게이트 전극을 제외한 트랜지스터의 2개의 전극을 구별하기 위해, 2개의 전극 중 하나는 직접적으로 설명된 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로서 지칭된다.
또한, 본 개시내용의 실시예들에서의 트랜지스터들은 모두 N-타입 트랜지스터를 예로 들어서 설명된다. 이 경우, 각각의 트랜지스터의 제1 전극은 드레인 전극이고, 트랜지스터의 제2 전극은 소스 전극이다. 본 개시내용은 이러한 경우를 포함하지만 이러한 경우로 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 본 개시내용의 실시예들에 의해 제공되는 시프트 레지스터 유닛(100) 내의 하나 이상의 트랜지스터는 또한 P-타입 트랜지스터들을 채택할 수 있다. 이 경우에, 각각의 트랜지스터의 제1 전극은 소스 전극이고, 트랜지스터의 제2 전극은 드레인 전극이고, 선택된 타입의 트랜지스터들의 각자의 전극들의 극성들이 본 개시내용의 실시예에서 각자의 트랜지스터들의 각자의 전극들의 극성들에 따라 대응하여 접속된다. 예를 들어, P-타입 트랜지스터의 턴온 레벨은 로우 레벨이다. 본 개시내용의 실시예들은 이러한 경우를 포함하지만 이러한 경우로 제한되지 않는다는 점에 유의해야 한다. 시프트 레지스터 유닛(100)은 또한 P-타입 트랜지스터들과 N-타입 트랜지스터들의 혼합을 채택할 수 있고, 선택된 타입의 트랜지스터들의 각자의 단자들의 극성들이 본 개시내용의 실시예들에서 대응하는 트랜지스터들의 포트 극성들에 따라 대응하여 접속되기만 하면 된다.
본 개시내용의 실시예에 의해 제공되는 시프트 레지스터 유닛은 트랜지스터들 사이의 연장 거리에 따라 접속 전도성 부분들의 위치들을 유연하게 선택하여, 각자의 트랜지스터들을 접속하는 접속 전도성 부분들 전부가 동일한 층에 있는 것을 회피할 수 있고, 그에 의해 디스플레이 패널의 배선 설계를 단순화하고 신호들의 전송의 정확도를 향상시킬 수 있다.
본 개시내용의 적어도 하나의 실시예는 회로 구조체를 추가로 제공한다. 회로 구조체는, 예를 들어, 시프트 레지스터 유닛 또는 시프트 레지스터 유닛의 일부이다. 도 3에 도시된 바와 같이, 회로 구조체는 기판(도 3에 도시되지 않음) 및 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 저장 커패시터(C), 제1 출력 단자(OUT1), 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2), 및 제3 접속 전도성 부분(3)을 포함하고, 이들 모두는 기판 상에 있다. 예를 들어, 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3) 중 임의의 2개 또는 3개는 상이한 층들에 있다.
제1 접속 전도성 부분(1)은 제1 트랜지스터(T1)의 제1 전극과 제2 트랜지스터(T2)의 제1 전극을 접속하도록 구성된다.
제2 접속 전도성 부분(2)은 제2 트랜지스터(T2)의 제1 전극, 제3 트랜지스터(T3)의 게이트 전극 및 저장 커패시터의 제1 전극을 접속하도록 구성된다.
제3 접속 전도성 부분(3)은 제1 출력 단자(OUT1)와 제3 트랜지스터(T3)의 제1 전극을 접속하도록 구성된다.
예를 들어, 예에서의 트랜지스터들 사이의 접속 관계들은 도 3에 도시된 바와 같은 시프트 레지스터 유닛의 트랜지스터들 사이의 접속 관계들과 유사하고, 상세들은 여기서 반복하지 않을 것이다.
다른 예에서, 도 5에 도시된 바와 같이, 도 3에 도시된 바와 같은 예에 기초하여, 회로 구조체는 제4 트랜지스터(T4), 제1 신호 라인 입력(CLK1), 제4 접속 전도성 부분(4), 및 제5 접속 전도성 부분(5)을 추가로 포함할 수 있다.
제4 접속 전도성 부분(4)은 제3 트랜지스터(T3)의 제2 전극과 제1 신호 라인 입력 단자(CLK1)를 접속하도록 구성되고, 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2) 및 제3 접속 전도성 부분(3) 중 임의의 2개 또는 3개와는 상이한 층에 있다. 물론, 제1 신호 라인 입력 단자는 또한 제2 전압 단자(VGH) 또는 제1 전압 단자(VGL)일 수 있다.
제5 접속 전도성 부분(5)은 제3 트랜지스터(T3)의 제1 전극과 제4 트랜지스터(T4)의 제1 전극을 접속하도록 구성되고, 제1 접속 전도성 부분(1), 제2 접속 전도성 부분(2), 및 제3 접속 전도성 부분(3) 중 임의의 2개 또는 3개와는 상이한 층에 있다.
예를 들어, 예에서의 각자의 트랜지스터들 사이의 접속 관계들은 도 5에 도시된 바와 같은 시프트 레지스터 유닛의 각자의 트랜지스터들 사이의 접속 관계들과 유사하고, 상세들은 여기서 반복하지 않을 것이다.
또 다른 예에서, 예를 들어, 도 5에 도시된 바와 같은 예에 기초하여, 회로 구조체는 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제2 신호 라인 입력 단자(CLK2), 및 제6 접속 전도성 부분(6)을 추가로 포함한다. 제6 접속 전도성 부분(6)은 제6 트랜지스터(T6)의 게이트 전극과 제2 신호 라인 입력 단자(CLK2)를 접속하도록 구성되고, 제4 접속 전도성 부분(4)과는 상이한 층에 있다.
예를 들어, 제5 트랜지스터(T5)의 제1 전극은 제1 접속 전도성 부분(1)을 통해 제6 트랜지스터(T6)의 제1 전극에 접속된다.
예를 들어, 예에서의 각자의 트랜지스터들 사이의 접속 관계들은 도 7에 도시된 바와 같은 시프트 레지스터 유닛의 각자의 트랜지스터들 사이의 접속 관계들과 유사하고, 상세들은 여기서 반복하지 않을 것이다.
예를 들어, 도 10b에 도시된 바와 같이, 도 7에 도시된 바와 같은 회로 구조체에 기초하여, 회로 구조체는 제7 트랜지스터, 제3 신호 라인 입력 단자, 및 제7 접속 전도성 부분(7)을 추가로 포함할 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극은 제1 출력 단자(OUT1)에 접속되어 제1 출력 단자에 의해 출력되는 출력 신호를 수신하도록 구성되고, 제7 트랜지스터(T7)의 제1 전극은 제7 접속 전도성 부분(7)을 통해 제3 신호 라인 입력 단자(CLK3)에 접속되어 제3 신호를 수신하도록 구성되고, 제7 트랜지스터(T7)의 제2 전극은 제2 출력 단자(OUT2)에 접속되도록 구성된다. 예를 들어, 회로 구조체가 제4 접속 전도성 부분(4)을 포함하는 경우에, 제7 접속 전도성 부분(7)은 제4 접속 전도성 부분(4)과는 상이한 층에 있도록 구성된다.
예를 들어, 다른 예에서, 회로 구조체는 제8 트랜지스터(T8)를 추가로 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)의 게이트 전극은 제2 접속 전도성 부분(2)을 통해 회로 구조체 내의 제2 노드(PD)에 접속되도록 구성되고, 제8 트랜지스터(T8)의 제1 전극은 제2 출력 단자(OUT2)에 접속되도록 구성되고, 제8 트랜지스터(T8)의 제2 전극은 제1 전압 단자(VGL)에 접속되어 제1 전압을 수신하도록 구성된다.
본 개시내용의 실시예들에서 언급된 제1 신호, 제2 신호 및 제3 신호 모두는 클록 신호, 전압 신호, 또는 전류 신호 중 적어도 하나일 수 있고, 이것은 특정 상황에 의존하며, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다는 점이 이해될 수 있다. 예를 들어, 클록 신호는 제1 클록 신호일 수 있고, 전압 신호는 제1 전압(예를 들어, 저전압)일 수 있고, 또한 제2 전압(예를 들어, 고전압, 예를 들어, 제1 전압은 제2 전압보다 낮음), 또는 다른 기준 전압일 수 있다. 예를 들어, 제1 신호는 전압 신호이고, 그리고, 제2 신호와 제3 신호는 클록 신호들이다.
본 개시내용의 실시예에서 제공되는 회로 구조체는 트랜지스터들 사이의 연장 거리에 따라 접속 전도성 부분들의 위치들을 유연하게 선택하여, 각자의 트랜지스터들을 접속하는 접속 전도성 부분들 전부가 동일한 층에 있는 것을 회피할 수 있고, 그에 의해 디스플레이 패널의 배선 설계를 단순화하고 신호들의 전송의 정확도를 향상시킬 수 있다.
도 9a는 본 개시내용의 실시예에 따른 게이트 구동 회로의 개략도이다. 도 9a에 도시된 바와 같이, 게이트 구동 회로(10)는 복수의 캐스케이드형 시프트 레지스터 유닛들(100), 제1 신호 라인(CLKA) 및 제2 신호 라인(CLKB)을 포함한다. 예를 들어, 시프트 레지스터 유닛들(100) 각각은 본 개시내용의 실시예에 의해 제공되는 도 7에 도시된 바와 같은 회로 구조체를 채택할 수 있다. 게이트 구동 회로(10)는 4개, 6개, 8개 또는 그 이상의 클록 신호 라인을 또한 포함할 수 있다는 점에 유의해야 한다. 클록 신호 라인들의 수는 특정 상황에 의존하고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다.
예를 들어, 도 9a에 도시된 바와 같이, 시프트 레지스터 유닛들 각각은 제1 신호 라인 입력 단자(CLK1) 및 제2 신호 라인 입력 단자(CLK2)를 추가로 포함하고, 제1 신호 라인(CLKA) 또는 제2 신호 라인(CLKB)에 접속되어 제1 신호 또는 제2 신호를 수신하도록 구성된다. 제1 신호 라인(CLKA)은 시프트 레지스터 유닛들의 (2m-1)번째 스테이지(m은 0보다 큰 정수)의 제1 신호 라인 입력 단자(CLK1)에 접속되고, 제2 신호 라인(CLKB)은 시프트 레지스터 유닛들의 (2m-1)번째 스테이지의 제2 신호 라인 입력 단자(CLK2)에 접속되고, 제2 신호 라인(CLKB)은 시프트 레지스터 유닛들의 (2m)번째 스테이지의 제1 신호 라인 입력 단자(CLK1)에 접속되고, 제1 신호 라인(CLKA)은 시프트 레지스터 유닛들의 (2m)번째 스테이지(m은 0보다 큰 정수)의 제2 신호 라인 입력 단자(CLK2)에 접속된다. 본 개시내용의 실시예들은 이러한 경우를 포함하지만 이러한 경우로 제한되지 않는다.
도 9a에 도시된 바와 같이, OUT1_m은 시프트 레지스터 유닛들의 (m)번째 스테이지의 제1 출력 단자를 나타내고, OUT1_m+1은 시프트 레지스터 유닛들의 (m+1)번째 스테이지의 제1 출력 단자를 나타내고, OUT1_m+2는 시프트 레지스터 유닛들의 (m+2)번째 스테이지의 제1 출력 단자를 나타낸다. 이하의 실시예들에서의 참조 번호들은 실시예와 유사하며, 여기서 반복하지 않을 것이다.
예를 들어, 도 9a에 도시된 바와 같이, 시프트 레지스터 유닛들의 마지막-스테이지를 제외하고는, 다른 스테이지들의 시프트 레지스터 유닛들 중 어느 하나의 시프트 레지스터 유닛의 리셋 단자(RST)는 다른 스테이지들의 시프트 레지스터 유닛들 중 그 어느 하나의 시프트 레지스터 유닛 이후의 다음 스테이지의 시프트 레지스터 유닛의 제1 출력 단자(OUT1)에 접속된다. 시프트 레지스터 유닛들(100)의 첫번째 스테이지를 제외하고, 다른 스테이지들의 시프트 레지스터 유닛들 중 어느 하나의 시프트 레지스터 유닛의 입력 단자(INPUT)는 다른 스테이지들의 시프트 레지스터 유닛들 중 그 어느 하나의 시프트 레지스터 유닛 이전의 선행 스테이지의 시프트 레지스터 유닛의 제1 출력 단자(OUT1)에 접속된다.
예를 들어, 시프트 레지스터 유닛들의 첫번째 스테이지의 입력 단자(INPUT)는 트리거 신호(STV)를 수신하도록 구성될 수 있고, 시프트 레지스터 유닛들의 마지막 스테이지의 리셋 단자(RST)는 리셋 신호(RESET)를 수신하도록 구성될 수 있고, 트리거 신호(STV) 및 리셋 신호(RESET)는 도 9a에 도시되지 않는다.
예를 들어, 도 9a에 도시된 바와 같이, 게이트 구동 회로(10)는 타이밍 제어기(300)를 추가로 포함할 수 있다. 예를 들어, 타이밍 제어기(300)는 제1 신호 라인(CLKA) 및 제2 신호 라인(CLKB)에 접속되어, 시프트 레지스터 유닛들(100) 각각에 제1 신호 및 제2 신호를 제공하도록 구성될 수 있다. 예를 들어, 타이밍 제어기(300)는 트리거 신호(STV) 및 리셋 신호(RESET)를 제공하도록 추가로 구성될 수 있다.
예를 들어, 제1 클록 신호 라인(CLKA)에 의해 제공되는 신호 타이밍과 제2 클록 신호 라인(CLKB)에 의해 제공되는 신호 타이밍은 도 11a에 도시된 바와 같은 신호 타이밍을 채택하여, 게이트 스캔 신호들을 라인별로 출력하는 게이트 구동 회로(10)의 기능을 구현할 수 있다.
본 개시내용의 실시예들에서, 시프트 레지스터 유닛 B가 다른 시프트 레지스터 유닛 A의 나중의 시프트 레지스터 유닛이라는 것은, 시프트 레지스터 유닛 B에 의해 출력된 게이트 스캔 신호가 시프트 레지스터 유닛 A에 의해 출력된 게이트 스캔 신호보다 타이밍이 더 나중이라는 것을 나타낸다는 점에 유의해야 한다. 대응하여, 시프트 레지스터 유닛 B가 다른 시프트 레지스터 유닛 A의 더 이른 시프트 레지스터 유닛이라는 것은, 시프트 레지스터 유닛 B에 의해 출력된 게이트 스캔 신호는 시프트 레지스터 유닛 A에 의해 출력된 게이트 스캔 신호보다 타이밍이 더 이르다는 것을 나타낸다. 이하의 실시예들은 실시예와 동일하므로 다시 설명되지 않을 것이다.
본 개시내용의 적어도 하나의 실시예는 게이트 구동 회로(10)를 추가로 제공한다. 도 9b에 도시된 바와 같이, 도 9a에 도시된 바와 같은 예에 기초하여, 게이트 구동 회로(10)는 제2 출력 회로(200), 제3 신호 라인 입력 단자(CLK3), 및 제7 접속 전도성 부분(도 9b에 도시되지 않음)을 추가로 포함한다. 예를 들어, 시프트 레지스터 유닛(100) 및 제2 출력 회로(200)의 접속 블록도가 도 10a에 도시된다. 예를 들어, 제3 신호 라인 입력 단자(CLK3)는 제3 클록 신호, 제1 전압(VGL) 또는 제2 전압(VGH)을 제공할 수 있다.
도 10a에 도시된 바와 같이, 제2 출력 회로(200)는 제1 출력 단자(OUT1)에 의해 출력되는 레벨의 제어 하에 제2 출력 단자(OUT2)에 제3 신호를 출력하도록 구성된다. 예를 들어, 제2 출력 회로(200)는 제1 출력 단자(OUT1), 제2 출력 단자(OUT2) 및 제3 신호 라인 입력 단자(CLK3)에 접속되어, 제1 출력 단자(OUT1)에 의해 출력되는 유효 레벨의 제어 하에 제2 출력 단자(OUT2)에 제3 신호를 출력한다. 예를 들어, 시프트 레지스터 유닛(100)이 제4 접속 전도성 부분(4)을 포함하는 경우에, 제7 접속 전도성 부분(7)은 제3 신호 라인 입력 단자(CLK3)와 제2 출력 회로(200)를 접속하고, 제4 접속 전도성 부분(4)과는 상이한 층에 있도록 구성된다. 예를 들어, 도 4d에 도시된 바와 같이 제4 접속 전도성 부분(4)이 제5 전도성 층(15)에 있는 경우에, 제7 접속 전도성 부분(7)은 제1 데이터 라인 층(제4 전도성 층(14)) 또는 제5 전도성 층(15)이 위치하는 층 이외의 다른 층들에 있을 수 있어, 각자의 트랜지스터들을 접속하는 복수의 접속 전도성 부분들 전부가 동일 층에 있는 것을 회피할 수 있고, 그에 의해 디스플레이 패널의 배선 설계를 단순화하고 신호들의 전송의 정확도를 향상시킬 수 있다. 본 개시내용의 실시예들은 이에 제한되지 않는다.
예를 들어, 다른 예에서, 제2 출력 회로(200)는 또한 제2 접속 전도성 부분(2)을 통해 시프트 레지스터 유닛(100)의 제2 노드에 접속될 수 있다.
도 10b는 도 10a에 도시된 바와 같은 게이트 구동 회로의 예의 회로 구조체 개략도를 도시한다. 도 10b에 도시된 바와 같이, 예에서, 도 7에 도시된 바와 같은 시프트 레지스터 유닛의 회로 구조체에 기초하여, 게이트 구동 회로(10)는 제7 트랜지스터, 제3 신호 라인 입력 단자, 및 제7 접속 전도성 부분(7)을 추가로 포함한다.
제2 출력 회로(200)는 제7 트랜지스터(T7)로서 구현될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극은 제1 출력 단자(OUT1)에 접속되어 시프트 레지스터 유닛(100)의 출력 신호를 수신하도록 구성되고, 제7 트랜지스터(T7)의 제1 전극은 제7 접속 전도성 부분(7)을 통해 제3 신호 라인 입력 단자(CLK3)에 접속되어 제3 신호를 수신하도록 구성되고, 제7 트랜지스터(T7)의 제2 전극은 제2 출력 단자(OUT2)에 접속되도록 구성된다.
예를 들어, 다른 예에서, 제2 출력 회로(200)는 제8 트랜지스터(T8)를 추가로 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)의 게이트 전극은 제2 접속 전도성 부분(2)을 통해 시프트 레지스터 유닛(100) 내의 제2 노드(PD)(즉, 제6 트랜지스터(T6)의 제2 전극)에 접속되도록 구성되고, 제8 트랜지스터(T8)의 제1 전극은 제2 출력 단자(OUT2)에 접속되도록 구성되고, 제8 트랜지스터(T8)의 제2 전극은 제1 전압 단자(VGL)에 접속되어 제1 전압을 수신하도록 구성된다.
본 개시내용의 실시예에 의해 제공되는 게이트 구동 회로는 도 9b에 도시된 바와 같은 캐스케이드 모드로 제한되지 않는다는 점에 유의해야 한다. 게이트 구동 회로는 또한, 시프트 레지스터 유닛들이 제2 출력 회로의 제2 출력 단자(OUT2)에 의해 서로 캐스케이딩되게 할 수 있다. 이하의 실시예들은 실시예와 동일하므로 다시 설명되지 않을 것이다.
제2 출력 회로(200)는 게이트 라인들, 데이터 라인들, 또는 게이트 구동 회로에 접속된 픽셀 회로들과 같은 다른 회로들을 추가로 포함하여 상이한 기능들을 달성할 수 있고, 다른 회로 구조체들은 또한 본 개시내용의 실시예들에 의해 제공되는 접속 방식들을 채택할 수 있고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다는 점에 유의해야 한다.
예를 들어, 도 9b에 도시된 바와 같이, 게이트 구동 회로(10)는 제3 신호 라인(CLKC)을 추가로 포함한다. 예를 들어, 제3 신호 라인(CLKC)은 제2 출력 회로(200)의 제3 신호 라인 입력 단자(CLK3)에 접속된다.
예를 들어, 도 9b에 도시된 바와 같이, 게이트 구동 회로(10)의 타이밍 제어기(300)는 제3 신호 라인(CLKC)에 접속되어 제3 신호를 제2 출력 회로(200)에 제공하도록 구성될 수도 있다. 예를 들어, 본 예에서는, 제1 신호 라인(CLKA)에 의해 제공되는 신호, 제2 신호 라인(CLKB)에 의해 제공되는 신호, 및 제3 신호 라인(CLKC)에 의해 제공되는 신호는 도 11a에 도시된 바와 같은 타이밍을 채택하여, 게이트 스캔 신호들을 라인별로 출력하는 게이트 구동 회로(10)의 기능을 구현할 수 있다.
예를 들어, 도 9b에 도시된 바와 같이, OUT2_m은 제2 출력 회로의 (m)번째 스테이지의 제2 출력 단자를 나타내고, OUT2_m+1은 제2 출력 회로의 (m+1)번째 스테이지의 제2 출력 단자를 나타내고, OUT2_m+2는 제2 출력 회로의 (m+2)번째 스테이지의 제2 출력 회로를 나타낸다.
본 개시내용의 적어도 하나의 실시예는 게이트 구동 회로(10)를 추가로 제공한다. 도 9c에 도시된 바와 같이, 게이트 구동 회로(10)는 제1 신호 라인(CLKA)에 의해 제공되는 제1 신호가 DC 하이 레벨(예를 들어, 제2 전압 단자에 의해 제공되는 제2 전압)에 있다는 점을 제외하고는 도 9b에 도시된 게이트 구동 회로와 유사하다.
예를 들어, 도 9c에 도시된 바와 같이, 시프트 레지스터 유닛들(100) 각각의 제1 신호 라인 입력 단자(CLK1)는 제1 신호 라인(CLKA)에 접속된다. 예를 들어, 제2 신호 라인(CLKB)은 시프트 레지스터 유닛들의 (2m-1)번째 스테이지(m은 0보다 큰 정수)의 제2 신호 라인 입력 단자(CLK2)에 접속되고, 제3 신호 라인(CLKC)은 시프트 레지스터 유닛들의 (2m-1)번째 스테이지의 제3 신호 라인 입력 단자(CLKC)에 접속되고, 제2 신호 라인(CLKB)은 시프트 레지스터 유닛들의 (2m)번째 스테이지의 제3 신호 라인 입력 단자(CLKC)에 접속되고, 제3 신호 라인(CLKC)은 시프트 레지스터 유닛들의 (2m)번째 스테이지(m은 0보다 큰 정수)의 제2 신호 라인 입력 단자(CLK2)에 접속되고, 본 개시내용의 실시예들은 이러한 경우로 제한되지 않는다.
예를 들어, 이 예에서, 제1 신호 라인(CLKA)에 의해 제공되는 신호, 제2 신호 라인(CLKB)에 의해 제공되는 신호, 및 제3 신호 라인(CLKC)에 의해 제공되는 신호는 도 11b에 도시된 바와 같은 신호 타이밍을 채택하여, 게이트 구동 신호들을 라인별로 출력하는 게이트 구동 회로(10)의 기능을 구현할 수 있다.
다음으로, 도 9b에 도시된 바와 같은 게이트 구동 회로(10)의 동작 원리는 도 11a에 도시된 바와 같은 신호 타이밍 차트를 참조하여 설명될 것이고, 도 11a에서는, 유효 출력 레벨이 하이 레벨이고, 무효 출력 레벨이 로우 레벨이다. 제1 신호 라인(CLKA)에 의해 전송된 제1 신호와 제2 신호 라인(CLKB)에 의해 전송된 제2 신호는 서로 상보적(예를 들어, 서로 위상이 반대)이고, 제3 신호 라인(CLKC)에 의해 전송된 제3 신호는 제1 위상 P1에서 제1 신호 라인(CLKA)에 의해 전송된 제1 신호와 동일하다. 도 11a에 도시된 바와 같은 제1 위상 P1 및 제2 위상 P2에서, 게이트 구동 회로(10)는 각각 다음의 동작들을 수행할 수 있다. 물론, 제1 신호 및 제2 신호는 또한 타이밍이 약간 중첩될 수 있다.
제1 위상 P1에서, 제1 신호 라인(CLKA)은 하이 레벨 신호를 제공하고, 제3 신호 라인(CLKC)은 하이 레벨 신호를 제공한다. 시프트 레지스터 유닛들(100)의 (m)번째 스테이지의 제1 신호 라인 입력 단자(CLK1)가 제1 신호 라인(CLKA)에 접속되기 때문에, 시프트 레지스터 유닛들(100)의 (m)번째 스테이지의 제1 신호 라인 입력 단자(CLK1)는 제1 위상 P1에서 하이 레벨 신호를 입력한다. 시프트 레지스터 유닛들(100)의 (m)번째 스테이지의 제1 노드(PU)가 하이 레벨에 있기 때문에, 제1 신호 라인 입력 단자(CLK1)에 의해 입력되는 하이 레벨 신호는 제1 노드(PU)의 하이 레벨의 제어 하에 시프트 레지스터 유닛들(100)의 (m)번째 스테이지의 제1 출력 단자(OUT1_m)에 출력된다. 한편, 제2 출력 회로(200)는 제1 출력 단자(OUT1_m)에 의해 제공되는 하이 레벨 신호의 제어 하에 턴온되어, 제2 출력 단자(OUT2_m)가 제3 신호 라인(CLKC)에 의해 제공되는 하이 레벨 신호를 출력한다. 제1 위상 P1에서, 도 11a에 도시된 바와 같은 신호 타이밍 차트에서의 전위의 레벨은 개략적인 것일 뿐이고 실제 전위 값 또는 상대 비율을 나타내지 않는다는 점에 유의해야 한다. 위의 예에 대응하여, N-타입 트랜지스터에 대응하는 하이 레벨 신호는 턴온 신호(turned-on signal)이고, N-타입 트랜지스터에 대응하는 로우 레벨 신호는 턴오프 신호(turned-off signal)이다.
제2 위상 P2에서, 제2 신호 라인(CLKB)은 하이 레벨 신호를 제공하고, 제3 신호 라인(CLKC)은 하이 레벨 신호를 제공한다. 시프트 레지스터 유닛들(100)의 (m+1)번째 스테이지의 제1 신호 라인 입력 단자(CLK1)가 제2 신호 라인(CLKB)에 접속되기 때문에, 시프트 레지스터 유닛들(100)의 (m+1)번째 스테이지의 제1 신호 라인 입력 단자(CLK1)는 이 위상에서 하이 레벨 신호를 입력한다. 시프트 레지스터 유닛들(100)의 (m+1)번째 스테이지의 제1 노드(PU)가 하이 레벨에 있기 때문에, 제1 신호 라인 입력 단자(CLK1)에 의해 입력되는 하이 레벨 신호는 제1 노드(PU)의 하이 레벨의 제어 하에 시프트 레지스터 유닛들(100)의 (m+1)번째 스테이지의 제1 출력 단자(OUT1_m+1)에 출력된다. 한편, 제2 출력 회로(200)는 제1 출력 단자(OUT1_m+1)에 의해 제공되는 하이 레벨 신호의 제어 하에 턴온되어, 제2 출력 단자(OUT2_m+2)가 제3 신호 라인(CLKC)에 의해 제공되는 하이 레벨 신호를 출력한다.
도 9c에 도시된 바와 같은 게이트 구동 회로(10)의 동작 원리는 도 9b에 도시된 바와 같은 게이트 구동 회로(10)의 동작 원리와 유사하고, 상세들은 여기서 다시 설명되지 않을 것이다.
본 개시내용의 다른 실시예는 복수의 캐스케이드형 회로 구조체들을 포함하는 구동 회로를 추가로 제공하고, 회로 구조체는 도 7에 도시된 바와 같은 예 또는 도 10b에 도시된 바와 같은 예를 채택할 수 있다.
예를 들어, 도 10b에 도시된 바와 같이, 도 7에 도시된 바와 같은 회로 구조체에 기초하여, 회로 구조체는 제7 트랜지스터, 제3 신호 라인 입력(CLK3) 및 제7 접속 전도성 부분(7)을 추가로 포함할 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극은 제1 출력 단자(OUT1)에 접속되어 제1 출력 단자의 출력 신호를 수신하도록 구성되고, 제7 트랜지스터(T7)의 제1 전극은 제7 접속 전도성 부분(7)을 통해 제3 신호 라인 입력 단자(CLK3)에 접속되어 제3 신호를 수신하도록 구성되고, 제7 트랜지스터(T7)의 제2 전극은 제2 출력 단자(OUT2)에 접속되도록 구성된다. 예를 들어, 회로 구조체가 제4 접속 전도성 부분(4)을 포함하는 경우에, 제7 접속 전도성 부분(7)은 제4 접속 전도성 부분(4)과는 상이한 층에 있도록 구성된다.
예를 들어, 다른 예에서, 회로 구조체는 제8 트랜지스터(T8)를 추가로 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)의 게이트 전극은 제2 접속 전도성 부분(2)을 통해 회로 구조체 내의 제2 노드(PD)에 접속되도록 구성되고, 제8 트랜지스터(T8)의 제1 전극은 제2 출력 단자(OUT2)에 접속되도록 구성되고, 제8 트랜지스터(T8)의 제2 전극은 제1 전압 단자(VGL)에 접속되어 제1 전압을 수신하도록 구성된다.
예를 들어, 도 7에 도시된 바와 같은 회로 구조체에 기초하여, 구동 회로는 이전 스테이지 및 이후 스테이지가 제1 출력 단자(OUT1)에 의해 서로 캐스케이딩되게 한다. 도 10b에 도시된 바와 같은 회로 구조체에 기초하여, 구동 회로는 이전 스테이지 및 이후 스테이지가 제2 출력 단자(OUT2)에 의해 서로 캐스케이딩되게 할 수 있다.
구동 회로는 시프트 레지스터 유닛을 구동하는 것에 제한되지 않고, 또한 시프트 레지스터 유닛 이외의 로컬 영역 회로를 구동할 수 있다는 점에 유의해야 한다. 또한, 구동 회로는 게이트 라인에 전압을 공급하는 것으로 제한되지 않고, 예를 들어, OLED의 픽셀 회로 내의 제1 발광 제어 라인 및 제2 발광 제어 라인 중 적어도 하나는 제1 발광 제어 신호 및/또는 제2 발광 제어 신호 등을 제공하기 위해 구동될 수 있다. 픽셀 회로는 예를 들어, 8T2C를 갖는 픽셀 회로이다.
예를 들어, 구동 회로는 또한 제2 출력 단자(OUT2)를 통해 2개의 인접하는 행 내의 픽셀들에 발광 제어 신호들을 제공할 수 있다.
본 개시내용의 실시예들에 의해 제공되는 구동 회로의 기술적 효과들은 위의 실시예에서의 시프트 레지스터 유닛(100)의 대응하는 설명을 참조할 수 있고, 여기서는 다시 설명되지 않을 것이다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 디바이스(1000)를 추가로 제공한다. 도 12에 도시된 바와 같이, 디스플레이 디바이스(1000)는 본 개시내용의 실시예들에서 제공되는 게이트 구동 회로(10) 또는 구동 회로를 포함한다. 디스플레이 디바이스(1000)는 복수의 픽셀 유닛(30)을 포함하는 픽셀 어레이를 포함한다. 예를 들어, 디스플레이 디바이스(1000)는 데이터 구동 회로(20)를 추가로 포함할 수 있다. 데이터 구동 회로(20)는 데이터 신호들을 픽셀 어레이에 제공하도록 구성되고; 게이트 구동 회로(10)는 게이트 스캔 신호들을 픽셀 어레이에 제공하도록 구성된다. 데이터 구동 회로(20)는 데이터 라인들(21)을 통해 픽셀 유닛들(30)에 전기적으로 접속된다. 예를 들어, 게이트 구동 회로(10)는, 디스플레이 디바이스의 어레이 기판 상에 직접 준비되고 게이트 라인들(11)을 통해 픽셀 유닛들(30)에 전기적으로 접속되는 GOA 회로로서 구현될 수 있다.
예를 들어, 디스플레이 디바이스(1000)에 포함된 본 개시내용의 실시예에서 제공되는 게이트 구동 회로(10) 또는 구동 회로는 어레이 기판 상에, 예를 들어, 플렉시블 어레이 기판의 적어도 하나의 측면, 예를 들어, 2개 측면, 또는 4개 측면 상에 자유롭고 유연하게 배치될 수 있다.
본 개시내용의 실시예들에 의해 제공되는 디스플레이 디바이스(1000)는 액정 패널, 액정 텔레비전, 디스플레이, OLED 패널, OLED 텔레비전, 전자 종이 디스플레이 디바이스, 이동 전화, 태블릿 컴퓨터, 노트북 컴퓨터, 디지털 포토 프레임, 내비게이터 등과 같은 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다는 점에 유의해야 한다. 디스플레이 디바이스(1000)는 디스플레이 패널과 같은 다른 종래의 컴포넌트들을 추가로 포함할 수 있고, 본 개시내용의 실시예들은 이에 제한되지 않는다.
본 개시내용의 실시예에 의해 제공되는 디스플레이 디바이스(1000)의 기술적 효과들은 위의 실시예들에서 게이트 구동 회로(10)의 대응하는 설명들을 참조할 수 있고, 상세들은 본 명세서에서 다시 설명되지 않는다.
디스플레이 디바이스(1000)의 모든 구조체들이 명료성 및 간결성을 위해 주어지는 것은 아니라는 점에 유의해야 한다. 디스플레이 디바이스의 필요한 기능들을 실현하기 위해, 이 기술분야의 통상의 기술자는 특정 응용 시나리오들에 따라 도시되지 않은 다른 구조체들을 설정할 수 있고, 본 발명의 실시예들은 이에 제한되지 않는다.
위에서 설명한 것은 본 개시내용의 특정 구현들일 뿐이고, 본 개시내용의 보호 범위는 이에 제한되지 않는다. 본 개시내용의 보호 범위는 청구항들의 보호 범위에 기초해야 한다.

Claims (16)

  1. 시프트 레지스터 유닛으로서,
    기판, 입력 회로, 리셋 회로, 제1 출력 회로, 제1 출력 단자, 상기 입력 회로와 상기 리셋 회로 둘 다를 접속하는 제1 접속 전도성 부분(connection conductive portion), 상기 리셋 회로와 상기 제1 출력 회로 둘 다를 접속하는 제2 접속 전도성 부분, 및 상기 제1 출력 회로와 상기 제1 출력 단자 둘 다를 접속하는 제3 접속 전도성 부분을 포함하고,
    상기 입력 회로, 상기 리셋 회로, 상기 제1 출력 회로, 상기 제1 출력 단자, 상기 제1 접속 전도성 부분, 상기 제2 접속 전도성 부분 및 상기 제3 접속 전도성 부분은 모두 상기 기판 상에 있고,
    상기 입력 회로는 입력 신호에 응답하여 제1 노드의 레벨을 제어하도록 구성되고;
    상기 리셋 회로는 리셋 신호에 응답하여 상기 제1 노드를 리셋하도록 구성되고;
    상기 제1 출력 회로는 상기 제1 노드의 레벨의 제어 하에 상기 제1 출력 단자에 제1 신호를 출력하도록 구성되고;
    상기 제1 접속 전도성 부분, 상기 제2 접속 전도성 부분 및 상기 제3 접속 전도성 부분 중 임의의 2개 또는 3개는 상이한 층들에 있는, 시프트 레지스터 유닛.
  2. 제1항에 있어서, 제1 신호 라인 입력 단자 및 제4 접속 전도성 부분을 추가로 포함하고,
    상기 제4 접속 전도성 부분은 상기 제1 출력 회로와 상기 제1 신호 라인 입력 단자를 접속하고, 상기 제4 접속 전도성 부분은, 상기 제1 접속 전도성 부분, 상기 제2 접속 전도성 부분, 및 상기 제3 접속 전도성 부분 중 임의의 2개 또는 3개와는 상이한 층에 있도록 구성되는, 시프트 레지스터 유닛.
  3. 제2항에 있어서, 출력 잡음 감소 회로 및 제5 접속 전도성 부분을 추가로 포함하고,
    상기 출력 잡음 감소 회로는 제2 노드의 레벨의 제어 하에 상기 제1 출력 단자에 대한 잡음 감소를 수행하도록 구성되고;
    상기 제5 접속 전도성 부분은 상기 출력 잡음 감소 회로와 상기 제1 출력 회로를 접속하고, 상기 제5 접속 전도성 부분은 상기 제1 접속 전도성 부분, 상기 제2 접속 전도성 부분 및 상기 제3 접속 전도성 부분 중 임의의 2개 또는 3개와는 상이한 층에 있도록 구성되는, 시프트 레지스터 유닛.
  4. 제3항에 있어서, 제어 회로, 제2 신호 라인 입력 단자 및 제6 접속 전도성 부분을 추가로 포함하고,
    상기 제어 회로는 상기 제1 노드 및/또는 제2 신호의 레벨의 제어 하에 상기 제2 노드의 레벨을 제어하도록 구성되고;
    상기 제6 접속 전도성 부분은 상기 제어 회로와 상기 제2 신호 라인 입력 단자를 접속하도록 구성되고, 상기 제6 접속 전도성 부분은 상기 제4 접속 전도성 부분과는 상이한 층에 있는, 시프트 레지스터 유닛.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 접속 전도성 부분의 길이는 상기 제2 접속 전도성 부분의 길이보다 작거나; 또는
    상기 제1 신호는 클록 신호, 전압 신호 및 전류 신호 중 적어도 하나를 포함하는, 시프트 레지스터 유닛.
  6. 회로 구조체로서,
    기판, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 저장 커패시터, 제1 출력 단자, 제1 접속 전도성 부분, 제2 접속 전도성 부분, 및 제3 접속 전도성 부분을 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 저장 커패시터, 상기 제1 출력 단자, 상기 제1 접속 전도성 부분, 상기 제2 접속 전도성 부분, 및 상기 제3 접속 전도성 부분은 모두 상기 기판 상에 있고,
    상기 제1 접속 전도성 부분은 상기 제1 트랜지스터의 제1 전극과 상기 제2 트랜지스터의 제1 전극을 접속하도록 구성되고;
    상기 제2 접속 전도성 부분은 상기 제2 트랜지스터의 제1 전극, 상기 제3 트랜지스터의 게이트 전극 및 상기 저장 커패시터의 제1 전극을 접속하도록 구성되고;
    상기 제3 접속 전도성 부분은 상기 제1 출력 단자와 상기 제3 트랜지스터의 제1 전극을 접속하도록 구성되고;
    상기 제1 접속 전도성 부분, 상기 제2 접속 전도성 부분 및 상기 제3 접속 전도성 부분 중 임의의 2개 또는 3개는 상이한 층들에 있는, 회로 구조체.
  7. 제6항에 있어서, 제4 트랜지스터, 제1 신호 라인 입력 단자, 제4 접속 전도성 부분, 및 제5 접속 전도성 부분을 추가로 포함하고,
    상기 제4 접속 전도성 부분은 상기 제3 트랜지스터의 제2 전극과 상기 제1 신호 라인 입력 단자를 접속하도록 구성되고, 상기 제4 접속 전도성 부분은 상기 제1 접속 전도성 부분, 상기 제2 접속 전도성 부분 및 상기 제3 접속 전도성 부분 중 임의의 2개 또는 3개와는 상이한 층에 있고;
    상기 제5 접속 전도성 부분은 상기 제3 트랜지스터의 제1 전극과 상기 제4 트랜지스터의 제1 전극을 접속하도록 구성되고, 상기 제5 접속 전도성 부분은 상기 제1 접속 전도성 부분, 상기 제2 접속 전도성 부분 및 상기 제3 접속 전도성 부분 중 임의의 2개 또는 3개와는 상이한 층에 있는, 회로 구조체.
  8. 제7항에 있어서, 제5 트랜지스터, 제6 트랜지스터, 제2 신호 라인 입력 단자 및 제6 접속 전도성 부분을 추가로 포함하고,
    상기 제5 트랜지스터의 제1 전극은 상기 제1 접속 전도성 부분을 통해 상기 제6 트랜지스터의 제1 전극에 접속되고;
    상기 제6 접속 전도성 부분은 상기 제6 트랜지스터의 게이트 전극과 상기 제2 신호 라인 입력 단자를 접속하도록 구성되고, 상기 제6 접속 전도성 부분은 상기 제4 접속 전도성 부분과는 상이한 층에 있는, 회로 구조체.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터의 제1 전극 및 상기 제2 접속 전도성 부분은 동일한 층에 있거나; 또는
    상기 제1 접속 전도성 부분의 재료는 상기 제1 트랜지스터의 반도체 층의 재료와 동일한, 회로 구조체.
  10. 제9항에 있어서, 제7 트랜지스터, 제3 신호 라인 입력 단자, 및 제7 접속 전도성 부분을 추가로 포함하고,
    상기 제7 트랜지스터의 게이트 전극은 상기 제1 출력 단자에 접속되어 상기 제1 출력 단자에 의해 출력되는 출력 신호를 수신하도록 구성되고, 상기 제7 트랜지스터의 제1 전극은 상기 제7 접속 전도성 부분을 통해 상기 제3 신호 라인 입력 단자에 접속되어 제3 신호를 수신하도록 구성되고, 상기 제7 트랜지스터의 제2 전극은 제2 출력 단자에 접속되도록 구성되고;
    상기 회로 구조체가 제4 접속 전도성 부분을 포함하는 경우에, 상기 제7 접속 전도성 부분은 상기 제4 접속 전도성 부분과는 상이한 층에 있도록 구성되는, 회로 구조체.
  11. 제10항에 있어서, 제8 트랜지스터를 추가로 포함하고,
    상기 제8 트랜지스터의 게이트 전극은 상기 제2 접속 전도성 부분을 통해 제2 노드에 접속되도록 구성되고, 상기 제8 트랜지스터의 제1 전극은 상기 제2 출력 단자에 접속되도록 구성되고, 상기 제8 트랜지스터의 제2 전극은 제1 전압 단자에 접속되어 제1 전압을 수신하도록 구성되는, 회로 구조체.
  12. 제1항 내지 제5항 중 어느 한 항에 따른 복수의 캐스케이드형 시프트 레지스터 유닛들(cascaded shift register units)을 포함하는 게이트 구동 회로.
  13. 제12항에 있어서, 제2 출력 회로, 제3 신호 라인 입력 단자, 및 제7 접속 전도성 부분을 추가로 포함하고,
    상기 제2 출력 회로는 상기 제1 출력 단자에 의해 출력되는 레벨의 제어 하에 제2 출력 단자에 제3 신호를 출력하도록 구성되고;
    상기 시프트 레지스터 유닛이 제4 접속 전도성 부분을 포함하는 경우에, 상기 제7 접속 전도성 부분은 상기 제3 신호 라인 입력 단자와 상기 제2 출력 회로를 접속하도록 구성되고, 상기 제7 접속 전도성 부분은 상기 제4 접속 전도성 부분과는 상이한 층에 있는, 게이트 구동 회로.
  14. 제6항 내지 제11항 중 어느 한 항에 따른 복수의 캐스케이드형 회로 구조체들을 포함하는 구동 회로.
  15. 디스플레이 디바이스로서,
    제12항 또는 제13항에 따른 게이트 구동 회로를 포함하거나 또는 제14항에 따른 구동 회로를 포함하고,
    상기 게이트 구동 회로 또는 상기 구동 회로는 어레이 기판의 4개의 측면 상에 있는, 디스플레이 디바이스.
  16. 제15항에 있어서, 제1 전도성 층, 제2 전도성 층, 제3 전도성 층, 제4 전도성 층, 제5 전도성 층, 및 제6 전도성 층을 추가로 포함하고,
    상기 제1 전도성 층의 재료는 활성 층의 재료와 동일하고, 상기 제2 전도성 층의 재료는 제1 게이트 라인 층의 재료와 동일하고, 상기 제3 전도성 층의 재료는 제2 게이트 라인 층의 재료와 동일하고, 상기 제4 전도성 층의 재료는 제1 데이터 라인 층의 재료와 동일하고, 상기 제5 전도성 층의 재료는 제2 데이터 라인 층의 재료와 동일하고, 상기 제6 전도성 층의 재료는 픽셀 전극의 재료와 동일한, 디스플레이 디바이스.
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