CN107170404A - 驱动电路及显示面板 - Google Patents

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Abstract

一种驱动电路，包括输出电路、下拉模块、导线、至少一第一信号线以及缓冲层。导线电性连接于输出电路以及下拉模块之间。第一信号线用以将输出电路以及下拉模块耦接于驱动控制信号。第一信号线与部分的导线之间具有第一重叠区域。缓冲层设置在第一信号线与部分的导线之间。缓冲层包括重叠部以及延伸部。重叠部位于第一重叠区域中。延伸部位于重叠部的外侧。重叠部的厚度大于延伸部的厚度。本发明还提供一种显示面板。

Description

驱动电路及显示面板
技术领域
本发明涉及一种驱动电路及显示面板，且特别涉及一种具有缓冲层的驱动电路及显示面板。
背景技术
目前栅极驱动电路结构(gate driver on array；GOA)显示器多由薄膜晶体管(thin film transistor；TFT)所构成。在现有的栅极驱动电路中，位于第一层的信号线与位于第二层的信号线会有一部分互相交错。在进行蚀刻制程时(例如是回蚀制程)，位于第二层的信号线容易在边角出现缺陷。如此一来，在后续形成保护层的制程中，保护层会在缺陷附近出现应力集中，而造成保护层膜层缺陷。
由于保护层的缺陷的产生，在之后制程中使用的蚀刻溶液通过上述缺陷而侵蚀位于两层信号线之间的绝缘层，而使两层信号线之间漏电或是短路，导致驱动电路结构的输出发生异常。因此，目前亟需一种能解决前述问题的方法。
发明内容
本发明提供一种驱动电路，可以改善导线及信号线漏电所造成的信号异常。
本发明提供一种显示面板，可以改善导线及信号线漏电所造成的信号异常。
本发明提出一种驱动电路，包括输出电路、下拉模块、多条导线、至少一第一信号线以及缓冲层。多条导线电性连接于输出电路以及下拉模块之间。第一信号线用以将输出电路以及下拉模块耦接于驱动控制信号，其中第一信号线与部分的导线之间具有第一重叠区域。缓冲层设置在第一信号线与部分的导线之间。缓冲层包括重叠部以及延伸部，重叠部至少位于第一重叠区域中，延伸部位于重叠部的外侧，且重叠部的厚度大于延伸部的厚度。
本发明提出一种显示面板，包括像素区以及位于像素区至少一侧的驱动电路区。显示面板包括像素阵列以及栅极驱动电路。像素阵列位于像素区中。像素阵列包括多条数据线、多条扫描线以及与扫描线以及数据线电性连接的多个像素结构。栅极驱动电路位于驱动电路区中，且与像素阵列电性连接。栅极驱动电路，包括输出电路、下拉模块、多条导线、至少一第一信号线以及缓冲层。输出电路的一端与像素阵列连接。多条导线连接于输出电路以及下拉模块之间。第一信号线用以将输出电路以及下拉模块耦接于驱动控制信号。第一信号线与部分的导线之间具有第一重叠区域。缓冲层设置在第一信号线与部分的导线之间。缓冲层包括重叠部以及延伸部。重叠部至少位于第一重叠区域中。延伸部位于重叠部的外侧。重叠部的厚度大于延伸部的厚度。
基于上述，本发明的驱动电路中，第一信号线耦接于驱动控制信号，且第一信号线与导线之间设置有缓冲层。此缓冲层的设计可以分散应力，以避免驱动电路中的第一信号线与导线之间产生漏电。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的一实施例的驱动电路的示意图。
图2是依照本发明的一实施例的驱动电路的具体等效电路示意图。
图3A是依照本发明的一实施例的驱动电路的局部电路布局的示意图。
图3B是沿着图3A剖线AA’的剖面示意图。
图4是依照本发明的一实施例的驱动电路的局部电路布局的示意图。
图5是依照本发明的一实施例的驱动电路的局部电路布局的示意图。
图6是依照本发明的一实施例的驱动电路的局部电路布局的示意图。
图7是依照本发明的一比较例的驱动电路的局部电路布局的剖面示意图。
图8是依照本发明的一实施例的驱动电路的局部电路布局的剖面示意图。
图9是依照本发明的一实施例的驱动电路的局部电路布局的剖面示意图。
图10是依照本发明的一实施例的驱动电路的局部电路布局的剖面示意图。
图11A是依照本发明的一实施例的驱动电路的局部电路布局的剖面示意图。
图11B是依照本发明的一实施例的驱动电路的局部电路布局的剖面示意图。
图12是依照本发明的一实施例的显示面板的上视示意图。
附图标记说明：
10：输出电路
20、20A、20B：稳压控制电路
30、30A、30B：稳压电路
40：下拉电路
50：下传电路
100、L1、L2、L3、L4、L5、L6：导线
110、210、210a、210b、210c、210d：绝缘层
120、BF：缓冲层
122、OR：重叠部
122A、OR1：掺杂部
122B、OR2：非晶部
ER、124：延伸部
124A：延伸连接部
124B：延伸边缘部
200：信号线
212a、212b、212c、212d：第一应力区
214：第二应力区
DC：驱动电路
T11、T12、T21、T31、T32、T33、T34、T35、T41、T42、T43、T44、T51、T52、T53、T54、T55、T56、T61、T62、T63、T64、T65、T66：薄膜晶体管
BS：基板
PM：下拉模块
AA：主动区
GL：输出信号线
QL：第一信号线
Q1、204：顶层
Q2、202：底层
C1：第二信号线
C2、C3：第三信号线
BF1、BF2、BF3、BF4、BF5、BF6：部分
D1、D2、D3、D4、D5、D6、D7、D8、D9、D10：距离
LS1、LS2、LS3、LS4、LS5、LS6、LS7、LS8、LS9、LS10：长侧边
SW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8、SW9、SW10：边缘
T1、T2：转折部
R1、R2、R3、R4、R5、R6：重叠区域
OS1、OS2：边界
A1、A2、W1、W2：宽度
DS1、DS2：间距
H1、H2、H3：厚度
1000：显示面板
1100：像素区
1200：驱动电路区
SL1、SLn：扫描线
DL1、DLm：数据线
P：像素结构
PA：像素阵列
DD：源极驱动电路
GD：栅极驱动电路
具体实施方式
为了详细说明本发明，在以下的实施例中，是以应用于显示面板的驱动电路为例来说明。但本发明所提出的驱动电路不限于应用在显示面板中，其他电子装置的驱动电路亦可以应用本发明的驱动电路。
一般而言，显示面板1000包括像素区1100以及位于像素区1100至少一侧的驱动电路区1200，如图12所示。以液晶显示面板为例，驱动电路区1200通常是设置在基板BS上。更详细而言，显示面板包括像素阵列PA以及驱动电路，在本实施例中，驱动电路包括栅极驱动电路GD以及源极驱动电路DD。像素阵列PA位于像素区1100中，而驱动电路位于驱动电路区1200中。
像素阵列PA包括多条扫描线SL1～SLn、多条数据线DL1～DLm、以及与扫描线SL1～SLn以及数据线DL1～DLm电性连接的多个像素结构P。栅极驱动电路GD以及源极驱动电路DD位于驱动电路区1200中，且与像素阵列PA电性连接。上述的像素结构P可为已知任一种显示面板的像素结构。以下实施例将以栅极驱动电路GD为例来说明，然本发明不限于仅能用于栅极驱动电路GD，实际上本发明也可以用于源极驱动电路DD。
请参考图1以及图2。图1是依照本发明的一实施例的驱动电路的示意图。图2是依照本发明的一实施例的驱动电路的具体等效电路示意图。请参考图1，在一实施例中，驱动电路DC包括输出电路10以及与输出电路10耦接的下拉模块PM。输出电路10与下拉模块PM通过第一信号线耦接至驱动控制信号Q(n)，第一信号线例如是用来传递驱动控制信号Q(n)。第二信号线是用来传递时脉信号HC给输出电路10。
在本实施例中，下拉模块PM包括稳压控制电路20、稳压电路30、下拉电路40。输出电路10例如通过导线而电性连接至稳压电路30以及下拉电路40，且输出电路10通过输出信号线而电性连接至像素阵列PA，所述像素阵列PA也就是图11所示的位于像素区1100的像素阵列PA。在一实施例中，输出电路10根据驱动控制信号Q(n)而将驱动信号G(n)传递至输出信号线，且输出电路10通过输出信号线而电性连接至像素区1100中的像素阵列PA。
在一实施例中，驱动电路DC还包括下传电路50，下传电路50通过第一信号线耦接至驱动控制信号Q(n)，并与输出电路10电性连接。
在此实施例中，驱动电路DC例如是栅极驱动电路。也就是说，栅极驱动电路GD包括输出电路10、下拉模块PM、多条导线、至少一第一信号线。栅极驱动电路GD的输出电路10根据驱动控制信号Q(n)而将驱动信号G(n)传递至输出信号线，且输出电路10通过输出信号线而电性连接至像素阵列PA中的扫描线SLn。
请参考图2。图2为图1的一实施例的具体等效电路示意图，但不以此为限。在一实施例中，驱动电路DC的输出电路10包括薄膜晶体管T21。薄膜晶体管T21包括栅极、源极以及漏极。薄膜晶体管T21的第一端(例如是栅极)与第一信号线连接，并接收驱动控制信号Q(n)，在本实施例中，驱动控制信号Q(n)例如为高电压信号。薄膜晶体管T21的第二端(例如是源极)与第二信号线连接，并接收时脉信号HC。薄膜晶体管T21的第三端(例如是漏极)与输出信号线连接，并输出驱动信号G(n)。
请参考图1，在一实施例中，驱动电路DC的下传电路50例如通过第一信号线及/或导线而与输出电路10、稳压控制电路20、稳压电路30以及下拉电路40电性连接。第二信号线传递时脉信号HC给下传电路50。
请参考图2，在一实施例中，驱动电路DC的下传电路50包括薄膜晶体管T11以及薄膜晶体管T12。薄膜晶体管T11的第一端通过导线而电性连接至薄膜晶体管T12。薄膜晶体管T11的第二端电性连接至电压VGH。薄膜晶体管T11的第三端电性连接至用来传递控制信号Q(n+4)的第一信号线。薄膜晶体管T12的第一端电性连接至用来传递驱动控制信号Q(n)的第一信号线。薄膜晶体管T12的第二端电性连接至用来传递时脉信号HC的第二信号线。薄膜晶体管T12的第三端电性连接至起始信号ST(n)以及薄膜晶体管T11的第一端。
请参考图1，驱动电路DC的稳压控制电路20例如通过导线而电性连接至稳压电路30。第三信号线传递时脉信号LC给稳压控制电路20。稳压控制电路20、稳压电路30以及下拉电路40通过导线而电线连接至恒定电压VSS。
请参考图2，在一实施例中，驱动电路DC包括稳压控制电路20A、稳压控制电路20B、稳压电路30A、稳压电路30B以及下拉电路40。
稳压控制电路20A包括薄膜晶体管T51～T56。薄膜晶体管T51的第一端、薄膜晶体管T51的第二端以及薄膜晶体管T53的第二端电性连接至传递时脉信号LC1的第三信号线。薄膜晶体管T51的第三端通过导线而电性连接至薄膜晶体管T52的第二端、薄膜晶体管T53的第一端以及薄膜晶体管T55的第二端。薄膜晶体管T52的第一端与薄膜晶体管T54的第一端电性连接至用来传递控制信号Q(n)的第一信号线。薄膜晶体管T55的第一端与薄膜晶体管T56的第一端电性连接至用来传递控制信号Q(n-2)的第一信号线。薄膜晶体管T53的第三端、薄膜晶体管T54的第二端以及薄膜晶体管T56的第二端通过导线而电性连接至信号P(n)以及稳压电路30A。薄膜晶体管T52、T54、T55、T56的第三端通过导线而电性连接至恒定电压VSSQ。
稳压电路30A包括薄膜晶体管T42、薄膜晶体管T32以及薄膜晶体管T34。薄膜晶体管T42、薄膜晶体管T32以及薄膜晶体管T34的第一端通过导线而电性连接至信号P(n)以及稳压控制电路20A。薄膜晶体管T42的第二端电性连接至用来传递控制信号Q(n)的第一信号线。薄膜晶体管T32的第二端电性连接至稳压电路30B以及输出信号线。薄膜晶体管T34的第二端通过导线而电性连接至稳压电路30B以及下传电路50。薄膜晶体管T42以及薄膜晶体管T34的第三端通过导线而电性连接至恒定电压VSSQ。薄膜晶体管T32的第三端通过导线而电性连接至恒定电压VSSG。
稳压控制电路20B包括薄膜晶体管T61～T66。薄膜晶体管T61的第一端、薄膜晶体管T61的第二端以及薄膜晶体管T63的第二端电性连接至传递时脉信号LC2的第三信号线。薄膜晶体管T61的第三端通过导线而电性连接至薄膜晶体管T62的第二端、薄膜晶体管T63的第一端以及薄膜晶体管T65的第二端。薄膜晶体管T62的第一端与薄膜晶体管T64的第一端电性连接至用来传递控制信号Q(n)的第一信号线。薄膜晶体管T65的第一端与薄膜晶体管T66的第一端电性连接至用来传递控制信号Q(n-2)的第一信号线。薄膜晶体管T63的第三端、薄膜晶体管T64的第二端以及薄膜晶体管T66的第二端通过导线而电性连接至信号K(n)以及稳压电路30B。薄膜晶体管T62、T64、T65、T66的第三端通过导线而电性连接至恒定电压VSSQ。
在一实施例中，传递至稳压控制电路20B的时脉信号LC2与传递至稳压控制电路20A的时脉信号LC1为反向信号。
稳压电路30B包括薄膜晶体管T43、薄膜晶体管T33以及薄膜晶体管T35。薄膜晶体管T43、薄膜晶体管T33以及薄膜晶体管T35的第一端通过导线而电性连接至信号K(n)以及稳压控制电路20B。薄膜晶体管T43的第二端电性连接至用来传递控制信号Q(n)的第一信号线。薄膜晶体管T33的第二端电性连接至稳压电路30A以及输出信号线。薄膜晶体管T35的第二端通过导线而电性连接至稳压电路30A以及下传电路50。薄膜晶体管T43以及薄膜晶体管T35的第三端通过导线而电性连接至恒定电压VSSQ。薄膜晶体管T33的第三端电性通过导线而连接至恒定电压VSSG。
下拉电路40包括薄膜晶体管T31与薄膜晶体管T41。薄膜晶体管T31的第一端例如电性连接至下四级的驱动信号G(n+4)。薄膜晶体管T31的第二端通过导线而电性连接至输出电路10以及驱动信号G(n)。薄膜晶体管T31的第三端通过导线而电性连接至恒定电压VSSG。薄膜晶体管T41的第一端电性连接至信号ST(n+4)。薄膜晶体管T41的第二端通过导线而电性连接至输出电路10以及下传电路50。薄膜晶体管T41的第三端通过导线而电性连接至恒定电压VSSQ。
在一实施例中，驱动电路DC还包括薄膜晶体管T44。薄膜晶体管T44的第一端电性连接至信号ST。薄膜晶体管T44的第二端电性连接至用来传递控制信号Q(n)的第一信号线。薄膜晶体管T44的第三端通过导线而电性连接至恒定电压VSSQ。
图3A绘示本发明的一实施例的驱动电路的局部电路布局的示意图(例如是图2的驱动电路的一局部区域的电路布局示意图)。图3B是沿着图3A剖线AA’的剖面示意图。请同时参考图3A与图3B，导线L1～L4位于基板BS上，输出信号线GL、第一信号线QL、第二信号线C1以及第三信号线(未绘示)位于导线L1～L4上，且与导线L1～L4之间夹有绝缘层110。导线L1～L4与输出信号线GL、第一信号线QL、第二信号线C1以及第三信号线(未绘示)属于不同的金属层。在一实施例中，第一信号线QL包括顶层Q1以及介于顶层Q1和绝缘层110之间的底层Q2。在一实施例中，第一信号线QL的顶层Q1的材料例如包括铜，且第一信号线QL的底层Q2的材料例如包括钼。在一实施例中，第一信号线QL的顶层Q1的厚度大于底层Q2的厚度。在一实施例中，第一信号线QL的顶层Q1的侧边与底层Q2的侧边可以切齐，然而本发明不以此为限。在其他实施例中，第一信号线QL的底层Q2的侧边可以内缩于顶层Q1的侧边。在一实施例中，第一信号线QL的底层Q2在垂直投影面上的宽度小于顶层Q1在垂直投影面上的宽度，然而本发明不以此为限。在一实施例中，输出信号线GL、第一信号线QL、第二信号线C1以及第三信号线(未绘示)可以由相同的材料以及叠层叠层构成。在一实施例中，第一信号线QL例如是用来传递驱动控制信号(例如是驱动控制信号Q(n))。在一实施例中，第二信号线C1例如是用来传递时脉信号(例如是时脉信号HC)。在一实施例中，输出信号线GL例如是用来传递驱动信号(例如是驱动信号G(n))。在一实施例中，输出信号线GL例如是栅极信号线，且输出信号线会与像素阵列PA中的扫描线SLn电性连接。虽然在图3A中仅绘出四条导线以及三条信号线，然而本发明不以此为限。在一实施例中，三条信号线可以与一条导线彼此交错。在另一实施例中，一条信号线可以与一条以上的导线彼此交错。此外，虽然在图3A中绘出三条信号线位于四条导线上，然而本发明不以此为限。在一实施例中，一条信号线可以与位于四条导线下方且之间夹有绝缘层，而另两条导线位于四条导线上且之间夹有绝缘层。
第一信号线QL与导线L1～L4之间具有重叠区域R1；更详而言之，第一信号线QL与导线L1～L4之间彼此交错而形成重叠区域R1。缓冲层BF的第一部分BF1设置在第一信号线QL与导线L1～L4之间。在一实施例中，缓冲层BF的第一部分BF1位于第一信号线QL以及绝缘层110之间。
在一实施例中，缓冲层BF的第一部分BF1包括至少位于重叠区域R1中的重叠部OR以及位于重叠部OR外侧的延伸部ER。在一实施例中，延伸部ER位于重叠部OR的两侧边，然而本发明不以此为限，在其他实施例中，延伸部ER位于重叠部OR的周围。重叠部OR的厚度大于延伸部ER的厚度。在一些较佳的实施例中，缓冲层BF的第一部分BF1的重叠部OR在垂直投影面上凸出第一信号线QL与导线L1～L4的重叠区域R1。缓冲层BF的材料例如包括硅(例如是非晶硅、多晶硅、单晶硅以及经掺杂非晶硅叠层叠层)、绝缘材料(例如包括氮化锗(GeNx))或其他合适的材料。在一实施例中，重叠部OR例如为双层结构。重叠部OR包括掺杂部OR1以及非晶部OR2。在一实施例中，掺杂部OR1的材料包括掺杂的非晶硅(例如是N型掺杂)，延伸部ER与非晶部OR2的材料包括未掺杂的非晶硅。虽然在本实施例中，仅绘示出缓冲层BF的第一部分BF1包括重叠部OR以及延伸部ER，然而本发明不以此为限。在一些实施例中，缓冲层BF的其他部分也包括重叠部OR以及延伸部ER。
在一实施例中，第一信号线QL具有第一长侧边LS1以及第二长侧边LS2，缓冲层BF的第一部分BF1具有第一边缘SW1以及第二边缘SW2。第一边缘SW1沿着第一长侧边LS1的延伸方向延伸，第一边缘SW1与第一长侧边LS1之间在垂直投影面上具有第一距离D1。在此，所述垂直投影面指的是垂直投影至基板BS上表面上。第二边缘SW2沿着第二长侧边LS2的延伸方向延伸，且第二边缘SW2与第二长侧边LS2之间在垂直投影面上具有第二距离D2。在本实施例中，D1＝D2。在本实施例中，第一边缘SW1平行第一长侧边LS1，第二边缘SW2平行第二长侧边LS2。
在一实施例中，第一信号线QL垂直投影到基板BS表面的宽度A1与重叠部OR垂直投影到基板BS表面的宽度A2的比值A1/A2例如介于0.05～1之间。在一实施例中，A1/A2例如介于0.7～0.9之间。
在一实施例中，重叠部OR具有第一边界OS1及第二边界OS2，第一边界OS1在垂直投影面上介于第一边缘SW1与第一长侧边LS1之间，第二边界OS2在垂直投影面上介于第二边缘SW2与第二长侧边LS2之间。在一实施例中，第一边界OS1在垂直投影面上沿着第一边缘SW1的延伸方向延伸，例如第一边界OS1平行第一边缘SW1。第二边界OS2在垂直投影面上沿着第二边缘SW2的延伸方向延伸，例如第二边界OS2平行第二边缘SW2。
在一实施例中，重叠部OR在垂直投影面上具有凸出于第一信号线QL的第一长侧边LS1的宽度W1；也就是说，宽度W1为第一边界OS1与第一长侧边LS1之间在垂直投影面上的距离。延伸部ER在垂直投影面上具有凸出于第一信号线QL的第一长侧边LS1的宽度W2；也就是说，宽度W2等于第一边缘SW1与第一长侧边LS1之间在垂直投影面上的距离。在一实施例中，W1/W2例如介于0.01～0.99之间。在一实施例中，W1/W2例如介于0.05～0.5之间。在一实施例中，重叠部OR在垂直投影面上凸出第一信号线QL的第一长侧边LS1的宽度等于重叠部OR在垂直投影面上凸出第一信号线QL的第二长侧边LS2的宽度。在一实施例中，延伸部ER在垂直投影面上凸出第一信号线QL的第一长侧边LS1的宽度等于延伸部ER在垂直投影面上凸出第一信号线QL的第二长侧边LS2的宽度。
第二信号线C1与导线L1～L4之间具有重叠区域R2；更详而言之，第一信号线QL与导线L1～L4之间彼此交错而形成重叠区域R1。缓冲层BF的第二部分BF2更设置在第二信号线C1与导线L1～L4之间并至少位于重叠区域R2中。在一些较佳的实施例中，缓冲层BF的第二部分BF2的重叠部OR在垂直投影面上凸出第二信号线C1与导线L1～L4的重叠区域R2。
在一实施例中，第二信号线C1具有第一长侧边LS3以及第二长侧边LS4，缓冲层BF的第二部分BF2具有第一边缘SW3以及第二边缘SW4。第一边缘SW3沿着第一长侧边LS3的延伸方向延伸，第一边缘SW3与第一长侧边LS3之间在垂直投影面上具有第一距离D3，垂直投影面例如是基板BS面对第二信号线C1的表面。第二边缘SW4沿着第二长侧边LS4的延伸方向延伸，且第二边缘SW4与第二长侧边LS4之间在垂直投影面上具有第二距离D4。在本实施例中，D3＝D4。在本实施例中，第一边缘SW3平行第一长侧边LS3，第二边缘SW4平行第二长侧边LS4。
在本实施例中，缓冲层BF的第二部分BF2与第二信号线C1之间的重叠关系，类似于缓冲层BF的第一部分BF1与第一信号线QL之间的重叠关系，然而本发明不以此为限。在其他实施例中，缓冲层BF的第二部分BF2与第二信号线C1之间的重叠关系，不同于缓冲层BF的第一部分BF1与第一信号线QL之间的重叠关系。
位于不同重叠区域中的缓冲层BF不会互相连接或是重叠。举例来说，缓冲层BF的第一部分BF1与第二部分BF2之间是分开的，因此，第一部分BF1与第二部分BF2不会互相导通。
在一实施例中，驱动电路中的每个薄膜晶体管都包括半导体通道层，而缓冲层BF与每一个薄膜晶体管的半导体通道层都是分开的，因此，缓冲层BF不会影响薄膜晶体管所产生的信号。在一实施例中，缓冲层BF例如与驱动电路中的薄膜晶体管的半导体通道层属于同个膜层。
在本实施例中，第一信号线QL邻近于第二信号线C1。第一信号线QL具有对应于重叠区域R2的第一转折部T1以及第二转折部T2。因此，在对应重叠区域R2的第二信号线C1与第一信号线QL之间的第一间距DS1大于远离重叠区域R2的第二信号线C1与第一信号线QL之间的第二间距DS2。也就是说，在对应重叠区域R2的第二信号线C1与第一信号线QL之间的第一间距DS1大于第二信号线C1与第一信号线QL的第一转折部T1/第二转折部T2之间的第二间距DS2。通过第一转折部T1以及第二转折部T2的设计，能使第一信号线QL以及第二信号线C1之间具有较大的距离可以设置缓冲层BF的第一部分BF1与第二部分BF2，且能避免缓冲层BF的第一部分BF1与第二部分BF2互相连接或是接触。
虽然在本实施例中，仅有第一信号线QL具有转折部，然而本发明不以此为限。在其他实施例中，第二信号线C1及/或第三信号线(未绘示)也可以有对应于重叠区域的转折部。
在本实施例中，输出信号线GL与导线L1～L4之间具有第一输出信号重叠区域R3，且缓冲层BF不设置在第一输出信号重叠区域R3(例如是第一栅极信号重叠区域)中。
虽然在本实施例中，输出信号线GL没有与第一信号线QL以及第二信号线C1重叠，然而本发明不以此为限。对应于第一信号线C1、第二信号线C1以及第三信号线的缓冲层BF是互相分离的，换句话说，第一信号线C1、第二信号线C1以及第三信号线(未绘示)不会通过缓冲层BF而电性连接。
本实施例的一种驱动电路包括输出电路10、下拉模块PM、导线L1～L4、第一信号线QL以及缓冲层BF。导线L1～L4例如电性连接于输出电路以及下拉模块之间。第一信号线QL用以将输出电路10以及下拉模块PM耦接于驱动控制信号Q(n)，其中第一信号线QL与导线L1～L4之间具有重叠区域R1。缓冲层BF设置在第一信号线QL与导线L1～L4之间。缓冲层BF包括重叠部OR以及延伸部ER，重叠部OR至少位于重叠区域R1中，延伸部ER位于重叠部OR的外侧，且重叠部OR的厚度大于延伸部ER的厚度。
基于上述，本发明的驱动电路中，缓冲层BF设置在第一信号线QL与导线L1～L4之间以及第二信号线C1与导线L1～L4之间。因此，可以改善驱动电路中的第一信号线QL以及第二信号线C1漏电所造成的信号异常。
图4是图2的驱动电路的另一局部区域的电路布局示意图。在此，图4的实施例沿用图3A、图3B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图4的实施例与图3A的实施例的主要差异在于：除了输出信号线GL与导线L1～L4之间具有第一输出信号重叠区域R3，且缓冲层BF不设置在第一输出信号重叠区域R3(例如是第一栅极信号重叠区域)中之外，图4的实施例的输出信号线GL与第一信号线QL之间具有第二输出信号重叠区域R3A。
在本实施例中，缓冲层BF的第三部分BF3更设置在第二输出信号重叠区域R3A(例如是第二栅极信号重叠区域)中。在一些实施例中，输出信号线GL与第二信号线或第三信号线之间具有重叠区域，且缓冲层BF设置在输出信号线GL、第二信号线或第三信号线之间的重叠区域中。
基于上述，本发明的驱动电路中，缓冲层BF设置在输出信号线GL与第一信号线QL之间。因此，可以改善驱动电路中的输出信号线GL以及第一信号线QL漏电所造成的信号异常。
图5是图2的驱动电路的另一局部区域的电路布局示意图。在此，图5的实施例沿用图3A、图3B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图5的实施例与图3A的实施例的主要差异在于：图5的实施例的第一信号线QL在对应重叠区域R2的地方没有转折部。
在本实施例中，第一信号线QL与导线L1～L4之间具有重叠区域R1。缓冲层BF的第一部分BF1设置在第一信号线QL与导线L1～L4之间。
在一实施例中，第一信号线QL具有第一长侧边LS1以及第二长侧边LS2，缓冲层BF的第一部分BF1具有第一边缘SW1以及第二边缘SW2。第一边缘SW1沿着第一长侧边LS1的延伸方向延伸，第一边缘SW1与第一长侧边LS1之间在垂直投影面上具有第一距离D1，垂直投影面例如是基板BS面对第一信号线QL的表面。第二边缘SW2沿着第二长侧边LS2的延伸方向延伸，且第二边缘SW2与该第二长侧边LS2之间在垂直投影面上具有第二距离D2。在本实施例中，D1>D2。在本实施例中，第一边缘SW1平行第一长侧边LS1，第二边缘SW2平行第二长侧边LS2。
第二信号线C1与导线L1～L4之间具有重叠区域R2。缓冲层BF的第二部分BF2更设置在第二信号线C1与导线L1～L4之间并至少位于重叠区域R2中。在一些较佳的实施例中，缓冲层BF的第二部分BF2在垂直投影面上凸出第二信号线C1与导线L1～L4的重叠区域R2。
在一实施例中，第二信号线C1具有第一长侧边LS3以及第二长侧边LS4，缓冲层BF的第二部分BF2具有第一边缘SW3以及第二边缘SW4。第一边缘SW3沿着第一长侧边LS3的延伸方向延伸，第一边缘SW3与第一长侧边LS3之间在垂直投影面上具有第一距离D3，垂直投影面例如是基板BS面对第二信号线C1的表面。第二边缘SW4沿着第二长侧边LS4的延伸方向延伸，且第二边缘SW4与第二长侧边LS4之间在垂直投影面上具有第二距离D4。在本实施例中，D3>D4。在本实施例中，第一边缘SW3平行第一长侧边LS3，第二边缘SW4平行第二长侧边LS4。
在本实施例中，缓冲层BF的第一部分BF1的第二边缘SW2靠近缓冲层BF的第二部分BF2的第二边缘SW4。由于D1>D2且D3>D4，因此，缓冲层BF的第一部分BF1与第二部分BF2之间可以有足够的间距，避免缓冲层BF的第一部分BF1与第二部分BF2互相接触。
基于上述，本发明的驱动电路中，缓冲层BF设置在第一信号线QL与导线L1～L4之间以及第二信号线C1与导线L1～L4之间。因此，可以改善驱动电路中的第一信号线QL以及第二信号线C1漏电所造成的信号异常。
图6是图2的驱动电路的另一局部区域的电路布局示意图。在此，图6的实施例沿用图3A、图3B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
在本实施例中，驱动电路包括了导线L5、导线L6、第二信号线C1、第三信号线C2以及第三信号线C3。导线L5、导线L6分别与第二信号线C1、第三信号线C2以及第三信号线C3属于不同的金属层。本实施例中的导线L5、导线L6例如与图3A的导线L1～L4属于同个膜层，且第二信号线C1、第三信号线C2以及第三信号线C3例如同属于另外一个膜层。导线L5与第二信号线C1、第三信号线C2以及第三信号线C3之间例如夹有绝缘层与缓冲层BF。导线L6与第三信号线C3之间例如夹有绝缘层与缓冲层BF。在一实施例中，第二信号线C1例如是用来传递时脉信号(例如是时脉信号HC)。在一实施例中，第三信号线C2例如是用来传递时脉信号(例如是时脉信号LC1)。在一实施例中，第三信号线C3例如是用来传递时脉信号(例如是时脉信号LC2)。
第二信号线C1与导线L5之间具有重叠区域R4。缓冲层BF的第四部分BF4更设置在第二信号线C1与导线L5之间并至少位于重叠区域R4中。在一些较佳的实施例中，缓冲层BF的第四部分BF4在垂直投影面上凸出第二信号线C1与导线L5的重叠区域R4。
在一实施例中，第二信号线C1具有第一长侧边LS5以及第二长侧边LS6，缓冲层BF的第四部分BF4具有第一边缘SW5以及第二边缘SW6。第一边缘SW5沿着第一长侧边LS5的延伸方向延伸，第一边缘SW5与第一长侧边LS5之间在垂直投影面上具有第一距离D5，垂直投影面例如是基板BS面对第二信号线C1的表面。第二边缘SW6沿着第二长侧边LS6的延伸方向延伸，且第二边缘SW6与第二长侧边LS6之间在垂直投影面上具有第二距离D6。在本实施例中，D5>D6，然而本发明不以此为限。在其他实施例中，D5＝D6。在本实施例中，第一边缘SW5平行第一长侧边LS5，第二边缘SW6平行第二长侧边LS6。
在一实施例中，缓冲层BF的第四部分BF4与第二信号线C1之间的重叠关系，类似于前述实施例中缓冲层BF的第一部分BF1与第一信号线QL之间的重叠关系，然而本发明不以此为限。在其他实施例中，缓冲层BF的第四部分BF4与第二信号线C1之间的重叠关系，不同于缓冲层BF的第一部分BF1与第一信号线QL之间的重叠关系。
第三信号线C2与导线L5之间具有重叠区域R5。缓冲层BF的第五部分BF5更设置在第三信号线C2与导线L5之间并至少位于重叠区域R5中。在一些较佳的实施例中，缓冲层BF的第五部分BF5在垂直投影面上凸出第三信号线C2与导线L5的重叠区域R5。
在一实施例中，第三信号线C2具有第一长侧边LS7以及第二长侧边LS8，缓冲层BF的第五部分BF5具有第一边缘SW7以及第二边缘SW8。第一边缘SW7沿着第一长侧边LS7的延伸方向延伸，第一边缘SW7与第一长侧边LS7之间在垂直投影面上具有第一距离D7，垂直投影面例如是基板BS面对第三信号线C2的表面。第二边缘SW8沿着第二长侧边LS8的延伸方向延伸，且第二边缘SW8与第二长侧边LS8之间在垂直投影面上具有第二距离D8。在本实施例中，D7>D8，然而本发明不以此为限。在其他实施例中，D7＝D8。在本实施例中，第一边缘SW7平行第一长侧边LS7，第二边缘SW8平行第二长侧边LS8。
在一实施例中，缓冲层BF的第五部分BF5与第三信号线C2之间的重叠关系，类似于前述实施例中缓冲层BF的第一部分BF1与第一信号线QL之间的重叠关系，然而本发明不以此为限。在其他实施例中，缓冲层BF的第五部分BF5与第三信号线C2之间的重叠关系，不同于缓冲层BF的第一部分BF1与第一信号线QL之间的重叠关系。
第三信号线C3与导线L5、L6之间具有重叠区域R6。缓冲层BF的第六部分BF6更设置在第三信号线C3与导线L5、L6之间并至少位于重叠区域R6中。在一些较佳的实施例中，缓冲层BF的第六部分BF6在垂直投影面上凸出第三信号线C3与导线L5、L6的重叠区域R6。
在一实施例中，第三信号线C3具有第一长侧边LS9以及第二长侧边LS10，缓冲层BF的第六部分BF6具有第一边缘SW9以及第二边缘SW10。第一边缘SW9沿着第一长侧边LS9的延伸方向延伸，第一边缘SW9与第一长侧边LS9之间在垂直投影面上具有第一距离D9，垂直投影面例如是基板BS面对第三信号线C3的表面。第二边缘SW10沿着第二长侧边LS10的延伸方向延伸，且第二边缘SW10与第二长侧边LS10之间在垂直投影面上具有第二距离D10。在本实施例中，D9＝D10，然而本发明不以此为限。在其他实施例中，D9>D10。在本实施例中，第一边缘SW9平行第一长侧边LS9，第二边缘SW10平行第二长侧边LS10。
在一实施例中，缓冲层BF的第六部分BF6与第三信号线C3之间的重叠关系，类似于前述实施例中缓冲层BF的第一部分BF1与第一信号线QL之间的重叠关系，然而本发明不以此为限。在其他实施例中，缓冲层BF的第六部分BF6与第三信号线C3之间的重叠关系，不同于缓冲层BF的第一部分BF1与第一信号线QL之间的重叠关系。
基于上述，本发明的驱动电路中，缓冲层BF设置在第二信号线C1与导线L5之间、第三信号线C2与导线之间、以及第三信号线C3与导线L5、L6之间。因此，可以改善驱动电路中的第二信号线C1以及第三信号线C2、C3漏电所造成的信号异常。
图7是现有驱动电路的局部电路的剖面示意图。图8是依照本发明的一实施例的一种驱动电路的局部电路的剖面示意图。图9是依照本发明另一实施例的一种驱动电路的局部电路的剖面示意图。图10是依照本发明的又一实施例的一种驱动电路的局部电路的剖面示意图。
请同时参考图7～图10，导线100设置在基板BS上。信号线200设置在导线100上，且信号线200与导线100之间夹有绝缘层110。信号线200例如类似于前述实施例中的第一信号线、第二信号线或第三信号线。在一实施例中，信号线200例如包括顶层204与底层202，其中底层202与绝缘层110接触。绝缘层210a～210d覆盖信号线200，且绝缘层210a～210d包括第一应力区212a～212d以及第二应力区214。第一应力区212a～212d的应力大于第二应力区214的应力。
在图7的比较例(现有技术)中，信号线200与绝缘层110之间没有设置缓冲层。而在图8～图10的实施例中，信号线200与绝缘层110之间设置有缓冲层120。缓冲层120包括重叠部122与延伸部124。重叠部122包括掺杂部122A以及非晶部122B。在图8与图9的实施例中，重叠部122在垂直投影面(例如是基板BS面对信号线200的表面)上凸出信号线200的一侧。图8的实施例中的重叠部122凸出信号线200的一侧的宽度大于图9的实施例中的重叠部122凸出信号线200的一侧的宽度。在本实施例中，图8的重叠部122的W1/W2约为0.3，图9的重叠部122的W1/W2为0.1。在图10的实施例中，重叠部122则与信号线200的侧面切齐，换句话说，在图10的实施例中，重叠部122没有凸出信号线200的一侧。
当信号线200与绝缘层110之间设置有缓冲层120时(图8～图10)，靠近信号线200边界处(缓冲层120、信号线200以及绝缘层210交界)的第一应力区212b～212d的宽度，会大于没有设置有缓冲层120时(图7)，靠近信号线200边界处(缓冲层120、信号线200以及绝缘层110交界)的第一应力区212a的宽度。换句话说，当设置有缓冲层120时，第一应力区212b～212d被分散开来。此外，第一应力区212b～212d的应力(图8～图10)小于第一应力区212a(图7)的应力，因此，绝缘层210b～210d比较不容易在后续制程中由于应力集中而产生破洞。
此外，由图8～图10可以发现，在重叠部122凸出信号线200的一侧的宽度较大的图8中，第一应力区212b的宽度相对的大于图9的第一应力区212c的宽度，而第一应力区212c的宽度又大于第一应力区212d的宽度。由此可知，在重叠部122凸出信号线200的图9的实施例可以较佳的分散绝缘层210c的应力，使绝缘层210c较不容易在后续制程中由于应力集中而产生破洞。图8的实施例则可以更佳的分散绝缘层210b的应力，使绝缘层210b更不容易在后续制程中由于应力集中而产生破洞。
图11A是依照本发明的一实施例的一种驱动电路的局部电路的剖面示意图。在此必须说明的是，图11A的实施例沿用图8的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图11A的实施例与图8实施例的差异在于，图11A的缓冲层120的延伸部124包括延伸边缘部124B以及延伸连接部124A。
在本实施例中，延伸连接部124A位在延伸边缘部124B与重叠部122之间。
在一实施例中，在形成信号线200之后且在形成绝缘层210之前，例如会进行一蚀刻制程(例如是等离子体蚀刻制程)。前述的蚀刻制程是以信号线200为罩幕而进行蚀刻，由于蚀刻率差异性的缘故，因而使得越靠近信号线200的缓冲层120会有越厚的厚度(亦即蚀刻率较低)，较远离信号线200的缓冲层120的厚度较薄(亦即蚀刻率较高)。在一实施例中，重叠部122的厚度为H1，延伸连接部124A的厚度为H2，延伸边缘部124B的厚度为H3，H1>H2>H3。
基于上述，本实施例中的信号线200与绝缘层110之间设置有缓冲层，因此，绝缘层210的应力可以被分散开来，使绝缘层210比较不容易在后续制程中由于应力集中而产生破洞。
图11B是依照本发明的一实施例的一种驱动电路的局部电路的剖面示意图。在此必须说明的是，图11B的实施例沿用图11A的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图11B的实施例与图11A的实施例的差异在于，图11B的缓冲层120的重叠部122不包括掺杂部122A。
在本实施例中，缓冲层120例如为单层结构，重叠部122的厚度为H1，延伸连接部124A的厚度为H2，延伸边缘部124B的厚度为H3，H1>H2>H3。
基于上述，本实施例中的信号线200与绝缘层110之间设置有缓冲层，因此，绝缘层210的应力可以被分散开来，使绝缘层210比较不容易在后续制程中由于应力集中而产生破洞。
综上所述，本发明的驱动电路中，信号线与导线之间设置有缓冲层，因此，可以改善驱动电路中的信号线与导线漏电所造成的信号异常。在一实施例中，信号线是用来传递时脉信号或驱动控制信号。在本发明一实施例中，缓冲层包括重叠部与延伸部，其中重叠部的厚度大于延伸部的厚度，且重叠部在垂直投影面上凸出信号线的一侧。因此，信号线上的绝缘层所受到的应力可以被分散开来，使绝缘层比较不容易在后续制程中由于应力集中而产生破洞。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (23)

1.一种驱动电路，包括：
一输出电路以及一下拉模块；
多条导线，电性连接于该输出电路以及该下拉模块之间；
至少一第一信号线，用以将该输出电路以及该下拉模块耦接于一驱动控制信号，其中该第一信号线与部分的该些导线之间具有一第一重叠区域；以及
一缓冲层，设置在该第一信号线与部分的该些导线之间，其中该缓冲层包括一重叠部以及一延伸部，该重叠部至少位于该第一重叠区域中，该延伸部位于该重叠部的外侧，且该重叠部的厚度大于该延伸部的厚度。
2.如权利要求1所述的驱动电路，其中该输出电路包括一薄膜晶体管，该薄膜电晶体包括一栅极、一源极以及一漏极，该栅极与该第一信号线电性连接，且该漏极与一输出信号线电性连接。
3.如权利要求2所述的驱动电路，其中该输出信号线与部分的该些导线之间具有一第一输出信号重叠区域，且该缓冲层不设置在该第一输出信号重叠区域中。
4.如权利要求2所述的驱动电路，其中该输出信号线与该第一信号线之间具有一第二输出信号重叠区域，且该缓冲层更设置在该第二输出信号重叠区域中。
5.如权利要求1所述的驱动电路，其中该些导线与该第一信号线属于不同的金属层。
6.如权利要求1所述的驱动电路，其中：
该第一信号线具有一第一长侧边以及一第二长侧边，
该缓冲层具有一第一边缘以及一第二边缘，该第一边缘沿着该第一长侧边的延伸方向延伸，该第一边缘与该第一长侧边之间在一垂直投影面上具有一第一距离D1，该第二边缘沿着该第二长侧边的延伸方向延伸，且该第二边缘与该第二长侧边之间在该垂直投影面上具有一第二距离D2，以及
D1＝D2或是D1>D2。
7.如权利要求6所述的驱动电路，其中：
该重叠部具有一第一边界及一第二边界，该第一边界在该垂直投影面上介于该第一边缘与该第一长侧边之间，该第二边界在该垂直投影面上介于该第二边缘与该第二长侧边之间，
该第一边界与该第一长侧边之间在该垂直投影面上具有一第一宽度W1，该第一边缘与该第一长侧边之间在该垂直投影面上具有一第二宽度W2，其中W1/W2介于0.05至0.5。
8.如权利要求1所述的驱动电路，其中该延伸部包括一延伸边缘部以及一延伸连接部，该延伸连接部位在该延伸边缘部与该重叠部之间，且该延伸连接部的厚度大于该延伸边缘部的厚度。
9.如权利要求1所述的驱动电路，其中该缓冲层的材料包括硅或绝缘材料。
10.如权利要求1所述的驱动电路，还包括一第二信号线，用以将一第一时脉信号传递至该输出电路，其中该第二信号线与部分的该些导线之间具有一第二重叠区域，且该缓冲层更设置在该第二信号线与部分的该些导线之间并至少位于该第二重叠区域中。
11.如权利要求10所述的驱动电路，其中：
该第一信号线邻近于该第二信号线，且在对应该第二重叠区域的该第二信号线与该第一信号线之间具有一第一间距，远离该第二重叠区域的该第二信号线与该第一信号线之间具有一第二间距，该第一间距大于该第二间距。
12.如权利要求1所述的驱动电路，还包括至少一第三信号线，用以将一第二时脉信号传递至该下拉模组，其中该第三信号线与部分的该些导线之间具有一第三重叠区域，且该缓冲层更设置在该第三信号线与部分的该些导线之间并至少位于该第三重叠区域中。
13.一种显示面板，包括一像素区以及位于该像素区至少一侧的一驱动电路区，该显示面板包括：
一像素阵列，位于该像素区中，该像素阵列包括多条数据线、多条扫描线以及与该些扫描线以及该些数据线电性连接的多个像素结构；
一栅极驱动电路，位于该驱动电路区中，且与该像素阵列电性连接，其中该栅极驱动电路，包括：
一输出电路以及一下拉模块，其中该输出电路的一端与该像素阵列电性连接；
多条导线，连接于该输出电路以及该下拉模块之间；
至少一第一信号线，用以将该输出电路以及该下拉模块耦接于一驱动控制信号，其中该第一信号线与部分的该些导线之间具有一第一重叠区域；以及
一缓冲层，设置在该第一信号线与部分的该些导线之间，其中该缓冲层包括一重叠部以及一延伸部，该重叠部至少位于该第一重叠区域中，该延伸部位于该重叠部的外侧，且该重叠部的厚度大于该延伸部的厚度。
14.如权利要求13所述的显示面板，其中该输出电路包括一薄膜晶体管，该薄膜电晶体包括一栅极、一源极以及一漏极，该栅极与该第一信号线电性连接，该漏极与一栅极信号线电性连接。
15.如权利要求14所述的显示面板，其中该输出电路根据该驱动控制信号将一驱动信号传递至该栅极信号线。
16.如权利要求14所述的显示面板，其中：
该栅极信号线与该些扫描线的其中一条电性连接，该栅极信号线与部分的该些导线之间具有一第一栅极信号重叠区域，且该缓冲层不设置在该第一栅极信号重叠区域中，且
该栅极信号线与该第一信号线之间具有一第二栅极信号重叠区域，且该缓冲层更设置在该第二栅极信号重叠区域中。
17.如权利要求13所述的显示面板，其中：
该第一信号线具有一第一长侧边以及一第二长侧边，
该缓冲层具有一第一边缘以及一第二边缘，该第一边缘沿着该第一长侧边的延伸方向延伸，该第一边缘与该第一长侧边之间在一垂直投影面上具有一第一距离D1，该第二边缘沿着该第二长侧边的延伸方向延伸，且该第二边缘与该第二长侧边之间在该垂直投影面上具有一第二距离D2，以及
D1＝D2或是D1>D2。
18.如权利要求17所述的驱动电路，其中：
该重叠部具有一第一边界及一第二边界，该第一边界在该垂直投影面上介于该第一边缘与该第一长侧边之间，该第二边界在该垂直投影面上介于该第二边缘与该第二长侧边之间，
该第一边界与该第一长侧边之间在该垂直投影面上具有一第一宽度W1，该第一边界与该第一边缘与该第一长侧边之间在该垂直投影面上具有一第二宽度W2，其中W1/W2介于比值为0.05至0.5。
19.如权利要求13所述的显示面板，其中该延伸部包括一延伸边缘部以及一延伸连接部，该延伸连接部位在该延伸边缘部与该重叠部之间，且该延伸连接部的厚度大于该延伸边缘部的厚度。
20.如权利要求13所述的显示面板，其中该缓冲层的材料包括硅或绝缘材料。
21.如权利要求13所述的显示面板，还包括至少一第二信号线，用以将一第一时脉信号传递至该输出电路，其中该些第二信号线与部分的该些导线之间具有一第二重叠区域，且该缓冲层更设置在该第二信号线与部分的该些导线之间并至少位于该第二重叠区域中。
22.如权利要求21所述的显示面板，其中：
该第一信号线邻近于该第二信号线，且在对应该第二重叠区域的该第二信号线与该第一信号线之间具有一第一间距，远离该第二重叠区域的该第二信号线与该第一信号线之间具有一第二间距，该第一间距大于该第二间距。
23.如权利要求13所述的显示面板，还包括至少一第三信号线，用以将一第二时脉信号传递至该下拉模块的一稳压控制电路，其中该第三信号线与部分的该些导线之间具有一第三重叠区域，且该缓冲层更设置在该第三信号线与部分的该些导线之间并至少位于该第三重叠区域中。
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