JP4133919B2 - アクティブマトリクス基板および表示装置 - Google Patents

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Description

本発明は、基板上にトランジスタが形成されたアクティブマトリクス基板に関し、特に表示装置に好適に用いられるアクティブマトリクス基板に関する。
現在、アクティブマトリクス基板を備える液晶表示装置や有機ＥＬ表示装置などの表示装置が広く利用されている。
アクティブマトリクス基板としては、能動素子として薄膜トランジスタ（ＴＦＴ）を用いるもの（以下、「ＴＦＴ基板」という。）が主に用いられている。近年の表示品位の向上に伴い、ＴＦＴの構造のさらなる最適化が検討されている。
例えば特許文献１は、ＴＦＴの寄生容量の変動を抑制するための構成を開示している。特許文献１の例えば図３には、ゲート電極から一部がはみ出した半導体層を有し、はみ出した半導体層の内でソース電極上に位置する部分とドレイン電極上に位置する部分とがゲート電極によって遮られた構成を有するＴＦＴが記載されている。
特開２００２−１９０６０５号公報
しかしながら、本発明者の検討によると、上記従来の構成は、半導体層のパターニング精度によって表示品位が影響を受けやすいという問題がある。これは、後に参考例を示して詳述するように、ゲート電極からはみ出した半導体層の内でソース電極上に位置する部分とドレイン電極上に位置する部分とが、ゲート電極によって電位が制御されない半導体層によって接続され、ソース電極とドレイン電極との間で漏れ電流が発生することに起因する。
また、ソースバスラインとゲートバスラインとの間の短絡を防止するために、ソースバスラインとゲートバスラインとの交差部においてゲート絶縁層に重ねて半導体層を形成する構成において、半導体膜残りが生じ、残存半導体膜による漏れ電流が発生することがある。この漏れ電流も表示品位を低下させる。
本発明は、上記課題を解決するためになされたものであり、半導体層のパターニング精度によって表示品位の影響を受けることが少ないアクティブマトリクス基板を提供することを目的とする。
本発明のアクティブマトリクス基板は、基板と、前記基板上に形成されたトランジスタであって、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース電極およびドレイン電極とを有するトランジスタとを有し、前記基板の法線方向から見たときに、前記ゲート電極が前記半導体層を介して前記ソース電極と重なる第１領域と、前記ゲート電極が前記半導体層を介して前記ドレイン電極と重なる第２領域と、前記半導体層が前記ゲート電極、前記ソース電極および前記ドレイン電極のいずれとも重ならない第３領域が形成されており、前記第３領域は前記第１領域外の前記ソース電極に隣接した部分および／または前記第２領域外の前記ドレイン電極に隣接した部分を含み、前記ゲート電極は、前記第１領域および前記第２領域を構成する部分を含む本体部と、前記本体部から突き出た凸部とを有し、前記ソース電極に隣接した前記第３領域の前記部分と前記ドレイン電極との間に、または、前記ドレイン電極に隣接した前記第３領域の前記部分と前記ソース電極との間に、前記ゲート電極の前記凸部の少なくとも一部が配置されていることを特徴とする。
ある実施形態において、前記ソース電極に隣接した前記第３領域の前記部分と前記ドレイン電極との間に、または、前記ドレイン電極に隣接した前記第３領域の前記部分と前記ソース電極との間に、前記ゲート電極が前記半導体層と重なるが前記ソース電極および前記ドレイン電極とは重ならない第４領域が形成されており、前記ゲート電極の前記第４領域を構成する部分は、前記凸部の少なくとも一部を含む。
ある実施形態において、前記ソース電極に隣接した前記第３領域の前記部分と前記ドレイン電極との間に、または、前記ドレイン電極に隣接した前記第３領域の前記部分と前記ソース電極との間に、前記ゲート電極が前記半導体層、前記ソース電極および前記ドレイン電極のいずれとも重ならない第５領域が形成されている。前記第４領域が形成される場合、前記第５領域は前記第４領域に隣接するように形成される。
ある実施形態において、前記ゲート電極の前記第５領域を構成する部分は前記凸部の少なくとも一部を含む。
ある実施形態において、前記半導体層は凹部または切欠き部を有し、前記ゲート電極の前記凸部は前記半導体層の前記凹部または前記切欠き部と重なっている。
ある実施形態において、前記基板上に形成されたゲートバスラインを有し、前記ゲート電極の前記本体部は前記ゲートバスラインから分岐された枝部として形成されている。
ある実施形態において、前記基板上に形成されたゲートバスラインを有し、前記ゲート電極の前記本体部は前記ゲートバスラインの一部として形成されている。前記本体部の幅は、前記ゲートバスラインの幅と同じであっても良いし、狭くても良いし、あるいは、広くてもよい。
ある実施形態において、前記半導体層は前記ゲートバスラインの延設方向に略平行な少なくとも２つの辺を有し、前記少なくとも２つの辺は、前記ゲート電極の前記凸部においてのみ前記ゲート電極およびゲートバスラインと重なる。すなわち、前記少なくとも２つの辺は、前記ゲート電極の前記凸部以外の領域では、ゲート電極およびゲートバスラインと重ならない。前記少なくとも２つの辺の内の１つの辺だけが前記凸部と重なり、他の辺が前記ゲート電極およびゲートバスラインと重ならない構成としてもよい。
ある実施形態において、前記ソース電極および前記ドレイン電極と同じ導電膜から形成された更なる電極を有し、前記基板の法線方向から見たときに、前記ゲート電極が前記半導体層を介して前記更なる電極と重なる更なる第２領域が形成されており、前記ゲート電極は、前記第２領域および前記更なる第２領域を構成する部分を含む更なる本体部を有し、前記ドレイン電極に隣接する前記第３領域の前記部分と前記更なる第２領域外の前記更なる電極との間に、前記更なる電極の前記更なる凸部の少なくとも一部が配置されている。
ある実施形態において、前記ドレイン電極に隣接する前記第３領域の前記部分と前記更なる第２領域外の前記更なる電極との間に、前記ゲート電極が前記半導体層と重なるが前記更なる電極とは重ならない更なる第４領域が形成されており、前記ゲート電極の前記更なる第４領域を形成する部分は前記更なる凸部の少なくとも一部を含む。
ある実施形態において、前記ソース電極に接続されたソースバスラインを有し、前記半導体層は前記ソースバスラインの少なくとも一部と重なるように配置されている。
本発明の他のアクティブマトリクス基板は、基板と、前記基板上に形成されたトランジスタであって、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース電極およびドレイン電極とを有するトランジスタと、前記ゲート電極と一体に形成されたゲートバスラインと、前記ソース電極に接続されたソースバスラインとを有し、前記ゲート絶縁膜は前記ゲートバスラインを覆うように形成されているアクティブマトリクス基板であって、前記ゲートバスラインと前記ソースバスラインとの交差部を含む領域に形成され、前記ソースバスラインと前記ゲート絶縁層との間に設けられた更なる半導体層を有し、前記基板の法線方向から見たときに、前記ゲート電極が前記半導体層を介して前記ソース電極と重なる第１領域と、前記ゲート電極が前記半導体層を介して前記ドレイン電極と重なる第２領域と、前記半導体層が前記ゲート電極、前記ソース電極および前記ドレイン電極のいずれとも重ならない第３領域と、前記更なる半導体層が前記ゲートバスラインおよび前記ソースバスラインのいずれとも重ならない第４領域とが形成されており、前記ゲート電極および／または前記ゲートバスラインは、前記ゲートバスラインの延設方向に交差する方向に突き出た凸部を有し、前記第２領域外の前記ドレイン電極と前記第４領域との間に、前記ゲート電極の前記凸部の少なくとも一部が配置されていることを特徴とする。
ある実施形態において、前記第２領域外の前記ドレイン電極と前記第４領域との間に、前記ゲート電極および／または前記ゲートバスラインが前記半導体層および／または前記更なる半導体層と重なるが前記ソース電極および前記ドレイン電極とは重ならない第５領域が形成されており、前記ゲート電極および／または前記ゲートバスラインの前記第５領域を構成する部分は前記凸部の少なくとも一部を含む。
本発明の表示装置は、上記のいずれかのアクティブマトリクス基板を備えることを特徴とする。
本発明のアクティブマトリクス基板が有するトランジスタは、半導体膜残りが生じる可能性のある領域の一部または全面にゲート電圧を印加できるように、ゲート電極（および／またはゲートバスライン）に凸部が設けられている。半導体層がゲート電極、ソース電極およびドレイン電極のいずれとも重ならない領域を有するトランジスタを製造プロセスの半導体層をパターニングする工程において膜残りが生じても、ソース電極とドレイン電極との間に存在する半導体層（残膜部分を含む）に、ゲート電圧が印加され、半導体層のキャリアが制御されるので、漏れ電流を低減することができる。なお、ゲート電極に供給される走査信号がＨｉｇｈとなる期間、すなわち、半導体層が導通状態となる期間は、一瞬であり、ほとんどの期間にわたって走査信号はＬｏｗのオフ状態にあり、半導体層は非導通状態にある。半導体膜残りの問題は、例えばゲート電極との半導体層とが重なる面積を小さくする目的で、半導体層に凹部や切欠き部を設ける場合に発生しやすい。従って、本発明は、特に半導体層が凹部や切欠き部を有する構成において顕著な効果を奏する。
また、ソースバスラインとゲートバスラインとの間の短絡を防止するために、ソースバスラインとゲートバスラインとの交差部においてゲート絶縁層に重ねて半導体層を形成する構成において、半導体膜残りが生じ、ドレイン電極の下の半導体層と交差部の半導体層とが連結しても、ゲート電極および／またはゲートバスラインに設けた凸部によって、残存半導体膜による漏れ電流を低減することができる。
このように本発明によると、表示装置を構成した場合に、半導体層のパターニング精度によって、表示品位の影響を受けることが少ないアクティブマトリクス基板を提供することができる。本発明のアクティブマトリクス基板を用いて、例えば液晶表示装置を構成すると、画素（画素容量）の充電率または電圧保持率を向上することができる。従って、本発明によると、製造プロセスのばらつきによる歩留まりの低下が抑制される、あるいは、表示パネル面内における表示特性のばらつきを抑制することができる。
以下、図面を参照しながら本発明による実施形態のアクティブマトリクス基板の構成を説明する。なお、本発明によるアクティブマトリクス基板は、公知の製造方法で製造することができるので、その説明は省略する。また、下記の図において、実質的に等しい機能を有する構成要素を同じ参照符号で示す。
（実施形態１）
本発明による実施形態１のアクティブマトリクス基板は、基板（例えばガラス基板）上に形成されたトランジスタ（例えばＴＦＴ）が、基板の法線方向から見たときに、ゲート電極が半導体層（チャネル領域を含む半導体層）を介してソース電極と重なる第１領域と、ゲート電極が半導体層を介してドレイン電極と重なる第２領域と、半導体層がゲート電極、ソース電極およびドレイン電極のいずれとも重ならない第３領域が形成されている。第３領域は第１領域外のソース電極に隣接した部分および／または第２領域外のドレイン電極に隣接した部分を含み、ゲート電極は、第１領域および第２領域を構成する部分を含む本体部と、本体部から突き出た凸部とを有し、ソース電極に隣接した第３領域の部分とドレイン電極との間に、または、ドレイン電極に隣接した第３領域の部分とソース電極との間に、ゲート電極の凸部の少なくとも一部が配置されている。
以下では、実施例と参考例とを用いて、実施形態１のＴＦＴ基板およびそのＴＦＴの具体的な構成を説明する。まず、図１から図３および図４を参照しながら、実施例１のＴＦＴ基板およびそのＴＦＴの構成を説明する。
図１（ａ）は実施例１のＴＦＴ基板が有するＴＦＴ１０Ａ１の構成を模式的に示す平面図であり、図１（ｂ）は実施例１の変形例であるＴＦＴ１０Ａ２の構成を模式的に示す平面図であり、図１（ｃ）は実施例１の更に他の変形例であるＴＦＴ１０Ａ３の構成を模式的に示す平面図であり、図１（ｄ）は実施例１の更に他の変形例であるＴＦＴ１０Ａ４の構成を模式的に示す平面図であり、図１（ｅ）は参考例１のＴＦＴ基板が有するＴＦＴ１０Ａ’の構成を模式的に示す平面図である。図２（ａ）、（ｂ）、（ｃ）および（ｄ）は、それぞれ、図１（ａ）中のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、およびＤ−Ｄ’線に沿った模式的な断面図である。また、図２（ｅ）は実施例１のＴＦＴ１０Ａ１において半導体膜残りが発生した場合のＤ−Ｄ’線に沿った模式的な断面図である。図３は、他の参考例のＴＦＴ１０Ａ’’の模式的な断面図であり、ＴＦＴ１０Ａの図２（ｂ）に対応する。図４は、実施形態１のアクティブマトリクス基板１００の構成を模式的に示す平面図である。アクティブマトリクス基板１００には実施例１以外のＴＦＴをも用いることができる。
図２（ａ）から（ｄ）に示すように、実施例１のＴＦＴ１０Ａ１は、基板（例えばガラス基板）１上に形成されたゲート電極２と、ゲート電極２を覆うゲート絶縁層３と、ゲート絶縁層３上に形成された半導体層（ｉ層）４と、半導体層４上に形成されたソース電極６ｓおよびドレイン電極６ｄとを有している。また、半導体層４とソース電極６ｓの間に形成されたソースコンタクト層（ｎ+層）および半導体層４とドレイン電極６ｄとの間に形成されたドレインコンタクト層（ｎ+層）を更に有している。さらにこれらを覆う保護層７が形成されている。なお、ソースコンタクト層５ｓおよびドレインコンタクト層５ｄを省略し、半導体層４内にソースコンタクト層およびドレインコンタクト層を形成しても良いし、保護層７を省略しても良い。
このＴＦＴ１０Ａ１を基板１の法線方向から見ると、図１（ａ）に示すように、ゲート電極２が半導体層４を介してソース電極６ｓと重なる第１領域Ｒ１と、ゲート電極２が半導体層４を介してドレイン電極６ｄと重なる第２領域Ｒ２と、半導体層４がゲート電極２、ソース電極６ｓおよびドレイン電極６ｄのいずれとも重ならない第３領域Ｒ３が形成されている。さらに、第１領域Ｒ１外のソース電極６ｓとドレイン電極６ｄに隣接する第３領域Ｒ３との間に、または、第２領域Ｒ２外のドレイン電極６ｄとソース電極６ｓに隣接する第３領域Ｒ３との間に、ゲート電極２が半導体層４と重なるがソース電極６ｓおよびドレイン電極６ｄとは重ならない第４領域Ｒ４が形成されている。さらに、ゲート電極２は、第１領域Ｒ１および第２領域Ｒ２を構成する部分を含む本体部（ここではゲートバスラインＧＢの一部として形成されている部分）と、本体部から突き出た凸部２ａとを有し、ゲート電極２の第４領域Ｒ４を構成する部分は凸部２ａの一部を含んでいる。なお、ゲート電極２はゲートバスラインＧＢと一体に形成されており、ソース電極６ｓは典型的にはソースバスラインＳＢと一体に形成されている。また、ゲート絶縁層３は、ゲート電極２およびゲートバスラインＧＢを含む基板のほぼ全面を覆うように形成されている。また、ゲート電極の本体部の幅は、ここではゲートバスラインＧＢの幅と同じ例を示したが、これに限られず、ゲートバスラインＧＢの幅よりも狭くても良いし、あるいは、広くてもよい。また、ゲート電極２の本体部の幅は一定である必要は無く、例えば図１（ｄ）に示すようにゲート電極２の本体部が幅の狭い部分を有しても良いし、太い部分を有しても良い。
さらにＴＦＴ１０Ａ１は、第１領域Ｒ１外のソース電極６ｓと第３領域Ｒ３との間に、または、第２領域Ｒ２外のドレイン電極６ｄと第３領域Ｒ３との間に、ゲート電極２が半導体層４、ソース電極６ｓおよびドレイン電極６ｄのいずれとも重ならない第５領域Ｒ５が形成されている。この第５領域は第４領域に隣接するように形成される。ゲート電極２の第５領域Ｒ５を構成する部分は凸部２ａの少なくとも一部を含んでいる。
ここでは、半導体層４に凹部４ａを設け、ゲート電極２の凸部２ａを半導体層４の凹部４ａと重なるように配置することによって第５領域Ｒ５を形成している。凹部４ａは、凹部４ａの幅がソース電極６ｓとドレイン電極６ｄとの間隔より短く、かつ、凹部４ａがソース電極６ｓおよびドレイン電極６ｓの下には配置されないように形成されている。凹部４ａの切り込みの長さは、ゲート電極２の端とそこからはみ出ている半導体層４の端との長さ以上とすることが好ましい。
また、ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。さらに、凸部２ａは図示したように半導体層４またはソース電極６ｓ（またはソースバスラインＳＢ）に部分的に重なるものでも、全く重ならないものでもよい。但し、凸部２ａは、半導体層４の凹部４ａに半導体膜残りが生じても、半導体層の下にゲート電極２が存在しない領域が、ソース電極６ｓとドレイン電極６ｄとの間で連続しないように、半導体層４の凹部４ａの先端部を超えるように設けることが好ましい。
実施例１のＴＦＴ１０Ａ１は、図１（ｅ）に示す参考例１のＴＦＴ１０Ａ’のゲート電極２’がゲートバスライン２と同じ幅で形成されているのに対し、ゲート電極２がゲートバスラインＧＢの延設方向に直交する方向に突き出た凸部２ａを有している点において異なっている。従って、例えば、図２（ｅ）に断面図を示すように、半導体層４の凹部４ａに半導体膜残りが生じても、ゲート電極２の凸部２ａにより、凹部４ａ内に残存する半導体層に電圧を印加する（電位を制御する）ことができるので、残存する半導体層を介した漏れ電流を低減することができる。
なお、半導体層４に凹部４ａを形成する理由は、ゲート電極２（またはゲートバスラインＢＧ）と半導体層４との間での容量を低減するためである。ゲート電極２と半導体層４との間の容量を小さくすることによって、引き込み電圧を低減することができる。
ここで、図３を参照しながら半導体層４がゲート電極２、ソース電極６ｓおよびドレイン電極６ｄのいずれとも重ならない第３領域Ｒ３を形成する理由を説明する。
図３は、実施例１のＴＦＴ１０Ａ１についての図２（ｂ）に示した断面図に対応する他の参考例のＴＦＴ１０Ａ’’の断面図である。このＴＦＴ１０Ａ’’においては、半導体層４’がドレイン電極６ｄからはみ出す部分（図３中のゲート電極２の左上部分）が無く、ドレイン電極６ｄがゲート絶縁膜３のみを介してゲート電極２に重なる部分が存在している。このような構成であると、ゲート電極２に印加される走査信号がＬｏｗのときに漏れ電流が発生しやすい。この漏れ電流を低減するために、実施例１のＴＦＴ１０Ａ１においては、半導体層４をゲート電極２（ゲートバスラインＧＢ）の幅よりも大きく形成し（凹部４ａを除く）、さらに、ソース電極６ｓ（ソースバスライン６ｄ）およびドレイン電極６ｄが必ず半導体層４を介してゲート電極２（ゲートバスラインＧＢ）と重なるように構成している。すなわち、ソース電極６ｓおよびドレイン電極６ｄは、ゲート電極２（ゲートバスラインＧＢ）上の半導体層４の端を横切ることのないよう、ゲート電極２（ゲートバスラインＧＢ）からはみ出した半導体層４上を通ったあと、ゲート電極２上に導かれるように設けられている。
次に、図１（ｂ）および図１（ｃ）を参照しながら、実施例１の変形例を説明する。
図１（ｂ）に示したＴＦＴ１０Ａ２は、ゲート電極２の凸部２ａの先端よりも、半導体層４の凹部４ａを構成する部分の方が突き出ている点において、図１（ａ）に示したＴＦＴ１０Ａ１と異なっている。このような構成にしても、ＴＦＴ１０Ａ１と同様に、ソース電極６ｓとドレイン電極６ｄとの間に存在する半導体層（残膜部分を含む：第３領域Ｒ３）に、ゲート電圧が印加され、この領域においても半導体層４のキャリアが制御されるので、漏れ電流を低減することができる。
但し、ソース電極６ｓに隣接する第３領域Ｒ３の部分と、ドレイン電極６ｄに隣接する第３領域３Ｒの部分との漏れ電流を効果的に低減するためには、凸部２ａは、半導体層４の凹部４ａに半導体膜残りが生じても、半導体層の下にゲート電極２が存在しない領域が、ソース電極６ｓとドレイン電極６ｄとの間で連続しないように、半導体層４の凹部４ａを構成する２つの部分の少なくとも一方の先端部を超えるように設けることが好ましい。
ＴＦＴ１０Ａ１および１０Ａ２では、ソース電極６ｓに隣接した第３領域Ｒ３の部分とドレイン電極６ｄとの間に、または、ドレイン電極６ｄに隣接した第３領域Ｒ３の部分とソース電極６ｓとの間に、ゲート電極２の凸部２ａの少なくとも一部が配置されており、且つ、ゲート電極２が半導体層４と重なるがソース電極６ｓおよびドレイン電極６ｄとは重ならない第４領域Ｒ４が形成されているが、図１（ｃ）に示したＴＦＴＡ３のように、第４領域Ｒ４が形成され無いように凸部２ａを配置してもよい。
図１（ｃ）に示した半導体層４のパターンは、パターニング工程に半導体層の残膜が発生していない場合を示しているが、半導体層４の凹部４ａに残膜が発生すると、ゲート電極２が半導体層４と重なるがソース電極６ｓおよびドレイン電極６ｄとは重ならない第４領域Ｒ４が形成されることになるので、上記の効果が得られる。
図１（ｃ）に示したパターン設計で、多数のＴＦＴを有するアクティブマトリクス基板を実際に製造した場合、製造プロセスのばらつきの影響により、図１（ｃ）に示したパターンを有するＴＦＴと、半導体の残膜が生じ第４領域Ｒ４が形成されているＴＦＴとが混在するアクティブマトリクス基板が製造されることがある。勿論、図１（ｃ）に示されるパターンを有するＴＦＴだけからなるアクティブマトリクス基板が常に製造されるのであれば、わざわざ凸部２ａを設ける必要が無いが、残膜の可能性がある限り、アクティブマトリクス基板の製造歩留まりを向上するために、凸部２ａを設けることが好ましいのである。
なお、半導体層４がゲート電極２、ソース電極６ｓおよびドレイン電極６ｄのいずれとも重ならない第３領域Ｒ３（ソース電極６ｓに隣接する部分またはドレイン電極６ｄに隣接する部分の少なくとも何れか一方）を形成するという特徴は、実施例１だけでなく後述する他の実施例も備えている、実施形態１のＴＦＴに共通の特徴の１つである。一方、半導体層４とゲート電極２とが重なる面積は小さい方が良いので、実施例１のＴＦＴにおいては半導体層４に凹部４ａを形成しているが、後の実施例で例示するように、電極の配置によっては、凹部に代えて切欠き部を設けても良いし、これらを省略しても良い。
実施例１のＴＦＴ１０Ａ１〜１０Ａ３は、例えば、図４に示す液晶表示装置用のアクティブマトリクス基板１００のＴＦＴ１０として好適に用いることができる。アクティブマトリクス基板１００は、基板と、基板上に形成されたＴＦＴ１０と、ソースバスラインＳＢと、ゲートバスラインＧＢと、画素電極２２とを有している。また、必要に応じて、補助容量配線CSを設けても良い。ＴＦＴ１０と、ソースバスラインＳＢおよびゲートバスラインＧＢとの接続関係は、上述の通りである。画素電極２２は、ＴＦＴ１０のドレイン電極に接続されている。但し、ドレイン電極は画素電極２２に直接接続される必要は必ずしも無く、画素毎に２以上のＴＦＴを用いる場合には、他のＴＦＴのゲートに接続された容量に接続されてもよい。
勿論、実施形態１のＴＦＴは液晶表示装置に限られず、有機ＥＬ表示装置などの他の表示装置に用いることもできる。表示装置は、例えば、画素電極２２上に表示媒体層（液晶層や有機ＥＬ層など）を設け、この表示媒体層に電圧または電流を供給するための対向電極などを設けることによって構成される。
以下に、実施形態１の他の実施例を参考例とともに示す。なお、以下の実施例では、実施例１について図１（ａ）または（ｂ）に示したように、第４領域Ｒ４が形成された構成ついて説明するが、図１（ｃ）に示したように、第４領域Ｒ４を形成しない構成を採用してもよいのは実施例１と同じである。
図５（ａ）は実施例２のＴＦＴ１０Ｂの構造を模式的に示す平面図であり、図５（ｂ）は参考例２のＴＦＴ１０Ｂ’の構造を模式的に示す平面図である。
実施例２のＴＦＴ１０Ｂは、折れ曲がったドレイン電極６ｄの下の半導体層４に凹部４ａが形成されており、この凹部４ａに残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。さらに、凸部２ａは図示したように半導体層４またはソース電極６ｓ（またはソースバスラインＳＢ）に部分的に重なるものでも、全く重ならないものでもよい。但し、凸部２ａは、半導体層４の凹部４ａに半導体膜残りが生じても、半導体層の下にゲート電極２が存在しない領域が、ソース電極６ｓとドレイン電極６ｄとの間で連続しないように、半導体層４の凹部４ａの先端部を超えるように設けることが好ましい。
図６（ａ）は実施例３のＴＦＴ１０Ｃの構造を模式的に示す平面図であり、図６（ｂ）は参考例３のＴＦＴ１０Ｃ’の構造を模式的に示す平面図である。
実施例３のＴＦＴ１０Ｃは、ゲート電極２がゲートバスラインＧＢから分岐された枝部として形成されている。また、半導体層４は、ゲート電極２で制御できない領域が、ソース電極6ｓとドレイン電極6ｄとの間において連続して形成されないように、また、ゲート電極２と重なる面積を低減するために、切欠き部（図６（ａ）中に右上角部）を有している。この切欠き部に残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。さらに、凸部２ａは図示したように半導体層４に部分的に重なるものでも、全く重ならないものでもよい。
図７（ａ）は実施例４のＴＦＴ１０Ｄの構造を模式的に示す平面図であり、図７（ｂ）は参考例４のＴＦＴ１０Ｄ’の構造を模式的に示す平面図である。
実施例４のＴＦＴ１０Ｄは、ゲート電極２がゲートバスラインＧＢから分岐された枝部として形成されている。また、半導体層４は、ゲート電極２で制御できない領域が、ソース電極6ｓとドレイン電極6ｄとの間において連続して形成されないように、また、ゲート電極２と重なる面積を低減するために、切欠き部（図７（ａ）中に左上角部）を有している。この切欠き部に残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。さらに、凸部２ａは図示したように半導体層４またはドレイン６ｄに部分的に重なるものでも、全く重ならないものでもよい。
図８（ａ）は実施例５のＴＦＴ１０Ｅの構造を模式的に示す平面図であり、図８（ｂ）は参考例５のＴＦＴ１０Ｅ’の構造を模式的に示す平面図である。
実施例５のＴＦＴ１０Ｅは、ゲート電極２がゲートバスラインＧＢから分岐された枝部として形成されている。半導体層４は、ゲート電極２で制御できない領域が、ソース電極6ｓとドレイン電極6ｄとの間において連続して形成されないように、また、ゲート電極２と重なる面積を低減するために、切欠き部（図８（ａ）中に左上角部）を有している。この切欠き部に残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。
図９（ａ）は実施例６のＴＦＴ１０Ｆの構造を模式的に示す平面図であり、図９（ｂ）は参考例６のＴＦＴ１０Ｆ’の構造を模式的に示す平面図である。
実施例６のＴＦＴ１０Ｆは、ゲート電極２がゲートバスラインＧＢから分岐された枝部として形成されている。半導体層４は、ゲート電極２で制御できない領域が、ソース電極6ｓとドレイン電極6ｄとの間において連続して形成されないように、また、ゲート電極２と重なる面積を低減するために、切欠き部（図９（ａ）中に左上角部）を有している。この切欠き部に残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。
ＴＦＴ１０Ｆは、さらに、ソース電極６ｓおよびドレイン電極６ｄと同じ導電膜から形成された更なる電極１３（他の領域と絶縁されている）を有し、この電極１３とドレイン電極６ｄとに対して、ゲート電極２と同様に配置されたゲートバスラインＧＢから分岐された電極１２を有している。これらの電極１２および電極１３は、ＴＦＴがオンの時のゲート電極２とドレイン電極６ｄ間の容量がアライメントずれの影響を受けないようにするために設けられている。ゲートバスラインＧＢから分岐された電極１２と半導体層４との容量を低減するために、半導体層４に切欠き部（図９（ａ）中に右上角部）が設けられている。
本来絶縁されている電極１３とドレイン電極６ｄとの間で半導体膜残りを介した漏れ電流が発生すると、ＴＦＴオン時に電極１３とドレイン電極６ｄと間の容量が余分に追加されるため、画素の充電率の低下の原因にもつながる。さらに、走査信号がＨｉｇｈからＬｏｗに切り替わる瞬間に発生する引き込み電圧が、この容量成分のため増加し画質劣化の原因になる。ＴＦＴ１０Ｆでは、残膜が生じた場合に発生する電極１３とドレイン電極６ｄ間の漏れ電流を低減するように、電極１２に凸部１２ａを設けている。この凸部１２ａを設けることによって、画素への充電率の低下や、引き込み電圧の増加を抑制することができる。
ゲート電極２の凸部２ａおよび電極１２の凸部１２ａは、図示した例に限られず、図示した凸部２ａおよび１２ａの一部であってもよい。但し、凸部２ａと凸部１２ａとは同じ大きさ・形状にすることが好ましい。ここでは、ゲート電極２と同じ形状で同じ大きさの電極１２を例示したが、異なってもよい。
なお、ここでは、半導体層４がソース電極６ｓおよびドレイン電極６ｄのいずれとも重ならない領域に凸部１２ａの少なくとも一部が重なるように凸部１２ａを配置した例を示したが、半導体層４のパターニングにおいて残膜が発生した場合に、その残膜部分とだけ重なるように凸部１２ａを配置してよい。これはゲート電極２の凸部１２ａについて実施例１で説明したのと同様である。
図１０（ａ）は実施例７のＴＦＴ１０Ｇの構造を模式的に示す平面図であり、図１０（ｂ）は参考例７のＴＦＴ１０Ｇ’の構造を模式的に示す平面図である。
実施例７のＴＦＴ１０Ｇは、ゲートバスラインＧＢの一部として形成された本体部を有するゲート電極２を備えている。ゲート電極２の本体部の幅は、ここではゲートバスラインＧＢの幅と同じ例を示したが、これに限られず、ゲートバスラインＧＢの幅よりも狭くても良いし、あるいは、広くてもよい。また、ゲート電極２の本体部の幅は一定である必要は無く、太い部分および／または細い部分を有してもよい。
ここで例示するＴＦＴの半導体層４は凹部を有していないため、参考例７のＴＦＴ１０Ｇ’の構成にすると、ソースバスラインＳＢとドレイン電極6ｄとの間の半導体層を介した漏れ電流が発生するが、実施例１０のＴＦＴ１０Ｇのように凸部２ａを形成することにより、画素の充電率または電圧保持率を向上することができる。ゲート電極２の凸部２ａは、図示したようにソース電極に部分的に重なるものでも、全く重ならないものでもよい。
また、半導体層４はゲートバスラインＧＢの延設方向に略平行な２つの辺を有し、２つの辺は、ゲート電極２の凸部２ａにおいてのみゲート電極２およびゲートバスラインＧＢと重なるように配置されている。ここでは、ゲートバスラインＧＢの延設方向に略平行な辺（半導体層４の幅を規定する辺）が２つである略矩形の半導体層４を例示したが、半導体層４の形状はこれに限られず、半導体層４の幅が一定でなく、ゲートバスラインＧＢの延設方向に略平行な辺が３以上であっても、これらの辺がゲート電極２の凸部２ａにおいてのみゲート電極２およびゲートバスラインＧＢと重なるように配置されていればよい。
このような構成とすることによって、半導体層４に凹部や切欠き部を設けることなく、漏れ電流を防止することができる。図１０に示したように、ソースバスラインＳＢとドレイン電極６ｄとの間隔が狭い場合に、半導体層４に凹部または切欠き部を設けることが困難であるので、上記の構成を採用することが好ましい。言い換えると、漏れ電流を防止するための凹部または切欠き部を半導体層４に形成するためには、ソースバスラインＳＢとドレイン電極６ｄとの間隔をある程度設ける必要があり、その結果、ＴＦＴ部が長くなり開口率が犠牲になるという問題が生じる。
図１１（ａ）は実施例８のＴＦＴ１０Ｈの構造を模式的に示す平面図であり、図１１（ｂ）は参考例８のＴＦＴ１０Ｈ’の構造を模式的に示す平面図である。
実施例８のＴＦＴ１０Ｈは、ゲート電極２がゲートバスラインＧＢから分岐された枝部として形成されている。また、半導体層４は、切欠き部（図１１（ａ）中の左上角部）を有している。この切欠き部に残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。また、凸部２ａは図示したようにソースバスラインＳＢに全く重ならないものに限られず、部分的に重なってもよい。さらに、図示したようにソースバスラインＳＢの下に半導体層４を形成しない場合に限られず、ソースバスラインＳＢの下に半導体層４を形成してもよい。ソースバスラインＳＢの下に半導体層４を形成した場合、半導体層４はソースバスラインＳＢと一部重さなってもよいし、完全に重なってもよい。
図１２（ａ）は実施例９のＴＦＴ１０Ｉの構造を模式的に示す平面図であり、図１２（ｂ）は参考例９のＴＦＴ１０Ｉ’の構造を模式的に示す平面図である。
実施例９のＴＦＴ１０Ｉは、ゲート電極２がゲートバスラインＧＢから分岐された枝部として形成されている。また、半導体層４は、切欠き部（図１２（ａ）中の左上角部）を有している。この切欠き部に残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。また、凸部２ａは図示したようにソースバスラインＳＢに全く重ならないものに限られず、部分的に重なってもよい。さらに、図示したようにソースバスラインＳＢの下に半導体層４を形成しない場合に限られず、ソースバスラインＳＢの下に半導体層４を形成してもよい。ソースバスラインＳＢの下に半導体層４を形成した場合、半導体層４はソースバスラインＳＢと一部重さなってもよいし、完全に重なってもよい。
図１３（ａ）は実施例１０のＴＦＴ１０Ｊの構造を模式的に示す平面図であり、図１３（ｂ）は参考例１０のＴＦＴ１０Ｊ’の構造を模式的に示す平面図である。
実施例１０のＴＦＴ１０Ｊは、ゲートバスラインＧＢの一部として形成された本体部を有するゲート電極２を備えている。ゲート電極２の本体部の幅は、ここではゲートバスラインＧＢの幅と同じ例を示したが、これに限られず、ゲートバスラインＧＢの幅よりも狭くても良いし、あるいは、広くてもよい。また、ゲート電極２の本体部の幅は一定である必要は無く、太い部分および／または細い部分を有してもよい。
ここで例示するＴＦＴの半導体層４は凹部を有していないため、参考例１０のＴＦＴ１０Ｊ’の構成にすると、ソースバスラインＳＢとドレイン電極6ｄとの間の半導体層を介した漏れ電流が発生するが、実施例１０のＴＦＴ１０Ｊのように凸部２ａを形成することにより、画素の充電率または電圧保持率を向上することができる。ゲート電極２の凸部２ａは、図示したようにソース電極に部分的に重なるものでも、全く重ならないものでもよい。
また、半導体層４はゲートバスラインＧＢの延設方向に略平行な２つの辺を有し、２つの辺は、ゲート電極２の凸部２ａにおいてのみゲート電極２およびゲートバスラインＧＢと重なるように配置されている。ここでは、ゲートバスラインＧＢの延設方向に略平行な辺（半導体層４の幅を規定する辺）が２つである略矩形の半導体層４を例示したが、半導体層４の形状はこれに限られず、半導体層４の幅が一定でなく、ゲートバスラインＧＢの延設方向に略平行な辺が３以上であっても、これの辺がゲート電極２の凸部２ａにおいてのみゲート電極２およびゲートバスラインＧＢと重なるように配置されていればよい。
このような構成とすることによって、図１０に示した構成と同様に、半導体層４に凹部や切欠き部を設けることなく、漏れ電流を防止することができるという利点が得られる。
図１４（ａ）は実施例１１のＴＦＴ１０Kの構造を模式的に示す平面図であり、図１４（ｂ）は参考例１１のＴＦＴ１０K’の構造を模式的に示す平面図である。
実施例１１のＴＦＴ１０Kは、ゲート電極２がゲートバスラインＧＢから分岐された枝部として形成されている。また、半導体層４は、ゲート電極２で制御できない領域が、ソース電極6ｓとドレイン電極6ｄとの間において連続して形成されないように、また、ゲート電極２と重なる面積を低減するために、切欠き部（図１４（ａ）中に右上角部）を有している。この切欠き部に残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。さらに、凸部２ａは図示したように半導体層４またはドレイン６ｄに全く重ならないものでも、部分的に重なるものでもよい。
（実施形態２）
ソースバスラインとゲートバスラインとの間の短絡を防止するために、ソースバスラインとゲートバスラインとの交差部においてゲート絶縁層に重ねて半導体層を形成する場合がある。このような構成において、半導体膜残りが生じ、ドレイン電極の下の半導体層と交差部の半導体層とが連結すると漏れ電流が発生する。本実施形形態では、ゲート電極および／またはゲートバスラインに設けた凸部によって、残存半導体膜による漏れ電流を低減する。
図１５（ａ）は実施形態２による一実施例のＴＦＴ１０Ｌの構造を模式的に示す平面図であり、図１５（ｂ）は参考例のＴＦＴ１０Ｌ’の構造を模式的に示す平面図である。
ＴＦＴ１０Ｌは、ゲートバスラインＧＢの一部として形成された本体部を有するゲート電極２を備えている。ゲート電極２の本体部の幅は、ここではゲートバスラインＧＢの幅と同じ例を示したが、これに限られず、ゲートバスラインＧＢの幅よりも狭くても良いし、あるいは、広くてもよい。また、ゲート電極２の本体部の幅は一定である必要は無く、太い部分および／または細い部分を有してもよい。また、ソースバスラインＳＢとゲートバスラインＧＢとの間の短絡を防止するために、ソースバスラインＳＢとゲートバスラインＧＢとの交差部においてゲート絶縁層（不図示）に重ねて設けられた半導体層１４ａを有している。
半導体層４と半導体層１４ａとの間隙に残膜が生じた場合の漏れ電流を低減するように、ゲート電極２に凸部２ａを設けている。ゲート電極２の凸部２ａは、図示した例に限られず、図示した凸部２ａの一部であってもよい。また、凸部２ａは図示したようにドレイン電極６ｄもしくはソースバスラインＳＢに全く重ならないものに限られず、部分的に重さなってもよい。また、図１５では、ゲートバスラインＧＢとソースバスラインＳＢとの間の半導体層４をソースバスラインＳＢの幅より広く記載しているが、これに限られず、逆に狭くてもよい。
実施形態２のＴＦＴも液晶表示装置に限られず、有機ＥＬ表示装置などの他の表示装置に用いることもできる。また、上記の実施形態１および２は、それぞれ単独で効果を発揮することは勿論、他の実施形態と組み合わせても効果が得られることは言うまでもない。
本発明によると、半導体層膜残りが生じても、漏れ電流の発生が低減されたアクティブマトリクス基板が提供される。本発明のアクティブマトリクス基板を液晶表示装置や有機ＥＬ表示装置などに用いると、高品位な表示が可能なアクティブマトリクス型表示装置が得られる。
（ａ）は実施例１のＴＦＴ基板が有するＴＦＴ１０Ａ１の構成を模式的に示す平面図であり、（ｂ）は実施例１の変形例であるＴＦＴ１０Ａ２の構成を模式的に示す平面図であり、（ｃ）は実施例１の更に他の変形例であるＴＦＴ１０Ａ３の構成を模式的に示す平面図であり、（ｄ）は実施例１の更に他の変形例であるＴＦＴ１０Ａ４の構成を模式的に示す平面図であり、（ｅ）は参考例１のＴＦＴ基板が有するＴＦＴ１０Ａ’の構成を模式的に示す平面図である。 （ａ）、（ｂ）、（ｃ）および（ｄ）は、それぞれ、図１（ａ）中のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、およびＤ−Ｄ’線に沿った模式的な断面図であり、（ｅ）はＴＦＴ１０Ａ１において半導体膜残りが発生した場合のＤ−Ｄ’線に沿った模式的な断面図である。 他の参考例のＴＦＴ１０Ａ’’の模式的な断面図であり、ＴＦＴ１０Ａの図２（ｂ）に対応する。 実施形態１のアクティブマトリクス基板１００の構成を模式的に示す平面図である。 （ａ）は実施例２のＴＦＴ１０Ｂの構造を模式的に示す平面図であり、（ｂ）は参考例２のＴＦＴ１０Ｂ’の構造を模式的に示す平面図である。 （ａ）は実施例３のＴＦＴ１０Ｃの構造を模式的に示す平面図であり、（ｂ）は参考例３のＴＦＴ１０Ｃ’の構造を模式的に示す平面図である。 （ａ）は実施例４のＴＦＴ１０Ｄの構造を模式的に示す平面図であり、（ｂ）は参考例４のＴＦＴ１０Ｄ’の構造を模式的に示す平面図である。 （ａ）は実施例５のＴＦＴ１０Ｅの構造を模式的に示す平面図であり、（ｂ）は参考例５のＴＦＴ１０Ｅ’の構造を模式的に示す平面図である。 （ａ）は実施例６のＴＦＴ１０Ｆの構造を模式的に示す平面図であり、（ｂ）は参考例６のＴＦＴ１０Ｆ’の構造を模式的に示す平面図である。 （ａ）は実施例７のＴＦＴ１０Ｇの構造を模式的に示す平面図であり、（ｂ）は参考例７のＴＦＴ１０Ｇ’の構造を模式的に示す平面図である。 （ａ）は実施例８のＴＦＴ１０Ｈの構造を模式的に示す平面図であり、（ｂ）は参考例８のＴＦＴ１０Ｈ’の構造を模式的に示す平面図である。 （ａ）は実施例９のＴＦＴ１０Ｉの構造を模式的に示す平面図であり、（ｂ）は参考例９のＴＦＴ１０Ｉ’の構造を模式的に示す平面図である。 （ａ）は実施例１０のＴＦＴ１０Ｊの構造を模式的に示す平面図であり、（ｂ）は参考例１０のＴＦＴ１０Ｊ’の構造を模式的に示す平面図である。 （ａ）は実施例１１のＴＦＴ１０Ｋの構造を模式的に示す平面図であり、（ｂ）は参考例１１のＴＦＴ１０Ｋ’の構造を模式的に示す平面図である。 （ａ）は実施形態２による一実施例のＴＦＴ１０Ｌの構造を模式的に示す平面図であり、（ｂ）は参考例のＴＦＴ１０Ｌ’の構造を模式的に示す平面図である。
符号の説明
１ 基板
２ ゲート電極
２ａ 凸部（ゲート電極）
３ ゲート絶縁層
４ 半導体層（ｉ層）
５ｓ ソースコンタクト層（ｎ+層）
５ｄ ドレインコンタクト層（ｎ+層）
６ｓ ソース電極
６ｄ ドレイン電極
７ 保護層
１０ ＴＦＴ
１００ アクティブマトリクス基板（ＴＦＴ基板）
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｒ３ 第３領域
Ｒ４ 第４領域
Ｒ５ 第５領域

Claims (13)

  1. 基板と、前記基板上に形成されたトランジスタであって、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース電極およびドレイン電極とを有するトランジスタとを有し、
    前記基板の法線方向から見たときに、前記ゲート電極が前記半導体層を介して前記ソース電極と重なる第１領域と、前記ゲート電極が前記半導体層を介して前記ドレイン電極と重なる第２領域と、前記半導体層が前記ゲート電極、前記ソース電極および前記ドレイン電極のいずれとも重ならない第３領域が形成されており、前記第３領域は前記第１領域外の前記ソース電極に隣接した部分および／または前記第２領域外の前記ドレイン電極に隣接した部分を含み、
    前記ゲート電極は、前記第１領域および前記第２領域を構成する部分を含む本体部と、前記本体部から突き出た、前記本体部よりも幅の狭い凸部とを有し、
    前記ソース電極に隣接した前記第３領域の前記部分と前記ドレイン電極との間に、または、前記ドレイン電極に隣接した前記第３領域の前記部分と前記ソース電極との間に、前記ゲート電極の前記凸部の少なくとも一部が配置されており、
    前記半導体層は凹部または切欠き部を有し、前記ゲート電極の前記凸部は前記半導体層の前記凹部または前記切欠き部と少なくとも一部が重なっている、アクティブマトリクス基板。
  2. 前記ソース電極に隣接した前記第３領域の前記部分と前記ドレイン電極との間に、または、前記ドレイン電極に隣接した前記第３領域の前記部分と前記ソース電極との間に、前記ゲート電極が前記半導体層と重なるが前記ソース電極および前記ドレイン電極とは重ならない第４領域が形成されており、
    前記ゲート電極の前記第４領域を構成する部分は、前記凸部の少なくとも一部を含む、請求項１に記載のアクティブマトリクス基板。
  3. 前記ソース電極に隣接した前記第３領域の前記部分と前記ドレイン電極との間に、または、前記ドレイン電極に隣接した前記第３領域の前記部分と前記ソース電極との間に、前記ゲート電極が前記半導体層、前記ソース電極および前記ドレイン電極のいずれとも重ならない第５領域が形成されている、請求項１または２に記載のアクティブマトリクス基板。
  4. 前記ゲート電極の前記第５領域を構成する部分は前記凸部の少なくとも一部を含む、請求項３に記載のアクティブマトリクス基板。
  5. 前記基板上に形成されたゲートバスラインを有し、前記ゲート電極の前記本体部は前記ゲートバスラインから分岐された枝部として形成されている、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 前記基板上に形成されたゲートバスラインを有し、前記ゲート電極の前記本体部は前記ゲートバスラインの一部として形成されている、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  7. 前記半導体層は前記ゲートバスラインの延設方向に略平行な少なくとも２つの辺を有し、前記少なくとも２つの辺は、前記ゲート電極の前記凸部においてのみ前記ゲート電極およびゲートバスラインと重なる、請求項６に記載のアクティブマトリクス基板。
  8. 前記ソース電極および前記ドレイン電極と同じ導電膜から形成された更なる電極を有し、
    前記基板の法線方向から見たときに、前記ゲート電極が前記半導体層を介して前記更なる電極と重なる更なる第２領域が形成されており、
    前記ゲート電極は、前記第２領域および前記更なる第２領域を構成する部分を含む更なる本体部を有し、
    前記ドレイン電極に隣接する前記第３領域の前記部分と前記更なる第２領域外の前記更なる電極との間に、前記更なる電極の前記更なる凸部の少なくとも一部が配置されている、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  9. 前記ドレイン電極に隣接する前記第３領域の前記部分と前記更なる第２領域外の前記更なる電極との間に、前記ゲート電極が前記半導体層と重なるが前記更なる電極とは重ならない更なる第４領域が形成されており、
    前記ゲート電極の前記更なる第４領域を形成する部分は前記更なる凸部の少なくとも一部を含む、請求項８に記載のアクティブマトリクス基板。
  10. 前記ソース電極に接続されたソースバスラインを有し、
    前記半導体層は前記ソースバスラインの少なくとも一部と重なるように配置されている、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 基板と、前記基板上に形成されたトランジスタであって、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された半導体層と、前記半導体層上に形成されたソース電極およびドレイン電極とを有するトランジスタと、前記ゲート電極に接続されたゲートバスラインと、前記ソース電極に接続されたソースバスラインとを有し、前記ゲート絶縁膜は前記ゲートバスラインを覆うように形成されているアクティブマトリクス基板であって、
    前記ゲートバスラインと前記ソースバスラインとの交差部を含む領域に形成され、前記ソースバスラインと前記ゲート絶縁層との間に、前記ゲートバスラインの延設方向において前記半導体層と対向するように所定の間隔を空けて設けられた更なる半導体層を有し、
    前記基板の法線方向から見たときに、前記ゲート電極が前記半導体層を介して前記ソース電極と重なる第１領域と、前記ゲート電極が前記半導体層を介して前記ドレイン電極と重なる第２領域と、前記半導体層が前記ゲート電極、前記ソース電極および前記ドレイン電極のいずれとも重ならない第３領域と、前記更なる半導体層が前記ゲートバスラインおよび前記ソースバスラインのいずれとも重ならない第４領域とが形成されており、
    前記ゲート電極は、前記ゲートバスラインの一部として形成された本体部と、前記ゲートバスラインの延設方向に交差する方向に前記本体部から突き出た、前記本体部よりも幅の狭い凸部を有し、
    前記第２領域外の前記ドレイン電極と前記第４領域との間に、前記ゲート電極の前記凸部の少なくとも一部が配置されている、アクティブマトリクス基板。
  12. 前記第２領域外の前記ドレイン電極と前記第４領域との間に、前記ゲート電極および／または前記ゲートバスラインが前記半導体層および／または前記更なる半導体層と重なるが前記ソース電極および前記ドレイン電極とは重ならない第５領域が形成されており、
    前記ゲート電極および／または前記ゲートバスラインの前記第５領域を構成する部分は前記凸部の少なくとも一部を含む、請求項１１に記載のアクティブマトリクス基板。
  13. 請求項１から１２のいずれかに記載のアクティブマトリクス基板を備える表示装置。
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