KR100693365B1 - 액티브매트릭스 기판 및 표시장치 - Google Patents

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Abstract

본 발명의 액티브매트릭스 기판은 TFT 및 기판을 포함한다. 기판상에 형성된 TFT는, 기판의 법선방향에서 볼 때, 반도체층을 통해 게이트 전극이 소스전극과 중첩하는 제1 영역; 상기 게이트 전극이 상기 반도체층을 통해 드레인 전극과 중첩하는 제2 영역; 및 상기 반도체층이 상기 게이트 전극, 소스전극 또는 드레인 전극 중 어느 것과도 중첩하지 않는 제3 영역을 포함한다. 상기 제3 영역은 상기 제1 영역 외측에 있는 소스전극과 인접하는 부분 및/또는 상기 제2 영역 외측에 있는 드레인 전극에 인접하는 부분을 포함한다. 상기 게이트 전극은, 상기 제1 영역 및 상기 제2 영역을 구성하는 부분을 포함하는 본체부; 및 상기 본체부로부터의 돌기부를 포함한다. 상기 게이트 전극의 돌기부의 적어도 일부분은 상기 드레인 전극과 상기 소스전극에 인접하는 제3 영역의 일부 사이에, 또는 상기 소스전극과 상기 드레인 전극에 인접하는 제3 영역의 일부 사이에 있다.

Description

액티브매트릭스 기판 및 표시장치{ACTIVE MATRIX SUBSTRATE AND DISPLAY DEVICE}
도1a는 실시예 1의 TFT 기판에 포함된 TFT 10A1의 구성을 개략적으로 도시하는 평면도이고, 도1b는 실시예 1의 변형으로서 TFT 10A2의 구성을 개략적으로 도시하는 평면도이고, 도1c는 실시예 1의 또 다른 변형으로서 TFT 10A3의 구성을 개략적으로 도시하는 평면도이고, 도1d는 실시예 1의 또 다른 변형으로서 TFT 10A4의 구성을 개략적으로 도시하는 평면도이고, 도1e는 비교예 1의 TFT 기판에 포함된 TFT 10A'의 구성을 개략적으로 도시하는 평면도이다.
도2a, 2b, 2c 및 2d는 도1a의 A-A', B-B', C-C' 및 D-D'선을 따라 취해진 개략적 단면도이다. 도2e는 잔여 반도체막이 TFT 10A1에 존재하는 경우에 대해, D-D'선을 따라 취해진 개략적 단면도이다.
도3은 TFT 10A1을 도시하는 도2b에 대응하는 또 다른 비교예의 TFT 10A"을 도시하는 개략적 단면도이다.
도4는 제1 실시예의 액티브매트릭스 기판(100)의 구성을 개략적으로 도시하는 평면도이다.
도5a는 실시예 2의 TFT 10B의 구성을 개략적으로 도시하는 평면도이고, 도5b는 비교예 2의 TFT 10B'의 구성을 개략적으로 도시하는 평면도이다.
도6a는 실시예 3의 TFT 10C의 구성을 개략적으로 도시하는 평면도이고, 도6b는 비교예 3의 TFT 10C'의 구성을 개략적으로 도시하는 평면도이다.
도7a는 실시예 4의 TFT 10D의 구성을 개략적으로 도시하는 평면도이고, 도7b는 비교예 4의 TFT 10D'의 구성을 개략적으로 도시하는 평면도이다.
도8a는 실시예 5의 TFT 10E의 구성을 개략적으로 도시하는 평면도이고, 도8b는 비교예 5의 TFT 10E'의 구성을 개략적으로 도시하는 평면도이다.
도9a는 실시예 6의 TFT 10F의 구성을 개략적으로 도시하는 평면도이고, 도9b는 비교예 6의 TFT 10F'의 구성을 개략적으로 도시하는 평면도이다.
도10a는 실시예 7의 TFT 10G의 구성을 개략적으로 도시하는 평면도이고, 도10b는 비교예 7의 TFT 10G'의 구성을 개략적으로 도시하는 평면도이다.
도11a는 실시예 8의 TFT 10H의 구성을 개략적으로 도시하는 평면도이고, 도11b는 비교예 8의 TFT 10H'의 구성을 개략적으로 도시하는 평면도이다.
도12a는 실시예 9의 TFT 10I의 구성을 개략적으로 도시하는 평면도이고, 도12b는 비교예 9의 TFT 10I'의 구성을 개략적으로 도시하는 평면도이다.
도13a는 실시예 10의 TFT 10J의 구성을 개략적으로 도시하는 평면도이고, 도13b는 비교예 10의 TFT 10J'의 구성을 개략적으로 도시하는 평면도이다.
도14a는 실시예 11의 TFT 10K의 구성을 개략적으로 도시하는 평면도이고, 도14b는 비교예 11의 TFT 10K'을 개략적으로 도시하는 평면도이다.
도15a는 제2 실시예의 예에 따른 TFT 10L의 구성을 개략적으로 도시하는 평면도이고, 도15b는 비교예의 TFT 10L'의 구성을 개략적으로 도시하는 평면도이다.
본 발명은 트랜지스터가 형성된 액티브매트릭스 기판에 관한 것이고, 더욱 구체적으로 표시장치에 적합하게 사용되는 액티브매트릭스 기판에 관한 것이다.
현재, 액티브매트릭스 기판을 통합하는 액정표시장치 및 유기EL 표시장치와 같은 표시장치가 널리 사용되고 있다.
액티브매트릭스 기판으로서, 능동소자로서 박막 트랜지스터를 사용하는 것이 주로 사용된다(이하에, "TFT 기판"으로 칭함). 최근의 표시품질의 개선으로, TFT 구조의 더한 최적화가 연구되고 있다.
예를 들어, 일본 공개 특허공보 No. 2002-190605는 TFT의 기생용량의 변동을 억제하기 위한 구조를 개시한다. 일본 공개 특허공보 No. 2002-190605의 도3에서, 예를 들어, 부분적으로 게이트 전극 바깥에 퍼지는 반도체층을 포함하는 TFT가 설명된다. 상기 TFT는 바깥으로 퍼지는 반도체층의 영역내에서, 소스전극 위에 위치하는 부분과 드레인 전극 위에 위치하는 부분이 게이트 전극에 의해 차폐되도록 구성된다.
그러나, 발명자는 상술한 종래기술이 반도체층에 행해지는 패터닝의 정밀도에 의해 영향받기 쉽다는 문제점을 갖고 있음을 알게 되었다. 그 이유는, 비교예를 참조하여 이하에 구체적으로 설명되는 바와 같이, 게이트 전극 바깥으로 퍼지는 반도체층의 영역내에서, 소스전극 위에 위치하는 부분 및 드레인 전극 위에 위치하는 부분이, 그 전위가 게이트 전극에 의해 제어되지 않는 반도체 층을 통해 접속되어, 소스전극와 드레인 전극 사이에 누설전류가 발생하게 되기 때문이다.
게다가, 소스 버스 라인과 게이트 버스 라인 사이의 단락을 방지하기 위해, 소스 버스 라인과 게이트 버스 라인 사이의 교차부에 게이트 절연층을 놓도록 반도체층이 형성되는 구성에서, 원치않는 잔여 반도체막이 남아있을 수 있고, 상기 잔여 반도체막과 연관되어 누설전류가 발생할 수 있다. 또한, 상기 누설전류는 표시품질을 저하시킨다.
상술한 문제점을 극복하기 위해, 본 발명의 바람직한 실시예는 반도체층에 대한 패터닝 정밀도에 의해 표시품질이 실질적으로 영향받지 않도록 하는 액티브매트릭스 기판을 제공한다.
본 발명에 따른 액티브매트릭스 기판은 트랜지스터가 형성된 기판을 포함하는 액티브매트릭스 기판이고, 상기 트랜지스터는 게이트 전극, 상기 게이트 전극을 커버하는 게이트 절연층, 상기 게이트 절연층에 형성된 반도체층, 및 상기 반도체층에 형성된 소스전극 및 드레인 전극을 포함하고, 상기 기판의 법선방향에서 볼 때, 상기 액티브매트릭스 기판은 상기 게이트 전극이 상기 반도체층을 통해 소스전극과 중첩하는 제1 영역; 상기 게이트 전극이 상기 반도체층을 통해 상기 드레인 전극과 중첩하는 제2 영역; 상기 반도체층이 상기 게이트 전극, 상기 소스전극 또는 드레인 전극 중 어느 것과도 중첩하지 않는 제3 영역을 포함하고, 상기 제3 영역은 상기 제1 영역 외측에 있는 소스전극의 일부분과 인접하는 부분 및/또는 상기 제2 영역 외측에 있는 드레인 전극의 일부분과 인접하는 부분을 포함하고, 상기 게이트 전극은, 상기 제1 영역과 제2 영역을 구성하는 부분을 포함하는 본체부; 및 상기 본체부로부터의 돌기부를 포함하고, 상기 게이트 전극의 돌기부의 적어도 일부분이 상기 드레인 전극와 상기 소스전극과 인접하는 제3 영역의 일부 사이에 있거나, 또는 상기 소스전극과 상기 드레인 전극에 인접하는 제3 영역의 일부 사이에 있다.
일 실시형태에서, 상기 액티브매트릭스 기판은 상기 게이트 전극이 상기 반도체층과 중첩하지만 상기 소스전극이나 드레인 전극과 중첩하지 않는 제4 영역을 더 포함하고, 상기 제4 영역은 상기 드레인 전극과 상기 소스전극에 인접하는 제3 영역의 일부 사이에 형성되거나, 상기 소스전극와 상기 드레인 전극에 인접하는 제3 영역 의 일부 사이에 형성되고, 상기 제4 영역을 구성하는 게이트 전극 부분은 적어도 상기 돌기부의 일부분을 포함한다.
일 실시형태에서, 상기 액티브매트릭스 기판은 상기 게이트 전극이 상기 반도체층, 상기 소스전극 또는 상기 드레인 전극 중 어느 것과도 중첩하지 않는 제5 영역을 더 포함하고, 상기 제5 영역은 상기 드레인 전극과 상기 소스전극에 인접하는 제3 영역의 일부 사이에, 또는 상기 소스전극와 상기 드레인 전극에 인접하는 제3 영역의 일부 사이에 형성된다. 제4 영역이 형성되는 경우에, 상기 제5 영역은 상기 제4 영역과 인접하도록 형성된다.
일 실시형태에서, 상기 제5 영역을 구성하는 게이트 전극의 일부는 적어도 상기 돌기부의 일부분을 포함한다.
일 실시형태에서, 상기 반도체층은 요부 또는 오목한 코너를 갖고, 상기 게이트 전극의 돌기부는 상기 반도체층의 요부 또는 오목한 코너와 중첩된다.
일 실시형태에서, 액티브매트릭스 기판은 상기 기판상에 형성된 게이트 버스 라인을 더 포함하고, 상기 게이트 전극의 본체부는 상기 게이트 버스 라인으로부터 연장하는 분기로서 형성된다.
일 실시형태에서, 액티브매트릭스 기판은 상기 기판상에 형성된 게이트 버스 라인을 더 포함하고, 상기 게이트 전극의 본체부는 상기 게이트 버스 라인의 일부분에 놓여있다. 상기 본체부의 폭은 상기 게이트 버스 라인의 폭과 동일하거나 더 좁거나 더 넓을 수 있다.
일 실시형태에서, 반도체층은 상기 게이트 버스 라인이 연장하는 방향에 실질적으로 평행한 적어도 2개의 변을 갖고, 상기 적어도 2개의 변은 상기 게이트 전극의 돌기부에서만 상기 게이트 전극과 게이트 버스 라인이 중첩하도록 배치된다. 즉, 상기 적어도 2개의 변은 상기 게이트 전극의 돌기부 외측의 영역에서는 게이트 전극과 게이트 버스 라인 어느것과도 중첩하지 않는다. 선택적인 구조에서, 상기 적어도 2개의 변 중 하나의 변만이 상기 돌기부와 중첩하는 반면, 다른 변은 게이트 전극이나 게이트 버스 라인 어느것과도 중첩하지 않는다.
일 실시형태에서, 액티브매트릭스 기판은 소스전극 및 드레인 전극과 동일한 도전막으로부터 형성된 다른 전극을 포함하고, 상기 기판의 법선 방향에서 볼 때, 액티브매트릭스 기판은 게이트 전극이 반도체층을 통해 다른 전극과 중첩하는 다른 제2 영역을 포함하고, 상기 게이트 전극은 상기 제2 영역과 다른 제2 영역을 구성 하는 부분을 포함하는 다른 본체부를 갖고, 상기 다른 전극의 다른 돌기부의 적어도 일부분은 상기 드레인 전극에 인접하는 제3 영역의 부분과 상기 다른 제2 영역 외에 있는 다른 전극의 일부 사이에 있다.
일 실시형태에서, 상기 액티브매트릭스 기판은 상기 게이트 전극이 반도체층과 중첩하지만 다른 전극과 중첩하지 않는 다른 제4 영역을 포함하고, 상기 다른 제4 영역은 상기 드레인 전극에 인접하는 제3 영역의 부분과 상기 다른 제2 영역 외측에 있는 다른 전극의 일부 사이에 형성되고, 상기 다른 제4 영역을 구성하는 게이트 전극의 일부는 상기 다른 돌기부의 적어도 일부분을 포함한다.
일 실시형태에서, 상기 액티브매트릭스 기판은 상기 소스전극에 접속된 소스 버스 라인을 더 포함하고, 상기 반도체층은 상기 소스 버스 라인의 적어도 일부분과 중첩한다.
선택적으로, 본 발명에 따른 액티브매트릭스 기판은 기판 및 상기 기판상에 형성된 트랜지스터를 포함하는 액티브매트릭스 기판이고, 상기 트랜지스터는 게이트 전극, 상기 게이트 전극을 피복하는 게이트 절연층, 상기 게이트 절연층상에 형성된 반도체층, 상기 반도체층에 형성된 소스전극 및 드레인 전극, 상기 게이트 전극과 일체로 형성된 게이트 버스 라인 및 상기 소스전극에 접속된 소스 버스 라인을 포함하고, 상기 게이트 버스 라인은 상기 게이트 절연막에 의해 피복되고, 상기 액티브매트릭스 기판은 상기 게이트 버스 라인과 상기 소스 버스 라인 사이에 교차부를 포함하는 영역에 형성된 다른 반도체층을 더 포함하고, 상기 다른 반도체층은 상기 소스 버스 라인과 상기 게이트 절연층 사이에 개재되고, 상기 기판의 법선방 향에서 볼 때, 상기 액티브매트릭스 기판은, 상기 반도체층을 통해 상기 게이트 전극이 소스전극과 중첩하는 제1 영역; 상기 반도체층을 통해 상기 게이트 전극이 상기 드레인 전극과 중첩하는 제2 영역; 상기 반도체층이 상기 게이트 전극, 상기 소스전극 또는 드레인 전극 중 어느 것과도 중첩하지 않는 제3 영역을 포함하는데, 상기 제3 영역은 상기 제1 영역 외측에 있는 소스전극의 일부와 인접하는 부분 및/또는 상기 제2 영역 외측에 있는 드레인 전극의 일부와 인접하는 부분을 포함하고, 상기 다른 반도체층이 상기 게이트 버스 라인 또는 소스 버스 라인 중 어느 것과도 중첩하지 않는 제4 영역을 포함하고, 상기 게이트 전극 및/또는 상기 게이트 버스 라인은 상기 게이트 버스 라인이 연장하는 방향에 수직인 방향으로 돌출하는 돌기부를 갖고, 상기 게이트 전극의 돌기부의 적어도 일부분은 상기 제4 영역과 상기 제2 영역 외측에 있는 드레인 전극의 일부 사이에 있다.
일 실시형태에서, 액티브매트릭스 기판은 상기 게이트 전극 및/또는 게이트 버스 라인이 상기 반도체층 및/또는 상기 다른 반도체층과 중첩하지만 상기 소스전극이나 상기 드레인 전극 중 어느 것과도 중첩하지 않는 제5 영역을 더 포함하는데, 상기 제5 영역은 상기 제4 영역과 상기 제2 영역 외측에 있는 드레인 전극의 일부 사이에 형성되고, 상기 게이트 전극의 부분 및/또는 상기 제5 영역을 구성하는 게이트 버스 라인은 상기 돌기부의 적어도 일부를 포함한다.
본 발명에 따른 표시장치는 상술한 액티브매트릭스 기판 중 임의의 1개를 포함한다.
본 발명의 액티브매트릭스 기판에 포함되는 트랜지스터에서, 잔여 반도체막 이 발생할 수 있는 영역의 일부 또는 전체에 게이트 전압이 인가될 수 있게 하기 위해 게이트 전극(및/또는 게이트 버스 라인)에 돌기부가 제공된다. 반도체층이 게이트 전극, 소스전극 또는 드레인 전극 중 어느 것과도 중첩하지 않는 영역을 갖는 트랜지스터의 제조 프로세스에서 반도체층을 패터닝하는 프로세스 후에 잔여막이 남아있더라도, 소스전극과 드레인 전극 사이에 존재하는 반도체층(잔여막 부분을 포함)에 게이트 전압이 인가되어 상기 반도체층의 캐리어를 제어하기 때문에, 누설전류가 감소될 수 있다. 상기 게이트 전극에 공급된 주사신호가 하이레벨에 있는 동안의 기간, 즉, 반도체층이 도전상태에 있는 기간은 극히 짧다; 대부분의 시간동안, 주사신호는 로우레벨(오프 상태)에 있는데, 즉, 반도체층은 비도전상태에 있다. 예를 들어, 게이트 전극과 반도체층 사이에 중첩영역을 감소시키기 위해 반도체층에 요부 또는 오목한 코너가 제공되는 경우에 잔여 반도체막이 발생하기 쉽다. 따라서, 본 발명은 특히, 반도체층이 요부 또는 오목한 코너를 갖는 경우에 현저한 장점을 제공한다.
소스 버스 라인과 게이트 버스 라인 사이의 단락을 방지하기 위해 소스 버스 라인과 게이트 버스 라인 사이의 교차부에 반도체층(게이트 절연층위에 놓여짐)이 형성되는 구성에서, 상기 드레인 전극 아래의 반도체층의 일부가 상술한 교차부에 반도체층의 일부에 연결되게 하는 잔여 반도체막이 존재하는 경우에도, 상기 게이트 전극 및/또는 게이트 버스 라인에 제공된 돌기부는 상기 잔여 반도체막으로 인한 누설전류를 감소시킨다.
따라서, 본 발명에 따르면, 상기 액티브매트릭스 기판을 사용하여 표시장치 가 구성되는 경우에, 그의 반도체층에 대한 패터닝 정밀도에 의해 표시품질이 실질적으로 영향받지 않게 하는 액티브매트릭스 기판이 제공된다. 예를 들어, 본 발명의 액티브매트릭스 기판을 사용하여 액정표시장치가 구성되는 경우에, 상기 화소(화소용량)의 충전율 또는 전압 유지율이 개선될 수 있다. 따라서, 본 발명에 따르면, 제조 프로세스의 변동으로 인한 수율의 감소가 억제될 수 있고, 또는 표시패널 면내의 표시특성의 다변화가 억제될 수 있다.
본 발명의 다른 피쳐, 요소, 프로세스, 스텝, 특징 및 장점은 첨부한 도면을 참조하여 본 발명의 바람직한 실시예의 상세한 설명으로부터 더욱 명백해질 것이다.
이하에, 본 발명의 실시예에 따른 액티브매트릭스 기판 구성은 첨부한 도면을 참조하여 설명된다. 본 발명의 액티브매트릭스 기판은 공지된 제조방법에 의해 제조될 수 있고, 따라서 상기 방법의 설명은 생략한다. 첨부한 도면에서, 실질적으로 동일한 기능을 수행하는 임의의 구성요소는 동일한 참조숫자로 표시된다.
(제1 실시형태)
본 발명의 제1 실시형태에 따른 액티브매트릭스 기판은 기판(예를 들어, 유리기판) 상에 형성된 트랜지스터(예를 들어, TFT)를 포함한다. 기판의 법선방향에 볼 때, 각각의 트랜지스터는 반도체층(채널영역을 포함하는 반도체층)을 통해 게이트 전극이 소스전극과 중첩하는 제1 영역; 상기 반도체층을 통해 게이트 전극이 드레인 전극과 중첩하는 제2 영역; 및 상기 반도체층이 게이트 전극, 소스전극 또는 드레인 전극 중 어느것과도 중첩하지 않는 제3 영역을 포함한다. 상기 제3 영역은 상기 제1 영역 외측에 있는 소스전극의 일부에 인접하는 부분 및/또는 상기 제2 영역 외측에 있는 드레인 전극의 일부를 포함한다. 게이트 전극은 제1 영역 및 제2 영역을 구성하는 부분을 포함하는 본체부; 및 상기 본체부로부터의 돌기부를 포함한다. 상기 게이트 전극의 돌기부의 적어도 일부분은 드레인 전극과 상기 소스전극에 인접하는 제3 영역의 일부(예를 들어,도1a에 예시된 바와 같이) 사이, 또는 소스전극과 상기 드레인 전극에 인접하는 제3 영역의 일부 사이에 있다.
이하에, 실시예와 비교예를 통해 제1 실시예의 TFT 기판 및 그에 형성된 각 TFT의 구체적인 구성이 설명된다. 먼저, 도1 ~ 도3 및 도4를 참조하면, 실시예 1의 TFT 기판 및 그에 형성된 각 TFT의 구성이 설명된다.
도1a는 실시예 1의 TFT 기판에 포함된 TFT 10A1의 구성을 개략적으로 도시하는 평면도이고, 도1b는 실시예 1의 변형으로서 TFT 10A2의 구성을 개략적으로 도시하는 평면도이고, 도1c는 실시예 1의 또 다른 변형으로서 TFT 10A3의 구성을 개략적으로 도시하는 평면도이고, 도1d는 실시예 1의 또 다른 변형으로서 TFT 10A4의 구성을 개략적으로 도시하는 평면도이고, 도1e는 비교예 1의 TFT 기판에 포함된 TFT 10A'의 구성을 개략적으로 도시하는 평면도이다. 도2a, 2b, 2c 및 2d는 도1a의 A-A', B-B', C-C' 및 D-D' 선을 따라 취해진 개략적 단면도이다. 도2e는 잔여 반도체막이 실시예 1의 TFT 10A1에 존재하는 경우에 대해, D-D'선을 따라 취해진 개략적 단면도이다. 도3은 TFT10A를 도시하는 도2b에 대응하여, 또 다른 비교예의 TFT 10A"을 도시하는 개략적 단면도이다. 도4는 제1 실시형태의 액티브매트릭스 기판 (100)의 구성을 개략적으로 도시하는 평면도이다. 실시예 1과 다른 임의의 TFT는 또한 액티브매트릭스 기판(100)에 대해 사용될 수 있다.
도2a ~ 도2d에 도시된 바와 같이, 실시예 1의 TFT 10A1은, 기판(예를 들어, 유리기판)(1)상에 형성된 게이트 전극(2); 상기 게이트 전극(2)을 피복하는 게이트 절연층(3); 상기 게이트 절연층(3)상에 형성된 반도체층(i층)(4); 및 상기 반도체층(4)에 형성된 소스전극(6s) 및 드레인 전극(6d)을 포함한다. 상기 TFT 10A1은 또한, 상기 반도체층(4)과 소스전극(6s) 사이에 형성된 소스 콘택트층(n+층)(5s) 및 상기 반도체층(4)과 드레인 전극(6d) 사이에 형성된 드레인 콘택트층(n+층)(5d)를 포함한다. 보호층(7)은 이들 층을 피복하도록 형성된다. 소스 콘택트층(5s) 및 드레인 콘택트층(5d)은 생략될 수 있고, 소스 콘택트층 및 드레인 콘택트층은 대신 반도체층(4)내에 형성될 수 있다. 보호층(7)은 또한 생략될 수 있다.
기판(1)의 법선방향에서 볼 때, 도1a에 도시된 바와 같이, TFT 10A1은, 게이트 전극(2)(점쇄선에 의해 그려짐)이 반도체층(4)(점선에 의해 그려짐)을 통해 소스전극(6s)과 중첩하는 제1 영역 R1; 상기 게이트 전극(2)이 상기 반도체층(4)을 통해 드레인 전극(6d)과 중첩하는 제2 영역 R2; 및 상기 반도체층(4)이 상기 게이트 전극(2), 상기 소스전극(6s) 또는 드레인 전극(6d) 중 어느 것과도 중첩하지 않는 제3 영역 R3를 포함한다. 게다가, 상기 제1 영역 R1 외측에 있는 소스전극(6s)의 일부와 상기 드레인 전극(6d)에 인접하는 제3 영역 R3의 일부 사이에, 또는 상기 제2 영역 R2 외측에 있는 드레인 전극(6d)의 일부와 상기 소스전극(6s)에 인접 하는 제3 영역 R3의 일부 사이에, 게이트 전극(2)이 반도체층(4)과 중첩되지만 소스전극(6s)이나 드레인 전극(6d) 중 어느 것과도 중첩하지 않는 영역으로 한정되는 제4 영역 R4가 형성된다. 게다가, 상기 게이트 전극(2)은, 제1 영역 R1과 제2 영역 R2를 구성하는 부분을 포함하는 본체부(여기서, 게이트 버스 라인 GB의 일부분에 놓여있음); 및 상기 본체부로부터의 돌기부(2a)를 포함한다. 상기 제4 영역 R4를 구성하는 게이트 전극(2)의 일부는 상기 돌기부(2a)의 일부분을 포함한다. 상기 게이트 전극(2)은 상기 게이트 버스 라인 GB와 일체로 형성되고, 상기 소스전극(6s)은 일반적으로 소스 버스 라인 SB와 일체로 형성된다. 상기 게이트 절연층(3)은 게이트 전극(2)과 게이트 버스 라인 GB를 포함하여, 실질적으로 상기 기판의 전면을 피복하도록 형성된다. 상기 게이트 전극(2)의 본체부의 폭은 상기 게이트 버스 라인 GB의 폭과 동일한 것으로 도시되었지만, 본 실시예는 그에 제한되지 않는다; 선택적으로, 상기 게이트 전극(2)의 본체부의 폭은 상기 게이트 버스 라인 GB의 폭보다 좁거나 넓을 수 있다. 게다가, 상기 게이트 전극(2)의 본체부는 일정한 폭을 가질 필요가 없다. 예를 들어, 상기 게이트 전극(2)의 본체부는 도1d에 예시된 더 좁은 부분 및/또는 더 넓은 부분을 가질 수 있다.
또한, TFT 10A1은 게이트 전극(2)이 반도체층(4), 소스전극(6s) 또는 드레인 전극(6d) 중 어느 것과도 중첩하지 않는 제5 영역 R5를 포함한다. 상기 제5 영역 R5는 상기 제3 영역 R3과 상기 제1 영역 R1 외측에 있는 소스전극(6s)의 일부 사이에 또는 상기 제3 영역 R3와 상기 제2 영역 R2 외측에 있는 드레인 전극(6d)의 일부 사이에 형성되어, 상기 제5 영역 R5는 제5 영역 R4와 인접한다. 상기 제5 영역 R5를 구성하는 게이트 전극의 일부는 상기 돌기부(2a)의 적어도 일부분을 포함한다.
상기 예에서, 요부(4a)는 반도체층(4)에 형성되고, 상기 제5 영역 R5는 상기 게이트 전극(2)의 돌기부(2a)를 상기 반도체층(4)의 요부(4a)와 중첩하도록 배치함으로써 형성된다. 상기 요부(4a)는 상기 소스전극(6s)과 상기 드레인 전극(6d) 사이의 간격보다 짧은 폭을 갖고, 상기 소스전극(6s) 또는 드레인 전극(6s) 아래에 존재하지 않도록 형성된다. 상기 요부(4a)의 들어간 깊이는 상기 게이트 전극(2)의 에지와 상기 게이트 전극(2)의 에지를 넘어서 연장하는 반도체층(4)의 일부 에지 사이의 거리와 동일하거나 더 긴 것이 바람직하다.
상기 게이트 전극(2)의 돌기부(2a)는 도시된 예에 제한되지 않지만, 도시된 돌기부(2a)의 임의의 부분일 수 있다. 또한, 상기 돌기부(2a)는 도시된 바와 같이 상기 반도체층(4)이나 소스전극(6s)(또는 소스 버스 라인 SB)과 부분적으로 중첩하거나, 중첩부분을 전혀 갖지 않을 수 있다. 그러나, 상기 돌기부(2a)는, 상기 반도체층(4)의 요부(4a)에 잔여 반도체막이 존재하더라도, 상기 반도체층(4) 아래에 게이트 전극(2)이 빠진 소스전극(6s)과 드레인 전극(6d) 사이에 연속적인 영역이 존재하지 않도록, 상기 요부(4a)를 한정하는 반도체층(4)의 선단부를 넘어서 연장하는 것이 바람직하다.
상기 게이트 전극(2)은 게이트 버스 라인 GB가 연장하는 방향에 대해 수직인 방향으로 돌출하는 돌기부(2a)를 갖는 반면, TFT10A'의 게이트 전극(2')은 상기 게이트 버스 라인(2)과 동일한 폭으로 형성된다는 점에서 실시예 1의 TFT 10A1은 도 1e에 도시된 비교예 1의 TFT 10A'과 다르다. 따라서, 도2e의 단면도에 예시된 바와 같이, 반도체층(4)의 요부(4a)에 잔여 반도체막이 존재하더라도, 상기 게이트 전극(2)의 돌기부(2a)에 의해 요부(4a)에 남아있는 잔여 반도체층에 전압을 인가할 수 있어(즉, 전위를 제어), 상기 잔여 반도체층을 통해 누설전류가 감소될 수 있다.
상기 반도체층(4)에 요부(4a)를 형성하는 이유는 게이트 전극(2)(또는 게이트 버스 라인 BG)과 반도체층(4) 사이의 용량을 감소시키기 위한 것이다. 상기 게이트 전극(2)과 반도체층(4) 사이의 용량을 감소시킴으로써, 인입전압이 감소될 수 있다.
이제, 도3을 참조하여, 제3 영역 R3, 즉, 상기 반도체층(4)이 게이트 전극(2), 소스전극(6s) 또는 드레인 전극(6d) 중 어느 것과도 중첩하지 않는 영역이 형성되는 이유를 설명한다.
도3은 실시예 1의 TFT 10A1을 도시하는 도2b에 대응하는 또 다른 비교예의 TFT 10A"을 도시하는 개략적 단면도이다. TFT 10A"에서, 반도체층(4')은 드레인 전극(6d)을 넘어서 연장하는 부분(도3의 상기 게이트 전극의 좌상 돌기부에 대응함)을 갖지 않아, 드레인 전극(6d)이 게이트 절연막(3)이 삽입될 경우에만 게이트 전극(2)과 중첩하는 영역이 존재한다. 그러한 구성에서, 로우레벨 주사신호가 게이트 전극(2)에 인가되는 경우에 누설전류가 발생하기 쉽다. 따라서, 실시예 1의 TFT 10A1에서 상기 누설전류를 감소시키기 위해, 상기 반도체층(4)은 상기 게이트 전극(2)(게이트 버스 라인 GB)(요부(4a)를 제외함)보다 큰 폭을 갖고, 상기 소스전극(6s)(소스 버스 라인(6d)) 및 드레인 전극(6d)은 반도체층(4)을 통해 항상 게이트 전극(2)(게이트 버스 라인 GB)과 중첩한다. 구체적으로, 상기 소스전극(6s) 및 드레인 전극(6d)은 게이트 전극(2)(게이트 버스 라인 GB)을 넘어서 연장하는 반도체층(4)의 일부를 횡단한 후, 상기 게이트 전극(2)(게이트 버스 라인 GB) 위에 놓여지는 반도체층(4) 일부의 단부를 횡단하지 않고 게이트 전극(2)을 넘어가도록 제공된다.
다음에, 도1b 및 도1c를 참조하여, 실시예 1의 변형을 설명한다.
요부(4a)를 한정하는 반도체층(4)의 부분은 상기 게이트 전극(2)의 돌기부(2a)의 선단보다 훨씬 더 돌출한다는 점에서 도1b의 TFT 10A2는 도1a의 TFT 10A1과 다르다. 상기 구성에서, 또한, TFT 10A1의 경우와 같이, 소스전극(6s)과 드레인 전극(6d)(잔여막 부분을 포함: 제3 영역 R3) 사이에 존재하는 임의의 반도체층에 게이트 전압이 인가되어, 반도체층(4)의 캐리어는 또한 상기 영역에서 제어된다. 따라서, 누설전류가 감소될 수 있다.
그러나, 상기 소스전극(6s)에 인접하는 제3 영역 R3의 일부 및 상기 드레인 전극(6d)에 인접하는 제3 영역 R3의 일부의 누설전류를 효율적으로 감소시키기 위해, 돌기부(2a)는 상기 요부(4a)를 한정하는 반도체층(4)의 2개의 부분 중 적어도 하나의 선단부를 넘어서 연장하여, 잔여 반도체막이 상기 반도체층(4)의 요부(4a)에 존재하더라도 상기 반도체층(4) 아래에 게이트 전극(2)이 빠진 소스전극(6s)과 드레인 전극(6d) 사이에 연속하는 영역이 없게 하는 것이 바람직하다.
TFT 10A1 및 10A2에서, 제4 영역 R4(즉, 게이트 전극(2)이 반도체층(4)과 중첩하지만 상기 소스전극(6s)이나 드레인 전극(6d)과는 중첩하지 않는 영역)는 상기 드레인 전극(6d)와 상기 소스전극(6s)에 인접하는 제3 영역 R3의 일부 사이에, 또는 상기 소스전극(6s)과 상기 드레인 전극(6d)에 인접하는 제3 영역 R3의 일부 사이에 형성되어, 상기 게이트 전극(2)의 돌기부(2a)의 적어도 일부분이 상기 제4 영역 R4내에 놓이게 한다. 선택적으로, 도1c에 도시된 TFT 10A3에 의해 예시된 바와 같이, 돌기부(2a)는 제4 영역 R4을 포함하지 않는 위치에 놓여질 수 있다.
도1c에 도시된 반도체층(4)의 패턴은 반도체층의 잔여막이 패터닝 프로세스에 남아있지 않은 경우를 예시한다. 반면에, 반도체층(4)의 요부(4a)에 잔여막이 존재한다면, 이것은 제4 영역 R4가 형성되고(게이트 전극(2)이 반도체층(4)을 중첩하지만 소스전극(6s)이나 드레인 전극(6d) 중 어느 것과도 중첩하지 않음), 그에 의해 상술한 효과가 얻어지는 것을 의미한다.
다수의 TFT를 갖는 액티브매트릭스 기판이 실제로 도1c에 도시된 패턴설계를 이용하여 제조되는 경우, 완성된 액티브매트릭스 기판은 제조 프로세스의 변동으로 인해, 도1c에 도시된 패턴을 갖는 TFT 및 반도체 잔여막과 연관된 상술한 제4 영역 R4가 형성되는 TFT를 종종 포함할 수 있다. 완성된 액티브매트릭스 기판이 도1c에 도시된 바와 같이 정확하게 패터닝되는 TFT만을 포함하는 것이 전적으로 확실하면, 돌기부(2a)가 필요없게 된다. 그러나, 잔여막을 가질 가능성이 0 이상인 한, 액티브매트릭스 기판의 제조수율을 개선하기 위해 돌기부(2a)를 제공하는 것이 바람직하다.
상기 반도체층(4)이 게이트 전극(2), 소스전극(6s) 또는 드레인 전극(6d)(특히, 소스전극(6s)에 인접하는 부분 및/또는 드레인 전극(6d)에 인접하는 부분) 중 어느 것과도 중첩하지 않는 제3 영역 R3은 제1 실시형태, 즉, 실시예 1 뿐 아니라 후속하는 실시예의 모든 TFT에 공통인 특징이다. 반면에, 반도체층(4)이 게이트 전극(2)과 중첩하는 영역은 이상적으로는 작아야 하는데, 이것은 실시예 1의 TFT의 반도체층(4)의 에지를 따라 요부(4a)가 형성되는 이유이다. 그러나, 후속하는 실시예에 나타난 바와 같이, 요부는 전극 배치에 따라 코너에 제공되거나 모두 생략될 수 있다.
실시예 1의 TFT 10A1 ~ 10A3은 예를 들어, 도4에 도시된 바와 같은 액정표시장치에 대해 액티브매트릭스 기판의 TFT(10)로서 적절하게 사용될 수 있다. 액티브매트릭스 기판(100)은 기판, 상기 기판에 형성된 TFT(10), 소스 버스 라인 SB, 게이트 버스 라인 GB 및 화소전극(22)을 포함한다. 필요에 따라, CS 버스라인(즉, 보조용량배선) CS가 제공될 수 있다. 각 TFT(10)와 대응하는 소스 버스 라인 SB와 게이트 버스 라인 GB 사이의 상호접속은 상술한 바와 동일하다. 각 화소전극(22)은 대응하는 TFT(10)의 드레인 전극에 접속된다. 그러나, 상기 드레인 전극은 상기 화소전극(22)에 직접 접속될 필요는 없다. 2개 이상의 TFT가 각 화소에 대해 사용되는 경우에, 드레인 전극은 다른 TFT의 게이트에 접속된 용량에 접속될 수 있다.
제1 실시예의 TFT가 액정표시장치 뿐 아니라 유기EL 표시장치와 같은 다른 표시장치에도 사용될 수 있음을 이해할 것이다. 표시장치는, 예를 들어, 상기 화소전극(22) 위의 표시매체층(액정층 또는 유기 EL층, 등)을 제공하고, 상기 표시매체층에 전압이나 전류를 공급하기 위해 대향전극을 더 제공함으로써 구성될 수 있다.
이하에, 제1 실시형태의 다른 실시예가 비교예와 함께 설명된다. 이하의 실 시예 각각은 제4 영역 R4를 포함하는 구성(실시예 1에 대해 도1a 또는 도1b에 도시된 바와 같이)에 관한 것이지만, 각 구성은 실시예 1의 경우와 같이, 제4 영역 R4를 포함하지 않는 유형(도1c에 예시됨)에 적응될 수 있다.
도5a는 실시예 2의 TFT 10B의 구성을 개략적으로 도시하는 평면도이고, 도5b는 비교예 2의 TFT 10B'의 구성을 개략적으로 도시하는 평면도이다.
실시예 2의 TFT 10B에서, 요부(4a)는 절곡된 드레인 전극(6d) 아래의 반도체층(4)에 형성된다. 요부(4a)는 잔여막이 요부(4a)에 남아있는 경우에 누설전류를 감소시키기 위해 게이트 전극(2)에 제공된다. 게이트 전극(2)의 돌기부(2a)는 도시된 실시예에 제한되지 않지만 도시된 돌기부(2a)의 일부일 수 있다. 또한, 도시된 바와 같이, 반도체층(4) 또는 소스전극(6s)(또는 소스 버스 라인 SB)과 부분적으로 중첩하거나 중첩부분을 갖지 않을 수 있다. 그러나, 잔여 반도체막이 반도체층(4)의 요부(4a)에 존재하더라도, 반도체층(4) 아래에 게이트 전극(2)이 빠진 소스전극(6s)과 드레인 전극(6d) 사이의 연속적인 영역이 존재하지 않게 하기 위해, 돌기부(2a)는 요부(4a)를 한정하는 반도체층(4)의 선단부를 넘어서 연장하는 것이 바람직하다.
도6a는 실시예 3의 TFT 10C의 구성을 개략적으로 도시하는 평면도이고, 도6b는 비교예 3의 TFT 10C'의 구성을 개략적으로 도시하는 평면도이다.
실시예 3의 TFT 10C에서, 게이트 전극(2)은 게이트 버스 라인 GB으로부터 연장하는 분기로서 형성된다. 반도체층(4)은 게이트 전극(2)에 의해 제어될 수 없는 영역이 소스전극(6s)과 드레인 전극(6d) 사이에 연속적으로 형성되는 것을 방지하 고, 상기 게이트 전극(2)과 중첩하는 영역을 감소시키기 위해 오목한 코너(도6a의 우상 코너)를 갖는다. 돌기부(2a)는 잔여막이 오목한 코너에 남아있는 경우에 누설전류를 감소시키기 위해 게이트 전극(2)에 제공된다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 실시예에 제한되지 않고, 도시된 돌기부(2a)의 일부분일 수 있다. 또한, 돌기부(2a)는 도시된 바와 같이 반도체층(4)과 부분적으로 중첩하거나, 중첩하는 부분을 갖지 않을 수 있다.
도7a는 실시예 4의 TFT 10D의 구성을 개략적으로 도시하는 평면도이고, 도7b는 비교예 4의 TFT 10D'의 구성을 개략적으로 도시하는 평면도이다.
실시예 4의 TFT 10D에서, 게이트 전극(2)은 게이트 버스 라인 GB로부터 연장하는 분기로서 형성된다. 반도체층(4)은 게이트 전극(2)에 의해 제어될 수 없는 영역이 소스전극(6s)과 드레인 전극(6d) 사이에 연속적으로 형성되는 것을 방지하고, 상기 게이트 전극(2)과 중첩하는 영역을 감소시키기 위해 오목한 코너(도7a의 좌상 코너)를 갖는다. 돌기부(2a)는 잔여막이 오목한 코너에 남아있는 경우에 누설전류를 감소시키기 위해 게이트 전극(2)에 제공된다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 실시예에 제한되지 않고, 도시된 돌기부(2a)의 일부분일 수 있다. 또한, 돌기부(2a)는 도시된 바와 같이 반도체층(4) 또는 드레인(6d)과 부분적으로 중첩하거나, 중첩하는 부분을 갖지 않을 수 있다.
도8a는 실시예 5의 TFT 10E의 구성을 개략적으로 도시하는 평면도이고, 도8b는 비교예 5의 TFT 10E'의 구성을 개략적으로 도시하는 평면도이다.
실시예 5의 TFT 10E에서, 게이트 전극(2)은 게이트 버스 라인 GB로부터 연장 하는 분기로서 형성된다. 반도체층(4)은 게이트 전극(2)에 의해 제어될 수 없는 영역이 소스전극(6s)과 드레인 전극(6d) 사이에 연속적으로 형성되는 것을 방지하고, 상기 게이트 전극(2)과 중첩하는 영역을 감소시키기 위해 오목한 코너(도8a의 좌상 코너)를 갖는다. 돌기부(2a)는 잔여막이 오목한 코너에 남아있는 경우에 누설전류를 감소시키기 위해 게이트 전극(2)에 제공된다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 실시예에 제한되지 않고, 도시된 돌기부(2a)의 일부분일 수 있다.
도9a는 실시예 6의 TFT 10F의 구성을 개략적으로 도시하는 평면도이고, 도9b는 비교예 6의 TFT 10F'의 구성을 개략적으로 도시하는 평면도이다.
실시예 6의 TFT 10F에서, 게이트 전극(2)은 게이트 버스 라인 GB로부터 연장하는 분기로서 형성된다. 반도체층(4)은 게이트 전극(2)에 의해 제어될 수 없는 영역이 소스전극(6s)과 드레인 전극(6d) 사이에 연속적으로 형성되는 것을 방지하고, 상기 게이트 전극(2)과 중첩하는 영역을 감소시키기 위해 오목한 코너(도9a의 좌상 코너)를 갖는다. 돌기부(2a)는 잔여막이 오목한 코너에 남아있는 경우에 누설전류를 감소시키기 위해 게이트 전극(2)에 제공된다.
또한, TFT 10F는 소스전극(6s)과 드레인 전극(6d)을 구성하는 것과 동일한 도전막으로 형성되는 다른 전극(13)(다른 영역으로부터 절연됨)을 포함한다. TFT 10F는 또한, 상기 전극(13)과 드레인 전극(6d)에 대응하여 게이트 전극(2)과 유사한 방식으로 제공되는, 게이트 버스 라인 GB로부터 분기하는 전극(12)을 포함한다. 상기 전극(12 및 13)은 TFT가 ON인 동안 상기 게이트 전극(2)과 드레인 전극(6d) 사이의 용량이 부정합에 의해 영향받지 않게 하기 위해 제공된다. 상기 게이트 버 스 라인 GB로부터 분기하는 전극(12)과 반도체층(4) 사이의 용량을 감소시키기 위해, 오목한 코너(도9a의 우상 코너)는 반도체층(4)에 형성된다.
잔여 반도체막을 통한 누설전류가 원래 서로 절연되어 있는 전극(13)과 드레인 전극(6d) 사이에 발생하면, TFT가 ON인 동안 전극(13)과 드레인 전극(6d) 사이에 여분의 용량이 부가되어, 화소의 충전율을 감소시킬 수 있다. 또한, 주사신호가 하이레벨에서 로우레벨로 전환하는 때에 발생하는 인입전압이 상기 용량성분으로 인해 증가되고, 따라서 화상표시품질을 열화시킨다. TFT 10F에서, 잔여막의 존재하에 전극(13)과 드레인 전극(6d) 사이의 누설전류를 감소시키기 위해 돌기부(12a)가 전극(12)에 제공된다. 돌기부(12a)를 제공함으로써, 화소의 충전율의 감소 및 인입전압의 증가를 억제할 수 있게 된다.
게이트 전극(2)의 돌기부(2a)와 전극(12)의 돌기부(12a)는 도9a에 도시된 것에 제한되지 않고, 도시된 돌기부(2a 및 12a)의 일부분일 수 있다. 그러나, 상기 돌기부(2a) 및 돌기부(12a)는 동일한 크기 및 모양을 갖는다. 상기 전극(12)이 게이트 전극(2)에서와 동일한 크기 및 모양으로 도시되더라도, 전극(12)은 게이트 전극(2)과 다른 크기 및 모양을 가질 수 있다.
상기의 실시예는 반도체층(4)이 소스전극(6s)이나 드레인 전극(6d) 중 어느것과도 중첩하지 않는 영역과 돌기부(12a)의 적어도 일부분이 중첩하도록 돌기부(12a)를 배치하는 경우를 도시한다. 선택적으로, 상기 돌기부(12a)는, 반도체층(4)의 패터닝 후에 잔여막이 남아있는 경우에, 돌기부(12a)만이 상기 잔여막과 중첩하도록 배치될 수 있다. 동일한 원리가 실시예 1의 게이트 전극(2)의 돌기부(12a)에 대해 설명되었다.
도10a는 실시예 7의 TFT 10G의 구성을 개략적으로 도시하는 평면도이고, 도10b는 비교예 7의 TFT 10G'의 구성을 개략적으로 도시하는 평면도이다.
실시예 7의 TFT 10G는 그의 본체부가 게이트 버스 라인 GB의 일부분에 놓여있는 게이트 전극(2)을 포함한다. 상기 게이트 전극(2)의 본체부의 폭이 상기 게이트 버스 라인 GB의 폭과 동일하더라도, 본 실시예는 그에 제한되지 않는다; 선택적으로, 상기 게이트 전극(2)의 본체부의 폭은 상기 게이트 버스 라인 GB의 폭보다 좁거나 더 넓을 수 있다. 또한, 상기 게이트 전극(2)의 본체부는 일정한 폭을 가질 필요가 없다. 예를 들어, 상기 게이트 전극(2)의 본체부는 더 좁은 부분 및/또는 더 넓은 부분을 가질 수 있다.
여기에 설명된 TFT의 반도체층(4)은 요부를 갖지 않기 때문에, 비교예 7의 TFT 10G'의 구성에서 소스 버스 라인 SB와 드레인 전극(6d) 사이에 존재하는 반도체층을 통해 누설전류가 발생한다. 반면에, 실시예 7의 TFT 10G에서와 같이 돌기부(2a)를 형성함으로써, 화소 충전율이나 전압 유지율은 개선될 수 있다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 바와 같이 소스전극(6s)과 부분적으로 중첩할 수 있거나, 중첩되는 부분이 없을 수도 있다.
반도체층(4)은 게이트 버스 라인 GB가 연장하는 방향에 실질적으로 평행한 2변을 갖고, 상기 2변은 게이트 전극(2)이 돌기부(2a)를 갖는 경우에만 게이트 전극(2)및 게이트 버스 라인 GB와 중첩하도록 배치된다. 대략 구형의 반도체층(4)은 상기 게이트 버스 라인 GB가 연장하는 방향에 실질적으로 평행한 2변(반도체층(4)의 폭을 한정)을 갖더라도, 상기 반도체층(4)의 모양은 그에 제한되지 않는다. 게이트 전극(2)이 돌기부(2a)를 갖는 경우에만 게이트 전극(2) 및 게이트 버스 라인 GB과 중첩하도록 상기 변이 배치되는 한, 상기 반도체층(4)은 일정하지 않은 폭을 가질 수 있고, 게이트 버스 라인 GB가 연장하는 방향에 실질적으로 평행한 3개 이상의 변을 가질 수 있다.
상기의 구성을 채택함으로써, 반도체층(4)에 요부 또는 오목한 코너를 제공하지 않고도 누설전류를 방지할 수 있다. 상기의 구성은 바람직하게는, 도10a에 도시된 바와 같이, 소스 버스 라인 SB와 드레인 전극(6d) 사이에 공간이 많지 않은 경우에 채택되는데, 왜냐하면, 그러한 경우에 반도체층(4)에 요부 또는 오목한 코너를 제공하는 것이 곤란하기 때문이다. 즉, 누설전류 방지를 위해 반도체층(4)에 요부 또는 오목한 코너를 형성할 수 있기 위해, 소스 버스 라인 SB와 드레인 전극(6d) 사이에 실질적인 공간이 있어야 하고, 따라서, TFT 부분이 길어져 개구율이 열화될 수 있다.
도11a는 실시예 8의 TFT 10H의 구성을 개략적으로 도시하는 평면도이고, 도11b는 비교예 8의 TFT 10H'의 구성을 개략적으로 도시하는 평면도이다.
실시예 8의 TFT 10H에서, 게이트 전극(2)은 게이트 버스 라인 GB로부터 연장하는 분기로서 형성된다. 반도체층(4)은 오목한 코너(도11a의 좌상 코너)를 갖는다. 잔여막이 오목한 코너에 남아있는 경우에 누설전류를 감소시키기 위해 돌기부(2a)가 게이트 전극(2)에 제공된다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 실시예에 제한되지 않고, 도시된 돌기부(2a)의 임의의 부분일 수 있다. 또한, 상기 돌기부(2a)는 도시된 소스 버스 라인 SB과 중첩하지 않는 것에 제한되지 않고, 부분적인 중첩부분을 가질 수 있다. 또한, 본 실시예는 도시된 소스 버스 라인 SB 아래에 형성되지 않는 경우에 제한되지 않고, 반도체층(4)은 또한 소스 버스 라인 SB 아래에 존재할 수 있다. 상기 반도체층(4)이 또한, 소스 버스 라인 SB 아래에 존재하는 경우에, 반도체층(4)은 부분적으로 또는 완전하게 소스 버스 라인 SB와 중첩할 수 있다.
도12a는 실시예 9의 TFT 10I의 구성을 개략적으로 도시하는 평면도이고, 도12b는 비교예 9의 TFT 10I'의 구성을 개략적으로 도시하는 평면도이다.
실시예 9의 TFT 10I에서, 게이트 전극(2)은 게이트 버스 라인 GB로부터 연장하는 분기로서 형성된다. 반도체층(4)은 오목한 코너(도12a의 좌상 코너)를 갖는다. 돌기부(2a)는 잔여막이 오목한 코너에 남아있는 경우에 누설전류를 감소시키기 위해 게이트 전극(2)에 제공된다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 실시예에 제한되지 않고, 도시된 돌기부(2a)의 일부일 수 있다. 또한, 돌기부(2a)는 도시된 소스 버스 라인 SB와 중첩하지 않는 것에 제한되지 않고, 부분적인 중첩부를 가질 수 있다. 또한, 본 실시예는 상기 반도체층(4)이 도시된 소스 버스 라인 SB 아래에 형성되지 않는 경우에 제한되지 않고, 상기 반도체층(4)은 또한 소스 버스 라인 SB 아래에 존재할 수 있다. 반도체층(4)이 소스 버스 라인 SB 아래에 존재하는 경우에, 반도체층(4)은 소스 버스 라인 SB와 부분적으로 또는 완전히 중첩할 수 있다.
도13a는 실시예 10의 TFT 10J의 구성을 개략적으로 도시하는 평면도이고, 도 13b는 비교예 10의 TFT 10J'의 구성을 개략적으로 도시하는 평면도이다.
실시예 10의 TFT 10J는 게이트 버스 라인 GB의 일부분에 본체부가 놓여있는 게이트 전극(2)을 포함한다. 상기 게이트 전극(2)의 본체부의 폭은 게이트 버스 라인 GB의 폭과 동일한 것으로 도시되지만, 본 실시예는 그에 제한되지 않는다; 선택적으로, 상기 게이트 전극(2)의 본체부의 폭은 게이트 버스 라인 GB의 폭보다 좁거나 더 넓을 수 있다. 또한, 상기 게이트 전극(2)의 본체부는 일정한 폭을 가질 필요가 없다. 예를 들어, 상기 게이트 전극(2)의 본체부는 더 좁은 부분 및/또는 더 넓은 부분을 가질 수 있다.
여기서 예시된 TFT의 반도체층(4)은 요부를 갖지 않기 때문에, 비교예 10의 TFT 10J'의 구성이 채택되면, 소스 버스 라인 SB와 드레인 전극(6d) 사이에 존재하는 반도체층을 통해 누설전류가 발생한다. 반면에, 실시예 10의 TFT 10J에서와 같이 돌기부(2a)를 형성함으로써, 화소 충전율이나 전압 유지율은 개선될 수 있다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 바와 같이 소스전극과 부분적으로 중첩할 수 있거나, 상기의 중첩부분을 갖지 않을 수 있다.
반도체층(4)은 게이트 버스 라인 GB가 연장하는 방향에 실질적으로 평행한 2변을 갖고, 상기 2변은 게이트 전극(2)이 돌기부(2a)를 갖는 경우에만 게이트 전극(2)과 게이트 버스 라인 GB를 중첩하도록 배치된다. 실질적으로 구형인 반도체층(4)이 상기 게이트 버스 라인 GB가 연장하는 방향에 실질적으로 평행한 2변(반도체층(4)의 폭을 한정)을 갖더라도, 상기 반도체층(4)의 모양은 그에 제한되지 않는다. 게이트 전극(2)이 돌기부(2a)를 갖는 경우에만 게이트 전극(2) 및 게이트 버스 라인 GB과 중첩하도록 상기 변이 배치되는 한, 상기 반도체층(4)은 일정하지 않은 폭을 가질 수 있고, 게이트 버스 라인 GB가 연장하는 방향에 실질적으로 평행한 3개 이상의 변을 가질 수 있다.
상기 구성에서, 도10a에 도시된 구성의 경우와 같이, 반도체층(4)의 요부나 오목한 코너를 제공하지 않고 누설전류가 방지될 수 있다는 장점이 얻어진다.
도14a는 실시예 11의 TFT 10K의 구성을 개략적으로 도시하는 평면도이고, 도14b는 비교예 11의 TFT 10K'의 구성을 개략적으로 도시하는 평면도이다.
실시예 11의 TFT 10K에서, 게이트 전극(2)은 게이트 버스 라인 GB로부터 연장하는 분기로서 형성된다. 게이트 전극(2)에 의해 제어될 수 없는 영역이 소스전극(6s)과 드레인 전극(6d) 사이에 연속적으로 형성되는 것을 방지하기 위해, 그리고 상기 게이트 전극(2)과 중첩하는 영역을 감소시키기 위해 오목한 코너(도14a의 우상 코너)를 갖는다. 돌기부(2a)는 잔여막이 오목한 코너에 남아있는 경우에 누설전류를 감소시키기 위해 게이트 전극(2)에 제공된다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 실시예에 제한되지 않고, 도시된 돌기부(2a)의 일부분일 수 있다. 또한, 돌기부(2a)는 도시된 반도체층(4)이나 드레인(6d)과 중첩하지 않는 것에 제한되지 않고, 부분적인 중첩부를 가질 수 있다.
(제2 실시형태)
소스 버스 라인과 게이트 버스 라인 사이의 단락을 방지하기 위해, 반도체층(게이트 절연층 위에 있음)은 소정의 경우에 소스 버스 라인과 게이트 버스 라인 사이의 교차부에서 형성될 수 있다. 상기 구성에서, 드레인 전극 아래의 반도체층 의 일부가 상술한 교차부에서의 반도체층의 일부에 연결되게 하는 잔여 반도체막이 존재하는 경우에, 누설전류가 발생한다. 본 실시형태에서, 상기 잔여 반도체막으로 인한 누설전류를 감소시키기 위해 게이트 전극 및/또는 게이트 버스 라인에 돌기부가 제공된다.
도15a는 제2 실시형태의 실시예에 따른 TFT 10L의 구성을 개략적으로 도시하는 평면도이고, 도15b는 비교예의 TFT 10L'의 구성을 개략적으로 도시하는 평면도이다.
TFT 10L은 그의 본체부가 게이트 버스 라인 GB의 일부분에 놓이는 게이트 전극(2)을 포함한다. 상기 게이트 전극(2)의 본체부의 폭이 상기 게이트 버스 라인 GB의 폭과 동일한 것으로 도시되지만, 본 실시예는 그에 제한되지 않는다; 선택적으로, 상기 게이트 전극(2)의 본체부의 폭은 상기 게이트 버스 라인 GB의 폭보다 좁거나 넓을 수 있다. 또한, 상기 게이트 전극(2)의 본체부는 일정한 폭을 가질 필요가 없다. 예를 들어, 상기 게이트 전극(2)의 본체부는 더 좁은 부분 및/또는 더 넓은 부분을 가질 수 있다. 또한, 소스 버스 라인 SB와 게이트 버스 라인 GB 사이의 단락을 방지하기 위해, 게이트 절연층(도시되지 않음)위에 놓이도록 반도체층(14a)은 소스 버스 라인 SB와 게이트 버스 라인 GB 사이의 교차부에 제공된다.
잔여막이 반도체층(4)과 반도체층(14a) 사이의 공간에 남아있는 경우에 누설전류를 감소시키기 위해, 돌기부(2a)는 게이트 전극(2)에 제공된다. 상기 게이트 전극(2)의 돌기부(2a)는 도시된 실시예에 제한되지 않고, 도시된 돌기부(2a)의 일부분일 수 있다. 또한, 돌기부(2a)는 도시된 드레인 전극(6d)이나 소스 버스 라인 SB와 중첩하지 않는 것에 제한되지 않고, 그들과 부분적인 중첩부분을 가질 수 있다. 도15a는 소스 버스 라인 SB에서보다 더 넓은 폭을 갖는 것과 같이, 게이트 버스 라인 GB와 소스 버스 라인 SB 사이의 교차부에서의 반도체층(4)을 예시하지만, 본 실시예는 그에 제한되지 않는다; 상술한 반도체층(4)은 역으로 소스 버스 라인 SB에서보다 좁은 폭을 가질 수 있다.
제2 실시형태의 TFT는 액정표시장치에서 뿐 아니라, 유기EL 표시장치와 같은 다른 표시장치에서 사용될 수 있다. 상기 제1 및 제2 실시형태 각각은 단독으로 또는 서로 조합하여 채택될 때 효과적임을 이해할 것이다.
본 발명에 따르면, 잔여 반도체막이 존재하는 경우에도 누설전류가 감소되는 액티브매트릭스 기판이 제공된다. 액정표시장치, 유기EL 표시장치 등에 대해 본 발명의 액티브매트릭스 기판을 사용함으로써, 고품질의 화상을 표시할 수 있는 액티브매트릭스형 표시장치를 획득할 수 있다.
본 발명은 바람직한 실시예에 대해 설명되었지만, 설명한 발명은 수많은 방법으로 변형될 수 있고, 상기에 구체적으로 설명한 것과 다른 많은 실시형태를 가정할 수 있음은 당업자에게 명백할 것이다. 따라서, 첨부한 청구범위는 본 발명의 정신 및 범위내에 있는 본 발명의 모든 변형을 커버한다.
본 발명에 의하면, 반도체층에 대한 패터닝 정밀도에 의해 표시품질이 실질적으로 영향받지 않게 하는 액티브매트릭스 기판을 제공할 수 있는 효과를 얻을 수 있다.

Claims (17)

  1. 기판과 이 기판상에 형성된 트랜지스터를 구비하고, 상기 트랜지스터는 게이트 전극, 상기 게이트 전극을 피복하는 게이트 절연층, 상기 게이트 절연층상에 형성된 반도체층, 및 상기 반도체층상에 형성된 소스전극과 드레인전극을 포함하는 액티브매트릭스 기판에 있어서,
    기판의 법선 방향에서 보았을 때, 상기 액티브매트릭스 기판은, 상기 게이트전극이 상기 반도체층을 통해 소스전극과 중첩하는 제1 영역; 상기 게이트전극이 상기 반도체층을 통해 드레인전극과 중첩하는 제2 영역; 및 상기 반도체층이 게이트전극, 소스전극은 물론 드레인전극의 어느 것과도 중첩하지 않는 제3 영역을 포함하고. 상기 제3 영역은, 상기 제1 영역 외측에 놓인 소스전극의 일부에 인접하는 부분 또는 상기 제2 영역 외측에 놓인 드레인전극의 일부에 인접하는 부분을 포함하고,
    상기 게이트전극은, 상기 제1 영역과 제2 영역을 구성하는 부분을 포함하는 본체부; 및 상기 본체부로부터의 돌기부를 포함하고,
    상기 게이트전극의 돌기부의 적어도 일부는 상기 소스전극에 인접하는 제3 영역의 일부와 상기 드레인전극 사이, 또는 상기 드레인전극에 인접하는 제3 영역의 일부와 상기 소스전극 사이에 있는, 액티브매트릭스 기판.
  2. 제1항에 있어서, 상기 액티브매트릭스 기판은, 상기 게이트전극이 반도체층 과 중첩하지만 소스전극과 드레인전극과는 중첩하지 않는 제4 영역을 더 포함하고, 상기 제4 영역은, 상기 소스전극에 인접하는 제3 영역의 일부와 상기 드레인전극 사이, 또는 상기 드레인전극에 인접하는 제3 영역의 일부와 상기 소스전극 사이에 형성되고,
    상기 제4 영역을 구성하는 게이트전극의 일부는 상기 돌기부의 적어도 일부를 포함하는 액티브매트릭스 기판.
  3. 제1항에 있어서, 상기 액티브매트릭스 기판은, 상기 게이트전극이 반도체층, 소스전극은 물론 드레인 전극과도 중첩하지 않는 제5 영역을 더 포함하고, 상기 제5 영역은, 상기 소스전극에 인접하는 제3 영역의 일부와 상기 드레인전극 사이, 또는 상기 드레인전극에 인접하는 제3 영역의 일부와 상기 소스전극 사이에 형성되는 액티브매트릭스 기판.
  4. 제1항에 있어서, 상기 제5 영역을 구성하는 게이트전극의 일부는 상기 돌기부의 적어도 일부를 포함하는 액티브매트릭스 기판.
  5. 제1항에 있어서, 상기 반도체층은 요부 또는 오목한 코너를 갖고, 상기 게이트전극의 돌기는 반도체층의 요부 또는 오목한 코너와의 중첩부를 갖는 액티브매트릭스 기판.
  6. 제1항에 있어서, 상기 기판상에 형성된 게이트 버스 라인을 더 포함하고, 상기 게이트전극의 본체부는 게이트 버스 라인으로부터 연장되는 분기로서 형성되는 액티브매트릭스 기판.
  7. 제1항에 있어서, 상기 기판상에 형성된 게이트 버스 라인을 더 포함하고, 상기 게이트전극의 본체부는 게이트 버스 라인의 일부에 놓여 있는 액티브매트릭스 기판.
  8. 제7항에 있어서, 상기 반도체층은, 실질적으로 게이트 버스 라인이 연장되는 방향에 평행한 적어도 2개의 변을 갖고, 상기 적어도 2개의 변은 게이트전극의 돌기부에서만 게이트전극 및 게이트 버스 라인과 중첩하도록 배치되는, 액티브매트릭스 기판.
  9. 제1항에 있어서, 상기 소스전극 및 드레인전극을 구성하는 것과 동일한 도전막으로 형성되는 다른 전극을 포함하고,
    기판의 법선 방향에서 보았을 때, 상기 액티브매트릭스 기판은, 상기 게이트전극이 반도체층을 통해 상기 다른 전극과 중첩하는 다른 제2 영역을 포함하고,
    상기 게이트전극은, 상기 제2 영역과 상기 다른 제2 영역을 구성하는 부분을 포함하는 다른 본체부를 갖고,
    상기 다른 전극의 다른 돌기부의 적어도 일부는 상기 드레인전극에 인접하는 제3 영역의 일부와 상기 다른 제2 영역 외측에 놓인 상기 다른 전극의 일부 사이에 있는, 액티브매트릭스 기판.
  10. 제9항에 있어서, 상기 액티브매트릭스 기판은, 상기 게이트전극이 반도체층과 중첩하지만 상기 다른 전극과는 중첩하지 않는 다른 제4 영역을 더 포함하고, 상기 다른 제4 영역은, 상기 드레인전극에 인접하는 제3 영역의 일부와 상기 다른 제2 외측에 놓인 상기 다른 전극의 일부 사이에 형성되고;
    상기 다른 제4 영역을 구성하는 게이트 전극의 일부는 상기 다른 돌기부의 적어도 일부를 포함하는 액티브매트릭스 기판.
  11. 제1항에 있어서, 상기 소스전극에 접속된 소스 버스 라인을 더 포함하고,
    상기 반도체층은 상기 소스 버스 라인의 적어도 일부와 중첩하는 액티브매트릭스 기판.
  12. 기판과 이 기판상에 형성된 트랜지스터를 구비하고, 상기 트랜지스터는 게이트 전극, 이 게이트 전극을 피복하는 게이트 절연층, 상기 게이트 절연층상에 형성된 반도체층, 상기 반도체층상에 형성된 소스전극과 드레인전극, 상기 게이트전극과 일체로 형성된 게이트 버스 라인, 및 소스전극에 접속된 소스 버스 라인을 포함하고, 상기 게이트 버스 라인은 게이트 절연막에 의래 의해 피복되는, 액티브매트릭스 기판에 있어서,
    상기 게이트 버스 라인과 소스 버스 라인간의 교차부를 포함하는 영역에 형성된 다른 반도체층을 더 포함하고, 상기 다른 반도체층은 소스 버스 라인과 게이트절연층간에 개재되고,
    기판의 법선 방향에서 보았을 때, 상기 액티브매트릭스 기판은, 상기 게이트전극이 상기 반도체층을 통해 소스전극과 중첩하는 제1 영역; 상기 게이트전극이 상기 반도체층을 통해 드레인전극과 중첩하는 제2 영역; 상기 반도체층이 게이트전극, 소스전극 및 드레인전극의 어느 것과도 중첩하지 않고, 상기 제1 영역 외측에 놓인 소스전극의 일부에 인접하는 부분 또는 상기 제2 영역 외측에 놓인 드레인전극의 일부에 인접하는 부분을 포함하는, 제3 영역; 및 상기 다른 반도체층이 게이트 버스 라인은 물론 소스 버스 라인과도 중첩하지 않는 제4 영역을 포함하고,
    상기 게이트전극 또는 게이트 버스 라인은, 상기 게이트 버스 라인이 연장되는 방향에 대해 수직 방향으로 돌출하는 돌기부를 갖고,
    상기 게이트전극의 돌기부의 적어도 일부는 상기 제2 영역 외측에 놓인 드레인전극의 일부와 상기 제4 영역 사이에 있는, 액티브매트릭스 기판.
  13. 제12항에 있어서, 상기 액티브매트릭스 기판은, 상기 게이트전극 또는 게이트 버스 라인이 상기 반도체층 또는 상기 다른 반도체층과 중첩하지만 소스전극은 물론 드레인전극과도 중첩하지 않는 제5 영역을 더 포함하고, 상기 제5 영역은, 상기 제2 영역 외측에 놓인 드레인전극의 일부와 상기 제4 영역 사이에 형성되고,
    상기 제5 영역을 구성하는 게이트전극 또는 게이트 버스 라인의 일부는 상기 돌기부의 적어도 일부를 포함하는 액티브매트릭스 기판.
  14. 제1항 내지 제13항 중 어느 하나의 항에 따른 액티브매트릭스 기판을 구비하는 표시장치.
  15. 기판과 이 기판상에 형성된 트랜지스터를 구비하고, 상기 트랜지스터는 게이트 전극, 상기 게이트 전극을 피복하는 게이트 절연층, 상기 게이트 절연층상에 형성된 반도체층, 및 상기 반도체층상에 형성된 소스전극과 드레인전극을 포함하는 액티브매트릭스 기판에 있어서,
    기판의 법선 방향에서 보았을 때, 상기 액티브매트릭스 기판은, 상기 게이트전극이 상기 반도체층을 통해 소스전극과 중첩하는 제1 영역; 상기 게이트전극이 상기 반도체층을 통해 드레인전극과 중첩하는 제2 영역; 및 상기 반도체층이 게이트전극, 소스전극은 물론 드레인전극의 어느 것과도 중첩하지 않는 제3 영역을 포함하고. 상기 제3 영역은, 상기 제1 영역 외측에 놓인 소스전극의 일부에 인접하는 부분 및 상기 제2 영역 외측에 놓인 드레인전극의 일부에 인접하는 부분을 포함하고,
    상기 게이트전극은, 상기 제1 영역과 제2 영역을 구성하는 부분을 포함하는 본체부; 및 상기 본체부로부터의 돌기부를 포함하고,
    상기 게이트전극의 돌기부의 적어도 일부는 상기 소스전극에 인접하는 제3 영역의 일부와 상기 드레인전극 사이, 또는 상기 드레인전극에 인접하는 제3 영역의 일부와 상기 소스전극 사이에 있는, 액티브매트릭스 기판.
  16. 기판과 이 기판상에 형성된 트랜지스터를 구비하고, 상기 트랜지스터는 게이트 전극, 이 게이트 전극을 피복하는 게이트 절연층, 상기 게이트 절연층상에 형성된 반도체층, 상기 반도체층상에 형성된 소스전극과 드레인전극, 상기 게이트전극과 일체로 형성된 게이트 버스 라인, 및 소스전극에 접속된 소스 버스 라인을 포함하고, 상기 게이트 버스 라인은 게이트 절연막에 의래 의해 피복되는, 액티브매트릭스 기판에 있어서,
    상기 게이트 버스 라인과 소스 버스 라인간의 교차부를 포함하는 영역에 형성된 다른 반도체층을 더 포함하고, 상기 다른 반도체층은 소스 버스 라인과 게이트절연층간에 개재되고,
    기판의 법선 방향에서 보았을 때, 상기 액티브매트릭스 기판은, 상기 게이트전극이 상기 반도체층을 통해 소스전극과 중첩하는 제1 영역; 상기 게이트전극이 상기 반도체층을 통해 드레인전극과 중첩하는 제2 영역; 상기 반도체층이 게이트전극, 소스전극 및 드레인전극의 어느 것과도 중첩하지 않고, 상기 제1 영역 외측에 놓인 소스전극의 일부에 인접하는 부분 및 상기 제2 영역 외측에 놓인 드레인전극의 일부에 인접하는 부분을 포함하는, 제3 영역; 및 상기 다른 반도체층이 게이트 버스 라인은 물론 소스 버스 라인과도 중첩하지 않는 제4 영역을 포함하고,
    상기 게이트전극 및 게이트 버스 라인은, 상기 게이트 버스 라인이 연장되는 방향에 대해 수직 방향으로 돌출하는 돌기부를 갖고,
    상기 게이트전극의 돌기부의 적어도 일부는 상기 제2 영역 외측에 놓인 드레인전극의 일부와 상기 제4 영역 사이에 있는, 액티브매트릭스 기판.
  17. 제12항에 있어서, 상기 액티브매트릭스 기판은, 상기 게이트전극 및 게이트 버스 라인이 상기 반도체층 및 상기 다른 반도체층과 중첩하지만 소스전극은 물론 드레인전극과도 중첩하지 않는 제5 영역을 더 포함하고, 상기 제5 영역은, 상기 제2 영역 외측에 놓인 드레인전극의 일부와 상기 제4 영역 사이에 형성되고,
    상기 제5 영역을 구성하는 게이트전극 및 게이트 버스 라인의 일부는 상기 돌기부의 적어도 일부를 포함하는 액티브매트릭스 기판.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101375406B (zh) * 2006-01-30 2010-09-29 夏普株式会社 薄膜晶体管和具备该薄膜晶体管的有源矩阵基板以及显示装置
TWI328878B (en) * 2006-09-15 2010-08-11 Au Optronics Corp Electrode structure of a transistor, and pixel structure and display apparatus comprising the same
CN102884634B (zh) * 2010-05-10 2015-09-16 夏普株式会社 半导体装置、有源矩阵基板以及显示装置
US9143668B2 (en) 2010-10-29 2015-09-22 Apple Inc. Camera lens structures and display structures for electronic devices
TWI618042B (zh) * 2017-05-19 2018-03-11 友達光電股份有限公司 驅動電路及顯示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920018500A (ko) * 1991-03-08 1992-10-22 원본 미기재 광섬유의 용융접합식 접속방법 및 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04195024A (ja) 1990-11-28 1992-07-15 Hitachi Ltd 液晶表示装置
JPH08122821A (ja) * 1994-10-28 1996-05-17 Hitachi Ltd 液晶表示装置およびその製造方法
JP4211250B2 (ja) * 2000-10-12 2009-01-21 セイコーエプソン株式会社 トランジスタ及びそれを備える表示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920018500A (ko) * 1991-03-08 1992-10-22 원본 미기재 광섬유의 용융접합식 접속방법 및 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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