CN102884634B - 半导体装置、有源矩阵基板以及显示装置 - Google Patents

半导体装置、有源矩阵基板以及显示装置 Download PDF

Info

Publication number
CN102884634B
CN102884634B CN201180023044.0A CN201180023044A CN102884634B CN 102884634 B CN102884634 B CN 102884634B CN 201180023044 A CN201180023044 A CN 201180023044A CN 102884634 B CN102884634 B CN 102884634B
Authority
CN
China
Prior art keywords
mentioned
semiconductor layer
source electrode
electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180023044.0A
Other languages
English (en)
Other versions
CN102884634A (zh
Inventor
冈崎庄治
家根田刚士
中村涉
胜井宏充
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN102884634A publication Critical patent/CN102884634A/zh
Application granted granted Critical
Publication of CN102884634B publication Critical patent/CN102884634B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半导体装置（18）具备：设于基板（101）上的栅极电极（102）；半导体层（104），其设于栅极电极（102）的上方，包含源极区域、漏极区域以及沟道区域；源极电极（106），其在半导体层（104）的上方连接到源极区域；以及漏极电极（107），其在半导体层（104）的上方连接到漏极区域，半导体层（104）在与漏极电极（107）重叠的部分具有沿着从漏极电极（107）引出的漏极配线延伸的方向向外侧突出的凸部，半导体层（104）在被漏极电极（107）和源极电极（106）夹着的沟道区域的外侧具有半导体层（104）的周缘位于比栅极电极（102）的周缘靠内侧的调整部。

Description

半导体装置、有源矩阵基板以及显示装置
技术领域
本发明涉及具备晶体管的半导体装置、使用该半导体装置的有源矩阵基板以及显示装置。
背景技术
在液晶显示装置的有源矩阵基板上形成有TFT。在将该TFT作为一例的半导体装置中，在利用湿式蚀刻形成配线的工序中，在位于配线的下层的台阶部附近容易引起蚀刻不良。因此，例如，在液晶显示装置的制造过程中，由于配线的断线或者部分断线而产生配线电阻增加等，有时导致生产率的降低、显示质量的降低。对此，提出配线的宽度在台阶部变窄、用于抑制断线的配线的构成（例如，参照专利文献1）。另外，也提出如下构成（例如，参照专利文献2）：防止由进入到位于栅极/漏极交叉部的半导体层图案的蚀刻液引起的漏极配线的断线和保护绝缘膜的覆盖性劣化。
现有技术文献
专利文献
专利文献1：特开2008－130967号公报
专利文献2：特开2002－122885号公报
发明内容
发明要解决的问题
但是，也有时由于半导体装置的电极形成工序中的对准误差而在电极的形成位置产生偏差，使半导体装置的特性变化。在上述现有技术中，难以充分抑制由电极形成工序中的对准偏差等引起的半导体装置的特性劣化。
因此，本发明的目的在于充分抑制由于对准偏差而引起的半导体装置的特性劣化。
用于解决问题的方案
本申请公开的半导体装置具备：
设于基板上的栅极电极；
半导体层，其设于上述栅极电极的上方，包含源极区域、漏极区域以及沟道区域；
源极电极，其在上述半导体层的上方连接到上述源极区域；以及
漏极电极，其在上述半导体层的上方连接到上述漏极区域，
上述半导体层在与上述漏极电极重叠的部分具有沿着从上述漏极电极引出的漏极配线延伸的方向向外侧突出的凸部，
上述半导体层在被上述漏极电极和上述源极电极夹着的上述沟道区域的外侧具有上述半导体层的周缘位于比上述栅极电极的周缘靠内侧的调整部，
由于上述半导体层的上述凸部，在上述漏极电极与上述半导体层重叠的部分，上述漏极电极以越过上述半导体层的台阶的部分的距离变长的方式形成。
另外，本申请公开的其他半导体装置具备：
设于基板上的栅极电极；
半导体层，其设于上述栅极电极的上方，包含源极区域、漏极区域以及沟道区域；
源极电极，其在上述半导体层的上方连接到上述源极区域；以及
漏极电极，其在上述半导体层的上方连接到上述漏极区域，
上述半导体层在与上述源极电极重叠的部分具有沿着从上述源极电极引出的源极配线延伸的方向向外侧突出的凸部，
上述半导体层在被上述漏极电极和上述源极电极夹着的上述沟道区域的外侧具有上述半导体层的周缘位于比上述栅极电极的周缘靠内侧的调整部，由于上述半导体层的上述凸部，在上述源极电极与上述半导体层重叠的部分，上述源极电极以越过上述半导体层的台阶的部分的距离变长的方式形成。
在上述构成中，因为在半导体层设有凸部和调整部，所以即使在漏极电极或者源极电极的形成工序中产生对准的偏差，半导体装置的特性也难以变化。因此，能充分抑制由对准偏差引起的半导体装置的特性劣化。
上述半导体层在与上述源极电极重叠的部分还具有沿着从上述源极电极引出的源极配线延伸的方向向外侧突出的凸部。由此，在源极配线或者栅极配线与其他配线的交叉部分也能抑制由对准偏差、蚀刻液侵入引起的半导体装置的特性劣化。
上述源极配线或者上述漏极配线可以形成为：在与上述半导体层的上述凸部重叠的部分，线宽比其它部分宽。由此，能更可靠地抑制由对准偏差引起的特性劣化。
可以是如下形式：上述栅极电极具有在被上述源极电极和上述漏极电极夹着的区域的外侧延伸、且比上述半导体层向外侧突出的部分。由此，在被源极电极和漏极电极夹着的沟道区域的外侧也能确保沟道区域。其结果是，能进一步抑制由对准偏差引起的半导体装置的特性劣化。
在上述半导体层，能设为上述凸部和上述调整部连续的状态。这样，通过将凸部和调整部设为一体地形成半导体层，能更可靠地抑制由对准偏差引起的特性劣化。
上述源极电极和上述漏极电极中的任一方具有线状部分，另一方能以从线的两侧包围上述线状部分的方式相对配置。由此，源极电极和漏极电极形成为能有效地利用空间、且也可抑制由对准偏差引起的特性劣化。
可以在上述栅极电极的上方隔着上述半导体层设有多个上述漏极电极或者源极电极中的任一方，从多个上述漏极电极或者源极电极分别引出漏极配线或者源极配线。由此，能进一步抑制相对于对准偏差的特性劣化。
具备上述半导体装置的有源矩阵基板和具备上述半导体装置的显示装置也包含于本发明的实施方式。上述半导体装置能用作例如有源矩阵基板的开关元件。
发明效果
根据本申请公开的半导体装置，本发明能充分抑制由对准偏差引起的半导体装置的特性劣化。
附图说明
图1是示出第1实施方式的液晶显示装置具备的TFT基板的概略构成的框图。
图2是示出TFT基板的像素区域的像素与光传感器部的配置的等价电路图。
图3是示出薄膜晶体管的构成例的俯视图。
图4A是图3的A－A线截面图。
图4B是图3的B－B线截面图。
图4C是图3的C－C线截面图。
图5是示出薄膜晶体管的构成的变形例的俯视图。
图6是图3所示的调整部附近的放大图。
图7是示出图3所示的漏极电极从规定的位置偏离的情况的例子的俯视图。
图8是示出图3所示的源极电极从规定的位置偏离的情况的例子的俯视图。
图9A～图9G是示出半导体层的凸部的构成例的图。
图10A～图10H是示出半导体层的调整部的构成例的图。
图11A～图11D是示出存在漏电路径的情况的构成例的图。
图12是示出第2实施方式的薄膜晶体管的构成例的俯视图。
具体实施方式
下面，一边参照附图一边对本发明的更具体的实施方式进行说明。此外，下面的实施方式示出将本发明的显示装置作为液晶显示装置实施的情况的构成例。
另外，在说明便利的基础上，下面参照的各图仅简化示出本发明的实施方式的构成部件中用于说明本发明所需的主要部件。因 此，本发明的显示装置可具备在本说明书参照的各图中未示出的任意的构成部件。另外，各图中的部件的尺寸并未忠实地表示实际的构成部件的尺寸和各部件的尺寸比率等。
（第1实施方式） 
下面，一边参照附图一边对本发明的半导体装置、有源矩阵基板以及显示装置的优选实施方式进行说明。此外，在下面的说明中，例示将本发明应用于透射型的液晶显示装置的情况进行说明。
[液晶显示装置的构成例]
图1是说明本发明的一实施方式的液晶显示装置的图。在图1中，本实施方式的液晶显示装置1设有：图1的上侧设置为观看侧（显示面侧）的液晶面板2；以及背光源装置3，其配置于液晶面板2的非显示面侧（图1的下侧），产生对该晶面板2进行照明的照明光。
液晶面板2具备构成一对基板的彩色滤光片基板4和本发明的有源矩阵基板5。在彩色滤光片基板4和有源矩阵基板5的各外侧表面分别设有偏振板6、7。在彩色滤光片基板4与有源矩阵基板5之间夹持有省略图示的液晶层。另外，彩色滤光片基板4和有源矩阵基板5使用平板状的透明的玻璃材料或者丙烯酸树脂等透明的合成树脂。偏振板6、7能使用TAC（三醋酸纤维素）或者PVA（聚乙烯醇）等树脂膜。偏振板6、7以至少覆盖设于液晶面板2的显示面的有效显示区域的方式贴合于对应的彩色滤光片基板4或者有源矩阵基板5。
有源矩阵基板5构成上述一对基板中的一方基板。在有源矩阵基板5中，根据液晶面板2的显示面所包含的多个像素，在与上述液晶层之间形成有像素电极、薄膜晶体管（TFT：Thin Film Transistor）等（详细后述。）。另一方面，彩色滤光片基板4构成一对基板中的另一方基板，在彩色滤光片基板4中，在与上述液晶层之间形成有彩色滤光片、相对电极等（未图示）。
另外，在液晶面板2中设有连接到进行该液晶面板2的驱动控制的控制装置（未图示）的FPC（Flexible Printed Circuit：柔性印刷电路）8，FPC8按像素单位使上述液晶层动作，由此按像素单位驱 动显示面，在该显示面上显示期望图像。
此外，液晶面板2的液晶模式、像素结构为任意。另外，液晶面板2的驱动模式也为任意。即，作为液晶面板2，能使用可显示信息的任意的液晶面板。
背光源装置3具备作为光源的发光二极管9和与发光二极管9相对配置的导光板10。另外，在导光板10的上方设置有液晶面板2的状态下，利用截面L字状的外框14支撑发光二极管9和导光板10。另外，在彩色滤光片基板4上载置有外壳11。由此，背光源装置3组装于液晶面板2，作为来自该背光源装置3的照明光入射到液晶面板2的透射型的液晶显示装置1而一体化。 
导光板10使用例如透明的丙烯酸树脂等合成树脂，来自发光二极管9的光进入导光板10。在导光板10的与液晶面板2相反的一侧（相对面侧）设置有反射片12。另外，在导光板10的液晶面板2侧（发光面侧）设有透镜片、扩散片等光学片13，在导光板10的内部在规定的导光方向（从图1的左侧向右侧的方向）被引导的来自发光二极管9的光被转变为具有均匀亮度的平面状的上述照明光而提供给液晶面板2。
此外，在上述的说明中，对使用具有导光板10的边光型的背光源装置3的构成进行了说明，但本实施方式不限定于此，可以使用直下型的背光源装置。另外，也能使用具有除发光二极管以外的冷阴极荧光管、热阴极荧光管等其他光源的背光源装置。
[液晶面板的构成例]
接着，也参照图2对本实施方式的液晶面板2具体地进行说明。图2是说明图1所示的液晶面板的构成的图。
在图2中，液晶显示装置1（图1）设有：面板控制部15，其进行作为显示字符、图像等信息的上述显示部的液晶面板2（图1）的驱动控制；以及源极驱动器16和栅极驱动器17，其基于来自该面板控制部15的指示信号进行动作。
面板控制部15设于上述控制装置内，被输入来自液晶显示装置1的外部的视频信号。另外，面板控制部15具备：图像处理部15a， 其针对被输入的视频信号进行规定的图像处理，生成向源极驱动器16和栅极驱动器17的各指示信号；以及帧缓冲器15b，其能存储被输入的视频信号所包含的1帧显示数据。并且，面板控制部15根据被输入的视频信号进行源极驱动器16和栅极驱动器17的驱动控制，由此与该视频信号相应的信息显示于液晶面板2。
源极驱动器16和栅极驱动器17设置于有源矩阵基板5上。具体地，源极驱动器16在有源矩阵基板5的表面上以在作为显示面板的液晶面板2的有效显示区域A的外侧区域沿着该液晶面板2的横向的方式设置。另外，栅极驱动器17在有源矩阵基板5的表面上以在上述有效显示区域A的外侧区域沿着该液晶面板2的纵向的方式设置。
另外，源极驱动器1和栅极驱动器17是按像素单位驱动设于液晶面板2侧的多个像素P的驱动电路，源极驱动器16和栅极驱动器17分别连接有多条源极配线S1～SM（M是2以上的整数，下面用“S”统称。）和多条栅极配线G1～GN（N是2以上的整数，下面用“G”统称。）。这些源极配线S和栅极配线G分别构成数据配线和扫描配线，在有源矩阵基板5所包含的透明的玻璃材料或者透明的合成树脂制的基材（未图示）上以相互交叉的方式排列为矩阵状。即，源极配线S以与矩阵状的列方向（液晶面板2的纵向）处于平行的方式设于上述基材上，栅极配线G以与矩阵状的行方向（液晶面板2的横向）处于平行的方式设于上述基材上。
另外，如后详述，源极驱动器16连接有用于产生辅助电容的辅助电容用配线，该源极驱动器16构成为也作为用于产生辅助电容的驱动部执行功能。
另外，在这些源极配线S和栅极配线G的交叉部的附近设有上述像素P，上述像素P具有作为开关元件的薄膜晶体管18和连接到薄膜晶体管18的像素电极19。另外，在各像素P中构成为：共用电极20在将设于液晶面板2的上述液晶层夹在中间的状态下与像素电极19相对。即，在有源矩阵基板5中，按像素单位设有薄膜晶体管18、像素电极19、以及共用电极20。
另外，在有源矩阵基板5中，在由源极配线S和栅极配线G划分 为矩阵状的各区域形成有多个各像素P的区域。该多个像素P包含有红色（R）、绿色（G）、以及蓝色（B）的像素。另外，这些RGB的像素按例如该顺序依次与各栅极配线G1～GN平行地配设。而且，这些RGB的像素利用设于彩色滤光片基板4侧的彩色滤光片层（未图示）进行对应颜色的显示。
另外，在有源矩阵基板5中，栅极驱动器17基于来自图像处理部15a的指示信号，针对栅极配线G1～GN依次输出将对应的薄膜晶体管18的栅极电极设为导通状态的扫描信号（栅极信号）。另外，源极驱动器16基于来自图像处理部15a的指示信号，将与显示图像的亮度（灰度级）相应的数据信号（电压信号（灰度级电压））输出到对应的源极配线S1～SM。因此，源极配线也能称为信号配线。
[薄膜晶体管的构成例]
接着，也参照图3和图4A～图4C对本实施方式的有源矩阵基板5的部分构成具体地进行说明。
图3是示出薄膜晶体管18的构成例的俯视图。图4A是图3的A－A线截面图。图4B是图3的B－B线截面图。图4C是图3的C－C线截面图。
如图3所示，薄膜晶体管18具备：栅极电极102，其设于有源矩阵基板5的基材101（基板）上；半导体层104，其设于栅极电极102的上方，包含源极区域、漏极区域以及沟道区域；源极电极106，其在半导体层104的上方连接到上述源极区域；以及漏极电极107，其在半导体层104的上方连接到上述漏极区域。栅极电极102与栅极配线G一体形成，源极电极106与源极配线S一体形成，漏极电极107与漏极配线一体形成。漏极电极107通过漏极配线连接到像素电极19。
在半导体层104，沟道区域形成于源极区域与漏极区域之间。该沟道区域的上方为源极电极106、漏极电极107均未形成的空隙区域。即，被相对的源极电极106和漏极电极107夹着的区域的下方的半导体层104为沟道区域。
半导体层104在垂直于基板的方向与漏极电极107重叠的部分具有凸部T1，凸部T1沿着从漏极电极107引出的漏极配线延伸的方 向向外侧突出。另外，半导体层104在与源极电极106重叠的部分具有凸部T2、T3，凸部T2、T3沿着从源极电极106引出的源极配线延伸的方向向外侧突出。
在图3所示的例子中，凸部T1沿着从漏极电极107引出的漏极配线的延伸方向朝向栅极电极102的外侧、即朝向沟道区域的外侧伸长。凸部T2、T3沿着从源极电极106引出的源极配线的延伸方向朝向栅极电极102的外侧伸长。此外，凸部T1、T2、T3的终端部为矩形，但凸部T1、T2、T3的周缘可以为曲线。例如，凸部的顶端的形状可以是突出的部分和凹陷的部分连续地设置的S字状形状。
而且，半导体层104在被漏极电极107和源极电极106夹着的上述沟道区域的外侧具有半导体层104的周缘位于比栅极电极102的周缘靠内侧的调整部C1、C2。在图3所示的例子中，在沟道区域的外侧靠近的区域，半导体层104相对于栅极电极10相对地凹陷的部分为调整部C1、C2。在该情况下，调整部C1、C2也能称为切口部。在半导体层104，凸部T1和调整部C1、C2连续。这样，通过在栅极电极102上的半导体层104设置调整部C1、C2，能降低截止电流并且确保沟道面积。
在图3所示的例子中，在半导体层104中漏极电极107所连接的部分的两侧，切口部设置为调整部C1和调整部C2。因此，半导体层104为沿着漏极配线延伸的方向从栅极电极102的内侧向外侧突出的形状。半导体层104的凸部T1形成为向栅极电极102的外侧突出的部分的顶端。由此，漏极电极107越过半导体层104的周缘（边缘）的位置为栅极电极102的外侧。另外，从栅极电极102向外侧突出的半导体层104的凸部T1的近处的线宽W2比漏极电极W1的线宽更宽。 
即使在源极配线从源极电极106引出而向外侧延伸形成的部分，半导体层104也向栅极102的外侧突出地形成。半导体层104的凸部T2形成为向栅极电极102的外侧突出的部分的顶端。从源极电极106引出的源极配线的线宽W6比向栅极电极的外侧突出的半导体层的凸部T2的线宽W5宽。在其他源极配线从源极电极106引出的 部分，源极电极106的突出部分的线宽W4比半导体层的凸部T3的线宽W3宽。另外，源极电极106的线宽在与半导体层104的凸部T3重叠的部分比源极配线宽。由此，能进一步抑制由对准的偏差引起的特性变化。此外，在源极电极106和凸部T2重叠的部分也能使源极电极的线宽比源极配线宽，而且在从漏极电极107引出的漏极配线与半导体层104的凸部T1重叠的部分也能使漏极配线的线宽比其他部分宽。
在图3中，漏极电极107形成为线状，源极电极106以包围线状的漏极电极107的两侧和顶端的方式配置。在漏极电极107和源极电极106相对的部分的下方设有半导体层104。在半导体层104，被漏极电极107和包围该漏极电极107的源极电极106夹着的区域的下方部分为沟道区域。栅极电极102具有在被源极电极106和漏极电极107夹着的区域的外侧延伸、且比半导体层104向外侧突出的部分。即，栅极电极102形成为具有在漏极电极107延伸的方向端部位于比半导体层104靠外侧的部分。由此，能抑制在被源极电极106和漏极电极107夹着的沟道区域的外侧产生模拟沟道。
此外，薄膜晶体管的构成不限于图3所示的构成例。例如，在图3所示的例子中，半导体层104的凸部在与漏极电极107的重叠部分和与源极电极106的重叠部分都设有，但可以是在漏极电极107和源极电极106中的任一方设有凸部的形状。另外，源极电极106和半导体层104的重叠方式可以如凸部T3附近那样，半导体层104的两侧的端部被源极电极106覆盖，而且可以如凸部T2那样，半导体层104的端部的一部分在源极电极106的外侧延伸。另外，其组合没有特别限制。对于漏极电极107和半导体层104的重叠方式也同样。
[截面形状]
如图4A所示，在有源矩阵基板5的基材101上，利用例如作为钛（Ti）膜的下层栅极电极102a和作为铜（Cu）膜的上层栅极电极102b形成有栅极电极102。以覆盖栅极电极102的方式在基材101上设有栅极绝缘膜103。栅极绝缘膜103包含例如氮化硅（SiNx）。在栅极 绝缘膜103上形成有作为半导体层104的非晶硅层和电极接触层105a、105b。形成有包括半导体层104和电极接触层105的岛。电极接触层105a、105b包含例如n＋非晶硅。这样，在电极接触层105a上形成有源极电极106，源极电极106包括作为例如钛膜的下层源极电极106b和作为铜（Cu）膜的上层源极电极106a。源极电极106通过电极接触层105a连接到半导体层104的源极区域。
另一方面，在电极接触层105b上形成有漏极电极107，漏极电极107包括例如作为钛膜的下层漏极电极107b、作为铝膜的上层漏极电极107a。该漏极电极107通过电极接触层105b连接到半导体层104的漏极区域。另外，在半导体层104，沟道区域形成于源极区域与漏极区域之间。在该沟道区域的上方未形成电极接触层105a、105b，而设有规定的空隙。
另外，在薄膜晶体管18中，以覆盖源极电极106和漏极电极107的方式依次形成有保护层108和层间绝缘膜109。保护层108包含例如氮化硅（SiNx）。另外，层间绝缘膜109包含在例如酚醛树脂等绝缘材料中混合有感光材料的感光性层间绝缘膜材料。虽然未图示，但也可以是没有层间绝缘膜109的其它构成。
在图4A所示的例子中，漏极电极107越过半导体层104的端部的台阶的部分位于栅极电极102的外侧（在图4A中为右侧）。另外，源极电极106越过半导体层104的端部的台阶的部分也位于栅极电极102的外侧（在图4A中为左侧）。 
在图4B中，在栅极电极102上隔着栅极绝缘膜103形成有线宽W2的半导体层104。在半导体层104上形成有电极接触层105，还形成有比W2窄的线宽W1的漏极电极107。在图4B所示的截面中，源极电极106与栅极电极102和半导体层104不重叠，而形成于栅极绝缘膜103上。此外，图4B所示的源极电极106也能称为源极配线。以覆盖源极电极106和漏极电极107的方式依次形成有保护层108和层间绝缘膜109。
在图4C中，在栅极电极102的上方隔着栅极绝缘膜103以覆盖栅极电极102的方式形成有半导体层104。即，半导体层104的两端 分别位于比栅极电极102的两端靠外侧。在图4B中，从半导体层104的两端朝向内侧规定长度的部分为源极区域，中央部分为漏极区域，被漏极区域和源极区域夹着的部分为沟道区域。在漏极区域和源极区域设有电极接触层105，分别连接有漏极电极107和源极电极106。源极电极106从半导体层104的一端（在图4C中为左侧的端部）向外侧延伸而形成。向外侧延伸而形成的源极电极106连接到源极配线。在半导体层104的中央部分形成有漏极电极107。在中央部分的漏极电极107与从两端向内侧延伸的源极电极106之间未形成电极接触层105而为空隙。空隙的下方为沟道区域。
［制造工序］ 
在此，说明具有图3和图4A～图4C所示的薄膜晶体管18的有源矩阵基板的制造工序的一例。
首先，在基材101上形成成为扫描配线的栅极电极102。在本实施方式中，在利用溅射法沉积20nm～150nm作为下层栅极电极102b的Ti膜、沉积200～500nm作为上层栅极电极102a的Cu膜后，利用光刻、湿式蚀刻以及抗蚀剂剥离和洗净使其图案化，由此形成包含Cu／Ti膜的栅极电极102。
接着，形成作为绝缘层的栅极绝缘膜103和半导体层104（沟道层）。在利用例如CVD法形成厚度200～500nm的SiNx层作为栅极绝缘膜103、形成厚度30～300nm的非晶Si层作为半导体层104、形成厚度20～150nm的n＋非晶Si作为n型杂质高浓度地被掺杂的电极接触层105后，利用光刻、干式蚀刻以及抗蚀剂剥离和洗净使电极接触层105和半导体层104图案化。
接着，形成漏极电极107和成为信号配线的源极电极106。在本实施方式中，在利用溅射法沉积20～150nm的下层漏极电极107b和下层源极电极106b的Ti膜、沉积100～400nm的上层漏极电极107a和上层源极电极106a的Cu膜后，利用光刻、湿式蚀刻以及抗蚀剂剥离和洗净使其图案化，由此形成包含Cu／Ti膜的信号配线和漏极电极。另外，利用干式蚀刻除去沟道区域的n＋非晶Si。
接着形成保护层108和层间绝缘膜109。在本实施方式中，利用 CVD法沉积100～700nm的SiNx膜。接着，在利用光刻使感光性层间绝缘膜材料图案化后，利用干式蚀刻使保护层108和层间绝缘膜109图案化。
接着形成像素电极。在本实施方式中，在利用溅射法沉积50～200nm的ITO膜后，利用光刻、湿式蚀刻、抗蚀剂剥离和洗净对该ITO膜进行图案化，由此形成包括ITO膜的像素电极。
上面是有源矩阵基板5的制造工序的一例。下面说明彩色滤光片基板4的制造工序的一例。
首先，在基材上形成黑矩阵和彩色滤光片。利用例如使用感光性材料的光刻形成黑矩阵和红、绿、蓝的彩色滤光片层。接着，形成相对电极。在利用例如溅射法沉积50～200nm的ITO膜后，利用光刻和湿式蚀刻使其图案化，由此能形成相对电极。而且，形成感光间隔物。能利用例如使用感光性材料的光刻形成感光间隔物。
上述的有源矩阵基板5和彩色滤光片基板4相互贴合。首先，在利用上述的各工序制作的有源矩阵基板5和彩色滤光片基板4（相对基板）上利用印刷法形成例如聚酰亚胺作为取向膜。在进行密封剂印刷和液晶滴下后，使有源矩阵基板5和彩色滤光片基板4贴合。然后，上述贴合的基板通过切割而被切断。
［变形例1］
图5是示出薄膜晶体管18的构成的变形例的俯视图。在图5所示的例子中，与从栅极电极102引出的栅极配线延伸的方向平行地延伸形成有漏极电极107。以包围线状地延伸的漏极电极107的两侧和顶端部的方式配置有源极电极106。在被漏极电极107和包围该漏极电极107的源极电极106夹着的区域的下方形成有半导体层104的沟道区域。在源极电极106上连接有在相对于栅极配线延伸的方向垂直的方向延伸的2条源极配线。
另外，半导体层104具有在漏极电极107延伸的方向突出的部分。在该突出的部分的顶端，在与漏极电极107重叠的部分设有向漏极配线电极的延伸方向突出的凸部T1。该突出的部分的凸部T1近处部分的垂直于漏极电极107的延伸方向的方向的宽度W8比漏 极配线的宽度W7宽。而且，半导体层104在被漏极电极107和源极电极106夹着的沟道区域的外侧具有半导体层104的周缘位于比栅极电极102的周缘靠向内侧的调整部C1、C2。
另外，半导体层104在源极配线从源极电极106引出的部分具有凸部T2、T3，凸部T2、T3在与源极电极106重叠的部分在源极配线的延伸方向突出。另外，凸部T2与源极电极106重叠的部分的源极电极106的线宽W9比源极配线的线宽W10宽。同样，凸部T3与源极电极106重叠的部分的源极电极106的线宽W11比源极配线的线宽W12宽。
[效果的说明]
如上述实施方式那样，半导体层104具有凸部T1、T2、T3以及调整部C1、C2，因此即使在栅极电极图案、源极和漏极电极图案、以及半导体层图案之间在X方向或者Y方向产生对准偏差，也能抑制源极电极或者漏极电极的断线和模拟沟道区域的产生。其结果是，能抑制由对准偏差引起的薄膜晶体管18的特性变化。
例如在半导体层104设置调整部C1、C2，由此能降低截止电流并且确保沟道面积。因此，即使产生对准偏差，也能得到良好的截止特性作为TFT特性。图6是图3所示的调整部C1附近的放大图。如图6所示，除了在漏极电极107和源极电极106在垂直于延伸方向的方向相对的部分L1可确保沟道区域之外，在倾斜方向相对的部分L2、L3也可确保沟道区域。在该情况下，在没有半导体层104的切口部、即调整部C 1、C2的情况下(半导体层104处在切口部的栅极电极102上的情况下)，栅极信号不到达半导体层10，因此，结果是不能得到良好的截止特性作为TFT特性。
另外，由于半导体层104的凸部T1，在漏极电极107与半导体层104重叠的部分，漏极电极107越过半导体层104的台阶的部分的距离变长，并且该部分的台阶的方向的多样性也增加。因此，即使产生对准偏差，漏极电极107与半导体层104的边缘之间的蚀刻不良只限于一部分的可能性变高，能抑制源极电极106或者源极配线的断线。
图7是示出图3所示的漏极电极107从规定的位置偏离的情况的例子的俯视图。在图7中，左图示出漏极电极107的规定位置的情况的例子，中央图示出漏极电极107向x轴的负方向（附图左方）移动的情况的例子，右图示出漏极电极107向x轴的正方向（附图右方）移动的情况的例子。这样，当漏极电极107的图案在x轴方向（附图横向）相对于半导体层104偏离时，可充分确保半导体层104的边缘（台阶）部与漏极电极107的重叠部分，得到防止断线效果。在该情况下，漏极电极107的线路长度也大致不变化。招致配线电阻的增加的可能也少。此外，针对y方向的偏差也得到同样的效果。
同样，由于半导体层104的凸部T2、T3，在源极电极106与半导体层104重叠的部分，源极电极106越过半导体层104的台阶的部分的距离变长，并且该台阶的方向的多样性也增加。因此，源极电极106与半导体层104的边缘之间的蚀刻不良只限于一部分的可能性变高，能抑制源极电极106或者源极配线的断线。
图8是示出图3所示的源极电极106从规定的位置偏离的情况的例子的俯视图。在图8中，左图示出源极电极106的规定位置，中央图示出源极电极106向y轴的负方向（附图下方）移动的情况的例子，右图示出源极电极106向y轴的正方向（附图上方）移动的情况的例子。这样，当源极电极106的图案在y轴方向（附图纵向）相对于半导体层104偏离时，可充分确保半导体层104的边缘（台阶）部与源极电极106的重叠部分，得到防止断线效果。此外，针对x方向的偏差也得到同样的效果。
另外，为了进一步提高上述效果，优选考虑例如设计上的对准裕度来决定凸部T1、T2、T3各自的形状和大小。
[凸部的构成例]
图9A～图9G是示出半导体层104的凸部的构成例的图。如图9A～图9G所示，凸部能设为各种形状。此外，凸部的形状不限于下述图9A～图9G所示的例子。另外，在图9A～图9G中示出漏极电极107与半导体层104的重叠部分的例子，但对于源极电极106与半导体层104的重叠部分能同样地构成。
在图9A所示的例子中，由在漏极电极107的延伸方向突出的矩形形成凸部T1。凸部T1的一部分突出到漏极电极107的外侧。在图9B所示的例子中，T1整体以与漏极电极107重叠的方式形成。在图9C所示的例子中，凸部T1的周缘在漏极电极107的延伸方向由凸的圆弧形成。
在图9D所示的例子中，设有在2处突出的矩形的凸部T1a、T1b。各个凸部T1a、T1b的一部分向漏极电极107的外侧突出。在图9E所示的例子中，在2处突出的凸部T1a、T1b，周缘由曲线形成。在图9F所示的例子中，凸部T1的两端的基部位置在漏极电极的延伸方向偏离。在图9G所示的例子中，由相对于漏极电极107的延伸方向具有倾斜的直线形成半导体层104的周缘，由此构成凸部T1。
[调整部的构成例]
图10A～图10H是示出半导体层104的调整部的构成例的图。如图10A～图10H所示，调整部能根据源极电极106和漏极电极107的形状设为各种形状。此外，凸部的形状不限于下述图10A～图10H所示的例子。
在图10A所示的例子中，直线状的源极电极106与同样为直线状的漏极电极107相对配置。是沟道形状为直线型的构成的一例。源极配线和漏极配线分别在垂直于相对的源极电极106和漏极电极107延伸的方向的方向引出而延伸。即，源极电极106和漏极电极107均为T字形状。半导体层104设于源极电极106和漏极电极107相对配置的区域下。另外，半导体层104具有沿着源极配线延伸的方向突出的凸部T1和沿着漏极配线延伸的方向突出的凸部T2。在相对的源极电极106和漏极电极107延伸的方向，半导体层104的两端分别位于比栅极电极102的两端靠内侧。位于比该栅极电极102的周缘靠内侧的半导体层104的周缘部分为调整部C1、C2。
在图10B所示的例子中，设有：包含线状部分的源极电极106；以及漏极电极107，其包含与源极电极106的线状部分平行地延伸的线状部分。源极配线从源极电极106的上述线状部分的一端侧（在图10B中为左侧端）在相对于上述线状部分垂直的方向向相互相反 的2方向（在图10B中为上下方向）延伸。漏极配线从漏极电极107的线状部分的另一端侧（在图10B中为右侧）在相对于线状部分垂直的1方向（在图10B中为上方）延伸。即，源极电极106为T字形状，漏极电极107为L字形状。此外，漏极电极107在到达源极配线前形成终端。由此，包含漏极电极107的上述终端与源极电极106之间的区域和由源极电极106的线状部分和漏极电极107的线状部分夹着的线状区域的L字型的区域为沟道区域。即，沟道形状为L字状。在沟道区域的开口部、即源极电极106和漏极电极107均未设置的端部的外侧附近，设有半导体层104的周缘位于比栅极电极102的周缘靠内侧的调整部C1、C2。在调整部C1，栅极电极102向半导体层104的外侧突出。在调整部C2，栅极电极102的端部位于比半导体层104的端部靠外侧。
在图10C所示的例子中，被漏极电极107的线状部分的终端部和源极电极106夹着的区域（沟道区域）的外侧的调整部C1的构成与图10B不同。即，在图10C所示的调整部C1，半导体层104越过栅极电极102的边缘而向内侧凹陷。这样，能利用比栅极电极102的周缘向内侧凹陷的凹部形成调整部C1。
在图10D所示的例子中，漏极电极107具有在与漏极配线相同的方向延伸的线状部分，源极电极106以包围漏极电极107的线状部分的两侧和顶端的方式配置。在该情况下，沟道形状为U字状（コ字状）。具体地，源极电极106具有：与漏极电极107平行的2个平行线状部分；以及垂直线状部分，其连接这2个线状部分，在垂直于漏极电极107的方向延伸。源极配线沿着垂直线状部分被引出。在漏极电极107延伸的方向，半导体层104的边缘位于比栅极电极102的外侧的边缘靠内侧的部分为调整部C1、C2。即，半导体层104与漏极电极107重叠的部分沿着漏极电极107突出，在该突出的部分的两侧设有切口部。在切口部，半导体层104的边缘位于比栅极电极102的边缘靠内侧，这些为调整部C1、C2。此外，在图10D所示的例子中，栅极电极102的漏极电极107被引出的一侧的端部（边缘）位于比配置于漏极电极107的两侧的线状的源极电极106的端部靠 外侧（漏极电极被引出的一侧）。
此外，对于以漏极电极或者源极电极中的另一方包围漏极电极或者源极电极中的任一方的方式配置的构成，除了图10D所示的以外，也能设成例如包围一方的电极为U字型、马蹄形、或者圆弧型的构成。
图10E形成有包围呈线状形成的漏极电极107的顶端部的圆弧形状的源极电极106。在包含圆弧形状的源极电极106、漏极电极107的顶端部以及被这些夹着的区域全部的区域的下方形成有半导体层104。沟道形状为圆弧。半导体层104的周缘在与漏极电极107重叠的部分位于栅极电极102的外侧，但在漏极电极107的两侧向栅极电极102的内侧进入。由此，在漏极电极107的两侧形成有调整部C1、C2。而且，在两侧，半导体层104的周缘也在与源极电极106重叠的部分位于栅极电极102的外侧，但在源极电极106的两侧向栅极电极102的内侧进入。此外，在图10E所示的例子中，在源极电极106重叠的部分，半导体层104具有沿着源极配线突出的凸部T1，但在与漏极电极107重叠的部分不具有凸部。这样，可以是仅在源极电极106侧设置半导体层104的凸部的构成。
在图10F所示的例子中，源极电极106的线状部分和与其平行的漏极电极107的线状部分交替配置。即，配置有3条源极电极106的线状部分和设置在它们之间的2个漏极电极107。被这些源极电极106的线状部分和漏极电极的线状部分夹着的区域（源极电极106和漏极电极107交叉的区域）为沟道区域。沟道形状为梳子型。3条源极电极106的线状部分连接到1条源极配线。2条漏极电极107的线状部分向1条漏极配线连接。包含源极电极106的线状部分、漏极电极107以及沟道区域的区域整体载置于栅极电极102和半导体层104上。即，半导体层104和栅极电极102的周缘位于上述区域的外侧。另外，栅极电极102在垂直于源极电极106或者漏极电极107的线状部分的方向向比半导体层104靠外侧延伸而形成。由此，半导体层104的周缘位于比栅极电极102的周缘靠内侧的调整部C1、C2形成于沟道区域的外侧。
在图10G所示的例子中，不仅在垂直于源极电极106的线状部分的方向，而且也在源极电极106的线状部分延伸的方向，在半导体层104的外侧延伸而形成栅极电极102。构成源极电极106的线状部分的顶端附近的调整部C3、C4、C5和漏极电极107的线状部分的顶端附近的调整部C7、C8。
图10H中，对于半导体层104，不仅包含源极电极106的线状部分和漏极电极107的线状部分的交叉部分，也包含连接源极电极106的线状部分彼此的源极电极106的部分和连接漏极电极107的线状部分彼此的漏极电极107在内的区域载置于半导体层104和栅极电极102上。栅极电极102在垂直于源极电极106或者漏极电极107的线状部分的方向在半导体层104的外侧延伸而形成。
在上述的图10A～图10H所示的例子中，均是以从源极电极106的某一点起通过半导体层104而到达漏极电极107的某点的路径必定有至少一部分在栅极电极102的上方通过的方式形成有栅极电极102、半导体层104、源极电极106以及漏极电极107。这样，可以说形成调整部与下述表达同义：以对源极电极106和半导体层104重叠的区域的任意点与漏极电极107和半导体层104重叠的区域的任意点进行连接、且在半导体层104上通过的线总是在栅极电极102上通过的方式形成半导体层104。即，以不存在不在栅极电极102上通过而仅在半导体层104上通过、从源极电极106和半导体层104重叠的区域的点起直至到达漏极电极107和半导体层104重叠的区域的点为止的路径（漏电路径）的方式形成半导体层104，由此能确保沟道区域，能使薄膜晶体管18特性提高或者稳定。
例如，如图11A所示，从源极电极106和半导体层104重叠的区域的点P1起在半导体层104上通过直至漏极电极107和半导体层104重叠的区域的点P2为止的连接路径L1不在栅极电极102上通过。例如，如图10B或者图10C所示，能以不存在这样的路径L1的方式形成调整部C1或者调整部C2。利用调整部C1或者调整部C2能使截止电流降低，能使薄膜晶体管18的特性提高。 
即使是图11B所示的构成，也存在不在栅极电极102上通过而 从源极电极106的点P3起通过半导体层104直至到达漏极电极107的点P4为止的路径L2。通过设为如不存在这样的线的构成（例如，图10D所示的构成），能降低截止电流。
即使是图11C所示的构成，也存在不在栅极电极102上通过而从源极电极106的点P5起通过半导体层104直至到达漏极电极107的点P6为止的路径L3。通过设为如不存在这样的线的构成（例如，图10E所示的构成），能降低截止电流。
即使是图11D所示的构成，也存在不在栅极电极102上通过而从源极电极106的点P7起通过半导体层104直至到达漏极电极107的点P8为止的路径L4。而且，也存在不在栅极电极102上通过而从漏极电极107的点P9起通过半导体层104直至到达源极电极106的点P10为止的路径L5。通过设为如不存在这样的线的构成（例如，图10F、图10G或者图10H所示的构成），能降低截止电流。
（第2实施方式） 
图12是示出第2实施方式的薄膜晶体管的构成例的俯视图。图12示出在有源矩阵基板5上相邻的2个薄膜晶体管18及其周边的配线的构成例。各个薄膜晶体管18具备栅极电极102、设于栅极电极102上的半导体层104、形成为梳子型的源极电极106以及隔着沟道区域与源极电极106相对的2个漏极电极107c、107d。漏极配线从漏极电极107c、107d分别引出并连接到像素电极（未图示）。这样，通过设为如下构成：在栅极电极102和半导体层104上设有源极电极106和与其对应的多个漏极电极107c、107d，从各个漏极电极107c、107d引出漏极配线，能进一步抑制相对于对准偏差的特性劣化。
在本实施方式中，连接到栅极电极102的栅极配线在显示画面的水平方向延伸而形成，连接到源极电极106的源极配线在显示画面的垂直方向延伸而形成。2个漏极电极107c、107d以栅极配线的延伸方向为轴呈线对称地配置。
栅极配线传送对薄膜晶体管18的栅极电极102的导通状态和截止状态进行切换的扫描信号（栅极信号）。源极配线传送与从源极驱动器16输出的显示图像的亮度（灰度级）相应的数据信号（电压 信号（灰度级电压））。漏极配线连接漏极电极107c、107d和像素电极。
另外，设有与栅极配线106并行的辅助电容配线110a、110b。辅助电容用配线110a、110b是用于按每像素产生规定的辅助电容的配线，以与栅极配线平行的方式设于相同层。另外，辅助电容用配线110a、110b包括与例如栅极配线相同的2层结构的金属膜，其端部连接到辅助电容的驱动部（例如，上述源极驱动器16）。
漏极配线也连接到设于辅助电容配线110a、110b的上方的辅助电容电极111。另外，可以在辅助电容电极111的上方设有用于连接到像素电极的接触孔。
在辅助电容电极111与辅助电容配线110a之间设有栅极绝缘膜103（参照图4A～图4C）。此外，优选在辅助电容电极111与辅助电容配线110a重叠的部分，辅助电容配线110a以位于辅助电容电极111的内侧的方式配置。即，优选辅助电容配线110a比辅助电容电极111小。
辅助电容配线110a也与源极配线交叉。在辅助电容配线110a与源极配线交叉的部分，在辅助电容配线110a与源极配线之间进一步设有半导体层113。半导体层113具有沿着源极配线延伸的方向突出的凸部T。由此，能抑制由对准偏差引起的源极配线或者辅助电容配线110a、110b的断线。
此外，在图12所示的例子中，对在源极配线与辅助电容配线110a、110b的交叉部分设有半导体层113的情况进行了说明，但在源极配线与其他配线的交叉部同样也能设置半导体层。另外，不仅源极配线，在漏极配线与其他配线的交叉部也同样能设置半导体层。由此，能抑制由对准的偏差引起的断线。
上面说明了实施方式，但本发明不限于上述第1实施方式和第2实施方式。例如栅极电极、源极电极以及漏极电极不限于上述2层金属膜。由例如Al、Mo、Ti、Ta等金属的单层膜或者层叠膜或者合金或者合金的层叠膜也能构成电极。另外，半导体层不限于非晶Si，可以由例如μc－Si、ZnO、IGZO等氧化物半导体形成。
另外，本发明的半导体装置除能应用于液晶显示装置之外，还能应用于具备具有用于控制像素的配线的基板的各种显示装置。例如PDP、FED（场发射显示器）、有机EL、无机EL、以及电润湿方式、电渗方式、电泳方式或者介电泳方式等的电场感应型显示装置能应用本发明。
工业上的可利用性
本发明能作为例如半导体装置、有源矩阵基板或者显示装置在工业上利用。
附图标记说明
18薄膜晶体管 
101基材（基板） 
102栅极电极
103栅极绝缘膜 
104半导体层
105电极接触层 
106源极电极
107漏极电极
108保护层
109层间绝缘膜 

Claims (10)

1.一种半导体装置，具备：
设于基板上的栅极电极；
半导体层，其设于上述栅极电极的上方，包含源极区域、漏极区域以及沟道区域；
源极电极，其在上述半导体层的上方连接到上述源极区域；以及
漏极电极，其在上述半导体层的上方连接到上述漏极区域，
上述半导体层在与上述漏极电极重叠的部分具有沿着从上述漏极电极引出的漏极配线延伸的方向向外侧突出的凸部，
上述半导体层在被上述漏极电极和上述源极电极夹着的上述沟道区域的外侧具有上述半导体层的周缘位于比上述栅极电极的周缘靠内侧的调整部，
由于上述半导体层的上述凸部，在上述漏极电极与上述半导体层重叠的部分，上述漏极电极以越过上述半导体层的台阶的部分的距离变长的方式形成，
在从上述源极电极引出的源极配线或者从上述漏极电极引出的漏极配线与其他配线交叉的部分，在上述其他配线与上述源极配线或者上述漏极配线之间还设有半导体层，
该半导体层具有沿着上述源极配线或者上述漏极配线延伸的方向突出的凸部。
2.一种半导体装置，具备：
设于基板上的栅极电极；
半导体层，其设于上述栅极电极的上方，包含源极区域、漏极区域以及沟道区域；
源极电极，其在上述半导体层的上方连接到上述源极区域；以及
漏极电极，其在上述半导体层的上方连接到上述漏极区域，
上述半导体层在与上述源极电极重叠的部分具有沿着从上述源极电极引出的源极配线延伸的方向向外侧突出的凸部，
上述半导体层在被上述漏极电极和上述源极电极夹着的上述沟道区域的外侧具有上述半导体层的周缘位于比上述栅极电极的周缘靠内侧的调整部，
由于上述半导体层的上述凸部，在上述源极电极与上述半导体层重叠的部分，上述源极电极以越过上述半导体层的台阶的部分的距离变长的方式形成，
上述源极电极在与上述半导体层的上述凸部重叠的部分比上述源极配线宽。
3.根据权利要求1所述的半导体装置，
上述半导体层在与上述源极电极重叠的部分还具有沿着从上述源极电极引出的源极配线延伸的方向向外侧突出的凸部。
4.根据权利要求2所述的半导体装置，
在从上述源极电极引出的源极配线或者从上述漏极电极引出的漏极配线与其他配线交叉的部分，在上述其他配线与上述源极配线或者上述漏极配线之间还设有半导体层，
该半导体层具有沿着上述源极配线或者上述漏极配线延伸的方向突出的凸部。
5.根据权利要求1～4中的任一项所述的半导体装置，
上述栅极电极具有在被上述源极电极和上述漏极电极夹着的区域的外侧延伸、且比上述半导体层向外侧突出的部分。
6.根据权利要求1～4中的任一项所述的半导体装置，
在上述半导体层，上述凸部和上述调整部连续。
7.根据权利要求1～4中的任一项所述的半导体装置，
上述源极电极和上述漏极电极中的任一方具有线状部分，另一方以从线的两侧包围上述线状部分的方式相对配置。
8.根据权利要求1～4中的任一项所述的半导体装置，
在上述栅极电极的上方隔着上述半导体层设有多个上述漏极电极或者源极电极中的任一方，从多个上述漏极电极或者源极电极分别引出漏极配线或者源极配线。
9.一种有源矩阵基板，具备权利要求1～8中的任一项所述的半导体装置。
10.一种显示装置，具备权利要求1～8中的任一项所述的半导体装置。
CN201180023044.0A 2010-05-10 2011-04-27 半导体装置、有源矩阵基板以及显示装置 Active CN102884634B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010108488 2010-05-10
JP2010-108488 2010-05-10
PCT/JP2011/060284 WO2011142265A1 (ja) 2010-05-10 2011-04-27 半導体装置、アクティブマトリクス基板、及び表示装置

Publications (2)

Publication Number Publication Date
CN102884634A CN102884634A (zh) 2013-01-16
CN102884634B true CN102884634B (zh) 2015-09-16

Family

ID=44914321

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180023044.0A Active CN102884634B (zh) 2010-05-10 2011-04-27 半导体装置、有源矩阵基板以及显示装置

Country Status (6)

Country Link
US (1) US8779430B2 (zh)
EP (1) EP2571059A1 (zh)
JP (1) JP5628302B2 (zh)
CN (1) CN102884634B (zh)
BR (1) BR112012028690A2 (zh)
WO (1) WO2011142265A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102101167B1 (ko) * 2012-02-03 2020-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6110693B2 (ja) * 2012-03-14 2017-04-05 株式会社半導体エネルギー研究所 半導体装置
JP5911767B2 (ja) * 2012-07-13 2016-04-27 株式会社東芝 固体撮像装置
JP6231825B2 (ja) * 2013-09-11 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
CN104460149B (zh) * 2014-12-03 2017-09-15 深圳市华星光电技术有限公司 一种阵列基板、显示装置
CN204314580U (zh) * 2015-01-08 2015-05-06 京东方科技集团股份有限公司 一种像素结构、阵列基板、显示面板和显示装置
CN204374567U (zh) * 2015-01-08 2015-06-03 京东方科技集团股份有限公司 一种像素结构、阵列基板、显示面板和显示装置
CN106353944A (zh) * 2016-11-04 2017-01-25 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板、显示装置
TWI618042B (zh) * 2017-05-19 2018-03-11 友達光電股份有限公司 驅動電路及顯示面板
CN107611172A (zh) * 2017-09-16 2018-01-19 天津大学 一种异质介质层柔性底栅晶体管及制备方法
CN112689792A (zh) * 2018-09-13 2021-04-20 堺显示器制品株式会社 液晶显示装置
CN112642502A (zh) * 2020-12-19 2021-04-13 电子科技大学中山学院 一种数字微流控芯片系统的制造和计算方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1470076A (zh) * 2000-10-12 2004-01-21 三洋电机株式会社 晶体管和包括晶体管的显示器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01133124U (zh) 1988-03-02 1989-09-11
JPH0220830A (ja) 1988-07-08 1990-01-24 Sharp Corp 薄膜トランジスタアレイ
JPH0250131A (ja) * 1988-08-12 1990-02-20 Hitachi Ltd 薄膜トランジスタ回路
JP2880918B2 (ja) * 1994-10-26 1999-04-12 松下電器産業株式会社 半導体装置及びその製造方法
JPH1187717A (ja) * 1997-09-04 1999-03-30 Hitachi Ltd 半導体装置とアクティブマトリックス基板および液晶表示装置
JP4100646B2 (ja) * 1998-12-28 2008-06-11 エルジー．フィリップス エルシーデー カンパニー，リミテッド 薄膜トランジスタおよびそれを備えた液晶表示装置
JP4596101B2 (ja) * 2000-10-18 2010-12-08 日本電気株式会社 液晶表示装置
JP2002141509A (ja) * 2000-11-01 2002-05-17 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及び液晶表示装置
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP4133919B2 (ja) 2004-04-27 2008-08-13 シャープ株式会社 アクティブマトリクス基板および表示装置
JP2008130967A (ja) 2006-11-24 2008-06-05 Seiko Epson Corp 電気光学装置及び電子機器
KR101404551B1 (ko) * 2008-05-09 2014-06-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1470076A (zh) * 2000-10-12 2004-01-21 三洋电机株式会社 晶体管和包括晶体管的显示器

Also Published As

Publication number Publication date
WO2011142265A1 (ja) 2011-11-17
CN102884634A (zh) 2013-01-16
JPWO2011142265A1 (ja) 2013-07-22
JP5628302B2 (ja) 2014-11-19
US8779430B2 (en) 2014-07-15
EP2571059A1 (en) 2013-03-20
US20130048999A1 (en) 2013-02-28
BR112012028690A2 (pt) 2018-05-15

Similar Documents

Publication Publication Date Title
CN102884634B (zh) 半导体装置、有源矩阵基板以及显示装置
US11914256B2 (en) Liquid crystal display device
US11003273B2 (en) Display device with sensor
CN104704546A (zh) 半导体装置和显示装置
US11493812B2 (en) Display device and semiconductor device
KR20140009339A (ko) 반도체 장치 및 그 제조방법 그리고 표시장치
KR20130101330A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US20110292312A1 (en) Liquid crystal display device and manufacturing method thereof
CN102096223B (zh) 显示装置及其制造方法
US8748892B2 (en) Thin film transistor and method for fabricating the same
CN110890386A (zh) 薄膜晶体管基板、液晶显示装置及有机电致发光显示装置
CN106782373A (zh) 显示设备及其显示面板
CN102043273B (zh) 常黑模式液晶显示器装置
CN104049423A (zh) 液晶显示装置
WO2014054558A1 (ja) 半導体装置及び表示装置
US9252158B2 (en) Thin film transistor array panel and method of manufacturing the same
KR101789236B1 (ko) 박막 트랜지스터 및 평판 표시 장치
KR100778354B1 (ko) 액정표시장치
US20140002434A1 (en) Display device
KR20150072118A (ko) 콘택홀 형성 방법 및 이를 적용한 어레이 기판
CN208937875U (zh) 阵列基板及具有该阵列基板的液晶显示装置
KR20120075034A (ko) 액정표시장치 어레이 기판 및 그 제조방법
KR20080057415A (ko) 박막 트랜지스터, 이를 갖는 어레이 기판 및 이를 갖는표시패널
KR100773876B1 (ko) 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR20070121266A (ko) 액정표시장치 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant