JPH1187717A - 半導体装置とアクティブマトリックス基板および液晶表示装置 - Google Patents
半導体装置とアクティブマトリックス基板および液晶表示装置Info
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- JPH1187717A JPH1187717A JP23969997A JP23969997A JPH1187717A JP H1187717 A JPH1187717 A JP H1187717A JP 23969997 A JP23969997 A JP 23969997A JP 23969997 A JP23969997 A JP 23969997A JP H1187717 A JPH1187717 A JP H1187717A
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- electrode
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Abstract
(57)【要約】
【課題】バックライトや光源を用いる高輝度の液晶表示
装置のコントラスト低下や表示むらなどの画質劣化を改
善する光リーク電流を抑制したＴＦＴ（Ｔhin Ｆilm Ｔ
ransistor）を備えた液晶表示装置用アクティブマトリ
ックス基板の提供。 【解決手段】透明基板上にゲート電極２、半導体層４、
ソース電極７、ドレイン電極６を備えた電界効果型ＴＦ
Ｔと透明電極を有するアクティブマトリックス基板の前
記ゲート電極２のエッジ上の半導体層の幅が、ゲート電
極上のチャネル部の半導体層の幅より小さく形成（ａ＜
ｂ）されているアクティブマトリックス基板。
装置のコントラスト低下や表示むらなどの画質劣化を改
善する光リーク電流を抑制したＴＦＴ（Ｔhin Ｆilm Ｔ
ransistor）を備えた液晶表示装置用アクティブマトリ
ックス基板の提供。 【解決手段】透明基板上にゲート電極２、半導体層４、
ソース電極７、ドレイン電極６を備えた電界効果型ＴＦ
Ｔと透明電極を有するアクティブマトリックス基板の前
記ゲート電極２のエッジ上の半導体層の幅が、ゲート電
極上のチャネル部の半導体層の幅より小さく形成（ａ＜
ｂ）されているアクティブマトリックス基板。
Description
【０００１】
【発明の属する技術分野】本発明は、光学変調素子用の
電界効果型トランジスタに関し、特に、それを用いた直
視型並びに投写型の液晶表示装置に関する。
電界効果型トランジスタに関し、特に、それを用いた直
視型並びに投写型の液晶表示装置に関する。
【０００２】
【従来の技術】近年、薄型で軽量の表示装置として、直
視型の液晶ディスプレイが広く用いられるようになって
きた。また、大画面の映像を得るためには、投写型液晶
ディスプレイが用いられている。
視型の液晶ディスプレイが広く用いられるようになって
きた。また、大画面の映像を得るためには、投写型液晶
ディスプレイが用いられている。
【０００３】液晶ディスプレイは大別して単純マトリッ
クス方式とアクティブマトリックス方式がある。このう
ち、アクティブマトリックス型液晶ディスプレイは、各
画素にＴＦＴ（Ｔhin Ｆilm Ｔransistor）を形成し、
液晶に印加される電圧を保持することにより、コントラ
ストや応答性の優れた良好な画質を得ることができる。
クス方式とアクティブマトリックス方式がある。このう
ち、アクティブマトリックス型液晶ディスプレイは、各
画素にＴＦＴ（Ｔhin Ｆilm Ｔransistor）を形成し、
液晶に印加される電圧を保持することにより、コントラ
ストや応答性の優れた良好な画質を得ることができる。
【０００４】ＴＦＴは、ゲート電極、ゲート絶縁膜、半
導体層、ソース電極、ドレイン電極から構成される。こ
の内、半導体層は非晶質Ｓｉや結晶質Ｓｉなどで形成さ
れている。
導体層、ソース電極、ドレイン電極から構成される。こ
の内、半導体層は非晶質Ｓｉや結晶質Ｓｉなどで形成さ
れている。
【０００５】ここで、半導体層に光が入射すると光電流
が発生する。光電流が発生するとＴＦＴのオフ特性が劣
化する。逆スタガ構造などのボトムゲート型ＴＦＴで
は、基板側から入射した光に対して、ゲート電極が遮光
するためチャネル部には光が入射しない。このためにチ
ャネル部からは光電流が発生しない構成となっている。
が発生する。光電流が発生するとＴＦＴのオフ特性が劣
化する。逆スタガ構造などのボトムゲート型ＴＦＴで
は、基板側から入射した光に対して、ゲート電極が遮光
するためチャネル部には光が入射しない。このためにチ
ャネル部からは光電流が発生しない構成となっている。
【０００６】
【発明が解決しようとする課題】しかし、上記従来技術
のＴＦＴでは、ゲート電極からはみ出した部分の半導体
層については、光リーク電流の発生抑制は考慮されてい
ない。ボトムゲート型のＴＦＴにおいても、この部分に
光が入射すると光電流が観測される。このため、直視型
や投写型の液晶表示装置に適用する際、バックライトや
光源の光強度を増大した場合に、光リーク電流の発生に
よりＴＦＴのオフ電流が増大し、画素電極に書き込んだ
チャージがリークする。このため、コントラストの低下
や表示むらなど画質の劣化を引き起こすと云う問題があ
った。
のＴＦＴでは、ゲート電極からはみ出した部分の半導体
層については、光リーク電流の発生抑制は考慮されてい
ない。ボトムゲート型のＴＦＴにおいても、この部分に
光が入射すると光電流が観測される。このため、直視型
や投写型の液晶表示装置に適用する際、バックライトや
光源の光強度を増大した場合に、光リーク電流の発生に
よりＴＦＴのオフ電流が増大し、画素電極に書き込んだ
チャージがリークする。このため、コントラストの低下
や表示むらなど画質の劣化を引き起こすと云う問題があ
った。
【０００７】本発明の目的は、この光リーク電流を低減
したＴＦＴを提供することにある。また、このＴＦＴを
用いて画質の優れた直視型および投写型液晶表示装置を
提供することにある。
したＴＦＴを提供することにある。また、このＴＦＴを
用いて画質の優れた直視型および投写型液晶表示装置を
提供することにある。
【０００８】
【課題を解決するための手段】ＴＦＴを作製するプロセ
スでは、半導体層をエッチングにより島状に加工する。
この際、従来技術では半導体層の平面構造は、図６に示
すように矩形を基本とした形状になっている。この構造
では、ゲート電極２上のソース電極７とドレイン電極６
間の半導体層４の幅と、ゲート電極２のエッジ上の半導
体層の幅が等しくなっている。
スでは、半導体層をエッチングにより島状に加工する。
この際、従来技術では半導体層の平面構造は、図６に示
すように矩形を基本とした形状になっている。この構造
では、ゲート電極２上のソース電極７とドレイン電極６
間の半導体層４の幅と、ゲート電極２のエッジ上の半導
体層の幅が等しくなっている。
【０００９】ＴＦＴを液晶表示装置に使用する際、光は
透明基板側から入射する。逆スタガＴＦＴでは、ゲート
電極２からはみ出した半導体層４に光が入射し、キャリ
アが発生する。特に、ソース電極７やドレイン電極６か
らはみ出た部分で発生したキャリアは、それらの電極に
阻害されることなく、島の辺に平行な最短距離でソース
電極７とドレイン電極６間のチャネル部に到達すること
が可能である。従って、このような構造のＴＦＴでは光
リーク電流量が比較的大きくなる。
透明基板側から入射する。逆スタガＴＦＴでは、ゲート
電極２からはみ出した半導体層４に光が入射し、キャリ
アが発生する。特に、ソース電極７やドレイン電極６か
らはみ出た部分で発生したキャリアは、それらの電極に
阻害されることなく、島の辺に平行な最短距離でソース
電極７とドレイン電極６間のチャネル部に到達すること
が可能である。従って、このような構造のＴＦＴでは光
リーク電流量が比較的大きくなる。
【００１０】特開平２−１０３３１号公報では、ソース
電極、ドレイン電極を以下に述べるような形状に加工し
たＴＦＴを開示している。このＴＦＴでは、ゲート電極
エッジ上のソース電極、ドレイン電極幅をチャネル部で
のそれらの電極幅より小さくなるように形成している。
このため、ゲート電極およびソース電極、ドレイン電極
からはみ出した半導体層で発生した光キャリアの一部
が、チャネル部に最短距離で走行する場合、ソース電
極、ドレイン電極の下を通るため、それらの電極に吸収
され光リーク電流として観測されなくなる。このためＴ
ＦＴの光リーク電流を低減できるものと考えられる。
電極、ドレイン電極を以下に述べるような形状に加工し
たＴＦＴを開示している。このＴＦＴでは、ゲート電極
エッジ上のソース電極、ドレイン電極幅をチャネル部で
のそれらの電極幅より小さくなるように形成している。
このため、ゲート電極およびソース電極、ドレイン電極
からはみ出した半導体層で発生した光キャリアの一部
が、チャネル部に最短距離で走行する場合、ソース電
極、ドレイン電極の下を通るため、それらの電極に吸収
され光リーク電流として観測されなくなる。このためＴ
ＦＴの光リーク電流を低減できるものと考えられる。
【００１１】本発明では、さらに光リーク電流を低減す
るため、ＴＦＴの半導体層を以下に述べる形状にした。
即ち、ゲート電極エッジ上の半導体層の長さが、ゲート
電極上でソース電極端、ドレイン電極端およびそれらの
電極端の延長線の間に存在する半導体層の幅より小さく
なるように形成した。
るため、ＴＦＴの半導体層を以下に述べる形状にした。
即ち、ゲート電極エッジ上の半導体層の長さが、ゲート
電極上でソース電極端、ドレイン電極端およびそれらの
電極端の延長線の間に存在する半導体層の幅より小さく
なるように形成した。
【００１２】このように半導体層を形成することによっ
て、ゲート電極、ソース電極、ドレイン電極からはみ出
した半導体層の面積を小さくすることができ、その結
果、光リーク電流を低減することができる。また、特開
平２−１０３３１号公報と同様の形状にソース電極、ド
レイン電極を加工することにより、さらに光リーク電流
を低減することができる。
て、ゲート電極、ソース電極、ドレイン電極からはみ出
した半導体層の面積を小さくすることができ、その結
果、光リーク電流を低減することができる。また、特開
平２−１０３３１号公報と同様の形状にソース電極、ド
レイン電極を加工することにより、さらに光リーク電流
を低減することができる。
【００１３】上記のＴＦＴを液晶表示装置用のアクティ
ブマトリックス基板に適用し、直視型液晶表示装置や投
写型液晶表示装置を作製することにより、より明るいバ
ックライトや光源を用いても画素電極の電位の低下を招
くことがなく、コントラストの高い、表示むらの少ない
表示装置を提供することが可能になる。
ブマトリックス基板に適用し、直視型液晶表示装置や投
写型液晶表示装置を作製することにより、より明るいバ
ックライトや光源を用いても画素電極の電位の低下を招
くことがなく、コントラストの高い、表示むらの少ない
表示装置を提供することが可能になる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、後述の実施例の図２により説明する。ＴＦＴとして
逆スタガ構造を採用する場合、まず透明基板１上に金属
層をスパッタリング法などで形成する。その金属として
はＡｌ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃ
ｏ、Ｎｉおよびそれらの合金などが挙げられる。この、
金属層をホトリソグラフィ工程などにより加工しゲート
電極２を形成する。
て、後述の実施例の図２により説明する。ＴＦＴとして
逆スタガ構造を採用する場合、まず透明基板１上に金属
層をスパッタリング法などで形成する。その金属として
はＡｌ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃ
ｏ、Ｎｉおよびそれらの合金などが挙げられる。この、
金属層をホトリソグラフィ工程などにより加工しゲート
電極２を形成する。
【００１５】次いで、ＣＶＤ（Ｃhemical Ｖaper Ｄepo
sition）法などによりゲート絶縁膜３、半導体層４を形
成する。絶縁層としてはＳｉＮ膜、ＳｉＯ2膜などが挙
げられる。また、半導体層４としては非晶質Ｓｉ膜、結
晶質Ｓｉ膜、微結晶Ｓｉ膜などが挙げられる。
sition）法などによりゲート絶縁膜３、半導体層４を形
成する。絶縁層としてはＳｉＮ膜、ＳｉＯ2膜などが挙
げられる。また、半導体層４としては非晶質Ｓｉ膜、結
晶質Ｓｉ膜、微結晶Ｓｉ膜などが挙げられる。
【００１６】さらにコンタクト層５をＣＶＤ法などで形
成する。コンタクト層５としては、リンをドープした非
晶質Ｓｉ膜、結晶質Ｓｉ膜、微結晶Ｓｉ膜などが挙げら
れる。ホトリソグラフィ法などにより半導体層４、コン
タクト層５を島状に加工する。
成する。コンタクト層５としては、リンをドープした非
晶質Ｓｉ膜、結晶質Ｓｉ膜、微結晶Ｓｉ膜などが挙げら
れる。ホトリソグラフィ法などにより半導体層４、コン
タクト層５を島状に加工する。
【００１７】この際、図３に示すように、ゲート電極２
のエッジ上の半導体層４の幅（ａ、ａ'）が、ゲート電
極２上のチャネル部の半導体層４の幅（ｂ、ｂ'）より
小さくなるように加工することにある。即ち、ａ＜ｂ、
ａ'＜ｂ'となる。
のエッジ上の半導体層４の幅（ａ、ａ'）が、ゲート電
極２上のチャネル部の半導体層４の幅（ｂ、ｂ'）より
小さくなるように加工することにある。即ち、ａ＜ｂ、
ａ'＜ｂ'となる。
【００１８】次いで、スパッタリング法などで金属膜を
形成する。この金属としてはＡｌ、Ｃｒ、Ｍｏ、Ｔａ、
Ｔｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃｏ、Ｎｉおよびそれらの合金
などが挙げられる。金属膜をホトリソグラフィ工程など
により加工しドレイン電極６およびソース電極７を形成
する。この際、これらの電極も図９、１２に示すよう
に、ゲート電極２のエッジ上の電極幅（ｃ）がゲート電
極２上のチャネル部の電極幅（ｄ）より小さくなるよう
に加工すると効果が上がる。さらに、エッチングにより
チャネル部のコンタクト層を除去する。
形成する。この金属としてはＡｌ、Ｃｒ、Ｍｏ、Ｔａ、
Ｔｉ、Ｗ、Ｎｂ、Ｆｅ、Ｃｏ、Ｎｉおよびそれらの合金
などが挙げられる。金属膜をホトリソグラフィ工程など
により加工しドレイン電極６およびソース電極７を形成
する。この際、これらの電極も図９、１２に示すよう
に、ゲート電極２のエッジ上の電極幅（ｃ）がゲート電
極２上のチャネル部の電極幅（ｄ）より小さくなるよう
に加工すると効果が上がる。さらに、エッチングにより
チャネル部のコンタクト層を除去する。
【００１９】次いで、ＣＶＤ法や塗布法などにより保護
性絶縁膜８を形成する。この保護性絶縁膜としては、Ｓ
ｉＮ膜、ＳｉＯ2膜および有機樹脂膜などが挙げられ
る。この保護性絶縁膜８をホトリソグラフィ法などで加
工して、コンタクトホール９を形成する。
性絶縁膜８を形成する。この保護性絶縁膜としては、Ｓ
ｉＮ膜、ＳｉＯ2膜および有機樹脂膜などが挙げられ
る。この保護性絶縁膜８をホトリソグラフィ法などで加
工して、コンタクトホール９を形成する。
【００２０】さらに、この上にスパッタリング法などに
より透明導電膜を形成する。この透明導電膜をホトリソ
グラフィ法などで加工し画素電極１０を形成し、アクテ
ィブマトリックス基板を完成する。
より透明導電膜を形成する。この透明導電膜をホトリソ
グラフィ法などで加工し画素電極１０を形成し、アクテ
ィブマトリックス基板を完成する。
【００２１】図３、９、１２に示したＴＦＴに、透明基
板１の裏面から光を照射した場合、チャネル部の半導体
層４はゲート電極２で遮光されるため、ゲート電極２か
らはみ出した半導体層４に光が入射する。この際、半導
体層４に光キャリアが発生するが、ソース電極７および
ドレイン電極６の下で発生したキャリアは、それらの電
極に吸収される確率が高い。しかし、それらの電極から
はみ出した部分の半導体層４で発生したキャリアは、チ
ャネル領域に拡散する確率が高くなる。このため、光リ
ーク電流として観測され、光照射時のＴＦＴのオフ特性
の劣化を招く。
板１の裏面から光を照射した場合、チャネル部の半導体
層４はゲート電極２で遮光されるため、ゲート電極２か
らはみ出した半導体層４に光が入射する。この際、半導
体層４に光キャリアが発生するが、ソース電極７および
ドレイン電極６の下で発生したキャリアは、それらの電
極に吸収される確率が高い。しかし、それらの電極から
はみ出した部分の半導体層４で発生したキャリアは、チ
ャネル領域に拡散する確率が高くなる。このため、光リ
ーク電流として観測され、光照射時のＴＦＴのオフ特性
の劣化を招く。
【００２２】そこで、本発明では、前記（図３、９、１
２）のように半導体層を加工することにより、この領域
を従来ＴＦＴ（図６）に比べて小さくすることができ、
光リーク電流を抑制できる。
２）のように半導体層を加工することにより、この領域
を従来ＴＦＴ（図６）に比べて小さくすることができ、
光リーク電流を抑制できる。
【００２３】また、ソース電極７、ドレイン電極６を図
９、１２のように加工することにより、光キャリアがチ
ャネル部に到達する前に、これらの電極に吸収される割
合を増加でき、さらに光リーク電流を抑制することがで
きる。
９、１２のように加工することにより、光キャリアがチ
ャネル部に到達する前に、これらの電極に吸収される割
合を増加でき、さらに光リーク電流を抑制することがで
きる。
【００２４】上記のアクティブマトリックス基板上に配
向膜を形成し、対向基板を張り合わせ液晶を封入し、液
晶パネルを完成する。この、液晶パネルでは、バックラ
イトの光量を増大させても、画素電極の保持電位を良好
に保つことができるので、明るく高コントラストで表示
むらの少ない高画質の液晶表示装置を提供することがで
きる。
向膜を形成し、対向基板を張り合わせ液晶を封入し、液
晶パネルを完成する。この、液晶パネルでは、バックラ
イトの光量を増大させても、画素電極の保持電位を良好
に保つことができるので、明るく高コントラストで表示
むらの少ない高画質の液晶表示装置を提供することがで
きる。
【００２５】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００２６】〔実施例１〕図１に本発明によるアクティ
ブマトリックス基板の画素部の平面図を、図２にその要
部断面図（Ａ−Ａ'）を示す。また、図３にＴＦＴ部の
詳細を示す。
ブマトリックス基板の画素部の平面図を、図２にその要
部断面図（Ａ−Ａ'）を示す。また、図３にＴＦＴ部の
詳細を示す。
【００２７】透明基板１上にスパッタリング法によりＣ
ｒ膜を２００ｎｍの厚さに成膜した。次いで、ホトリソ
グラフィ工程によりゲート電極２に加工した。次に、基
板をプラズマＣＶＤ装置中に設置し、ゲート絶縁膜３と
してＳｉＮ膜を３５０ｎｍ、半導体層４としてａ−Ｓｉ
膜を２００ｎｍ、さらにコンタクト層５としてｎ+ａ−
Ｓｉ膜を３０ｎｍの厚さに形成した。
ｒ膜を２００ｎｍの厚さに成膜した。次いで、ホトリソ
グラフィ工程によりゲート電極２に加工した。次に、基
板をプラズマＣＶＤ装置中に設置し、ゲート絶縁膜３と
してＳｉＮ膜を３５０ｎｍ、半導体層４としてａ−Ｓｉ
膜を２００ｎｍ、さらにコンタクト層５としてｎ+ａ−
Ｓｉ膜を３０ｎｍの厚さに形成した。
【００２８】原料ガスとしては、ＳｉＮ膜の成膜にはＳ
ｉＨ4＋ＮＨ3＋Ｈ2の混合ガス、ａ−Ｓｉの成膜にはＳ
ｉＨ4＋Ｈ2の混合ガス、ｎ+ａ−Ｓｉの成膜にはＳｉＨ4
＋Ｈ2の混合ガスにＰＨ3を添加したものを用いた。
ｉＨ4＋ＮＨ3＋Ｈ2の混合ガス、ａ−Ｓｉの成膜にはＳ
ｉＨ4＋Ｈ2の混合ガス、ｎ+ａ−Ｓｉの成膜にはＳｉＨ4
＋Ｈ2の混合ガスにＰＨ3を添加したものを用いた。
【００２９】次いで、ホトリソグラフィ工程によりａ−
Ｓｉ、ｎ+ａ−Ｓｉを島状に加工しＴＦＴ部を形成し
た。この際、図３に示すようにゲート電極２のエッジ上
のａ−Ｓｉの幅（ａ、ａ'）がゲート電極上のチャネル
部のａ−Ｓｉの幅（ｂ、ｂ'）より小さくなるよう、即
ち、ａ＜ｂ、ａ'＜ｂ'となるように加工した。
Ｓｉ、ｎ+ａ−Ｓｉを島状に加工しＴＦＴ部を形成し
た。この際、図３に示すようにゲート電極２のエッジ上
のａ−Ｓｉの幅（ａ、ａ'）がゲート電極上のチャネル
部のａ−Ｓｉの幅（ｂ、ｂ'）より小さくなるよう、即
ち、ａ＜ｂ、ａ'＜ｂ'となるように加工した。
【００３０】次に、スパッタリング法によりＣｒ膜を２
００ｎｍの厚さに成膜し、ホトリソグラフィ工程によ
り、ドレイン電極６、ソース電極７に加工した。その
後、ｎ+ａ−Ｓｉ膜をドライエッチングにより除去し
た。この上に保護性絶縁膜８としてプラズマＣＶＤ法に
よりＳｉＮ膜を５００ｎｍの厚さに成膜した。さらに、
ホトリソグラフィ工程でゲート絶縁膜３、保護性絶縁膜
８のＳｉＮにソース電極７、ドレイン電極６の端子部、
ゲート電極２の端子部のコンタクトホール９を形成し
た。
００ｎｍの厚さに成膜し、ホトリソグラフィ工程によ
り、ドレイン電極６、ソース電極７に加工した。その
後、ｎ+ａ−Ｓｉ膜をドライエッチングにより除去し
た。この上に保護性絶縁膜８としてプラズマＣＶＤ法に
よりＳｉＮ膜を５００ｎｍの厚さに成膜した。さらに、
ホトリソグラフィ工程でゲート絶縁膜３、保護性絶縁膜
８のＳｉＮにソース電極７、ドレイン電極６の端子部、
ゲート電極２の端子部のコンタクトホール９を形成し
た。
【００３１】さらに、スパッタリング法によりＩＴＯ
（Ｉndim Ｔin Ｏxide）膜を２００ｎｍの厚さに成膜し
た。ホトリソグラフィ工程によりＩＴＯ膜を加工し画素
電極１０を形成した。この、ＴＦＴのゲート電圧／ドレ
イン電流特性を図４に示す。
（Ｉndim Ｔin Ｏxide）膜を２００ｎｍの厚さに成膜し
た。ホトリソグラフィ工程によりＩＴＯ膜を加工し画素
電極１０を形成した。この、ＴＦＴのゲート電圧／ドレ
イン電流特性を図４に示す。
【００３２】本発明のＴＦＴでは、ガラス基板１からの
光照射でゲート電圧が負の領域で図６に示した従来ＴＦ
Ｔに比べてドレイン電流が低くなっており、光リーク電
流が抑制されていることが分かる。
光照射でゲート電圧が負の領域で図６に示した従来ＴＦ
Ｔに比べてドレイン電流が低くなっており、光リーク電
流が抑制されていることが分かる。
【００３３】さらに、図５に示すように作製したアクテ
ィブマトリックス基板１１の上に配向膜１５を形成し、
スペーサ１６を介して透明電極１８付きの対向基板１２
と張り合わせてネマティック液晶１３を封入した。得ら
れた液晶表示装置では、バックライト３１の照射下で従
来技術のＴＦＴの場合と比較して１０％以上コントラス
トが高く、表示むらのない良好な画質を示すことが分か
った。
ィブマトリックス基板１１の上に配向膜１５を形成し、
スペーサ１６を介して透明電極１８付きの対向基板１２
と張り合わせてネマティック液晶１３を封入した。得ら
れた液晶表示装置では、バックライト３１の照射下で従
来技術のＴＦＴの場合と比較して１０％以上コントラス
トが高く、表示むらのない良好な画質を示すことが分か
った。
【００３４】〔実施例２〕図７に本発明による一実施例
の横電界方式液晶表示装置用アクティブマトリックス基
板の画素部の平面図を示す。
の横電界方式液晶表示装置用アクティブマトリックス基
板の画素部の平面図を示す。
【００３５】透明基板上にスパッタリング法によりＣｒ
膜を２００ｎｍの厚さに成膜した。次いで、ホトリソグ
ラフィ工程によりゲート電極２およびコモン電極２２に
加工した。この内、コモン電極２２は櫛歯状に加工し
た。
膜を２００ｎｍの厚さに成膜した。次いで、ホトリソグ
ラフィ工程によりゲート電極２およびコモン電極２２に
加工した。この内、コモン電極２２は櫛歯状に加工し
た。
【００３６】次いで、実施例１と同様の方法でゲート絶
縁膜、半導体層４、コンタクト層５を形成し、ホトリソ
グラフィ工程により半導体層４、コンタクト層を図７に
示すように島状に加工した。この形状は図３に示した形
状とほぼ同じである。
縁膜、半導体層４、コンタクト層５を形成し、ホトリソ
グラフィ工程により半導体層４、コンタクト層を図７に
示すように島状に加工した。この形状は図３に示した形
状とほぼ同じである。
【００３７】次に、スパッタリング法によりＣｒ膜を２
００ｎｍの厚さに成膜し、ホトリソグラフィ工程によ
り、ドレイン電極６、ソース電極７に加工した。この
内、ソース電極７は櫛歯状に加工した。その後、ｎ+ａ
−Ｓｉ膜をドライエッチング法により除去した。
００ｎｍの厚さに成膜し、ホトリソグラフィ工程によ
り、ドレイン電極６、ソース電極７に加工した。この
内、ソース電極７は櫛歯状に加工した。その後、ｎ+ａ
−Ｓｉ膜をドライエッチング法により除去した。
【００３８】この上に保護性絶縁膜８としてプラズマＣ
ＶＤ法によりＳｉＮ膜を５００ｎｍの厚さに成膜し、ホ
トリソグラフィ工程で端子部を加工しアクティブマトリ
ックス基板を得た。
ＶＤ法によりＳｉＮ膜を５００ｎｍの厚さに成膜し、ホ
トリソグラフィ工程で端子部を加工しアクティブマトリ
ックス基板を得た。
【００３９】さらに、このアクティブマトリックス基板
上に配向膜１５を形成し、スペーサ１６を介して対向基
板１２と張り合わせて液晶を封入した。得られた液晶表
示装置ではバックライト３１の照射下で、従来技術のＴ
ＦＴの場合と比較して１０％以上コントラストが高く、
表示むらのない良好な画質を示すことが分かった。
上に配向膜１５を形成し、スペーサ１６を介して対向基
板１２と張り合わせて液晶を封入した。得られた液晶表
示装置ではバックライト３１の照射下で、従来技術のＴ
ＦＴの場合と比較して１０％以上コントラストが高く、
表示むらのない良好な画質を示すことが分かった。
【００４０】〔実施例３〕図８に本発明による一実施例
のアクティブマトリックス基板の画素部の平面図を、図
９にＴＦＴ部の詳細を示す。
のアクティブマトリックス基板の画素部の平面図を、図
９にＴＦＴ部の詳細を示す。
【００４１】実施例１と同様の方法で透明基板１上にゲ
ート電極２、ゲート絶縁層３、半導体層４、コンタクト
層５を形成した。半導体層４、コンタクト層５を図９に
示す島状に加工した。この場合、実施例１と同様ａ＜ｂ
となっている。
ート電極２、ゲート絶縁層３、半導体層４、コンタクト
層５を形成した。半導体層４、コンタクト層５を図９に
示す島状に加工した。この場合、実施例１と同様ａ＜ｂ
となっている。
【００４２】次にスパッタリング法によりＣｒ膜を２０
０ｎｍの厚さに成膜し、ホトリソグラフィ工程により、
図９に示す形状にドレイン電極６、ソース電極７に加工
した。この場合、ゲート電極２のエッジ上のソース、ド
レイン電極幅（ｃ）がゲート電極上のチャネル部の電極
幅（ｄ）より小さくなっている。
０ｎｍの厚さに成膜し、ホトリソグラフィ工程により、
図９に示す形状にドレイン電極６、ソース電極７に加工
した。この場合、ゲート電極２のエッジ上のソース、ド
レイン電極幅（ｃ）がゲート電極上のチャネル部の電極
幅（ｄ）より小さくなっている。
【００４３】その後、ｎ+ａ−Ｓｉ膜をドライエッチン
グにより除去した。この上に保護性絶縁膜８としてプラ
ズマＣＶＤ法によりＳｉＮ膜を５００ｎｍの厚さに成膜
した。
グにより除去した。この上に保護性絶縁膜８としてプラ
ズマＣＶＤ法によりＳｉＮ膜を５００ｎｍの厚さに成膜
した。
【００４４】さらに、ホトリソグラフィ工程でゲート絶
縁膜、保護性絶縁膜８のＳｉＮにソース電極７、ドレイ
ン電極端子部、ゲート電極端子部のコンタクトホール９
を形成した。さらに、スパッタリング法によりＩＴＯ膜
を２００ｎｍの厚さに成膜した。ホトリソグラフィ工程
によりＩＴＯ膜を加工し画素電極１０を形成した。
縁膜、保護性絶縁膜８のＳｉＮにソース電極７、ドレイ
ン電極端子部、ゲート電極端子部のコンタクトホール９
を形成した。さらに、スパッタリング法によりＩＴＯ膜
を２００ｎｍの厚さに成膜した。ホトリソグラフィ工程
によりＩＴＯ膜を加工し画素電極１０を形成した。
【００４５】この、ＴＦＴのゲート電圧／ドレイン電流
特性を図１０に示す。
特性を図１０に示す。
【００４６】本発明のＴＦＴでは、ガラス基板１からの
光照射下でゲート電圧が負の領域で従来ＴＦＴや実施例
１のＴＦＴに比べてドレイン電流が低くなっており、光
リーク電流が抑制されていることが分かった。
光照射下でゲート電圧が負の領域で従来ＴＦＴや実施例
１のＴＦＴに比べてドレイン電流が低くなっており、光
リーク電流が抑制されていることが分かった。
【００４７】作製したアクティブマトリックス基板上に
実施例１と同様に配向膜１５を形成し、スペーサ１６を
介して透明電極付きの対向基板と張り合わせて液晶を封
入した。得られた液晶表示装置ではバックライト照射下
で従来技術のＴＦＴの場合と比較して、１０％以上コン
トラストが高く、表示むらのない良好な画質を示すこと
が分かった。
実施例１と同様に配向膜１５を形成し、スペーサ１６を
介して透明電極付きの対向基板と張り合わせて液晶を封
入した。得られた液晶表示装置ではバックライト照射下
で従来技術のＴＦＴの場合と比較して、１０％以上コン
トラストが高く、表示むらのない良好な画質を示すこと
が分かった。
【００４８】〔実施例４〕図１１に本発明による一実施
例のアクティブマトリックス基板の画素部の平面図を、
図１２にＴＦＴ部の詳細を示す。
例のアクティブマトリックス基板の画素部の平面図を、
図１２にＴＦＴ部の詳細を示す。
【００４９】実施例１と同様の方法で透明基板１上にゲ
ート電極２、ゲート絶縁層３、半導体層４、コンタクト
層５を形成した。半導体層４、コンタクト層５を図１２
に示す島状に加工した。この場合、実施例１（図３）と
同様にａ＜ｂとなっている。
ート電極２、ゲート絶縁層３、半導体層４、コンタクト
層５を形成した。半導体層４、コンタクト層５を図１２
に示す島状に加工した。この場合、実施例１（図３）と
同様にａ＜ｂとなっている。
【００５０】次にスパッタリング法によりＣｒ膜を２０
０ｎｍの厚さに成膜し、ホトリソグラフィ工程により、
図１２に示す形状にドレイン電極６、ソース電極７に加
工した。この場合、ゲート電極２のエッジ上のソース、
ドレイン電極幅（ｃ）がゲート電極上のチャネル部の電
極幅（ｄ）より小さくなっている。
０ｎｍの厚さに成膜し、ホトリソグラフィ工程により、
図１２に示す形状にドレイン電極６、ソース電極７に加
工した。この場合、ゲート電極２のエッジ上のソース、
ドレイン電極幅（ｃ）がゲート電極上のチャネル部の電
極幅（ｄ）より小さくなっている。
【００５１】その後、ｎ+ａ−Ｓｉ膜をドライエッチン
グにより除去した。この上に保護性絶縁膜８としてプラ
ズマＣＶＤ法によりＳｉＮ膜を５００ｎｍの厚さに成膜
した。さらに、ホトリソグラフィ工程でゲート絶縁膜、
保護性絶縁膜のＳｉＮにソース電極、ドレイン電極端子
部、ゲート電極端子部のコンタクトホール９を形成し
た。
グにより除去した。この上に保護性絶縁膜８としてプラ
ズマＣＶＤ法によりＳｉＮ膜を５００ｎｍの厚さに成膜
した。さらに、ホトリソグラフィ工程でゲート絶縁膜、
保護性絶縁膜のＳｉＮにソース電極、ドレイン電極端子
部、ゲート電極端子部のコンタクトホール９を形成し
た。
【００５２】さらに、スパッタリング法によりＩＴＯ膜
を２００ｎｍの厚さに成膜した。ホトリソグラフィ工程
によりＩＴＯ膜を加工し画素電極１０を形成した。
を２００ｎｍの厚さに成膜した。ホトリソグラフィ工程
によりＩＴＯ膜を加工し画素電極１０を形成した。
【００５３】この、ＴＦＴのゲート電圧／ドレイン電流
特性を図１３に示す。本発明のＴＦＴでは、ガラス基板
からの光照射下で、ゲート電圧が負の領域で従来ＴＦＴ
や実施例１のＴＦＴに比べドレイン電流が低くなってお
り、光リーク電流が抑制されていることが分かった。
特性を図１３に示す。本発明のＴＦＴでは、ガラス基板
からの光照射下で、ゲート電圧が負の領域で従来ＴＦＴ
や実施例１のＴＦＴに比べドレイン電流が低くなってお
り、光リーク電流が抑制されていることが分かった。
【００５４】作製したアクティブマトリックス基板上に
配向膜１５を形成し、スペーサ１６を介して透明電極付
きの対向基板と張り合わせて液晶を封入した。得られた
液晶パネルを、図１４に示す光学系に組み込み投写型液
晶表示装置を作製した。この結果、高輝度、高コントラ
ストで、表示むらの無い投写型表示装置が得られた。
配向膜１５を形成し、スペーサ１６を介して透明電極付
きの対向基板と張り合わせて液晶を封入した。得られた
液晶パネルを、図１４に示す光学系に組み込み投写型液
晶表示装置を作製した。この結果、高輝度、高コントラ
ストで、表示むらの無い投写型表示装置が得られた。
【００５５】
【発明の効果】本発明によれば、光リーク電流の小さい
ＴＦＴを得ることができ、明るく高コントラストで、表
示むらの少ない直視型および投写型の液晶表示装置を得
ることができる。
ＴＦＴを得ることができ、明るく高コントラストで、表
示むらの少ない直視型および投写型の液晶表示装置を得
ることができる。
【図１】本発明の実施例１のアクティブマトリックス基
板の画素部の平面図である。
板の画素部の平面図である。
【図２】図１のアクティブマトリックス基板の画素部の
要部断面図である。
要部断面図である。
【図３】図１のＴＦＴ部の詳細図である。
【図４】本発明の実施例１のＴＦＴのゲート電圧／ドレ
イン電流特性図である。
イン電流特性図である。
【図５】本発明の液晶表示装置の断面図である。
【図６】従来技術のアクティブマトリックス基板の画素
部の平面図である。
部の平面図である。
【図７】本発明の実施例２のアクティブマトリックス基
板の画素部の平面図である。
板の画素部の平面図である。
【図８】本発明の実施例３のアクティブマトリックス基
板の画素部の平面図である。
板の画素部の平面図である。
【図９】図８のＴＦＴ部の詳細図である。
【図１０】本発明の実施例３のＴＦＴのゲート電圧／ド
レイン電流特性図である。
レイン電流特性図である。
【図１１】本発明の実施例４のアクティブマトリックス
基板の画素部の平面図である。
基板の画素部の平面図である。
【図１２】図１１のＴＦＴ部の詳細図である。
【図１３】本発明の実施例４のＴＦＴのゲート電圧／ド
レイン電流特性図である。
レイン電流特性図である。
【図１４】本発明の投写型液晶表示装置の構成図であ
る。
る。
１…透明基板、２…ゲート電極、３…ゲート絶縁層、４
…半導体層、５…コンタクト層、６…ドレイン電極、７
…ソース電極、８…保護性絶縁膜、９…コンタクトホー
ル、１０…画素電極、１１…アクティブマトリックス基
板、１２…対向基板、１３…液晶、１４…ＴＦＴ、１５
…配向膜、１６…スペーサ、１７…配向膜、１８…透明
電極、１９…偏光板、２０…偏光板、２１…ドライバー
チップ、２２…コモン電極、２３…光源、２４…赤外カ
ットフィルタ、２５…偏光ビームスプリッタ、２６…集
光レンズ、２７…ダイクロイックミラー、２８…ミラ
ー、２９…液晶パネル、３０…投写レンズ、３１…バッ
クライト。
…半導体層、５…コンタクト層、６…ドレイン電極、７
…ソース電極、８…保護性絶縁膜、９…コンタクトホー
ル、１０…画素電極、１１…アクティブマトリックス基
板、１２…対向基板、１３…液晶、１４…ＴＦＴ、１５
…配向膜、１６…スペーサ、１７…配向膜、１８…透明
電極、１９…偏光板、２０…偏光板、２１…ドライバー
チップ、２２…コモン電極、２３…光源、２４…赤外カ
ットフィルタ、２５…偏光ビームスプリッタ、２６…集
光レンズ、２７…ダイクロイックミラー、２８…ミラ
ー、２９…液晶パネル、３０…投写レンズ、３１…バッ
クライト。
Claims (6)
- 【請求項１】 ゲート電極、半導体層、ソース電極、ド
レイン電極を備えた電界効果トランジスタにおいて、前
記ゲート電極のエッジ上の半導体層の幅がゲート電極上
のチャネル部の半導体層の幅より小さく形成されている
ことを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極のエッジ上のソース電極
の長さが、ゲート電極上のソース電極チャネル幅より小
さく形成されている請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極エッジ上のドレイン電極
の長さが、ゲート電極上のドレイン電極チャネル幅より
小く形成されている請求項１に記載の半導体装置。 - 【請求項４】 透明基板上にゲート電極、半導体層、ソ
ース電極、ドレイン電極を備えた電界効果型ＴＦＴ（Ｔ
hin Ｆilm Ｔransistor）と透明電極を有するアクティ
ブマトリックス基板において、 前記ゲート電極のエッジ上の半導体層の幅がゲート電極
上のチャネル部の半導体層の幅より小さく形成されてい
ることを特徴とするアクティブマトリックス基板。 - 【請求項５】 透明基板上にゲート電極、半導体層、ソ
ース電極、ドレイン電極を備えた電界効果型ＴＦＴ（Ｔ
hin Ｆilm Ｔransistor）と透明電極を有するアクティ
ブマトリックス基板、該基板にスペーサを介して対向配
置された対向基板、前記両基板間に液晶を封入した液晶
表示装置において、 前記ゲート電極のエッジ上の半導体層の幅がゲート電極
上のチャネル部の半導体層の幅より小さく形成されてい
ることを特徴とする液晶表示装置。 - 【請求項６】 前記液晶パネルに、光源および光学系を
組み合わせ投写可能に構成した請求項５に記載の液晶表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23969997A JPH1187717A (ja) | 1997-09-04 | 1997-09-04 | 半導体装置とアクティブマトリックス基板および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23969997A JPH1187717A (ja) | 1997-09-04 | 1997-09-04 | 半導体装置とアクティブマトリックス基板および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187717A true JPH1187717A (ja) | 1999-03-30 |
Family
ID=17048613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23969997A Pending JPH1187717A (ja) | 1997-09-04 | 1997-09-04 | 半導体装置とアクティブマトリックス基板および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187717A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249655A (ja) * | 2002-02-22 | 2003-09-05 | Nec Corp | チャネルエッチ型薄膜トランジスタ |
| KR100653264B1 (ko) * | 2002-10-16 | 2006-12-01 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터를 포함하는 액정표시장치용어레이기판과 그 제조방법 |
| JP2007094433A (ja) * | 2000-11-30 | 2007-04-12 | Nec Lcd Technologies Ltd | アクティブマトリクス型液晶表示装置およびスイッチング素子 |
| JP2008028404A (ja) * | 2002-08-30 | 2008-02-07 | Sharp Corp | 薄膜トランジスタおよび液晶表示装置 |
| JP2009086118A (ja) * | 2007-09-28 | 2009-04-23 | Epson Imaging Devices Corp | 液晶表示装置及び電子機器 |
| JP2009099666A (ja) * | 2007-10-15 | 2009-05-07 | Ricoh Co Ltd | 薄膜トランジスタアレイ、表示装置及び情報表示システム |
| JP2010251732A (ja) * | 2009-03-27 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| USRE42283E1 (en) | 2001-10-03 | 2011-04-12 | Chunghwa Picture Tubes, Ltd. | LCD and method of improving the brilliance of the same |
| WO2011142265A1 (ja) * | 2010-05-10 | 2011-11-17 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
| JP2012133372A (ja) * | 2004-05-21 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2015079972A (ja) * | 2014-11-18 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1997
- 1997-09-04 JP JP23969997A patent/JPH1187717A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094433A (ja) * | 2000-11-30 | 2007-04-12 | Nec Lcd Technologies Ltd | アクティブマトリクス型液晶表示装置およびスイッチング素子 |
| USRE42283E1 (en) | 2001-10-03 | 2011-04-12 | Chunghwa Picture Tubes, Ltd. | LCD and method of improving the brilliance of the same |
| JP2003249655A (ja) * | 2002-02-22 | 2003-09-05 | Nec Corp | チャネルエッチ型薄膜トランジスタ |
| JP4604440B2 (ja) * | 2002-02-22 | 2011-01-05 | 日本電気株式会社 | チャネルエッチ型薄膜トランジスタ |
| JP2008028404A (ja) * | 2002-08-30 | 2008-02-07 | Sharp Corp | 薄膜トランジスタおよび液晶表示装置 |
| KR100653264B1 (ko) * | 2002-10-16 | 2006-12-01 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터를 포함하는 액정표시장치용어레이기판과 그 제조방법 |
| JP2012133372A (ja) * | 2004-05-21 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2009086118A (ja) * | 2007-09-28 | 2009-04-23 | Epson Imaging Devices Corp | 液晶表示装置及び電子機器 |
| JP2009099666A (ja) * | 2007-10-15 | 2009-05-07 | Ricoh Co Ltd | 薄膜トランジスタアレイ、表示装置及び情報表示システム |
| JP2010251732A (ja) * | 2009-03-27 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| US9312156B2 (en) | 2009-03-27 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| WO2011142265A1 (ja) * | 2010-05-10 | 2011-11-17 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
| JP2015079972A (ja) * | 2014-11-18 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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