JP2003249655A - チャネルエッチ型薄膜トランジスタ - Google Patents
チャネルエッチ型薄膜トランジスタInfo
- Publication number
- JP2003249655A JP2003249655A JP2002045686A JP2002045686A JP2003249655A JP 2003249655 A JP2003249655 A JP 2003249655A JP 2002045686 A JP2002045686 A JP 2002045686A JP 2002045686 A JP2002045686 A JP 2002045686A JP 2003249655 A JP2003249655 A JP 2003249655A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- active layer
- channel
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 24
- 239000010408 film Substances 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000004973 liquid crystal related substance Substances 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 151
- 238000004519 manufacturing process Methods 0.000 abstract description 20
- 239000011229 interlayer Substances 0.000 abstract description 18
- 230000003287 optical effect Effects 0.000 abstract description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 31
- 239000011651 chromium Substances 0.000 description 14
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 229910004205 SiNX Inorganic materials 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 101000592773 Halobacterium salinarum (strain ATCC 700922 / JCM 11081 / NRC-1) 50S ribosomal protein L22 Proteins 0.000 description 1
- 101001099381 Homo sapiens Peroxisomal biogenesis factor 19 Proteins 0.000 description 1
- 102100038883 Peroxisomal biogenesis factor 19 Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
Abstract
(57)【要約】
【課題】 従来のＴＦＴに比べて製造スループットを損
ねることなく光オフリーク電流を低減することのできる
チャネルエッチ型薄膜トランジスタを提供する。 【解決手段】 ソース電極６およびドレイン電極７は、
活性層４上のソース・ドレイン領域５から活性層４の外
部に導出されており、活性層４の側壁と接触する部分を
有している。接触部での電極幅ＣＤは、活性層４上の電
極幅ＡＢより狭幅で形成されている。あるいは、ソース
電極６およびドレイン電極７は、活性層４上の層間絶縁
膜に設けられたコンタクトホールおよび層間絶縁膜上に
設けられた導電層を介してソース・ドレイン領域５と接
続されている。
ねることなく光オフリーク電流を低減することのできる
チャネルエッチ型薄膜トランジスタを提供する。 【解決手段】 ソース電極６およびドレイン電極７は、
活性層４上のソース・ドレイン領域５から活性層４の外
部に導出されており、活性層４の側壁と接触する部分を
有している。接触部での電極幅ＣＤは、活性層４上の電
極幅ＡＢより狭幅で形成されている。あるいは、ソース
電極６およびドレイン電極７は、活性層４上の層間絶縁
膜に設けられたコンタクトホールおよび層間絶縁膜上に
設けられた導電層を介してソース・ドレイン領域５と接
続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、チャネルエッチ型
薄膜トランジスタに関する。更に詳しくは、アクティブ
マトリクス型液晶表示装置の各画素のスイッチング素子
として用いられる逆スタガ型のチャネルエッチ型薄膜ト
ランジスタに関する。
薄膜トランジスタに関する。更に詳しくは、アクティブ
マトリクス型液晶表示装置の各画素のスイッチング素子
として用いられる逆スタガ型のチャネルエッチ型薄膜ト
ランジスタに関する。
【０００２】
【従来の技術】近年、ガラス等の絶縁性基板上に薄膜ト
ランジスタ（以下、ＴＦＴと略す）を形成し、これを用
いて各画素に印加する電圧を制御して液晶を駆動するア
クティブマトリクス型液晶表示装置の開発が進められて
いる。特に、活性層としてアモルファスシリコン（以
下、ａ−Ｓｉと略す）を用いたＴＦＴは、プロセス温度
が３００℃程度と低温であることから、広く使用されて
いる。
ランジスタ（以下、ＴＦＴと略す）を形成し、これを用
いて各画素に印加する電圧を制御して液晶を駆動するア
クティブマトリクス型液晶表示装置の開発が進められて
いる。特に、活性層としてアモルファスシリコン（以
下、ａ−Ｓｉと略す）を用いたＴＦＴは、プロセス温度
が３００℃程度と低温であることから、広く使用されて
いる。
【０００３】図１１に、アクティブマトリクス型液晶表
示装置に一般的に使用されているチャネルエッチ型ＴＦ
Ｔの平面図を、また、図１１のＸ−Ｘ’面で切断した断
面図を図１２に示す。ガラス基板１上にクロム（Ｃｒ）
よりなるゲート電極２が形成され、このゲート電極２上
にシリコン窒化膜（ＳｉＮｘ）よりなるゲート絶縁膜
３、ノンドープのａ−Ｓｉよりなる活性層４、およびリ
ン（Ｐ）ドープのｎ＋導電型ａ−Ｓｉよりなるソース・
ドレイン層５が順次形成されている。ソース・ドレイン
層５上には、クロム（Ｃｒ）よりなるソース電極６およ
びドレイン電極７が形成されており、ソース電極６は、
シリコン窒化膜（ＳｉＮｘ）よりなる層間絶縁膜８を間
に挟み、インジウム錫酸化物（ＩＴＯ）よりなる画素電
極９に接続されている。このように形成されたＴＦＴ基
板の画素電極９形成面と、インジウム錫酸化物（ＩＴ
Ｏ）よりなる対向電極が形成された対向基板（図示せ
ず）の対向電極形成面との間に、液晶層を挟み、ＴＦＴ
基板の裏側にバックライトユニットを設けることによ
り、透過型の液晶表示装置が形成される。
示装置に一般的に使用されているチャネルエッチ型ＴＦ
Ｔの平面図を、また、図１１のＸ−Ｘ’面で切断した断
面図を図１２に示す。ガラス基板１上にクロム（Ｃｒ）
よりなるゲート電極２が形成され、このゲート電極２上
にシリコン窒化膜（ＳｉＮｘ）よりなるゲート絶縁膜
３、ノンドープのａ−Ｓｉよりなる活性層４、およびリ
ン（Ｐ）ドープのｎ＋導電型ａ−Ｓｉよりなるソース・
ドレイン層５が順次形成されている。ソース・ドレイン
層５上には、クロム（Ｃｒ）よりなるソース電極６およ
びドレイン電極７が形成されており、ソース電極６は、
シリコン窒化膜（ＳｉＮｘ）よりなる層間絶縁膜８を間
に挟み、インジウム錫酸化物（ＩＴＯ）よりなる画素電
極９に接続されている。このように形成されたＴＦＴ基
板の画素電極９形成面と、インジウム錫酸化物（ＩＴ
Ｏ）よりなる対向電極が形成された対向基板（図示せ
ず）の対向電極形成面との間に、液晶層を挟み、ＴＦＴ
基板の裏側にバックライトユニットを設けることによ
り、透過型の液晶表示装置が形成される。
【０００４】図１３に、図１１，１２に示した従来のチ
ャネルエッチ型ＴＦＴの製造工程の一例を示す。はじめ
に、清浄な絶縁性のガラス基板１上にＣｒよりなるゲー
ト電極２がスパッタで形成される（図１３ａ参照）。次
に、ゲート電極２上に、ＳｉＮｘを用いたゲート絶縁膜
３、ノンドープのａ−Ｓｉ層４ａ、Ｐドープのｎ＋導電
型ａ−Ｓｉ層５ａを逐次プラズマＣＶＤにより連続形成
（図１３ｂ参照）後、ｎ＋導電型ａ−Ｓｉ層５ａおよび
ノンドープａ−Ｓｉ層４ａが各々所定の形状５および４
にドライエッチングされる（図１３ｃ参照）。続いて、
ｎ＋導電型ａ−Ｓｉ層５の上にＣｒをスパッタで形成
後、ウェットエッチングによりソース電極６およびドレ
イン電極７が形成される（図１３ｄ参照）。このソース
電極６およびドレイン電極７をマスクとして、ｎ＋導電
型ａ−Ｓｉ層５およびノンドープａ−Ｓｉ層４を異方性
ドライエッチングし、ソース・ドレイン層５および活性
層４が形成される（図１３ｅ参照）。そして、デバイス
の全表面に、ＳｉＮｘを用いた層間絶縁膜８がプラズマ
ＣＶＤにより形成後、ソース電極６とのコンタクト用の
ビアホールが層間絶縁膜８に穿設される（図１３ｆ参
照）。ここで、層間絶縁膜８は活性層４の保護膜として
作用する。最後にビアホール内壁を含めたデバイス全表
面にＩＴＯをスパッタで形成後、ウェットエッチングに
より画素電極９が形成される（図１３ｇ参照）。
ャネルエッチ型ＴＦＴの製造工程の一例を示す。はじめ
に、清浄な絶縁性のガラス基板１上にＣｒよりなるゲー
ト電極２がスパッタで形成される（図１３ａ参照）。次
に、ゲート電極２上に、ＳｉＮｘを用いたゲート絶縁膜
３、ノンドープのａ−Ｓｉ層４ａ、Ｐドープのｎ＋導電
型ａ−Ｓｉ層５ａを逐次プラズマＣＶＤにより連続形成
（図１３ｂ参照）後、ｎ＋導電型ａ−Ｓｉ層５ａおよび
ノンドープａ−Ｓｉ層４ａが各々所定の形状５および４
にドライエッチングされる（図１３ｃ参照）。続いて、
ｎ＋導電型ａ−Ｓｉ層５の上にＣｒをスパッタで形成
後、ウェットエッチングによりソース電極６およびドレ
イン電極７が形成される（図１３ｄ参照）。このソース
電極６およびドレイン電極７をマスクとして、ｎ＋導電
型ａ−Ｓｉ層５およびノンドープａ−Ｓｉ層４を異方性
ドライエッチングし、ソース・ドレイン層５および活性
層４が形成される（図１３ｅ参照）。そして、デバイス
の全表面に、ＳｉＮｘを用いた層間絶縁膜８がプラズマ
ＣＶＤにより形成後、ソース電極６とのコンタクト用の
ビアホールが層間絶縁膜８に穿設される（図１３ｆ参
照）。ここで、層間絶縁膜８は活性層４の保護膜として
作用する。最後にビアホール内壁を含めたデバイス全表
面にＩＴＯをスパッタで形成後、ウェットエッチングに
より画素電極９が形成される（図１３ｇ参照）。
【０００５】
【発明が解決しようとする課題】近年、液晶表示装置の
高輝度化が求められ、バックライト光量が増加する傾向
にあり、ＴＦＴの光オフリーク電流低下に対する要求が
強まっている。バックライトによる光が、ｎチャネルＴ
ＦＴの活性層に入射されると、光電界効果によりフォト
キャリアが発生し、このフォトキャリア、特にホールが
チャネル部を移動することおよびドレイン電極に流れる
ことで光オフリーク電流が発生する。この光オフリーク
電流により画素電位が低下するため、モジュールの輝度
低下、コントラスト低下や表示斑、フリッカー等様々な
不具合が発生する。
高輝度化が求められ、バックライト光量が増加する傾向
にあり、ＴＦＴの光オフリーク電流低下に対する要求が
強まっている。バックライトによる光が、ｎチャネルＴ
ＦＴの活性層に入射されると、光電界効果によりフォト
キャリアが発生し、このフォトキャリア、特にホールが
チャネル部を移動することおよびドレイン電極に流れる
ことで光オフリーク電流が発生する。この光オフリーク
電流により画素電位が低下するため、モジュールの輝度
低下、コントラスト低下や表示斑、フリッカー等様々な
不具合が発生する。
【０００６】図１１，１２に示した従来のチャネルエッ
チ型ＴＦＴでは、活性層４上のソース電極６およびドレ
イン電極７の幅（以後、平面図における紙面上の上下方
向の電極端間隔を幅と称し、左右方向の電極端間隔を長
さと称する）と活性層４の側壁と接触するソース電極６
およびドレイン電極７の導出部の幅が同等に形成されて
いる。ここで、活性層４で発生したホールは、ｎ＋導電
型ａ−Ｓｉ層５でブロックされる。しかし、活性層４の
側壁ではソース電極６およびドレイン電極７と直に接触
しているので、この接触部を通じてホールはドレイン電
極７に移動してしまい、光オフリーク電流は増大してし
まう。
チ型ＴＦＴでは、活性層４上のソース電極６およびドレ
イン電極７の幅（以後、平面図における紙面上の上下方
向の電極端間隔を幅と称し、左右方向の電極端間隔を長
さと称する）と活性層４の側壁と接触するソース電極６
およびドレイン電極７の導出部の幅が同等に形成されて
いる。ここで、活性層４で発生したホールは、ｎ＋導電
型ａ−Ｓｉ層５でブロックされる。しかし、活性層４の
側壁ではソース電極６およびドレイン電極７と直に接触
しているので、この接触部を通じてホールはドレイン電
極７に移動してしまい、光オフリーク電流は増大してし
まう。
【０００７】この活性層側壁を通じて流れるリーク電流
を低減するため、特開平７−２７３３３３号公報やＹ．
Ｅ．Ｃｈｅｎ等による信学技報ＥＩＤ９８−２１６（１
９９９年）には、活性層側壁に絶縁膜を有する構成が記
載されており、後者には活性層側壁に設けた絶縁膜が活
性層に発生する光オフリーク電流のソース電極あるいは
ドレイン電極への伝導を抑制する効果を有することが開
示されている。図１３ｉは、上記従来技術に開示されて
いるＴＦＴの構造と類似した活性層側壁に絶縁膜１３が
形成されている一例を示している。しかしながら、これ
らの絶縁膜を形成するためには、基板が比較的高温に曝
される工程が一工程増える。即ち、図１３ｃとｄとの工
程の間に、図１３ｈに示した絶縁膜を活性層側壁に形成
する工程が必要となる。具体的には、特開平７−２７３
３３３号公報では、プラズマＣＶＤ（通常３００℃程度
に達する）によりＳｉＮｘを用いた側壁絶縁膜を形成す
る工程とドライエッチング工程が必要であり、信学技報
ＥＩＤ９８−２１６（１９９９年）では、酸素雰囲気下
での長時間のアニール熱処理（２３０℃）をする工程が
必要である。そのため、ＴＦＴ製造スループットが低下
し、製造コストが増加するという問題が発生する。
を低減するため、特開平７−２７３３３３号公報やＹ．
Ｅ．Ｃｈｅｎ等による信学技報ＥＩＤ９８−２１６（１
９９９年）には、活性層側壁に絶縁膜を有する構成が記
載されており、後者には活性層側壁に設けた絶縁膜が活
性層に発生する光オフリーク電流のソース電極あるいは
ドレイン電極への伝導を抑制する効果を有することが開
示されている。図１３ｉは、上記従来技術に開示されて
いるＴＦＴの構造と類似した活性層側壁に絶縁膜１３が
形成されている一例を示している。しかしながら、これ
らの絶縁膜を形成するためには、基板が比較的高温に曝
される工程が一工程増える。即ち、図１３ｃとｄとの工
程の間に、図１３ｈに示した絶縁膜を活性層側壁に形成
する工程が必要となる。具体的には、特開平７−２７３
３３３号公報では、プラズマＣＶＤ（通常３００℃程度
に達する）によりＳｉＮｘを用いた側壁絶縁膜を形成す
る工程とドライエッチング工程が必要であり、信学技報
ＥＩＤ９８−２１６（１９９９年）では、酸素雰囲気下
での長時間のアニール熱処理（２３０℃）をする工程が
必要である。そのため、ＴＦＴ製造スループットが低下
し、製造コストが増加するという問題が発生する。
【０００８】特許第３２２３８０５号公報には、順スタ
ガ型ＴＦＴにおいてａ−Ｓｉ層、ＳｉＮｘ層、Ｃｒ層が
ゲート線のパターンで同時にパターニングされた構造が
記載されている。この順スタガ型ＴＦＴでは、ａ−Ｓｉ
層、ＳｉＮｘ層、Ｃｒ層が同一のパターンでアイランド
状に形成されているため、アイランドの端面リークによ
り画素電極からゲート線のエッジ部分を通ってドレイン
線にオフリーク電流が流れやすいという問題がある。こ
の問題を解決するために、ソース電極と画素電極とを接
続する引き出し配線の幅が、ソース電極の幅よりも狭く
形成されている。このオフリーク電流は、ａ−Ｓｉ層、
ＳｉＮｘ層、Ｃｒ層が同一のパターンを有するという特
有の構造を有することに基因して発生するものであり、
活性層の側壁とソース電極あるいはドレイン電極とが接
触する構成とはなっていない。また、ホールブロック層
となるｎ＋層の形成についても不明確である。したがっ
て、特許第３２２３８０５号公報でオフリーク電流が流
れる機構と、上述の活性層側壁とソース電極あるいはド
レイン電極との接触部を通じて流れる光オフリーク電流
が流れる機構とは異なる。また、特開昭６１−２５９５
６５号公報には、ａ−Ｓｉ層上に複数のソース電極およ
びドレイン電極を有し、これらの電極が夫々信号線に対
して、ａ−Ｓｉ層上の各々のソースおよびドレイン電極
幅より狭い幅の導出部により並列的に共通接続されるよ
うに構成された逆スタガ型ＴＦＴが記載されている。し
かしながら、特開昭６１−２５９５６５号公報には、ホ
ールブロック層として機能するｎ＋層が設けられていな
い。また、ａ−Ｓｉ層上の各々のソースおよびドレイン
電極幅より狭い幅の導出部とする理由が明記されていな
い。この逆スタガ型ＴＦＴでは、各ソース電極、ドレイ
ン電極にゲート電極等との短絡等の不良が判明した場合
に、当該ソース電極またはドレイン電極を信号線から切
り離し、残りの正常なソース電極およびドレイン電極に
より正常に動作させることを目的としており、光オフリ
ーク電流に関する記載も示唆もない。
ガ型ＴＦＴにおいてａ−Ｓｉ層、ＳｉＮｘ層、Ｃｒ層が
ゲート線のパターンで同時にパターニングされた構造が
記載されている。この順スタガ型ＴＦＴでは、ａ−Ｓｉ
層、ＳｉＮｘ層、Ｃｒ層が同一のパターンでアイランド
状に形成されているため、アイランドの端面リークによ
り画素電極からゲート線のエッジ部分を通ってドレイン
線にオフリーク電流が流れやすいという問題がある。こ
の問題を解決するために、ソース電極と画素電極とを接
続する引き出し配線の幅が、ソース電極の幅よりも狭く
形成されている。このオフリーク電流は、ａ−Ｓｉ層、
ＳｉＮｘ層、Ｃｒ層が同一のパターンを有するという特
有の構造を有することに基因して発生するものであり、
活性層の側壁とソース電極あるいはドレイン電極とが接
触する構成とはなっていない。また、ホールブロック層
となるｎ＋層の形成についても不明確である。したがっ
て、特許第３２２３８０５号公報でオフリーク電流が流
れる機構と、上述の活性層側壁とソース電極あるいはド
レイン電極との接触部を通じて流れる光オフリーク電流
が流れる機構とは異なる。また、特開昭６１−２５９５
６５号公報には、ａ−Ｓｉ層上に複数のソース電極およ
びドレイン電極を有し、これらの電極が夫々信号線に対
して、ａ−Ｓｉ層上の各々のソースおよびドレイン電極
幅より狭い幅の導出部により並列的に共通接続されるよ
うに構成された逆スタガ型ＴＦＴが記載されている。し
かしながら、特開昭６１−２５９５６５号公報には、ホ
ールブロック層として機能するｎ＋層が設けられていな
い。また、ａ−Ｓｉ層上の各々のソースおよびドレイン
電極幅より狭い幅の導出部とする理由が明記されていな
い。この逆スタガ型ＴＦＴでは、各ソース電極、ドレイ
ン電極にゲート電極等との短絡等の不良が判明した場合
に、当該ソース電極またはドレイン電極を信号線から切
り離し、残りの正常なソース電極およびドレイン電極に
より正常に動作させることを目的としており、光オフリ
ーク電流に関する記載も示唆もない。
【０００９】本発明は、ＴＦＴ活性層の側壁に絶縁膜を
設けた従来のチャネルエッチ型ＴＦＴより製造スループ
ットの高い光オフリーク電流を低減することのできるチ
ャネルエッチ型ＴＦＴの構造を提供することを目的とし
ている。
設けた従来のチャネルエッチ型ＴＦＴより製造スループ
ットの高い光オフリーク電流を低減することのできるチ
ャネルエッチ型ＴＦＴの構造を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、絶縁性基板上にゲート電極、ゲート絶縁
膜、チャネル部分となる活性層、前記活性層上に設けら
れた不純物がドープされた半導体層からなるソース領域
およびドレイン領域、前記ソース領域およびドレイン領
域に各々接続されているソース電極およびドレイン電極
を有するチャネルエッチ型逆薄膜トランジスタにおい
て、前記ソース電極およびドレイン電極は、前記活性層
上の前記ソース領域およびドレイン領域上から各々前記
活性層の外側に単独の導出部により導出され、前記ソー
ス電極およびドレイン電極の導出部の少なくとも一方
は、前記活性層との接触部を有しており、前記接触部で
の電極幅が、前記接触部を有する電極の前記活性層上の
先端電極幅より小さいことを特徴とする。
に、本発明は、絶縁性基板上にゲート電極、ゲート絶縁
膜、チャネル部分となる活性層、前記活性層上に設けら
れた不純物がドープされた半導体層からなるソース領域
およびドレイン領域、前記ソース領域およびドレイン領
域に各々接続されているソース電極およびドレイン電極
を有するチャネルエッチ型逆薄膜トランジスタにおい
て、前記ソース電極およびドレイン電極は、前記活性層
上の前記ソース領域およびドレイン領域上から各々前記
活性層の外側に単独の導出部により導出され、前記ソー
ス電極およびドレイン電極の導出部の少なくとも一方
は、前記活性層との接触部を有しており、前記接触部で
の電極幅が、前記接触部を有する電極の前記活性層上の
先端電極幅より小さいことを特徴とする。
【００１１】あるいは、絶縁性基板上にゲート電極、ゲ
ート絶縁膜、チャネル部分となる活性層、前記活性層上
に設けられた不純物がドープされた半導体層からなるソ
ース領域およびドレイン領域、前記ソース領域およびド
レイン領域に各々接続されているソース電極およびドレ
イン電極を有するチャネルエッチ型薄膜トランジスタに
おいて、前記ソース電極およびドレイン電極は、前記活
性層上の前記ソース領域およびドレイン領域上から各々
前記活性層の外側に単独の導出部により導出され、前記
ソース電極およびドレイン電極の導出部は、ともに前記
活性層との接触部を有しており、前記導出部の少なくと
も一方の前記活性層との接触部の電極幅が、その電極の
前記活性層上の先端電極幅より小さいことを特徴とす
る。
ート絶縁膜、チャネル部分となる活性層、前記活性層上
に設けられた不純物がドープされた半導体層からなるソ
ース領域およびドレイン領域、前記ソース領域およびド
レイン領域に各々接続されているソース電極およびドレ
イン電極を有するチャネルエッチ型薄膜トランジスタに
おいて、前記ソース電極およびドレイン電極は、前記活
性層上の前記ソース領域およびドレイン領域上から各々
前記活性層の外側に単独の導出部により導出され、前記
ソース電極およびドレイン電極の導出部は、ともに前記
活性層との接触部を有しており、前記導出部の少なくと
も一方の前記活性層との接触部の電極幅が、その電極の
前記活性層上の先端電極幅より小さいことを特徴とす
る。
【００１２】活性層上のソース電極およびドレイン電極
を非対称に形成する場合には、ドレイン電極の導出部は
活性層との接触部を有し、この接触部のドレイン電極幅
が、活性層上の先端ドレイン電極幅より小さいことを特
徴とする。
を非対称に形成する場合には、ドレイン電極の導出部は
活性層との接触部を有し、この接触部のドレイン電極幅
が、活性層上の先端ドレイン電極幅より小さいことを特
徴とする。
【００１３】ここで、先端電極幅を有する電極部分の前
記チャネルの長さ方向に沿った長さは、３μｍ以上であ
ることが好ましい。
記チャネルの長さ方向に沿った長さは、３μｍ以上であ
ることが好ましい。
【００１４】本発明において、絶縁性基板としてガラス
基板を使用し、ソース電極を画素電極に接続し、ドレイ
ン電極をデータ電極に接続することにより、アクティブ
マトリクス型液晶表示装置の各画素のスイッチング素子
として好適に用いられる。
基板を使用し、ソース電極を画素電極に接続し、ドレイ
ン電極をデータ電極に接続することにより、アクティブ
マトリクス型液晶表示装置の各画素のスイッチング素子
として好適に用いられる。
【００１５】また、絶縁性基板上にゲート電極、ゲート
絶縁膜、チャネル部分となる活性層、前記活性層上に設
けられた不純物がドープされた半導体層からなるソース
領域およびドレイン領域、前記ソース領域およびドレイ
ン領域に各々接続されているソース電極およびドレイン
電極を有するチャネルエッチ型薄膜トランジスタにおい
て、前記ソース電極およびドレイン電極は、前記活性層
上の前記ソース領域およびドレイン領域上から各々前記
活性層の外側に導出され、前記ソース電極およびドレイ
ン電極の少なくとも一方は、対応する前記ソース領域お
よびドレイン領域の少なくとも一方と、他の導電層を介
して接続されていることを特徴とする。
絶縁膜、チャネル部分となる活性層、前記活性層上に設
けられた不純物がドープされた半導体層からなるソース
領域およびドレイン領域、前記ソース領域およびドレイ
ン領域に各々接続されているソース電極およびドレイン
電極を有するチャネルエッチ型薄膜トランジスタにおい
て、前記ソース電極およびドレイン電極は、前記活性層
上の前記ソース領域およびドレイン領域上から各々前記
活性層の外側に導出され、前記ソース電極およびドレイ
ン電極の少なくとも一方は、対応する前記ソース領域お
よびドレイン領域の少なくとも一方と、他の導電層を介
して接続されていることを特徴とする。
【００１６】ここで、他の導電層は透明導電層であり、
ソース領域およびドレイン領域の少なくとも一方とこの
他の導電層の間に金属薄膜層がさらに介在することを特
徴とする。
ソース領域およびドレイン領域の少なくとも一方とこの
他の導電層の間に金属薄膜層がさらに介在することを特
徴とする。
【００１７】ソース領域およびドレイン領域と接続され
ているソース電極およびドレイン電極の少なくとも一方
の活性層上の先端幅を有する部分のチャネルの長さ方向
に沿った長さが、３μｍ以上であることが好ましい。
ているソース電極およびドレイン電極の少なくとも一方
の活性層上の先端幅を有する部分のチャネルの長さ方向
に沿った長さが、３μｍ以上であることが好ましい。
【００１８】また、ゲート電極の端部が、活性層の端部
より３μｍ以上外側に位置することが好ましい。
より３μｍ以上外側に位置することが好ましい。
【００１９】活性層のチャネル領域上には保護膜を設け
ることができ、この場合信頼性が更に高く好ましい。
ることができ、この場合信頼性が更に高く好ましい。
【００２０】
【作用】前述したように、特開平７−２７３３３３号公
報やＹ．Ｅ．Ｃｈｅｎ等による信学技報ＥＩＤ９８−２
１６（１９９９年）では、活性層側壁とソース電極およ
びドレイン電極とが直接接触しないように、両者の間に
絶縁膜を介在させている。これらの従来技術において絶
縁膜を形成する際に、ガラス基板は２３０℃または３０
０℃の高温雰囲気に曝されるため、ＴＦＴの製造スルー
プットの低下およびコストアップを招く。本発明では、
活性層上のソース電極およびドレイン電極とソース領域
およびドレイン領域との接触面積を、良好な接続特性が
得られるように保持するとともに、活性層側壁とソース
電極およびドレイン電極との接触面積を低減させたソー
ス電極およびドレイン電極の構成が、従来の製造工程と
同様の工程で形成される。具体的には、活性層側壁と接
触する電極幅を活性層上の電極幅より狭くなるように形
成することにより、光オフリーク電流を小さくすること
ができることを見出した。あるいは、電極を活性層側壁
と接触しないように、層間絶縁膜に設けたビアホールお
よび層間絶縁膜上に設けた導電層を介して形成させた。
本発明のＴＦＴは、ソース電極およびドレイン電極膜を
形成するための金属膜エッチングおよび層間絶縁膜に設
けるコンタクトホールの穿設用マスクパターンを従来技
術と変更するのみで製造できる。したがって、従来のＴ
ＦＴに比べて低コスト、かつ高い製造スループットで光
オフリーク電流を低減することができる。
報やＹ．Ｅ．Ｃｈｅｎ等による信学技報ＥＩＤ９８−２
１６（１９９９年）では、活性層側壁とソース電極およ
びドレイン電極とが直接接触しないように、両者の間に
絶縁膜を介在させている。これらの従来技術において絶
縁膜を形成する際に、ガラス基板は２３０℃または３０
０℃の高温雰囲気に曝されるため、ＴＦＴの製造スルー
プットの低下およびコストアップを招く。本発明では、
活性層上のソース電極およびドレイン電極とソース領域
およびドレイン領域との接触面積を、良好な接続特性が
得られるように保持するとともに、活性層側壁とソース
電極およびドレイン電極との接触面積を低減させたソー
ス電極およびドレイン電極の構成が、従来の製造工程と
同様の工程で形成される。具体的には、活性層側壁と接
触する電極幅を活性層上の電極幅より狭くなるように形
成することにより、光オフリーク電流を小さくすること
ができることを見出した。あるいは、電極を活性層側壁
と接触しないように、層間絶縁膜に設けたビアホールお
よび層間絶縁膜上に設けた導電層を介して形成させた。
本発明のＴＦＴは、ソース電極およびドレイン電極膜を
形成するための金属膜エッチングおよび層間絶縁膜に設
けるコンタクトホールの穿設用マスクパターンを従来技
術と変更するのみで製造できる。したがって、従来のＴ
ＦＴに比べて低コスト、かつ高い製造スループットで光
オフリーク電流を低減することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２２】（第１の実施の形態）図１は本発明のチャ
ネルエッチ型ＴＦＴの第１の実施の形態を示す平面図で
ある。ここで、図１１，１２と同じ構成部材について
は、同符号で表示している。図１１との違いは、ソース
電極６およびドレイン電極７の構成にある。なお、図１
のＡ−Ａ’面での断面図は、図１２と同じである。図１
において、活性層上のソース電極６およびドレイン電極
７は、対称に形成されており、ソース電極６およびドレ
イン電極７は、ともに活性層４の側壁と接触する部分を
有している。活性層上のソース電極６およびドレイン電
極７は対称なので、ドレイン電極７について説明する。
ドレイン電極７と活性層４の側壁との接触部での電極幅
は、ＣＤで表される。一方、活性層上では、ドレイン電
極の先端、即ちソース電極先端との対向部にＡＢで表さ
れる電極幅の部分を有しており、ＣＤ＜ＡＢとなるよう
に形成されている。即ち、活性層側壁との接触部では狭
幅となるように、活性層上から活性層外へ導出される電
極幅が、ＡＥの範囲ではＡＢ、Ｅから活性層外側ではＣ
Ｄとなるように形成されている。このような構成とする
ことにより、活性層４側壁部を通じるリーク電流は、電
極幅に変化のない従来のＴＦＴに比べて低減できた。
ネルエッチ型ＴＦＴの第１の実施の形態を示す平面図で
ある。ここで、図１１，１２と同じ構成部材について
は、同符号で表示している。図１１との違いは、ソース
電極６およびドレイン電極７の構成にある。なお、図１
のＡ−Ａ’面での断面図は、図１２と同じである。図１
において、活性層上のソース電極６およびドレイン電極
７は、対称に形成されており、ソース電極６およびドレ
イン電極７は、ともに活性層４の側壁と接触する部分を
有している。活性層上のソース電極６およびドレイン電
極７は対称なので、ドレイン電極７について説明する。
ドレイン電極７と活性層４の側壁との接触部での電極幅
は、ＣＤで表される。一方、活性層上では、ドレイン電
極の先端、即ちソース電極先端との対向部にＡＢで表さ
れる電極幅の部分を有しており、ＣＤ＜ＡＢとなるよう
に形成されている。即ち、活性層側壁との接触部では狭
幅となるように、活性層上から活性層外へ導出される電
極幅が、ＡＥの範囲ではＡＢ、Ｅから活性層外側ではＣ
Ｄとなるように形成されている。このような構成とする
ことにより、活性層４側壁部を通じるリーク電流は、電
極幅に変化のない従来のＴＦＴに比べて低減できた。
【００２３】一例として、チャネル長を６μｍ、チャネ
ル幅ＡＢを２４μｍ、ＣＤを４μｍとしたＴＦＴで輝度
５０００ｃｄ／ｍ２のバックライトを使用したとき、光
オフリーク電流は６×１０-12Ａであったのに対し、Ｃ
Ｄを２４μｍと電極幅が一定のＴＦＴで同様に測定した
光オフリーク電流は１×１０-1１Ａであった。これよ
り、電極幅が一定の場合に比べて、光オフリーク電流を
約４０％低減させることができた。なお、ここで、図中
ＡＥで表わされる電極幅ＡＢを有するチャネル長方向の
長さが３μｍ未満となったとき、ソース・ドレイン層５
とソース電極６およびドレイン電極７とのコンタクト特
性が悪化する傾向が認められた。コンタクト特性はコン
タクト面積が大きいほど良好であるが、電気的な特性の
みならずソース・ドレイン領域とソース・ドレイン電極
との良好な密着性を保持するためにも、ＡＥ間は３μｍ
以上とすることが好ましい。なお、図１では、ドレイン
電極７はＡＥとＢＦが平行になるように形成されている
が、ＡＢ＜ＥＦとなるように形成することも可能であ
り、この場合も先端電極幅ＡＢを有するチャネル長方向
の長さがＡＥ間で形成されていることになる。
ル幅ＡＢを２４μｍ、ＣＤを４μｍとしたＴＦＴで輝度
５０００ｃｄ／ｍ２のバックライトを使用したとき、光
オフリーク電流は６×１０-12Ａであったのに対し、Ｃ
Ｄを２４μｍと電極幅が一定のＴＦＴで同様に測定した
光オフリーク電流は１×１０-1１Ａであった。これよ
り、電極幅が一定の場合に比べて、光オフリーク電流を
約４０％低減させることができた。なお、ここで、図中
ＡＥで表わされる電極幅ＡＢを有するチャネル長方向の
長さが３μｍ未満となったとき、ソース・ドレイン層５
とソース電極６およびドレイン電極７とのコンタクト特
性が悪化する傾向が認められた。コンタクト特性はコン
タクト面積が大きいほど良好であるが、電気的な特性の
みならずソース・ドレイン領域とソース・ドレイン電極
との良好な密着性を保持するためにも、ＡＥ間は３μｍ
以上とすることが好ましい。なお、図１では、ドレイン
電極７はＡＥとＢＦが平行になるように形成されている
が、ＡＢ＜ＥＦとなるように形成することも可能であ
り、この場合も先端電極幅ＡＢを有するチャネル長方向
の長さがＡＥ間で形成されていることになる。
【００２４】図２は、上記第１の実施の形態の第１の変
形例の平面図である。図１との相違点は、ゲート電極２
の幅であり、この変形例ではゲート電極２の幅を活性層
４の外側まで広げている。このような構成とすることに
より、ゲートの遮光効果により光オフリーク電流を更に
減少することができた。活性層４に対するゲート電極２
のはみ出し幅が３μｍ以上となると、光オフリーク電流
低減効果は、ほぼ飽和に達し、前述の条件で光オフリー
ク電流を同様に測定した結果、２×１０-12Ａとさらに
低減することができた。
形例の平面図である。図１との相違点は、ゲート電極２
の幅であり、この変形例ではゲート電極２の幅を活性層
４の外側まで広げている。このような構成とすることに
より、ゲートの遮光効果により光オフリーク電流を更に
減少することができた。活性層４に対するゲート電極２
のはみ出し幅が３μｍ以上となると、光オフリーク電流
低減効果は、ほぼ飽和に達し、前述の条件で光オフリー
ク電流を同様に測定した結果、２×１０-12Ａとさらに
低減することができた。
【００２５】図３，４は、上記第１の実施の形態の第
２，第３の変形例であり、図１とは活性層４上の電極構
成が異なる。これらの活性層４上の電極平面図を示す。
ドレイン電極７について説明すると、図３では、ソース
電極との対向部がＡＢ、活性層側壁との接触部がＣＤ
（ＣＤ＜ＡＢ）となるように台形状に形成されている。
図４では、図１同様ソース電極との対向部ＡＢの幅を有
するＡＥの範囲を有し、活性層側壁でＣＤ（ＣＤ＜Ａ
Ｂ）となるようにＥより外側の部分でテーパ状に形成さ
れている。いずれの場合も、活性層側壁との接触部で狭
幅となるように電極が形成されており、光オフリーク電
流を低減させることができる。なお、図１〜４のよう
に、ソース電極６とドレイン電極７が対称な構成とする
と、ＴＦＴの駆動電流値の設計がし易い。
２，第３の変形例であり、図１とは活性層４上の電極構
成が異なる。これらの活性層４上の電極平面図を示す。
ドレイン電極７について説明すると、図３では、ソース
電極との対向部がＡＢ、活性層側壁との接触部がＣＤ
（ＣＤ＜ＡＢ）となるように台形状に形成されている。
図４では、図１同様ソース電極との対向部ＡＢの幅を有
するＡＥの範囲を有し、活性層側壁でＣＤ（ＣＤ＜Ａ
Ｂ）となるようにＥより外側の部分でテーパ状に形成さ
れている。いずれの場合も、活性層側壁との接触部で狭
幅となるように電極が形成されており、光オフリーク電
流を低減させることができる。なお、図１〜４のよう
に、ソース電極６とドレイン電極７が対称な構成とする
と、ＴＦＴの駆動電流値の設計がし易い。
【００２６】図５は、上記第１の実施の形態の第４の変
形例を示す平面図である。図１との相違点は、ソース電
極６とドレイン電極７が非対称な構成となっている点で
あり、図５ではソース電極６がドレイン電極７に比べて
小面積で形成されている。この構成によると、ソース電
極側の寄生容量を減少させることができるため、ＴＦＴ
の書き込み特性が向上する利点がある。なお、ソース電
極６での良好なコンタクト特性を得るためには、活性層
上のソース電極の長さをある程度長く設けることが好ま
しい。ここで、ソース電極幅は十分小さく形成されてい
るため、活性層との接触部でのソース電極幅を活性層上
のソース電極幅より狭く形成する必要はなく、ドレイン
電極幅のみ減少させることにより光オフリーク電流を低
減することが可能である。もちろん活性層との接触部で
のソース電極幅をさらに狭く形成することも可能であ
る。なお、ソース電極６をドレイン電極７に比べて大面
積で形成することも可能ではあるが、その場合ソース電
極側の寄生容量の増大によりＴＦＴ書き込み特性は悪化
するので、好ましい対応ではない。
形例を示す平面図である。図１との相違点は、ソース電
極６とドレイン電極７が非対称な構成となっている点で
あり、図５ではソース電極６がドレイン電極７に比べて
小面積で形成されている。この構成によると、ソース電
極側の寄生容量を減少させることができるため、ＴＦＴ
の書き込み特性が向上する利点がある。なお、ソース電
極６での良好なコンタクト特性を得るためには、活性層
上のソース電極の長さをある程度長く設けることが好ま
しい。ここで、ソース電極幅は十分小さく形成されてい
るため、活性層との接触部でのソース電極幅を活性層上
のソース電極幅より狭く形成する必要はなく、ドレイン
電極幅のみ減少させることにより光オフリーク電流を低
減することが可能である。もちろん活性層との接触部で
のソース電極幅をさらに狭く形成することも可能であ
る。なお、ソース電極６をドレイン電極７に比べて大面
積で形成することも可能ではあるが、その場合ソース電
極側の寄生容量の増大によりＴＦＴ書き込み特性は悪化
するので、好ましい対応ではない。
【００２７】上記本願の第１の実施の形態およびその変
形例で示したＴＦＴの製造工程は、図１３に示した従来
のＴＦＴの製造工程と全く同一であり、図１３ｄの工程
においてエッチングするソース電極６およびドレイン電
極７のパターンを変更することのみが相違する。したが
って、ＴＦＴ製造スループットを低下させることなく、
光オフリーク電流を低減させることができる。
形例で示したＴＦＴの製造工程は、図１３に示した従来
のＴＦＴの製造工程と全く同一であり、図１３ｄの工程
においてエッチングするソース電極６およびドレイン電
極７のパターンを変更することのみが相違する。したが
って、ＴＦＴ製造スループットを低下させることなく、
光オフリーク電流を低減させることができる。
【００２８】（第２の実施の形態）図６は本発明のチャ
ネルエッチ型ＴＦＴの第２の実施の形態を示す平面図で
あり、図７は図６のＢ−Ｂ’面で切断した断面図であ
る。この実施の形態では、活性層の側壁に選択的に絶縁
膜を設けることなく活性層４の側壁をソース電極６およ
びドレイン電極７と直接接触させない構成としている。
具体的には、本実施の形態では、層間絶縁膜に設けたビ
アホールおよび層間絶縁膜表面に形成した導電層を介し
てソース・ドレイン層５とソース電極６およびドレイン
電極７とを接続するものである。
ネルエッチ型ＴＦＴの第２の実施の形態を示す平面図で
あり、図７は図６のＢ−Ｂ’面で切断した断面図であ
る。この実施の形態では、活性層の側壁に選択的に絶縁
膜を設けることなく活性層４の側壁をソース電極６およ
びドレイン電極７と直接接触させない構成としている。
具体的には、本実施の形態では、層間絶縁膜に設けたビ
アホールおよび層間絶縁膜表面に形成した導電層を介し
てソース・ドレイン層５とソース電極６およびドレイン
電極７とを接続するものである。
【００２９】図８に第２の実施の形態の製造工程を示
す。まず、第１の実施の形態と同様に、清浄なガラス基
板１上にＣｒよりなるゲート電極２をスパッタで形成す
る（図８ａ参照）。次に、ゲート電極２上に、ＳｉＮｘ
を用いたゲート絶縁膜３、ノンドープのａ−Ｓｉ層４
ａ、Ｐドープのｎ＋導電型ａ−Ｓｉ層５ａを逐次プラズ
マＣＶＤにより連続形成（図８ｂ参照）後、ｎ＋導電型
ａ−Ｓｉ層５ａおよびノンドープａ−Ｓｉ層４ａが各々
所定の形状５および４にドライエッチングされる（図８
ｃ参照）。続いて、ｎ＋導電型ａ−Ｓｉ層５を覆うよう
にＣｒ膜をスパッタで形成後、ウェットエッチングによ
りソース電極６、ドレイン電極７をゲート絶縁膜上の６
ａおよび７ａと、これらの電極と分離された２つの金属
電極部６ｂおよび７ｂをｎ＋導電型ａ−Ｓｉ層５上に同
時に形成する（図８ｄ参照）。この金属電極部６ｂおよ
び７ｂをマスクとして、ｎ＋導電型ａ−Ｓｉ層５および
ノンドープａ−Ｓｉ層４を異方性ドライエッチングし、
ソース・ドレイン層５および活性層４を形成する（図８
ｅ参照）。そして、デバイスの全表面に、ＳｉＮｘを用
いた層間絶縁膜８をプラズマＣＶＤにより形成後、６
ａ、６ｂ、７ａ、７ｂ上の層間絶縁膜８にコンタクトホ
ールを各々穿設する（図８ｆ参照）。ここで、層間絶縁
膜８は活性層４の保護膜として作用する。最後にビアホ
ール内壁を含めたデバイス全表面にＩＴＯをスパッタで
形成後、ウェットエッチングにより画素電極９、導電層
６ｃ，７ｃが同時に所定のパターンに形成する（図８ｇ
参照）。こうしてソース電極６は、６ａ，６ｂ，６ｃお
よびコンタクトホールにより、ドレイン電極７は、７
ａ，７ｂ，７ｃおよびコンタクトホールにより各々構成
される。この第２の実施の形態では、ソース電極６およ
びドレイン電極７は、活性層４の側壁と接触していない
ので、接触部の電極幅は実質０といえる。
す。まず、第１の実施の形態と同様に、清浄なガラス基
板１上にＣｒよりなるゲート電極２をスパッタで形成す
る（図８ａ参照）。次に、ゲート電極２上に、ＳｉＮｘ
を用いたゲート絶縁膜３、ノンドープのａ−Ｓｉ層４
ａ、Ｐドープのｎ＋導電型ａ−Ｓｉ層５ａを逐次プラズ
マＣＶＤにより連続形成（図８ｂ参照）後、ｎ＋導電型
ａ−Ｓｉ層５ａおよびノンドープａ−Ｓｉ層４ａが各々
所定の形状５および４にドライエッチングされる（図８
ｃ参照）。続いて、ｎ＋導電型ａ−Ｓｉ層５を覆うよう
にＣｒ膜をスパッタで形成後、ウェットエッチングによ
りソース電極６、ドレイン電極７をゲート絶縁膜上の６
ａおよび７ａと、これらの電極と分離された２つの金属
電極部６ｂおよび７ｂをｎ＋導電型ａ−Ｓｉ層５上に同
時に形成する（図８ｄ参照）。この金属電極部６ｂおよ
び７ｂをマスクとして、ｎ＋導電型ａ−Ｓｉ層５および
ノンドープａ−Ｓｉ層４を異方性ドライエッチングし、
ソース・ドレイン層５および活性層４を形成する（図８
ｅ参照）。そして、デバイスの全表面に、ＳｉＮｘを用
いた層間絶縁膜８をプラズマＣＶＤにより形成後、６
ａ、６ｂ、７ａ、７ｂ上の層間絶縁膜８にコンタクトホ
ールを各々穿設する（図８ｆ参照）。ここで、層間絶縁
膜８は活性層４の保護膜として作用する。最後にビアホ
ール内壁を含めたデバイス全表面にＩＴＯをスパッタで
形成後、ウェットエッチングにより画素電極９、導電層
６ｃ，７ｃが同時に所定のパターンに形成する（図８ｇ
参照）。こうしてソース電極６は、６ａ，６ｂ，６ｃお
よびコンタクトホールにより、ドレイン電極７は、７
ａ，７ｂ，７ｃおよびコンタクトホールにより各々構成
される。この第２の実施の形態では、ソース電極６およ
びドレイン電極７は、活性層４の側壁と接触していない
ので、接触部の電極幅は実質０といえる。
【００３０】ここで、導電層６ｃおよび７ｃには、ＩＴ
Ｏ、ＩＺＯ（インジウム亜鉛酸化物）等の透明導電材料
を使用することにより画素電極９と同時に形成すること
ができる。一般に、透明導電材料は、ソース・ドレイン
層５との密着性が悪く、良好なコンタクト特性が得られ
ない。そのため、金属電極部６ｂおよび７ｂを介在させ
ることで両者の密着性が改善される。また、金属電極部
６ｂおよび７ｂを設けることにより、図８ｅの工程でｎ
＋導電型ａ−Ｓｉ層５およびノンドープａ−Ｓｉ層４を
異方性エッチングするためのエッチングマスク形成工程
を別途設ける必要がない。なお、金属電極部６ｂおよび
７ｂは、Ｃｒによりゲート絶縁膜上の６ａおよび７ａと
同時に形成できるので、製造工程数は図１３に示した従
来技術と全く同様である。また、ＴＦＴ上部に位置する
配線が透明であるため、金属配線の場合に見られるバッ
クライト光が配線裏面で反射してＴＦＴ上部に入射する
現象が発生しない。したがって、更に光リークを低減す
ることが可能となる。
Ｏ、ＩＺＯ（インジウム亜鉛酸化物）等の透明導電材料
を使用することにより画素電極９と同時に形成すること
ができる。一般に、透明導電材料は、ソース・ドレイン
層５との密着性が悪く、良好なコンタクト特性が得られ
ない。そのため、金属電極部６ｂおよび７ｂを介在させ
ることで両者の密着性が改善される。また、金属電極部
６ｂおよび７ｂを設けることにより、図８ｅの工程でｎ
＋導電型ａ−Ｓｉ層５およびノンドープａ−Ｓｉ層４を
異方性エッチングするためのエッチングマスク形成工程
を別途設ける必要がない。なお、金属電極部６ｂおよび
７ｂは、Ｃｒによりゲート絶縁膜上の６ａおよび７ａと
同時に形成できるので、製造工程数は図１３に示した従
来技術と全く同様である。また、ＴＦＴ上部に位置する
配線が透明であるため、金属配線の場合に見られるバッ
クライト光が配線裏面で反射してＴＦＴ上部に入射する
現象が発生しない。したがって、更に光リークを低減す
ることが可能となる。
【００３１】なお、導電層６ｃおよび７ｃとしてＣｒ，
Ａｌ，Ｍｏ，Ｗ，Ｔｉ等の金属材料を使用することもで
きる。ここで、金属材料を使用する場合、導電層６ｃお
よび７ｃを画素電極９と同時に形成することができない
ため、層間絶縁膜８表面に金属導電層６ｃ，７ｃを設け
る工程が別途必要となる。しかしながら、金属スパッタ
は、特開平７−２７３３３３号公報やＹ．Ｅ．Ｃｈｅｎ
等による信学技報ＥＩＤ９８−２１６（１９９９年）の
ような活性層側壁絶縁膜形成時よりも低温（室温〜１５
０℃程度）で実施でき、成膜時間も数分間程度と短時間
であるので、従来のＴＦＴほど製造スループットを低減
させない。この場合、ビアホールおよび導電層の抵抗値
の低減が図れるため、低電力駆動に有利である。
Ａｌ，Ｍｏ，Ｗ，Ｔｉ等の金属材料を使用することもで
きる。ここで、金属材料を使用する場合、導電層６ｃお
よび７ｃを画素電極９と同時に形成することができない
ため、層間絶縁膜８表面に金属導電層６ｃ，７ｃを設け
る工程が別途必要となる。しかしながら、金属スパッタ
は、特開平７−２７３３３３号公報やＹ．Ｅ．Ｃｈｅｎ
等による信学技報ＥＩＤ９８−２１６（１９９９年）の
ような活性層側壁絶縁膜形成時よりも低温（室温〜１５
０℃程度）で実施でき、成膜時間も数分間程度と短時間
であるので、従来のＴＦＴほど製造スループットを低減
させない。この場合、ビアホールおよび導電層の抵抗値
の低減が図れるため、低電力駆動に有利である。
【００３２】図９は、上記第１および第２の実施の形態
の中間である第１の変形例の平面図である。図６との相
違点は、画素側のソース・ドレイン層５を６ａおよび６
ｃを介在させることなく画素電極９と直接接続させてい
る。このような構成により、開口率をより大きくするこ
とができる。
の中間である第１の変形例の平面図である。図６との相
違点は、画素側のソース・ドレイン層５を６ａおよび６
ｃを介在させることなく画素電極９と直接接続させてい
る。このような構成により、開口率をより大きくするこ
とができる。
【００３３】図１０は、上記第１および第２の実施の形
態の中間である第２の変形例の平面図である。図６との
相違点は、ソース側およびドレイン側の電極を図５のよ
うに非対称な構成としている。ドレイン側では、図６同
様に７ａと７ｂが７ｃおよびコンタクトホールを介して
接続されている。一方、ソース側では、第１の実施の形
態のようにソース電極６と活性層４の側壁とが狭幅で接
触している。この接触部の電極幅は十分小さいため、リ
ーク電流を低下させることができる。
態の中間である第２の変形例の平面図である。図６との
相違点は、ソース側およびドレイン側の電極を図５のよ
うに非対称な構成としている。ドレイン側では、図６同
様に７ａと７ｂが７ｃおよびコンタクトホールを介して
接続されている。一方、ソース側では、第１の実施の形
態のようにソース電極６と活性層４の側壁とが狭幅で接
触している。この接触部の電極幅は十分小さいため、リ
ーク電流を低下させることができる。
【００３４】上記本願の第２の実施の形態と第１および
第２の実施の形態の中間の変形例で導電層６ｃ，７ｃを
透明導電層で形成する場合のＴＦＴの製造工程は、従来
のＴＦＴの製造工程と全く同一であり、図８ｄ工程での
Ｃｒ膜のエッチングおよび図８ｆ工程での層間絶縁膜に
設けるコンタクトホールの穿設パターンのみを変更して
いる。したがって、ＴＦＴ製造スループットを低下させ
ることなく、光オフリーク電流を低減させることができ
る。
第２の実施の形態の中間の変形例で導電層６ｃ，７ｃを
透明導電層で形成する場合のＴＦＴの製造工程は、従来
のＴＦＴの製造工程と全く同一であり、図８ｄ工程での
Ｃｒ膜のエッチングおよび図８ｆ工程での層間絶縁膜に
設けるコンタクトホールの穿設パターンのみを変更して
いる。したがって、ＴＦＴ製造スループットを低下させ
ることなく、光オフリーク電流を低減させることができ
る。
【００３５】尚、本発明のＴＦＴは、上記各実施の形態
に記載の材料、構成に限定されるものではない。ゲート
電極材料としては、Ｃｒ以外にＡｌ，Ｍｏ，Ｗ，Ｔｉ，
Ｔａ等の他の金属材料を使用することもできる。ゲート
絶縁膜、層間絶縁膜としては、シリコン酸化物（ＳｉＯ
ｘ）やシリコン窒化酸化物（ＳｉＯｘＮｙ）等も使用可
能である。活性層としてはａ−Ｓｉ層が好適であるが、
マイクロクリスタルシリコン膜やポリシコン膜も使用で
きる。また、本発明のＴＦＴは、半透過型液晶表示装置
にも適用可能である。
に記載の材料、構成に限定されるものではない。ゲート
電極材料としては、Ｃｒ以外にＡｌ，Ｍｏ，Ｗ，Ｔｉ，
Ｔａ等の他の金属材料を使用することもできる。ゲート
絶縁膜、層間絶縁膜としては、シリコン酸化物（ＳｉＯ
ｘ）やシリコン窒化酸化物（ＳｉＯｘＮｙ）等も使用可
能である。活性層としてはａ−Ｓｉ層が好適であるが、
マイクロクリスタルシリコン膜やポリシコン膜も使用で
きる。また、本発明のＴＦＴは、半透過型液晶表示装置
にも適用可能である。
【００３６】
【発明の効果】本発明のチャネルエッチ型ＴＦＴ構造に
よれば、絶縁膜を活性層側壁に設けた従来のＴＦＴ同様
に光オフリーク電流を低減させることができる。しか
も、絶縁膜を設ける工程が不要なため、従来のＴＦＴよ
り高いスループットが得られ、低コスト化に有利であ
る。
よれば、絶縁膜を活性層側壁に設けた従来のＴＦＴ同様
に光オフリーク電流を低減させることができる。しか
も、絶縁膜を設ける工程が不要なため、従来のＴＦＴよ
り高いスループットが得られ、低コスト化に有利であ
る。
【図１】本発明のＴＦＴの第１の実施の形態の平面図で
ある。
ある。
【図２】本発明のＴＦＴの第１の実施の形態の第１の変
形例の平面図である。
形例の平面図である。
【図３】本発明のＴＦＴの第１の実施の形態の第２の変
形例の平面図である。
形例の平面図である。
【図４】本発明のＴＦＴの第１の実施の形態の第３の変
形例の平面図である。
形例の平面図である。
【図５】本発明のＴＦＴの第１の実施の形態の第４の変
形例の平面図である。
形例の平面図である。
【図６】本発明のＴＦＴの第２の実施の形態の平面図で
ある。
ある。
【図７】図６のＢ−Ｂ’面で切断した断面図である。
【図８】本発明のＴＦＴの第２の実施の形態の製造工程
説明図である。
説明図である。
【図９】本発明のＴＦＴの第１の実施の形態の第１の変
形例の平面図である。
形例の平面図である。
【図１０】本発明のＴＦＴの第１の実施の形態の第２の
変形例の平面図である。
変形例の平面図である。
【図１１】従来のＴＦＴの平面図である。
【図１２】図１のＡ−Ａ’面および図１１のＸ−Ｘ’面
で切断した断面図である。
で切断した断面図である。
【図１３】本発明のＴＦＴの第１の実施の形態および従
来のＴＦＴの製造工程説明図である。
来のＴＦＴの製造工程説明図である。
１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 活性層
４ａ ａ−Ｓｉ層
５ ソース・ドレイン層
５ａ ｎ＋導電型ａ−Ｓｉ層
６ ソース電極
６ａ ソース電極
６ｂ 金属電極部（ソース電極）
６ｃ 導電層（ソース電極）
７ ドレイン電極
７ａ ドレイン電極
７ｂ 金属電極部（ドレイン電極）
７ｃ 導電層（ドレイン電極）
８ 層間絶縁膜
９ 画素電極
１０ 活性層側壁絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 JA26 JA38 JB54 KA05 KA18
KB13 MA29 NA22 NA25 NA27
NA29
5F110 AA16 AA21 BB01 CC07 DD02
EE03 EE04 EE25 EE44 FF02
FF03 FF04 FF30 GG02 GG13
GG14 GG15 GG28 GG29 GG35
GG45 HK04 HK09 HK16 HK21
HK33 HK35 HL03 HL04 HL07
HL23 HM04 HM12 NN02 NN22
NN23 NN24 NN35
Claims (11)
- 【請求項１】 絶縁性基板上にゲート電極、ゲート絶縁
膜、チャネル部分となる活性層、前記活性層上に設けら
れた不純物がドープされた半導体層からなるソース領域
およびドレイン領域、前記ソース領域およびドレイン領
域に各々接続されているソース電極およびドレイン電極
を有するチャネルエッチ型薄膜トランジスタにおいて、 前記ソース電極およびドレイン電極は、前記活性層上の
前記ソース領域およびドレイン領域上から各々前記活性
層の外側に単独の導出部により導出され、前記ソース電
極およびドレイン電極の導出部の少なくとも一方は、前
記活性層との接触部を有しており、前記接触部での電極
幅が、前記接触部を有する電極の前記活性層上の先端電
極幅より小さいことを特徴とするチャネルエッチ型薄膜
トランジスタ。 - 【請求項２】 絶縁性基板上にゲート電極、ゲート絶縁
膜、チャネル部分となる活性層、前記活性層上に設けら
れた不純物がドープされた半導体層からなるソース領域
およびドレイン領域、前記ソース領域およびドレイン領
域に各々接続されているソース電極およびドレイン電極
を有するチャネルエッチ型薄膜トランジスタにおいて、 前記ソース電極およびドレイン電極は、前記活性層上の
前記ソース領域およびドレイン領域上から各々前記活性
層の外側に単独の導出部により導出され、前記ソース電
極およびドレイン電極の導出部は、ともに前記活性層と
の接触部を有しており、前記導出部の少なくとも一方の
前記活性層との接触部の電極幅が、その電極の前記活性
層上の先端電極幅より小さいことを特徴とするチャネル
エッチ型薄膜トランジスタ。 - 【請求項３】 前記活性層上の前記ソース電極およびド
レイン電極が非対称構造であり、前記ドレイン電極の導
出部は前記活性層との接触部を有し、この接触部のドレ
イン電極幅が、前記活性層上の前記先端ドレイン電極幅
より小さいことを特徴とする請求項１または２に記載の
チャネルエッチ型薄膜トランジスタ。 - 【請求項４】 前記先端電極幅を有する電極部分の前記
チャネルの長さ方向に沿った長さが、３μｍ以上である
ことを特徴とする請求項１乃至３のいずれか一に記載の
チャネルエッチ型薄膜トランジスタ。 - 【請求項５】 前記絶縁性基板は液晶表示用ガラス基板
であり、前記ソース電極は画素電極に接続されており、
前記ドレイン電極はデータ配線に接続されていることを
特徴とする請求項１乃至４のいずれか一に記載のチャネ
ルエッチ型薄膜トランジスタ。 - 【請求項６】 絶縁性基板上にゲート電極、ゲート絶縁
膜、チャネル部分となる活性層、前記活性層上に設けら
れた不純物がドープされた半導体層からなるソース領域
およびドレイン領域、前記ソース領域およびドレイン領
域に各々接続されているソース電極およびドレイン電極
を有するチャネルエッチ型薄膜トランジスタにおいて、 前記ソース電極およびドレイン電極は、前記活性層上の
前記ソース領域およびドレイン領域上から各々前記活性
層の外側に導出され、前記ソース電極およびドレイン電
極の少なくとも一方は、対応する前記ソース領域および
ドレイン領域の少なくとも一方と、他の導電層を介して
接続されていることを特徴とするチャネルエッチ型薄膜
トランジスタ。 - 【請求項７】 前記他の導電層が透明導電層であること
を特徴とする請求項６に記載のチャネルエッチ型薄膜ト
ランジスタ。 - 【請求項８】 前記ソース領域およびドレイン領域の少
なくとも一方と前記他の導電層の間に金属薄膜層が介在
することを特徴とする請求項６または７に記載のチャネ
ルエッチ型薄膜トランジスタ。 - 【請求項９】 前記ソース領域およびドレイン領域と接
続されている前記ソース電極およびドレイン電極の少な
くとも一方の前記活性層上の先端幅を有する部分の前記
チャネルの長さ方向に沿った長さが、３μｍ以上である
ことを特徴とする請求項６乃至８のいずれか一に記載の
チャネルエッチ型薄膜トランジスタ。 - 【請求項１０】 前記ゲート電極の端部が、前記活性層
の端部より３μｍ以上外側に位置することを特徴とする
請求項１乃至９のいずれか一に記載のチャネルエッチ型
薄膜トランジスタ。 - 【請求項１１】 前記活性層のチャネル領域上に保護膜
を有することを特徴とする請求項１乃至１０のいずれか
一に記載のチャネルエッチ型薄膜トランジスタ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002045686A JP4604440B2 (ja) | 2002-02-22 | 2002-02-22 | チャネルエッチ型薄膜トランジスタ |
| TW092103739A TW587339B (en) | 2002-02-22 | 2003-02-21 | Channel-etch thin film transistor |
| KR10-2003-0010984A KR100510935B1 (ko) | 2002-02-22 | 2003-02-21 | 채널 에칭형 박막 트랜지스터 |
| US10/369,756 US6858867B2 (en) | 2002-02-22 | 2003-02-21 | Channel-etch thin film transistor |
| CNB031037984A CN1244162C (zh) | 2002-02-22 | 2003-02-24 | 沟道蚀刻薄膜晶体管 |
| CNB2005100927494A CN100544030C (zh) | 2002-02-22 | 2003-02-24 | 沟道蚀刻薄膜晶体管 |
| US11/017,075 US7038241B2 (en) | 2002-02-22 | 2004-12-21 | Channel-etch thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002045686A JP4604440B2 (ja) | 2002-02-22 | 2002-02-22 | チャネルエッチ型薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003249655A true JP2003249655A (ja) | 2003-09-05 |
| JP4604440B2 JP4604440B2 (ja) | 2011-01-05 |
Family
ID=27750591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002045686A Expired - Lifetime JP4604440B2 (ja) | 2002-02-22 | 2002-02-22 | チャネルエッチ型薄膜トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6858867B2 (ja) |
| JP (1) | JP4604440B2 (ja) |
| KR (1) | KR100510935B1 (ja) |
| CN (2) | CN1244162C (ja) |
| TW (1) | TW587339B (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009087996A (ja) * | 2007-09-27 | 2009-04-23 | Dainippon Printing Co Ltd | 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ |
| JP2012014099A (ja) * | 2010-07-05 | 2012-01-19 | Mitsubishi Electric Corp | アクティブマトリックス基板、及び液晶装置 |
| JPWO2010032431A1 (ja) * | 2008-09-17 | 2012-02-02 | 出光興産株式会社 | 結晶質酸化インジウム半導体膜を有する薄膜トランジスタ |
| JP2012053372A (ja) * | 2010-09-03 | 2012-03-15 | Hitachi Displays Ltd | 液晶表示装置 |
| KR101152528B1 (ko) * | 2005-06-27 | 2012-06-01 | 엘지디스플레이 주식회사 | 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법 |
| WO2012147950A1 (ja) * | 2011-04-28 | 2012-11-01 | シャープ株式会社 | 液晶パネル、液晶表示装置、テレビジョン受像機 |
| JP2013165257A (ja) * | 2012-02-13 | 2013-08-22 | Samsung Electronics Co Ltd | 薄膜トランジスタ及びこれを採用したディスプレイパネル |
| JP2014038911A (ja) * | 2012-08-13 | 2014-02-27 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 |
| KR101388655B1 (ko) | 2012-05-29 | 2014-04-25 | 한국전기연구원 | 반응도 향상을 위해 비대칭 구조를 적용한 전계효과트랜지스터 테라헤르츠 검출기 |
| WO2015122393A1 (ja) * | 2014-02-14 | 2015-08-20 | シャープ株式会社 | アクティブマトリクス基板 |
| JP2015181171A (ja) * | 2009-02-13 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI571687B (zh) * | 2014-05-16 | 2017-02-21 | 友達光電股份有限公司 | 顯示面板及其陣列基板 |
| KR101803718B1 (ko) | 2009-03-27 | 2017-12-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 표시장치 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101350609B1 (ko) * | 2005-12-30 | 2014-01-10 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR101232061B1 (ko) * | 2006-04-24 | 2013-02-12 | 삼성디스플레이 주식회사 | 금속 배선의 제조 방법 및 표시 기판의 제조 방법 |
| CN101382728B (zh) * | 2007-09-07 | 2010-07-28 | 北京京东方光电科技有限公司 | 灰阶掩膜版结构 |
| KR101540341B1 (ko) * | 2008-10-17 | 2015-07-30 | 삼성전자주식회사 | 패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법 |
| US8664136B2 (en) * | 2008-12-15 | 2014-03-04 | Idemitsu Kosan Co., Ltd. | Indium oxide sintered compact and sputtering target |
| KR101836067B1 (ko) * | 2009-12-21 | 2018-03-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터와 그 제작 방법 |
| JP2011175032A (ja) * | 2010-02-23 | 2011-09-08 | Hitachi Displays Ltd | 表示装置 |
| JP5977523B2 (ja) | 2011-01-12 | 2016-08-24 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| US8536571B2 (en) * | 2011-01-12 | 2013-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| CN102544000A (zh) * | 2012-03-13 | 2012-07-04 | 深圳市华星光电技术有限公司 | 阵列基板及相应的显示面板 |
| JP6110693B2 (ja) * | 2012-03-14 | 2017-04-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN103035653A (zh) * | 2012-10-10 | 2013-04-10 | 深圳市华星光电技术有限公司 | 薄膜晶体管像素结构及其制作方法 |
| KR102130110B1 (ko) * | 2013-10-21 | 2020-07-06 | 삼성디스플레이 주식회사 | 표시 패널 및 이의 제조 방법 |
| CN103681696A (zh) * | 2013-12-24 | 2014-03-26 | 京东方科技集团股份有限公司 | 一种电极引出结构、阵列基板以及显示装置 |
| CN103715095B (zh) * | 2013-12-27 | 2016-01-20 | 北京京东方光电科技有限公司 | 掩膜版组、薄膜晶体管及制作方法、阵列基板、显示装置 |
| CN103915509B (zh) * | 2014-03-25 | 2017-07-18 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板及显示装置 |
| CN105789316A (zh) * | 2014-12-25 | 2016-07-20 | 业鑫科技顾问股份有限公司 | 薄膜晶体管及其制作方法 |
| KR102103986B1 (ko) * | 2019-03-14 | 2020-04-24 | 삼성전자주식회사 | 박막 트랜지스터 및 이를 채용한 디스플레이 패널 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278480A (ja) * | 1990-03-27 | 1991-12-10 | Canon Inc | 薄膜半導体装置 |
| JPH04280231A (ja) * | 1991-03-08 | 1992-10-06 | Oki Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH08116062A (ja) * | 1994-10-13 | 1996-05-07 | Furontetsuku:Kk | 薄膜トランジスタ |
| JPH0954342A (ja) * | 1995-08-11 | 1997-02-25 | Nec Corp | アクティブマトリクス液晶表示パネル及びその製造方法 |
| JPH09120083A (ja) * | 1995-08-19 | 1997-05-06 | Lg Electron Inc | 液晶表示装置および液晶表示装置の製造方法 |
| JPH1048651A (ja) * | 1996-07-31 | 1998-02-20 | Furontetsuku:Kk | 薄膜トランジスタ型液晶表示装置 |
| JPH10133227A (ja) * | 1996-10-28 | 1998-05-22 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JPH1187717A (ja) * | 1997-09-04 | 1999-03-30 | Hitachi Ltd | 半導体装置とアクティブマトリックス基板および液晶表示装置 |
| JP2000196098A (ja) * | 1998-12-28 | 2000-07-14 | Furontekku:Kk | 薄膜トランジスタおよびそれを備えた液晶表示装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259565A (ja) | 1985-05-13 | 1986-11-17 | Fuji Xerox Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH04360583A (ja) | 1991-06-07 | 1992-12-14 | Nippon Steel Corp | 薄膜トランジスタ |
| JPH07273333A (ja) | 1994-03-28 | 1995-10-20 | Sanyo Electric Co Ltd | 薄膜トランジスタ及びその製造方法 |
| KR0166894B1 (ko) * | 1995-02-20 | 1999-03-30 | 구자홍 | 액정표시장치 |
| JP3223805B2 (ja) * | 1996-08-26 | 2001-10-29 | 日本電気株式会社 | 順スタガード型薄膜トランジスタ |
| JPH1116188A (ja) | 1997-06-26 | 1999-01-22 | Victor Co Of Japan Ltd | 半導体レーザ及び光ピックアップ |
| JP3767100B2 (ja) | 1997-07-10 | 2006-04-19 | 三菱電機株式会社 | 配電システム |
| JPH1185789A (ja) | 1997-09-10 | 1999-03-30 | Nippon Telegr & Teleph Corp <Ntt> | 分散検索装置 |
| JP2001308333A (ja) | 2000-04-21 | 2001-11-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JP3415602B2 (ja) * | 2000-06-26 | 2003-06-09 | 鹿児島日本電気株式会社 | パターン形成方法 |
-
2002
- 2002-02-22 JP JP2002045686A patent/JP4604440B2/ja not_active Expired - Lifetime
-
2003
- 2003-02-21 TW TW092103739A patent/TW587339B/zh not_active IP Right Cessation
- 2003-02-21 KR KR10-2003-0010984A patent/KR100510935B1/ko active IP Right Grant
- 2003-02-21 US US10/369,756 patent/US6858867B2/en not_active Expired - Lifetime
- 2003-02-24 CN CNB031037984A patent/CN1244162C/zh not_active Expired - Lifetime
- 2003-02-24 CN CNB2005100927494A patent/CN100544030C/zh not_active Expired - Lifetime
-
2004
- 2004-12-21 US US11/017,075 patent/US7038241B2/en not_active Expired - Lifetime
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278480A (ja) * | 1990-03-27 | 1991-12-10 | Canon Inc | 薄膜半導体装置 |
| JPH04280231A (ja) * | 1991-03-08 | 1992-10-06 | Oki Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH08116062A (ja) * | 1994-10-13 | 1996-05-07 | Furontetsuku:Kk | 薄膜トランジスタ |
| JPH0954342A (ja) * | 1995-08-11 | 1997-02-25 | Nec Corp | アクティブマトリクス液晶表示パネル及びその製造方法 |
| JPH09120083A (ja) * | 1995-08-19 | 1997-05-06 | Lg Electron Inc | 液晶表示装置および液晶表示装置の製造方法 |
| JPH1048651A (ja) * | 1996-07-31 | 1998-02-20 | Furontetsuku:Kk | 薄膜トランジスタ型液晶表示装置 |
| JPH10133227A (ja) * | 1996-10-28 | 1998-05-22 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JPH1187717A (ja) * | 1997-09-04 | 1999-03-30 | Hitachi Ltd | 半導体装置とアクティブマトリックス基板および液晶表示装置 |
| JP2000196098A (ja) * | 1998-12-28 | 2000-07-14 | Furontekku:Kk | 薄膜トランジスタおよびそれを備えた液晶表示装置 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101152528B1 (ko) * | 2005-06-27 | 2012-06-01 | 엘지디스플레이 주식회사 | 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법 |
| JP2009087996A (ja) * | 2007-09-27 | 2009-04-23 | Dainippon Printing Co Ltd | 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ |
| JPWO2010032431A1 (ja) * | 2008-09-17 | 2012-02-02 | 出光興産株式会社 | 結晶質酸化インジウム半導体膜を有する薄膜トランジスタ |
| JP5631213B2 (ja) * | 2008-09-17 | 2014-11-26 | 出光興産株式会社 | 結晶質酸化インジウム半導体膜を有する薄膜トランジスタ |
| JP2015181171A (ja) * | 2009-02-13 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018128696A (ja) * | 2009-02-13 | 2018-08-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR101803718B1 (ko) | 2009-03-27 | 2017-12-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 표시장치 |
| JP2012014099A (ja) * | 2010-07-05 | 2012-01-19 | Mitsubishi Electric Corp | アクティブマトリックス基板、及び液晶装置 |
| JP2012053372A (ja) * | 2010-09-03 | 2012-03-15 | Hitachi Displays Ltd | 液晶表示装置 |
| WO2012147950A1 (ja) * | 2011-04-28 | 2012-11-01 | シャープ株式会社 | 液晶パネル、液晶表示装置、テレビジョン受像機 |
| JP2013165257A (ja) * | 2012-02-13 | 2013-08-22 | Samsung Electronics Co Ltd | 薄膜トランジスタ及びこれを採用したディスプレイパネル |
| KR101388655B1 (ko) | 2012-05-29 | 2014-04-25 | 한국전기연구원 | 반응도 향상을 위해 비대칭 구조를 적용한 전계효과트랜지스터 테라헤르츠 검출기 |
| JP2014038911A (ja) * | 2012-08-13 | 2014-02-27 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器 |
| US9741308B2 (en) | 2014-02-14 | 2017-08-22 | Sharp Kabushiki Kaisha | Active matrix substrate |
| WO2015122393A1 (ja) * | 2014-02-14 | 2015-08-20 | シャープ株式会社 | アクティブマトリクス基板 |
| US10074328B2 (en) | 2014-02-14 | 2018-09-11 | Sharp Kabushiki Kaisha | Active matrix substrate |
| TWI571687B (zh) * | 2014-05-16 | 2017-02-21 | 友達光電股份有限公司 | 顯示面板及其陣列基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7038241B2 (en) | 2006-05-02 |
| US6858867B2 (en) | 2005-02-22 |
| US20050104128A1 (en) | 2005-05-19 |
| CN100544030C (zh) | 2009-09-23 |
| KR100510935B1 (ko) | 2005-08-30 |
| TW200303616A (en) | 2003-09-01 |
| US20030160240A1 (en) | 2003-08-28 |
| CN1440080A (zh) | 2003-09-03 |
| JP4604440B2 (ja) | 2011-01-05 |
| KR20030069889A (ko) | 2003-08-27 |
| TW587339B (en) | 2004-05-11 |
| CN1734791A (zh) | 2006-02-15 |
| CN1244162C (zh) | 2006-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4604440B2 (ja) | チャネルエッチ型薄膜トランジスタ | |
| US20040257489A1 (en) | Active matrix substrate and display device | |
| US5981972A (en) | Actived matrix substrate having a transistor with multi-layered ohmic contact | |
| JPH1031235A (ja) | 液晶表示装置 | |
| KR101291318B1 (ko) | 박막 트랜지스터 기판 및 그 제조방법 | |
| US8030654B2 (en) | Thin film transistor and method of manufacturing the same | |
| KR20010081250A (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 | |
| KR20010098542A (ko) | 표시장치 및 표시장치의 제조방법 | |
| WO2018030298A1 (ja) | アクティブマトリクス基板および表示装置 | |
| JP2006317867A (ja) | 薄膜トランジスタ基板及び液晶表示パネル | |
| JP2009016756A (ja) | アクティブマトリクス駆動表示装置 | |
| JP2007059560A (ja) | 薄膜半導体装置、薄膜半導体装置の製造方法、及び液晶表示装置 | |
| WO2018043643A1 (ja) | アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置 | |
| KR100443829B1 (ko) | 액정표시소자용 어레이기판 및 그 제조방법 | |
| JP3049022B2 (ja) | 液晶表示装置 | |
| KR100219504B1 (ko) | 이중 게이트 구조를 갖는 박막 트랜지스터-액정 표시장치 및 그 제조방법 | |
| JPH08262492A (ja) | 液晶表示装置 | |
| JP4138357B2 (ja) | 薄膜トランジスタアレイ基板及びそれを用いた液晶表示装置 | |
| JPH08204196A (ja) | アクティブマトリクス回路および電気光学装置 | |
| KR100466392B1 (ko) | 프린지 필드 스위칭 액정표시장치의 제조방법 | |
| JP2001296551A (ja) | 液晶表示装置 | |
| KR101029409B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP2001305578A (ja) | 液晶表示装置 | |
| JPH09129890A (ja) | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 | |
| JPH06268217A (ja) | 薄膜半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050117 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050317 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080424 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090602 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090602 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100312 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100420 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100709 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100907 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100920 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4604440 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |