JPS61259565A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPS61259565A JPS61259565A JP60101016A JP10101685A JPS61259565A JP S61259565 A JPS61259565 A JP S61259565A JP 60101016 A JP60101016 A JP 60101016A JP 10101685 A JP10101685 A JP 10101685A JP S61259565 A JPS61259565 A JP S61259565A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、薄膜トランジスタおよびその製造方法に係り
、特にスイッチング素子アレイ等□に用いられるアレイ
状の薄膜トランジスタおよびその製造□方法に関す′る
。
、特にスイッチング素子アレイ等□に用いられるアレイ
状の薄膜トランジスタおよびその製造□方法に関す′る
。
■従来・技術およびその問題点］
□半ＩＩ：′体ｍ１ｌＩＩ層と□してアモルファスシ・
リコン等のアモルファ反半導体□尋を用いた薄膜トラン
ジスタを、ガラス基板等の大面積基板上にアレイ状に形
成したスイッチング素子アレイは、薄膜受光素子と組み
合わせて密着型イメージセンサを形成したり、発熱抵抗
体に接続された電極アレイと組み合わせてプリンタ用ヘ
ッドを形成したり、更には、液晶のような光学的活性物
質と組み合わせてパネル形ディスプレイや光シャッタを
実現する等、多方面での応用が期待されている。
リコン等のアモルファ反半導体□尋を用いた薄膜トラン
ジスタを、ガラス基板等の大面積基板上にアレイ状に形
成したスイッチング素子アレイは、薄膜受光素子と組み
合わせて密着型イメージセンサを形成したり、発熱抵抗
体に接続された電極アレイと組み合わせてプリンタ用ヘ
ッドを形成したり、更には、液晶のような光学的活性物
質と組み合わせてパネル形ディスプレイや光シャッタを
実現する等、多方面での応用が期待されている。
例えば、第３図に示す如く、共通線８１〜Ｓ４の信号を
ゲート信号Ｇを制御することによって第１乃至第４の薄
膜トランジスタＴ１乃至Ｔ４を０Ｎ１０ＦＦＬ、各薄膜
１〜ランジスタのドレイン電極に夫々接続された第１乃
至第４の電極Ｅｌ乃至Ｅ４の出力電圧を制御する駆動回
路は、例えば第４図および第５図（第５図は第４図のＡ
−Ａ’断面図）に示すにうなスイッチング素子アレイに
よって実現される。
ゲート信号Ｇを制御することによって第１乃至第４の薄
膜トランジスタＴ１乃至Ｔ４を０Ｎ１０ＦＦＬ、各薄膜
１〜ランジスタのドレイン電極に夫々接続された第１乃
至第４の電極Ｅｌ乃至Ｅ４の出力電圧を制御する駆動回
路は、例えば第４図および第５図（第５図は第４図のＡ
−Ａ’断面図）に示すにうなスイッチング素子アレイに
よって実現される。
このスイッチング素子アレイは、絶縁性のガラス基板１
上に第１乃至第４の４つの薄膜１ヘランジスタＴ１乃至
Ｔ４が並設されている。そして夫々の薄膜トランジスタ
は、該ガラス基板１上に順次クロム簿膜（Ｃｒ）からな
るゲート電極Ｇ１、窒化シリコン膜５ＩＮｘからなるグ
ー１〜絶縁膜３と、水′素化アモルファスシリコン層か
らなる半導体活性層４、窒化シリコン膜５ＩＮｘからな
る絶縁層５上にコンタクトボール６を介して形成される
アルミニウム層からなるソース電極８１〜Ｓ４およびド
レイン電極Ｄ１〜Ｄ４とが積層せしめられてなるもので
ある。
上に第１乃至第４の４つの薄膜１ヘランジスタＴ１乃至
Ｔ４が並設されている。そして夫々の薄膜トランジスタ
は、該ガラス基板１上に順次クロム簿膜（Ｃｒ）からな
るゲート電極Ｇ１、窒化シリコン膜５ＩＮｘからなるグ
ー１〜絶縁膜３と、水′素化アモルファスシリコン層か
らなる半導体活性層４、窒化シリコン膜５ＩＮｘからな
る絶縁層５上にコンタクトボール６を介して形成される
アルミニウム層からなるソース電極８１〜Ｓ４およびド
レイン電極Ｄ１〜Ｄ４とが積層せしめられてなるもので
ある。
このような薄膜トランジスタを用いたスイッチング索子
アレイにおいては、例えばＰ点にゴミ等が混入するなど
してゲート電極Ｇ１とドレイン電極Ｄ２とが短絡してし
まうと、全体が動作不良となってしまう。
アレイにおいては、例えばＰ点にゴミ等が混入するなど
してゲート電極Ｇ１とドレイン電極Ｄ２とが短絡してし
まうと、全体が動作不良となってしまう。
特に、受光素子用のスイッチング索子アレイ、プリンタ
ヘッド用のスイッチング素子アレイを形成した場合、素
子数は２０４８〜４０９６ドツトにもなり、全ての素子
について不良のないようにするとスイッチング素子アレ
イとしての製造歩留りはかなり低いものとなっていた。
ヘッド用のスイッチング素子アレイを形成した場合、素
子数は２０４８〜４０９６ドツトにもなり、全ての素子
について不良のないようにするとスイッチング素子アレ
イとしての製造歩留りはかなり低いものとなっていた。
［発明の目的］
−３一
本発明は、前記実情に鑑みてなされたもので、薄膜トラ
ンジスタ、特にこれを用いたスイッチング素子アレイの
製造歩留りを向上することを目的とする。
ンジスタ、特にこれを用いたスイッチング素子アレイの
製造歩留りを向上することを目的とする。
［問題点を解決するための手段］
そこで、本発明では、薄膜トランジスタにおいて夫々２
個以上のソース電極およびドレイン電極を有すると共に
、これらのソース電極およびトレイン電極は夫々信号線
に対して並列的に共通接続されるように構成されており
、該信号線と、各ソース電極およびドレイン電極【ま夫
々信号線に対して切断可能なように構成されている。
個以上のソース電極およびドレイン電極を有すると共に
、これらのソース電極およびトレイン電極は夫々信号線
に対して並列的に共通接続されるように構成されており
、該信号線と、各ソース電極およびドレイン電極【ま夫
々信号線に対して切断可能なように構成されている。
また、本発明では、基板上に夫々２個以上のソース電極
およびドレイン電極を有すると共に、これらのソース電
極およびドレイン電極は夫々信号線に対して並列的に共
通接続されるように薄膜］〜ランジスタを形成した後、
各電極毎に特性検査を行ない不良を検出し、不良と判定
された場合には、当該電極を信号線から切り離すように
している。
およびドレイン電極を有すると共に、これらのソース電
極およびドレイン電極は夫々信号線に対して並列的に共
通接続されるように薄膜］〜ランジスタを形成した後、
各電極毎に特性検査を行ない不良を検出し、不良と判定
された場合には、当該電極を信号線から切り離すように
している。
［作用］
例えばグー１〜電極とドレイン電極の１つとの間で短絡
による不良が生じた場合、そのトレイン電極ケ切断する
ことにより、薄膜トランジスタは、残るソース電極によ
って正常に動作するため、不良率が大幅に低下する。
による不良が生じた場合、そのトレイン電極ケ切断する
ことにより、薄膜トランジスタは、残るソース電極によ
って正常に動作するため、不良率が大幅に低下する。
［実施例］
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
第１図および第２図は、本発明のスイッチング素子アレ
イを示す図であり、このスイッチング素子アレイは第１
の入力信号線１１、第２の入力信号線１２の信号をゲー
ト信号Ｇ１を制御することにより、第１および第２の薄
膜トランジスタＴ。
イを示す図であり、このスイッチング素子アレイは第１
の入力信号線１１、第２の入力信号線１２の信号をゲー
ト信号Ｇ１を制御することにより、第１および第２の薄
膜トランジスタＴ。
１・ＴＯ２を０Ｎ１０ＦＦＬ、これらの薄膜トランジス
タのドレイン電極に夫々接続された第１および第２の出
力信号線０１，０２の出ノｊ電圧を制御しようとするも
のである。
タのドレイン電極に夫々接続された第１および第２の出
力信号線０１，０２の出ノｊ電圧を制御しようとするも
のである。
そして該第１および第２の薄膜トランジスタは同一の構
造を有しており、いずれも前記ゲート信号Ｇ１に接続さ
れたゲート電極２とゲート絶縁膜３と、水素化アモルフ
ァスシリコンからなる半導体活性層４と該グー１〜電極
に対応してこれの長手方向に並列的に配列せしめられる
第１および第２のソース電極８１’ 、Ｓ２’ 、第１
および第２のドレイン電極ＤＩ’ 、Ｄ２’ とが−次
積層せしめられている。
造を有しており、いずれも前記ゲート信号Ｇ１に接続さ
れたゲート電極２とゲート絶縁膜３と、水素化アモルフ
ァスシリコンからなる半導体活性層４と該グー１〜電極
に対応してこれの長手方向に並列的に配列せしめられる
第１および第２のソース電極８１’ 、Ｓ２’ 、第１
および第２のドレイン電極ＤＩ’ 、Ｄ２’ とが−次
積層せしめられている。
そして、例えば第１の薄膜トランジスタＴ１においては
、第１および第２のソース電極８１′。
、第１および第２のソース電極８１′。
８２’は、第１の入力信号線１１に並列接続されると共
に、第１および第２のドレイン電極Ｄ１′。
に、第１および第２のドレイン電極Ｄ１′。
Ｄ２’ は第１の出力信号線０１に並列接続されている
。また、第２の薄膜トラレジスタにおいても全く同様で
ある。
。また、第２の薄膜トラレジスタにおいても全く同様で
ある。
このスイッチング素子アレイの製造に際しては、通常の
簿膜形成工程に基づいて行なわれる。
簿膜形成工程に基づいて行なわれる。
すなわち、まず、ガ□ラス基板１上にクロム薄膜を蒸着
した後、フォトリソエツチング法により、ゲート電極２
のパターン形成を行なう。
した後、フォトリソエツチング法により、ゲート電極２
のパターン形成を行なう。
次いで、ゲート絶縁膜３としての窒化シリコン膜をＣＶ
Ｄ法にＪ：り基板表面仝休に形成する。
Ｄ法にＪ：り基板表面仝休に形成する。
この後、半導体活性層４として水素化アモルファスシリ
コン層をトランジスタ形成領域に積層せしめる。
コン層をトランジスタ形成領域に積層せしめる。
更に、ＣＶＤ法により基板表面全体に窒化シリコン膜を
形成した後、コンタクトホール６を穿孔し、ソースドレ
イン分離用の絶縁層５を形成する。
形成した後、コンタクトホール６を穿孔し、ソースドレ
イン分離用の絶縁層５を形成する。
この絶縁層５は第１のソース電極８１’ と第２のソー
ス電極３２’ との分離をも兼ねるものである。
ス電極３２’ との分離をも兼ねるものである。
この後、アルミニウム膜７を着膜し、フォトリソエツチ
ング法により、各トランジスタ領域に対して第１および
第２のソース電極８１’ 、Ｓ２’ 、第１および第２
のドレイン電極ＤＩ’ 、Ｄ２’のパターン形成を行な
う。
ング法により、各トランジスタ領域に対して第１および
第２のソース電極８１’ 、Ｓ２’ 、第１および第２
のドレイン電極ＤＩ’ 、Ｄ２’のパターン形成を行な
う。
このようにして薄膜トランジスタからなるスイッチング
素子アレイが形成される。
素子アレイが形成される。
そして最後に、各ソース電極およびドレイン電極におけ
るゲート電極との短絡等の動作不良を検出する。そして
不良であると判定された場合には、ＹＡＧレーザ、ＣＯ
２レーザ等を用いた薄膜トリミング装置を用いて、信号
線と各電極との接続を切断する。
るゲート電極との短絡等の動作不良を検出する。そして
不良であると判定された場合には、ＹＡＧレーザ、ＣＯ
２レーザ等を用いた薄膜トリミング装置を用いて、信号
線と各電極との接続を切断する。
すなわち、例えば第１の薄膜トランジスタのアモルファ
スシリコン層のＰ点においてピンホールが生じたために
第２のソース電極とゲート電極とが短絡した場合、切断
線Ｃにおいて第２のソース電極を切断する。
スシリコン層のＰ点においてピンホールが生じたために
第２のソース電極とゲート電極とが短絡した場合、切断
線Ｃにおいて第２のソース電極を切断する。
これにより、ソース電極としては残る−１のソース電極
のみが作動することになり、電−面積は半分になるが通
常は負荷抵抗が大であるため、第１および第２のソース
霜ｆｆｌが作動可能である場合と何ら変わらない動作特
性を得ることができする。
のみが作動することになり、電−面積は半分になるが通
常は負荷抵抗が大であるため、第１および第２のソース
霜ｆｆｌが作動可能である場合と何ら変わらない動作特
性を得ることができする。
従って、スイッチング素子アレイの製造歩留りが大幅に
向上する。
向上する。
この効果は、特に多数の薄膜トランジスタを用いたスイ
ッチング素子アレイにおいて顕著となる。
ッチング素子アレイにおいて顕著となる。
［効果］
以上説明してきたように、本発明の薄膜トラン 、９ジ
スタによれば、夫々同一の信号線に対して並列 □接続
された複数のソース電極およびドレイン電極を有してお
り、これらは、夫々独立して信号線に−８一 対して切り離し可能なように構成されており、検査工程
において各ソース電極、ドレイン電極が不・良であるこ
とが判明した場合には、当該ソース電極又はトレイン電
極を切断することができるため薄膜トランジスタとして
は、残るソース電極およびド、レイン電極によ、って正
常な動作特性を呈し得、製造両画りが大幅に：向上する
。
スタによれば、夫々同一の信号線に対して並列 □接続
された複数のソース電極およびドレイン電極を有してお
り、これらは、夫々独立して信号線に−８一 対して切り離し可能なように構成されており、検査工程
において各ソース電極、ドレイン電極が不・良であるこ
とが判明した場合には、当該ソース電極又はトレイン電
極を切断することができるため薄膜トランジスタとして
は、残るソース電極およびド、レイン電極によ、って正
常な動作特性を呈し得、製造両画りが大幅に：向上する
。
第１図および第２図は、本発明実施例の薄膜トどレジス
タを用いたスイッチング素子ア′イを示讐図、（第２図
ｉま第１図のＢ−Ｂ断面図）、第３図は、通常の駆動回
路図の１例を示す図、第４図および第５図は第３図の駆
動回路を実用するための従来のスイッチング素子アレイ
を示す図である。 １・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・半導体活性層、５・・・絶縁層、
４６・７・スルーホール、７・・・アルミニウムｌ！（
電極）、８１〜Ｓ４・・・ソース電極、８１’〜８２’
・・・ソース電極、Ｄ１〜Ｄ４・・・ドレイン電極、
ＤＩ’〜Ｄ２’ ・・・ドレイン電極、Ｃ・・・切断線
、１１．１２・・・入力信号線、０１，０２・・・出力
信号線。
タを用いたスイッチング素子ア′イを示讐図、（第２図
ｉま第１図のＢ−Ｂ断面図）、第３図は、通常の駆動回
路図の１例を示す図、第４図および第５図は第３図の駆
動回路を実用するための従来のスイッチング素子アレイ
を示す図である。 １・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・半導体活性層、５・・・絶縁層、
４６・７・スルーホール、７・・・アルミニウムｌ！（
電極）、８１〜Ｓ４・・・ソース電極、８１’〜８２’
・・・ソース電極、Ｄ１〜Ｄ４・・・ドレイン電極、
ＤＩ’〜Ｄ２’ ・・・ドレイン電極、Ｃ・・・切断線
、１１．１２・・・入力信号線、０１，０２・・・出力
信号線。
Claims (2)
- （１）ゲート電極と、ゲート絶縁膜と、半導体薄膜から
なる活性層と、ソースおよびドレイン電極とを具えた薄
膜トランジスタにおいて、 夫々複数のソースおよびドレイン電極を有すると共に、 これらのソースおよびドレイン電極は、夫々信号線に対
して並列的に共通接続されるように構成されており、 各ソースおよびドレイン電極は夫々に対応する信号線に
対して切断可能であることを特徴とする薄膜トランジス
タ。 - （２）ゲート電極とゲート絶縁膜と、半導体薄膜からな
る活性層と、ソースおよびドレイン電極とを具えた薄膜
トランジスタの製造方法であって、基板上に、夫々複数
個のソースおよびドレイン電極を有すると共にこれらの
ソースおよびドレイン電極は夫々信号線に対して並列的
に共通接続されるような構造の薄膜トランジスタを形成
する工程と、 各ソースおよびドレイン電極毎に特性検査を行なう不良
検出工程と、 前記不良検出工程において不良であると判定された場合
には当該電極を信号線から切断する切断工程とを含むこ
とを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101016A JPS61259565A (ja) | 1985-05-13 | 1985-05-13 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101016A JPS61259565A (ja) | 1985-05-13 | 1985-05-13 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61259565A true JPS61259565A (ja) | 1986-11-17 |
Family
ID=14289413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60101016A Pending JPS61259565A (ja) | 1985-05-13 | 1985-05-13 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858867B2 (en) | 2002-02-22 | 2005-02-22 | Nec Corporation | Channel-etch thin film transistor |
| JP2012047611A (ja) * | 2010-08-27 | 2012-03-08 | Dainippon Printing Co Ltd | カレントミラー型バイオセンサ及びカレントミラー型バイオセンサの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249078A (ja) * | 1985-04-27 | 1986-11-06 | シャープ株式会社 | マトリクス型表示装置 |
-
1985
- 1985-05-13 JP JP60101016A patent/JPS61259565A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249078A (ja) * | 1985-04-27 | 1986-11-06 | シャープ株式会社 | マトリクス型表示装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858867B2 (en) | 2002-02-22 | 2005-02-22 | Nec Corporation | Channel-etch thin film transistor |
| US7038241B2 (en) | 2002-02-22 | 2006-05-02 | Nec Lcd Technologies, Ltd | Channel-etch thin film transistor |
| JP2012047611A (ja) * | 2010-08-27 | 2012-03-08 | Dainippon Printing Co Ltd | カレントミラー型バイオセンサ及びカレントミラー型バイオセンサの製造方法 |
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