JPS61249078A - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
- Publication number
- JPS61249078A JPS61249078A JP60091609A JP9160985A JPS61249078A JP S61249078 A JPS61249078 A JP S61249078A JP 60091609 A JP60091609 A JP 60091609A JP 9160985 A JP9160985 A JP 9160985A JP S61249078 A JPS61249078 A JP S61249078A
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- Japan
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- electrode
- gate
- wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、製造歩留りの向上を図ることのできる構造を
有する液晶表示装置等のマトリクス型表示装置に関する
ものである。
有する液晶表示装置等のマトリクス型表示装置に関する
ものである。
〈従来技術〉
近年、液晶のアクティブマトリクス表示において、絶縁
性基板上に表示絵素のスイッチング素子としてＴＰＴ（
薄膜トランジスタ）をマトリクス状に形成したアクティ
ブ・マトリクス基板をセル基板として利用した表示装置
の研究が活発に行なわれている。ＴＰＴの半導体材料と
してはポリｓｉ（多結晶シリコン）、ａ−８ｉ（アモル
ファスシリコン）、Ｔｅ５ＣｄＳｅ４！がある□ａ−８
ｔを用いたＴＰＴの構造の一例を第４図に示す部分断面
図及び第５図に示す部分平面図に基いて説明する。尚、
第４図は第５図のＡ−Ａ’線での断面を示す。ガラス基
板１０の上に、ゲート電極上１を連結するゲート配線１
２を膜厚２０００〜３０００ＡのＴ ａ ＋ Ｍｏ ＋
Ｔ １１ ＡＺ等の金属により形成する。ゲート配線１
２には枝分れ部１゛２ａが設けられ、ＴＰＴは枝分れ部
１２ａをゲート電極として、これを中心に形成される。
性基板上に表示絵素のスイッチング素子としてＴＰＴ（
薄膜トランジスタ）をマトリクス状に形成したアクティ
ブ・マトリクス基板をセル基板として利用した表示装置
の研究が活発に行なわれている。ＴＰＴの半導体材料と
してはポリｓｉ（多結晶シリコン）、ａ−８ｉ（アモル
ファスシリコン）、Ｔｅ５ＣｄＳｅ４！がある□ａ−８
ｔを用いたＴＰＴの構造の一例を第４図に示す部分断面
図及び第５図に示す部分平面図に基いて説明する。尚、
第４図は第５図のＡ−Ａ’線での断面を示す。ガラス基
板１０の上に、ゲート電極上１を連結するゲート配線１
２を膜厚２０００〜３０００ＡのＴ ａ ＋ Ｍｏ ＋
Ｔ １１ ＡＺ等の金属により形成する。ゲート配線１
２には枝分れ部１゛２ａが設けられ、ＴＰＴは枝分れ部
１２ａをゲート電極として、これを中心に形成される。
ゲート電極１１及びガラス基板１０を被覆するゲート絶
縁膜１３は、プラズマＣＶＤ法によって成膜された膜厚
１０００〜２０００Ａの窒化シリコン（以下５ｉＮＸと
略す）膜で形成される。
縁膜１３は、プラズマＣＶＤ法によって成膜された膜厚
１０００〜２０００Ａの窒化シリコン（以下５ｉＮＸと
略す）膜で形成される。
（第５図においては、図示しない。）ＴＰＴの半導体層
となるａ−８ｔ膜１４は、プラズマＣＶＤ法によシゲー
ト絶縁膜１３上に膜厚１０００〜３０００Ａで堆積され
る。ソース電極１５を連結するソース配線１６はゲート
配線１２に直交して形成する。
となるａ−８ｔ膜１４は、プラズマＣＶＤ法によシゲー
ト絶縁膜１３上に膜厚１０００〜３０００Ａで堆積され
る。ソース電極１５を連結するソース配線１６はゲート
配線１２に直交して形成する。
ａ−８ｔ膜１４上に形成されるソース電極１５とドレイ
ン電極１７とは、ともに膜厚２０００〜１００ＯＯＡの
Ｔａ ＋ Ｍｏ ＋ Ｔ ｉ＋ Ａｔ等の金属が用いら
れる。なお、ソース電極１５及びドレイン電極１７とａ
−８ｉ膜１４の間に、リン（Ｐ）をドープした膜厚５０
０〜２０００Ａのａ−８ｉ膜１８を介在させると、ソー
ス電極１５、ドレイン電極１７とａ−８ｔ膜１４のオー
ミックコンタクトがとれ、好ましい。こうして、ゲート
配線１２とソース配線１６との交点毎にＴＰＴがアレイ
状に形成される。さらに、各ＴＰＴに対応する絵素電極
１９が、ドレイン電極１７に連結形成される。
ン電極１７とは、ともに膜厚２０００〜１００ＯＯＡの
Ｔａ ＋ Ｍｏ ＋ Ｔ ｉ＋ Ａｔ等の金属が用いら
れる。なお、ソース電極１５及びドレイン電極１７とａ
−８ｉ膜１４の間に、リン（Ｐ）をドープした膜厚５０
０〜２０００Ａのａ−８ｉ膜１８を介在させると、ソー
ス電極１５、ドレイン電極１７とａ−８ｔ膜１４のオー
ミックコンタクトがとれ、好ましい。こうして、ゲート
配線１２とソース配線１６との交点毎にＴＰＴがアレイ
状に形成される。さらに、各ＴＰＴに対応する絵素電極
１９が、ドレイン電極１７に連結形成される。
〈発明の解決すべき問題点〉
ＴＰＴを用いたアクティブΦマトリクス基板においては
、マトリクスの各配線ごとに共通のゲート配線からシグ
ナル信号を入力し、共通のソース配線からデータ信号を
入力する。ゲート配線とソース配線との交点（第５図に
示す斜線部）は多数であシ、例えば２５０Ｘ２５０マト
リクスにおいては、１２５，０００ケ所存在する。この
多数の交点のうち１ケ所でもゲート・ソース間にリーク
が生じると必然的に該当するゲート配線とソース配線で
の十字型の２イン表示欠陥が発生する。またソース電極
とドレイン電極間にリーク（電流によるショート）が生
じるとドレイン電極に連結した絵素電極はオンの状態に
なシ表示欠陥が発生する。ゲート電極とドレイン電極と
がゲート絶縁膜を介してリークしても同様の絵素欠陥と
なる。一方、ドレイン電極と絵素電極とが断線状態にな
っていると絵素電極は製作せず絵素欠落欠陥となる。こ
れらライン欠陥や絵素欠陥が発生すると実用に耐えない
表示となシ表示パネルとして利用することは不可能にな
る。
、マトリクスの各配線ごとに共通のゲート配線からシグ
ナル信号を入力し、共通のソース配線からデータ信号を
入力する。ゲート配線とソース配線との交点（第５図に
示す斜線部）は多数であシ、例えば２５０Ｘ２５０マト
リクスにおいては、１２５，０００ケ所存在する。この
多数の交点のうち１ケ所でもゲート・ソース間にリーク
が生じると必然的に該当するゲート配線とソース配線で
の十字型の２イン表示欠陥が発生する。またソース電極
とドレイン電極間にリーク（電流によるショート）が生
じるとドレイン電極に連結した絵素電極はオンの状態に
なシ表示欠陥が発生する。ゲート電極とドレイン電極と
がゲート絶縁膜を介してリークしても同様の絵素欠陥と
なる。一方、ドレイン電極と絵素電極とが断線状態にな
っていると絵素電極は製作せず絵素欠落欠陥となる。こ
れらライン欠陥や絵素欠陥が発生すると実用に耐えない
表示となシ表示パネルとして利用することは不可能にな
る。
〈発明の目的〉
本発明は、製造の歩留りを向上させる構造を有するマト
リクス型表示装置を提供することを目的とするものであ
る。
リクス型表示装置を提供することを目的とするものであ
る。
〈発明の概要〉
本発明に係る液晶表示装置等のマトリクス型表示装置は
、絵素電極１つに対して２つの薄膜トランジスタを配し
かつソース配線にバイパスを設け、それぞれのいずれか
一方を、ゲート配線とソース配線間のシシート、ソース
電極とドレイン電極間のシッート、ゲート電極とドレイ
ン電極間のショート及びドレイン電極と表示絵素電極間
の断線等に起因する不良を修正する手段として利用する
ことによシ表示装置としての信頼性を確保することを特
徴とする。
、絵素電極１つに対して２つの薄膜トランジスタを配し
かつソース配線にバイパスを設け、それぞれのいずれか
一方を、ゲート配線とソース配線間のシシート、ソース
電極とドレイン電極間のシッート、ゲート電極とドレイ
ン電極間のショート及びドレイン電極と表示絵素電極間
の断線等に起因する不良を修正する手段として利用する
ことによシ表示装置としての信頼性を確保することを特
徴とする。
〈実施例〉
ソース配線にバイパスを設け２本のパーとし、それぞれ
１つずつ薄膜トランジスタＴｒ１＋ Ｔｒｚヲ連結させ
て製作した液晶表示装置におけるトランジスタ周辺部の
拡大平面図を第１図に例示する。
１つずつ薄膜トランジスタＴｒ１＋ Ｔｒｚヲ連結させ
て製作した液晶表示装置におけるトランジスタ周辺部の
拡大平面図を第１図に例示する。
ＴＰＴをマトリクス状に配列させた液晶表示装置のセル
基板において、ゲート配線１とソース配線３に信号を入
力すると、例えばゲート・ソース間にショートが生じた
場合、短絡欠陥場所は、図中斜線部のａ＋ ｂ＋ ｅ＋
ｄの４ケ所が考えられる。
基板において、ゲート配線１とソース配線３に信号を入
力すると、例えばゲート・ソース間にショートが生じた
場合、短絡欠陥場所は、図中斜線部のａ＋ ｂ＋ ｅ＋
ｄの４ケ所が考えられる。
しかしながら、ゲート電極とソース電極の端子部から電
気信号を入れて欠陥部を調べようとしてもこのパターン
では上記４ケ所のうち欠陥場所がどれであるかを特定す
ることができない。本実施例では第２図（Ａ）乃至（Ｄ
）に示す如く液晶ディスプレイパネルの製作途中におい
てまずいずれか一方の薄膜トランジスタ例えばＴｒｓ及
びバスパー（３′）を完成させて欠陥検査を行う。
気信号を入れて欠陥部を調べようとしてもこのパターン
では上記４ケ所のうち欠陥場所がどれであるかを特定す
ることができない。本実施例では第２図（Ａ）乃至（Ｄ
）に示す如く液晶ディスプレイパネルの製作途中におい
てまずいずれか一方の薄膜トランジスタ例えばＴｒｓ及
びバスパー（３′）を完成させて欠陥検査を行う。
もしゲートとソース間にショートを生じた場合、ショー
ト箇所は斜線部ａあるいはｂの部分が考えられる。そこ
で第２図（Ａ）のＡ−Ａ’線、Ｂ−Ｂ’線及びＦ−Ｆ’
線をエツチングあるいはレーザカッター等によシ切断す
る。次に第２図（Ｂ）に示すように金属等の導電性材料
を堆積しホトリソグラフィによシソ−スパー３のバイパ
ス３′及び第２の薄膜トランジスタＴｒ２を形成する。
ト箇所は斜線部ａあるいはｂの部分が考えられる。そこ
で第２図（Ａ）のＡ−Ａ’線、Ｂ−Ｂ’線及びＦ−Ｆ’
線をエツチングあるいはレーザカッター等によシ切断す
る。次に第２図（Ｂ）に示すように金属等の導電性材料
を堆積しホトリソグラフィによシソ−スパー３のバイパ
ス３′及び第２の薄膜トランジスタＴｒ２を形成する。
これによりＡ−Ａ’、Ｂ−Ｂ’及びＦ−Ｆ’線の切断に
よって削除されたソース・バー３′及びトランジスタＴ
ｒｔはソースバー３′及びトランジスタＴｒｚによって
補償されることとなる。
よって削除されたソース・バー３′及びトランジスタＴ
ｒｔはソースバー３′及びトランジスタＴｒｚによって
補償されることとなる。
一方、最初に形成されたソース配線３．３′及び薄膜ト
ランジスタＴｒｌが正常動作して、いる上にソース配線
のバイパス３″と第２の薄膜トランジスタＴｒｚを形成
したのちショートを生じた場合ショート箇所は第２図（
Ｃ）に示す斜線部Ｃあるいはｄの部分が考えられる。そ
こで第２図（Ｄ）に示すようにＣ−Ｃ’ 、 Ｄ−Ｄ’
、 Ｅ−Ｅ’及びＨ−Ｈ’線をエツチングあるいはレ
ーザーカッター等により切断する。これにより不良部分
Ｃ及びｄは削除され元の正常なソース・バー３′及びト
ランジスタＴｒ＋ によシ正常な表示動作を行なうこと
ができる。
ランジスタＴｒｌが正常動作して、いる上にソース配線
のバイパス３″と第２の薄膜トランジスタＴｒｚを形成
したのちショートを生じた場合ショート箇所は第２図（
Ｃ）に示す斜線部Ｃあるいはｄの部分が考えられる。そ
こで第２図（Ｄ）に示すようにＣ−Ｃ’ 、 Ｄ−Ｄ’
、 Ｅ−Ｅ’及びＨ−Ｈ’線をエツチングあるいはレ
ーザーカッター等により切断する。これにより不良部分
Ｃ及びｄは削除され元の正常なソース・バー３′及びト
ランジスタＴｒ＋ によシ正常な表示動作を行なうこと
ができる。
またトランジスタＴｒｒを作製した際にソース電極とド
レイン電極とがショートを起こしている場合第２図（Ａ
）のＦ−Ｆ’線部を切断することによシ、またゲート電
極とドレイン電極とがリークしている場合は第２図（Ａ
）のＦ−Ｆ’線とＧ−Ｇ’線を切断することによシ、次
の第２の薄膜トランジスタＴｒｚを形成して補償するこ
ととする。ドレイン電極と絵素電極との断線についても
同様に、第２の薄膜トランジスタＴｒｚによシ補償する
。
レイン電極とがショートを起こしている場合第２図（Ａ
）のＦ−Ｆ’線部を切断することによシ、またゲート電
極とドレイン電極とがリークしている場合は第２図（Ａ
）のＦ−Ｆ’線とＧ−Ｇ’線を切断することによシ、次
の第２の薄膜トランジスタＴｒｚを形成して補償するこ
ととする。ドレイン電極と絵素電極との断線についても
同様に、第２の薄膜トランジスタＴｒｚによシ補償する
。
逆に第１の薄膜トランジスタＴｒｌが正常動作していて
第２の薄膜トランジスタＴｒ２の形成で上記のリークや
断線が発生した場合においても、ゲート電極とソース電
極間のリークによる欠陥対策と同様の対策を行うことが
できる。
第２の薄膜トランジスタＴｒ２の形成で上記のリークや
断線が発生した場合においても、ゲート電極とソース電
極間のリークによる欠陥対策と同様の対策を行うことが
できる。
以下、第３図（Ａ）乃至（Ｄ）に示すＴＰＴのマトリク
スアレイ基板の製造工程図に従って詳細に説明する。
スアレイ基板の製造工程図に従って詳細に説明する。
まずガラス基板上にＴａ（又はＭｏ ＋ Ｔｉ ＋ Ａ
ｔ＊Ｎ ｉ＋ Ｃｕその他）をスパッタ法で堆積し、ゲ
ートバスバー７及びゲート電極７′を形成する。ゲート
パスバー７及びゲート電極７′のパターンは第３図（Ａ
）の如くとする。次にゲート絶縁膜としてＳｉＮｘを略
々全面にプラズマＣＶＤ法で堆積する（図示せず）。次
に、半導体膜としてａ−８ｉ−Ｈ（水素化アモルファス
シリコン） 、 ｎ”−ａ ５ｉ−Ｈ（！Ｊンドープ水
水素化７ルルフアスシリコンを連続して堆積する。更に
第３図（Ｂ）に示すようなゲートパスバー７に直交する
ソースバスバー下地層８及びソースドレイン用下地層８
’ 、 ８’をエツチングによりパターン成形する。
ｔ＊Ｎ ｉ＋ Ｃｕその他）をスパッタ法で堆積し、ゲ
ートバスバー７及びゲート電極７′を形成する。ゲート
パスバー７及びゲート電極７′のパターンは第３図（Ａ
）の如くとする。次にゲート絶縁膜としてＳｉＮｘを略
々全面にプラズマＣＶＤ法で堆積する（図示せず）。次
に、半導体膜としてａ−８ｉ−Ｈ（水素化アモルファス
シリコン） 、 ｎ”−ａ ５ｉ−Ｈ（！Ｊンドープ水
水素化７ルルフアスシリコンを連続して堆積する。更に
第３図（Ｂ）に示すようなゲートパスバー７に直交する
ソースバスバー下地層８及びソースドレイン用下地層８
’ 、 ８’をエツチングによりパターン成形する。
次に、透明導電膜としてＩＴＯ膜を堆積し、第゛ ３
図（Ｃ）に示す如くソースバスバー下地層８及びソース
ドレイン用下地層８’ 、 ８’に即したパターンでエ
ツチングすることによりソース配線（バスバー）９．ｈ
ラン′ジスタＴｒｌ 、及びトランジスタＴｒ＋のソー
ス・ドレイン電極部及び絵素電極部９′を形成する。
図（Ｃ）に示す如くソースバスバー下地層８及びソース
ドレイン用下地層８’ 、 ８’に即したパターンでエ
ツチングすることによりソース配線（バスバー）９．ｈ
ラン′ジスタＴｒｌ 、及びトランジスタＴｒ＋のソー
ス・ドレイン電極部及び絵素電極部９′を形成する。
これでゲート配線、ソース配線、トランジスタ及び絵素
電極が形成される。ゲート配線及びソース配線にシグナ
ル信号及びデータ信号を入力することによシ、ゲートリ
ソース間のシ＝ｔ−ト及びトランジスタＴｒｌの動作状
態がチェックされる。もしショートがトランジスタＴｒ
ｓで生じていれば第２図で説明したような操作で不良の
ソース・バス及びトランジスタ部を削除する。なお、ト
ランジスタＴ ｒ ！及びトランジスタＴｒｚが同時に
ショートで不良となる確率は少いのでトランジスタＴｒ
２のショートは、事実上問題としなくてよい。ソース・
ドレイン間、ゲート・ドレイン間のショートやドレイン
絵素間の断線についても前述の方法で同様に修正するこ
とができる。
電極が形成される。ゲート配線及びソース配線にシグナ
ル信号及びデータ信号を入力することによシ、ゲートリ
ソース間のシ＝ｔ−ト及びトランジスタＴｒｌの動作状
態がチェックされる。もしショートがトランジスタＴｒ
ｓで生じていれば第２図で説明したような操作で不良の
ソース・バス及びトランジスタ部を削除する。なお、ト
ランジスタＴ ｒ ！及びトランジスタＴｒｚが同時に
ショートで不良となる確率は少いのでトランジスタＴｒ
２のショートは、事実上問題としなくてよい。ソース・
ドレイン間、ゲート・ドレイン間のショートやドレイン
絵素間の断線についても前述の方法で同様に修正するこ
とができる。
次に、Ａｔを堆積したのち、第４図（Ｄ）に示す如くパ
ターンエツチングし、ソース配線のバイパス１０及びト
ランジスタＴｒｚへの接続を行なう。
ターンエツチングし、ソース配線のバイパス１０及びト
ランジスタＴｒｚへの接続を行なう。
このあと上記と同じような検査によりソース・ゲート間
のリーク及びトランジスタＴｒｙ及びＴｒｚのチェック
を行なう。もし不良部があれば、第１のソースパー９及
びトランジスタＴｒｌはすでに検査しであるのでバイパ
ス１０及ヒトランジｙ、夕Ｔｒｚが不良であると判断で
きるので削除する。ソース・ドレイン間、゛ゲート曝ド
レイン間のショートやドレイン絵素間の断線についても
同様である。２本のソース・バー及び２ケのトランジス
タの全てが不良になる確率は非常に少なくいずれか一方
のソースバー及びトランジスタが、故障対策素子として
働くためトランジスタにつながる絵素電極９′は常に正
常に動作する。
のリーク及びトランジスタＴｒｙ及びＴｒｚのチェック
を行なう。もし不良部があれば、第１のソースパー９及
びトランジスタＴｒｌはすでに検査しであるのでバイパ
ス１０及ヒトランジｙ、夕Ｔｒｚが不良であると判断で
きるので削除する。ソース・ドレイン間、゛ゲート曝ド
レイン間のショートやドレイン絵素間の断線についても
同様である。２本のソース・バー及び２ケのトランジス
タの全てが不良になる確率は非常に少なくいずれか一方
のソースバー及びトランジスタが、故障対策素子として
働くためトランジスタにつながる絵素電極９′は常に正
常に動作する。
〈発明の効果〉
本発明によれば、１つの絵素電極に対しソース・バーの
バイパス及びバイパスにつながる２番目のトランジスタ
が形成されるため、配線等のシＦ−トや断線が生じるこ
とによっておこるライン表示欠陥及び絵素表示欠陥の対
策が可能になシ液晶表示装置等のＴＰＴを表示駆動にお
けるスイッチング素子として用いたマトリクス型表示装
置の表示品位及び歩留が向上する。
バイパス及びバイパスにつながる２番目のトランジスタ
が形成されるため、配線等のシＦ−トや断線が生じるこ
とによっておこるライン表示欠陥及び絵素表示欠陥の対
策が可能になシ液晶表示装置等のＴＰＴを表示駆動にお
けるスイッチング素子として用いたマトリクス型表示装
置の表示品位及び歩留が向上する。
第１図は、本発明の１実施例の説明に供する液晶表示装
置の薄膜トランジスタ周辺部の平面図である。 第３図は、第１図に示す液晶表示装置の製作工程図であ
る。 第４図は、従来の一般的な薄膜トランジスタの模式断面
図である。 第５図は従来の一般的な薄膜トランジスタの模式平面図
である０ １・・・ゲート配線 ２・・・半導体膜 ３，３′・・
・ソース配線 ３′・・・ソース配線のバイノくス ４
・・・絵素電極 代理人 弁理士 福 士 愛 彦（他２名）第１ＩＩ ″５ 第３図 第４！Ｉｌ 第５１！Ｉ
置の薄膜トランジスタ周辺部の平面図である。 第３図は、第１図に示す液晶表示装置の製作工程図であ
る。 第４図は、従来の一般的な薄膜トランジスタの模式断面
図である。 第５図は従来の一般的な薄膜トランジスタの模式平面図
である０ １・・・ゲート配線 ２・・・半導体膜 ３，３′・・
・ソース配線 ３′・・・ソース配線のバイノくス ４
・・・絵素電極 代理人 弁理士 福 士 愛 彦（他２名）第１ＩＩ ″５ 第３図 第４！Ｉｌ 第５１！Ｉ
Claims (1)
- １、互いに直交する方向に配設されたゲート配線とソー
ス配線の各交点に対応して形成された前記ゲート配線に
連結されるゲート電極、前記ソース配線に連結されるソ
ース電極及びマトリクス表示の絵素電極に連結されるド
レイン電極から成る薄膜トランジスタを表示駆動に対す
るスイッチング素子として配設したマトリクス型表示装
置において、前記ゲート電極上に並設して前記薄膜トラ
ンジスタを複数形成し、各薄膜トランジスタに個別にソ
ース電極を接続しかつ各ソース電極をバイパス手段を介
して個別に前記ソース配線に接続したことを特徴とする
マトリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091609A JPS61249078A (ja) | 1985-04-27 | 1985-04-27 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091609A JPS61249078A (ja) | 1985-04-27 | 1985-04-27 | マトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61249078A true JPS61249078A (ja) | 1986-11-06 |
| JPH0435050B2 JPH0435050B2 (ja) | 1992-06-09 |
Family
ID=14031310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091609A Granted JPS61249078A (ja) | 1985-04-27 | 1985-04-27 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61249078A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259565A (ja) * | 1985-05-13 | 1986-11-17 | Fuji Xerox Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS6410222A (en) * | 1987-07-03 | 1989-01-13 | Asahi Glass Co Ltd | Substrate for thin film passive element |
| JPH01134342A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| JPH01134341A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| JPH01134345A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| EP0318224A2 (en) * | 1987-11-19 | 1989-05-31 | Sharp Kabushiki Kaisha | An active matrix substrate for liquid crystal display |
| JPH01291217A (ja) * | 1988-05-18 | 1989-11-22 | Sharp Corp | アクティブマトリクス基板 |
| JPH022521A (ja) * | 1988-06-14 | 1990-01-08 | Sharp Corp | アクティブマトリクス基板 |
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-
1985
- 1985-04-27 JP JP60091609A patent/JPS61249078A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435050B2 (ja) | 1992-06-09 |
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