JPH0220830A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH0220830A JPH0220830A JP63171095A JP17109588A JPH0220830A JP H0220830 A JPH0220830 A JP H0220830A JP 63171095 A JP63171095 A JP 63171095A JP 17109588 A JP17109588 A JP 17109588A JP H0220830 A JPH0220830 A JP H0220830A
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- Japan
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- source
- wirings
- wiring
- parts
- gate
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Links
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- 239000010408 film Substances 0.000 claims description 29
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は薄膜トランジスタアレイに関するもので、特
に、歩留りの良い薄膜トランジスタアレイに関するもの
である。
に、歩留りの良い薄膜トランジスタアレイに関するもの
である。
［従来の技術］
液晶表示装置としてアクティブマトリックス駆動方式が
採用されている。この駆動方式は、液晶デバイスの各画
素にスイッチ要素と、必要に応じて信号蓄積要素とを設
け、それらを一体化した構成で液晶を駆動するものであ
る。
採用されている。この駆動方式は、液晶デバイスの各画
素にスイッチ要素と、必要に応じて信号蓄積要素とを設
け、それらを一体化した構成で液晶を駆動するものであ
る。
第３図は、薄膜トランジスタ（以下ＴＰＴと略す。）を
スイッチ要素とし、信号蓄積要素を設けた場合のアクテ
ィブマトリックス液晶表示装置の動作原理図である。図
において、アクティブマトリックス表示装置は、ゲート
バス１０１に接続された走査回路１０２と、ソースバス
１０３に接続され、信号を供給するためのホールド回路
１０４と、ゲートバスとソースバスとで構成されたマト
リックスの各交点に設けられたスイッチ素子となるＴＦ
Ｔ１０５と、信号を保持するための信号蓄積キャパシタ
１０６と、液晶表示素子１０７とを含む。アクティブマ
トリックス液晶表示装置は、全順次方式でゲートバス１
０１の走査電極を順に走査し、１つのゲートバス１０１
上のすべてのＴＦＴ１０５を一時導通状態にし、ホール
ド回路１０４からソースバス１０３を介して、各信号蓄
積キャパシタ１０６に信号を供給する。供給された信号
は次のフレームの走査時まで液晶を励起できる。
スイッチ要素とし、信号蓄積要素を設けた場合のアクテ
ィブマトリックス液晶表示装置の動作原理図である。図
において、アクティブマトリックス表示装置は、ゲート
バス１０１に接続された走査回路１０２と、ソースバス
１０３に接続され、信号を供給するためのホールド回路
１０４と、ゲートバスとソースバスとで構成されたマト
リックスの各交点に設けられたスイッチ素子となるＴＦ
Ｔ１０５と、信号を保持するための信号蓄積キャパシタ
１０６と、液晶表示素子１０７とを含む。アクティブマ
トリックス液晶表示装置は、全順次方式でゲートバス１
０１の走査電極を順に走査し、１つのゲートバス１０１
上のすべてのＴＦＴ１０５を一時導通状態にし、ホール
ド回路１０４からソースバス１０３を介して、各信号蓄
積キャパシタ１０６に信号を供給する。供給された信号
は次のフレームの走査時まで液晶を励起できる。
第４図は従来のアクティブマトリックス液晶表示装置の
概略断面図である。第４図を参照して、従来のアクティ
ブマトリックス液晶表示装置は、外側に偏光板２２．３
８を有するガラス基板１．３６と、ガラス基板１．３６
の内側に形成された絵素電極１０．３２と、その上に形
成された液晶の分子軸を揃えるための液晶配向膜２４，
２４’と、２枚のガラス基板１．３６、およびフレーム
３０によって囲まれた空間内に封入された液晶２６とを
含む。バックライト３９の所有される側の絵素電極１０
は、スイッチング素子としてのＴＰＴが接続される。
概略断面図である。第４図を参照して、従来のアクティ
ブマトリックス液晶表示装置は、外側に偏光板２２．３
８を有するガラス基板１．３６と、ガラス基板１．３６
の内側に形成された絵素電極１０．３２と、その上に形
成された液晶の分子軸を揃えるための液晶配向膜２４，
２４’と、２枚のガラス基板１．３６、およびフレーム
３０によって囲まれた空間内に封入された液晶２６とを
含む。バックライト３９の所有される側の絵素電極１０
は、スイッチング素子としてのＴＰＴが接続される。
第５図は第３図に対応する図であり、従来のＴＰＴを用
いた液晶表示パネルの配列構造を示す図である。第５図
を参照して、ゲート配線２により走査信号が人力され、
薄膜トランジスタ１１が駆動され、ソース配線７より画
像信号が入力されることにより、各絵素電極１０を通し
て液晶が動作される。
いた液晶表示パネルの配列構造を示す図である。第５図
を参照して、ゲート配線２により走査信号が人力され、
薄膜トランジスタ１１が駆動され、ソース配線７より画
像信号が入力されることにより、各絵素電極１０を通し
て液晶が動作される。
第６図は従来のＴＦＴＩＩの近辺を示す平面図であり、
第７図は第６図の■−■で示す部分の断面図である。第
７図を参照して、従来のＴＦＴ １１は、ゲート配線２
と、その上にゲート絶縁膜３を介して形成された半導体
であるアモルファスシリコン膜（以下ａ−Ｓｉｇと略す
）４と、その上に形成された保護絶縁膜５と、ａ−３ｔ
膜４、および保護絶縁膜５上に形成されたリンがドープ
されたｎ＋−アモルファスシリコン膜（以下ｎ−ａ−５
ｉ膜と略す）６と、ｎ−ａ−Ｓｉ膜６の上に形成された
ソース配線７、ドレイン配線８とを含み、絵素電極１０
にドレイン配線８が接続されている。
第７図は第６図の■−■で示す部分の断面図である。第
７図を参照して、従来のＴＦＴ １１は、ゲート配線２
と、その上にゲート絶縁膜３を介して形成された半導体
であるアモルファスシリコン膜（以下ａ−Ｓｉｇと略す
）４と、その上に形成された保護絶縁膜５と、ａ−３ｔ
膜４、および保護絶縁膜５上に形成されたリンがドープ
されたｎ＋−アモルファスシリコン膜（以下ｎ−ａ−５
ｉ膜と略す）６と、ｎ−ａ−Ｓｉ膜６の上に形成された
ソース配線７、ドレイン配線８とを含み、絵素電極１０
にドレイン配線８が接続されている。
次に従来のＴＰＴの概略の製造方法について説明する。
第７図を参照して、ガラス基板等の絶縁性基板１上に１
０００ないし４００ＯＡ厚のゲート電極２を形成し、プ
ラズマＣＶＤにより１０００〜３０００Ａ厚のゲート絶
縁膜３．１００〜２００人厚のａ−３Ｌ膜４．１０００
〜４０００Ａ厚の保護絶縁膜５を連続的に堆積する。次
に、保護絶縁膜５をエツチングによりバターニングする
。
０００ないし４００ＯＡ厚のゲート電極２を形成し、プ
ラズマＣＶＤにより１０００〜３０００Ａ厚のゲート絶
縁膜３．１００〜２００人厚のａ−３Ｌ膜４．１０００
〜４０００Ａ厚の保護絶縁膜５を連続的に堆積する。次
に、保護絶縁膜５をエツチングによりバターニングする
。
その後、１００〜１００ＯＡ厚のリンがドープされたｎ
−ａ−８ｔ膜６を堆積し、ａ−８ｔ膜４と、ｎ−ａ−８
ｉ膜６（この両者を併せて以下ｎ／ｉ層と略す。）とを
同時にバターニングする。次に、ソース、ドレイン配線
金属としてＴｉを堆積しバターニングしてソース配線７
、ドレイン配線８を形成する。さらに透明導電膜のＩＴ
Ｏを堆積し、バターニングしてソース配線７ドレイン配
線８および絵素電極１０を形成する。
−ａ−８ｔ膜６を堆積し、ａ−８ｔ膜４と、ｎ−ａ−８
ｉ膜６（この両者を併せて以下ｎ／ｉ層と略す。）とを
同時にバターニングする。次に、ソース、ドレイン配線
金属としてＴｉを堆積しバターニングしてソース配線７
、ドレイン配線８を形成する。さらに透明導電膜のＩＴ
Ｏを堆積し、バターニングしてソース配線７ドレイン配
線８および絵素電極１０を形成する。
［発明が解決しようとする課題］
従来のゲート、ソース配線は、液晶パネルの透過率を上
げるためにはできるだけ細くする必要があり、一方、信
号電極としての抵抗をある程度以下に保つためには一定
の太さが必要となる。そこで従来のゲート、ソース配線
は、一定の範囲内で、できるだけ細くされる必要がある
。さらに、それぞれの配線および薄膜層を同一面内で形
成するには、必然的に各層と交わるところで段差が生じ
ることになる。第８図は第７図の要部の拡大図である。
げるためにはできるだけ細くする必要があり、一方、信
号電極としての抵抗をある程度以下に保つためには一定
の太さが必要となる。そこで従来のゲート、ソース配線
は、一定の範囲内で、できるだけ細くされる必要がある
。さらに、それぞれの配線および薄膜層を同一面内で形
成するには、必然的に各層と交わるところで段差が生じ
ることになる。第８図は第７図の要部の拡大図である。
第８図を参照して特にｎ／ｉ層４．６は、同一パターン
で同時にエツチングされるため、第８図に示すように大
きな段差が生じ、かつ下のａ−Ｓｔ層４がｎ−ａ−３ｉ
層６に対してオーバエッチによりくい込んだ構造となる
。このため、ソース、ドレイン配線を形成するとき、第
６図の矢印Ａで示すように、エツチング液がｎ／ｉ層の
パターンのくい込み部１２にしみ込み、ソース、ドレイ
ン配線がｎ／ｉ周辺部に沿って断線することがある。こ
のような断線は、通常数百本あるパスラインのソース配
線のうち１本でも生じれば、ラインの欠陥となる。また
トランジスタ部のソース、ドレイン配線部に生じれば点
欠陥となり、いずれも表示パネルとして大きく品質を落
とし、実用に耐えないものとなる。
で同時にエツチングされるため、第８図に示すように大
きな段差が生じ、かつ下のａ−Ｓｔ層４がｎ−ａ−３ｉ
層６に対してオーバエッチによりくい込んだ構造となる
。このため、ソース、ドレイン配線を形成するとき、第
６図の矢印Ａで示すように、エツチング液がｎ／ｉ層の
パターンのくい込み部１２にしみ込み、ソース、ドレイ
ン配線がｎ／ｉ周辺部に沿って断線することがある。こ
のような断線は、通常数百本あるパスラインのソース配
線のうち１本でも生じれば、ラインの欠陥となる。また
トランジスタ部のソース、ドレイン配線部に生じれば点
欠陥となり、いずれも表示パネルとして大きく品質を落
とし、実用に耐えないものとなる。
この発明は、このような原因によるソース、ドレイン配
線のｎｌＬ層パターンとの交差部で生じる断線を減少さ
せ、液晶パネルの製造歩留りを上げることを目的とする
。
線のｎｌＬ層パターンとの交差部で生じる断線を減少さ
せ、液晶パネルの製造歩留りを上げることを目的とする
。
［課題を解決するための手段］
この発明におけるＴＰＴにおいては、ソース配線と、ｎ
層ｉ層との交わる部分において、ｎ層ｉ層とソース配線
との接触する長さを長くした。
層ｉ層との交わる部分において、ｎ層ｉ層とソース配線
との接触する長さを長くした。
［発明の作用］
この発明においてはｎ層ｉ層と、ソース配線との接触す
る長さを長くしたため、エツチング液がｎ層ｉ層に沿っ
てソース線内部に浸入しにくくなる。
る長さを長くしたため、エツチング液がｎ層ｉ層に沿っ
てソース線内部に浸入しにくくなる。
［発明の実施例］
本発明の実施例を第１図および第２図を用いて説明する
。第２図は、第１図の■−■で示す部分の断面図である
。
。第２図は、第１図の■−■で示す部分の断面図である
。
まず、ガラス基板等の絶縁性基板１上に１０００〜４０
００Ａ厚のゲート電極２を形成し、プラズマＣＶＤによ
り１０００〜３０００Ａ厚のゲート絶縁膜３．１００〜
２００人厚のａ−Ｓｉ膜４．１０００〜４０００Ａ厚の
保護絶縁膜５を連続的に堆積する。次に、保護絶縁膜５
をエツチングによりパターニングする。その後１００〜
１０００人厚のリンドープされたｎ−ａ−９ｉ膜６を堆
積し、ｎ／ｉ層４．６を同時にパターニングする。
００Ａ厚のゲート電極２を形成し、プラズマＣＶＤによ
り１０００〜３０００Ａ厚のゲート絶縁膜３．１００〜
２００人厚のａ−Ｓｉ膜４．１０００〜４０００Ａ厚の
保護絶縁膜５を連続的に堆積する。次に、保護絶縁膜５
をエツチングによりパターニングする。その後１００〜
１０００人厚のリンドープされたｎ−ａ−９ｉ膜６を堆
積し、ｎ／ｉ層４．６を同時にパターニングする。
次に、ソース配線金属としてＴｉを堆積し、パタニング
してソース配線７を形成する。さらに、透明導電膜のＩ
ＴＯを堆積し、パターニングしてソース配線および絵素
電極１０を形成する。
してソース配線７を形成する。さらに、透明導電膜のＩ
ＴＯを堆積し、パターニングしてソース配線および絵素
電極１０を形成する。
以上のプロセスにおいて、ゲート配線とソース配線のク
ロス部のパターン形状を第１図および第２図に示すよう
にｎ層を層４．６にソース線７に沿って凹凸を設ける。
ロス部のパターン形状を第１図および第２図に示すよう
にｎ層を層４．６にソース線７に沿って凹凸を設ける。
したがって矢印Ａに沿ってエツチング液がソース線の中
心部へしみ込んでも、その浸入経路は長くなる。したが
って従来の製造プロセスにおけるエツチング時間と同じ
時間エツチング液にこの部分が浸されても、エツチング
液の浸入経路が長くなるため、ソース線の中心部までエ
ツチング液が浸入することはない。その結果ゲート配線
とソース配線のクロス部における断線率および薄膜トラ
ンジスタにおけるソース７、ドレイン配線８の配線の断
線率を下げることができる。
心部へしみ込んでも、その浸入経路は長くなる。したが
って従来の製造プロセスにおけるエツチング時間と同じ
時間エツチング液にこの部分が浸されても、エツチング
液の浸入経路が長くなるため、ソース線の中心部までエ
ツチング液が浸入することはない。その結果ゲート配線
とソース配線のクロス部における断線率および薄膜トラ
ンジスタにおけるソース７、ドレイン配線８の配線の断
線率を下げることができる。
［発明の効果コ
以上のようにこの発明によれば、ソース配線、ドレイ配
線と交差する部分のｎ層ｉ層の接触長さを長くした。し
たがって、ｎ／ｉ層エツチング時に、エツチング液がソ
ース線内部に浸入しにくくなる。その結果、ゲート配線
とソース配線とのクロス部における断線率が低下し、薄
膜トランジスタにおけるソース、ドレイン配線間の配線
が断線しにくくなるという効果がある。
線と交差する部分のｎ層ｉ層の接触長さを長くした。し
たがって、ｎ／ｉ層エツチング時に、エツチング液がソ
ース線内部に浸入しにくくなる。その結果、ゲート配線
とソース配線とのクロス部における断線率が低下し、薄
膜トランジスタにおけるソース、ドレイン配線間の配線
が断線しにくくなるという効果がある。
第１図はこの発明の一実施例によるＴＰＴの部分平面図
であり、第２図は第１図の■−■線で示した部分の断面
図であり、第３図は従来のアクティブマトリックス液晶
表示装置の動作原理を示す図であり、第４図は従来のア
クティブマトリックス液晶表示装置の概略断面図であり
、第５図は従来のＴＰＴを用いた液晶表示パネルの配列
構造を示す図であり、第６図は従来のＴＰＴの近辺を示
す平面図であり、第７図は第６図の■−■で示す部分の
断面図であり、第８図は第７図の要部拡大図である。 図において１はガラス基板、２はゲート配線、３はゲー
ト絶縁膜、４は１−ａ−３ｔ膜（１層）、５は保護絶縁
膜、６はｎ−ａ−Ｓｉ膜（ｎ層）、７はソース配線、８
はドレイン配線、９はクロス部、１０は絵素電極、１１
はＴＦＴ、１２はｎ層ｉくい込み部である。 なお、各図中、同一符号は同一または相当部分を示す。 妬 口 禎４０ ！ ！ ↑ ↑ ↑ ｔ ↑、３９°パマ２う１ト 名３０ ゲートバ人 ＰＴ １も−ｌレド田除 第７カ 第８０
であり、第２図は第１図の■−■線で示した部分の断面
図であり、第３図は従来のアクティブマトリックス液晶
表示装置の動作原理を示す図であり、第４図は従来のア
クティブマトリックス液晶表示装置の概略断面図であり
、第５図は従来のＴＰＴを用いた液晶表示パネルの配列
構造を示す図であり、第６図は従来のＴＰＴの近辺を示
す平面図であり、第７図は第６図の■−■で示す部分の
断面図であり、第８図は第７図の要部拡大図である。 図において１はガラス基板、２はゲート配線、３はゲー
ト絶縁膜、４は１−ａ−３ｔ膜（１層）、５は保護絶縁
膜、６はｎ−ａ−Ｓｉ膜（ｎ層）、７はソース配線、８
はドレイン配線、９はクロス部、１０は絵素電極、１１
はＴＦＴ、１２はｎ層ｉくい込み部である。 なお、各図中、同一符号は同一または相当部分を示す。 妬 口 禎４０ ！ ！ ↑ ↑ ↑ ｔ ↑、３９°パマ２う１ト 名３０ ゲートバ人 ＰＴ １も−ｌレド田除 第７カ 第８０
Claims (1)
- 【特許請求の範囲】 主表面と裏面とを有し、前記裏面から透過光が少なくと
も前記主表面側に透過する絶縁基板と、前記主表面上に
第１の方向に延在して形成された第１の導体層と、 前記第１の導体層上に絶縁膜を介して形成され、前記第
１の導体層と交わる第２の方向に形成された第２の導体
層と、 前記第２の導体層は前記第２の方向に相対する端縁を有
し、 前記第２の導体層は少なくとも一方の端縁を覆って形成
された第３の導体層とを含み、 前記第３の導体層に覆われる前記第２の導体層の端縁は
、前記第２の方向に延長された部分を有する薄膜トラン
ジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171095A JPH0220830A (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171095A JPH0220830A (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220830A true JPH0220830A (ja) | 1990-01-24 |
Family
ID=15916895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171095A Pending JPH0220830A (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220830A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330592A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 薄膜トランジスタおよび液晶表示装置 |
| US6529258B2 (en) | 2000-10-18 | 2003-03-04 | Nec Corporation | Liquid crystal display device having wiring layer and semiconductor layer crossing each other |
| US7359009B2 (en) * | 2003-10-27 | 2008-04-15 | Au Optronics Corp. | Flat panel display with structure preventing electrode line openings |
| JP2009211007A (ja) * | 2008-03-06 | 2009-09-17 | Hitachi Displays Ltd | 液晶表示装置 |
| WO2011142265A1 (ja) * | 2010-05-10 | 2011-11-17 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
| WO2012133157A1 (ja) * | 2011-03-30 | 2012-10-04 | シャープ株式会社 | 液晶パネル用アレイ基板および液晶パネル |
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| JPS62280890A (ja) * | 1986-05-30 | 1987-12-05 | 松下電器産業株式会社 | アクテイブマトリツクスアレイ |
| JPS62291062A (ja) * | 1986-06-10 | 1987-12-17 | Oki Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1988
- 1988-07-08 JP JP63171095A patent/JPH0220830A/ja active Pending
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