WO2012133158A1 - 液晶パネル用アレイ基板および液晶パネル - Google Patents

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WO2012133158A1
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達朗 黒田
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シャープ株式会社
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Definitions

  • the present invention relates to an array substrate for a liquid crystal panel and a liquid crystal panel.
  • the present invention also relates to a liquid crystal display device including a liquid crystal panel. Note that this application claims priority based on Japanese Patent Application No. 2011-75311 filed on Mar. 30, 2011, the entire contents of which are incorporated herein by reference. .
  • the liquid crystal display device includes a liquid crystal panel in which liquid crystal is sealed between a pair of translucent substrates, and a backlight disposed on the back side of the liquid crystal panel.
  • a backlight disposed on the back side of the liquid crystal panel.
  • light emitted from the backlight is irradiated from the back side of the liquid crystal panel, so that an image displayed on the liquid crystal panel can be visually recognized (Patent Document 1).
  • FIG. 16 is a perspective view showing a configuration of the liquid crystal panel 1000 shown in Patent Document 1.
  • FIG. A liquid crystal panel 1000 shown in FIG. 16 includes an array substrate (lower substrate) 110 including thin film transistors (TFTs) 140 and a color filter substrate (upper substrate) 120 including a color filter layer 122.
  • a liquid crystal layer 130 is disposed between the array substrate 110 and the color filter substrate 120.
  • a pixel electrode 111 is formed on the array substrate 110.
  • a pixel region 115 is defined by the pixel electrode 111.
  • gate wiring 112 and data wiring 114 are formed on the array substrate 110.
  • the TFT 140 is connected to the gate line 112 and the data line 114.
  • the TFT 140 is disposed adjacent to the intersection of the gate wiring 112 and the data wiring 114, and includes a gate electrode 141, a semiconductor layer 142, a source electrode 144, and a drain electrode 146.
  • the drain electrode 146 of the TFT 140 is connected to the pixel electrode 111.
  • the color filter substrate (CF substrate) 120 includes a color filter layer 122 including red (R), green (G), and blue (B) sub-color filter layers 122a, 122b, and 122c.
  • the sub color filter layers 122 a, 122 b, and 122 c are divided by the black matrix 123.
  • a common electrode 124 is formed on the liquid crystal layer 130 side of the CF substrate 120.
  • FIG. 17 is a schematic plan view of the array substrate 110 based on one pixel region.
  • a TFT 140 that is a switching element, a gate wiring 112, a data wiring 114, and a pixel electrode 111 are formed on a translucent substrate 150. More specifically, in the array substrate 110, the pixel electrodes 111 corresponding to the pixel regions are arranged in a matrix, and the TFT 140 is formed for each pixel region. A large number of gate lines 112 and a large number of data lines 114 are formed in order to apply signals to each TFT 140.
  • the gate wiring 112 and the data wiring 114 that transmit different signals to the TFT 140 cannot be formed in the same layer. Therefore, the gate wiring 112 and the data wiring 114 are formed in different layers with an insulating film interposed therebetween.
  • a buffer wiring is formed in the vicinity of the lower gate wiring 112 to prevent the data wiring 114 from being disconnected. That is, by forming a buffer wiring in the vicinity of the gate wiring, the slope of the portion where the source wiring crosses the pattern of the gate wiring is smoothed, thereby preventing disconnection of the source wiring at the jumping step.
  • Patent Document 2 discloses a technique in which a semiconductor pattern is modified into a predetermined shape in order to prevent the drain wiring from being disconnected by an etchant that has entered the semiconductor layer pattern located at the gate / drain intersection. ing. Specifically, in Patent Document 2, the drain wiring and the semiconductor layer pattern are arranged so that the side surfaces of the drain wiring and the semiconductor layer pattern are shifted from each other so that the both sides of the drain wiring and the semiconductor layer pattern do not form a continuous surface. Like to do. However, the technique of Patent Document 2 is intended to solve the problem of the lateral electric field drive (IPS) type liquid crystal display device, and is intended to prevent the etchant from entering the central portion of the drain wiring. It does not prevent disconnection of the source wiring.
  • IPS lateral electric field drive
  • the present invention has been made in view of such a point, and a main object thereof is to provide an array substrate for a liquid crystal panel and a liquid crystal panel capable of suppressing disconnection of a source wiring.
  • An array substrate is an array substrate for a liquid crystal panel in which pixels are arranged in a matrix having rows and columns, and is arranged in an upper layer above the auxiliary capacitance wiring extending in the row direction and the auxiliary capacitance wiring.
  • a source wiring extending in a direction, and the auxiliary capacitance wiring is formed on a substrate, and an insulating layer is formed on the substrate so as to cover the auxiliary capacitance wiring, and the auxiliary capacitance
  • a semiconductor layer is formed on the insulating layer in the intersection region of the wiring and the source wiring, and at least a concave portion and a convex portion are formed on the surface of the semiconductor layer covered by the source wiring.
  • An uneven structure including one is formed.
  • the concavo-convex structure formed on the surface of the semiconductor layer is a structure that extends a path through which a chemical solution enters.
  • the concavo-convex structure is composed of at least two concave portions, and the at least two concave portions extend in the column direction.
  • the concavo-convex structure includes at least two convex portions, and the at least two convex portions extend in the column direction.
  • the concavo-convex structure is constituted by the concave portions or the convex portions extending in the column direction and further concave portions extending in the row direction.
  • the concavo-convex structure is composed of the concave portions or the convex portions formed apart from each other.
  • the semiconductor layer is formed in all the intersecting regions of the storage capacitor line and the source line.
  • a thin film transistor is formed in each of the pixels arranged in the matrix, and the thin film transistor is disposed so as to face the source electrode extending from the source wiring and the source electrode.
  • a drain wiring connected to the pixel electrode extends from the drain electrode, and an end of the drain wiring is connected to the auxiliary capacitance wiring.
  • the array substrate according to the present invention is a liquid crystal panel including a color filter substrate disposed to face the array substrate and a liquid crystal layer disposed between the array substrate and the color filter substrate.
  • a liquid crystal display device is a liquid crystal display device including the liquid crystal panel and a backlight unit that irradiates the liquid crystal panel with light.
  • the semiconductor layer is formed on the insulating layer in the intersection region between the auxiliary capacitance line extending in the row direction and the source line extending in the column direction.
  • the uneven structure containing at least one of a recessed part and a convex part is formed in the surface of the said semiconductor layer of the site
  • medical solution at the time of a manufacturing process by the uneven structure can be extended.
  • an array substrate for a liquid crystal panel that can suppress disconnection of the source wiring can be realized.
  • FIG. 6 is a partially enlarged view schematically showing the upper surface configuration of an array substrate 210 of a comparative example.
  • A) is an enlarged view of the intersection area
  • (b) is sectional drawing of the intersection area
  • FIG. (A) is a top view of the intersection region 40 in the array substrate 11, and (b) is a cross-sectional view of the intersection region 40.
  • (A) is a top view of the intersection region 40 in the array substrate 11, and (b) is a cross-sectional view of the intersection region 40.
  • (A) is a top view of the intersection region 40 in the array substrate 11, and (b) is a cross-sectional view of the intersection region 40.
  • A) is a top view of the intersection region 40 in the array substrate 11, and (b) is a cross-sectional view of the intersection region 40.
  • FIG. 1 is a top view of the intersection region 40 in the array substrate 11, and (b) is a cross-sectional view of the intersection region 40.
  • (A) to (j) are process cross-sectional views for explaining a method of manufacturing the array substrate 11.
  • (A) to (j) are process cross-sectional views for explaining a method of manufacturing the array substrate 11.
  • (A) to (j) are process cross-sectional views for explaining a method of manufacturing the array substrate 11.
  • FIG. 2 is a schematic plan view of an array substrate 110 based on one pixel region.
  • FIG. 1 is an exploded perspective view schematically showing a configuration of a liquid crystal display device 100 according to an embodiment of the present invention.
  • the liquid crystal display device 100 of the present embodiment is a liquid crystal display device capable of displaying an image.
  • the liquid crystal display device 100 includes a liquid crystal panel 10 and a backlight unit 20 that irradiates the liquid crystal panel 10 with light.
  • the liquid crystal panel 10 of the present embodiment has a size of, for example, 20 inches to 110 inches (typically 32 inches to 60 inches).
  • the liquid crystal panel 10 of the present embodiment generally has a rectangular shape as a whole, and is composed of a pair of translucent substrates (glass substrates) 11 and 12. Both the substrates 11 and 12 are arranged to face each other, and a liquid crystal layer (not shown) is provided between them.
  • the liquid crystal layer is made of a liquid crystal material whose optical characteristics change with application of an electric field between the substrates 11 and 12.
  • a sealing agent (not shown) is provided on the outer edge portions of the substrates 11 and 12 to seal the liquid crystal layer. Further, polarizing plates 13 and 13 are attached to the outer surfaces of both the substrates 11 and 12, respectively.
  • the back side of the substrates 11 and 12 is the array substrate (TFT substrate) 11, while the front side is the color filter substrate (CF substrate) 12.
  • the array substrate 11 of this embodiment is an array substrate for a liquid crystal panel in which pixels are arranged in a matrix having rows and columns. Although details will be described later, in the configuration of the present embodiment, the gate wiring extends in the row direction and the source wiring extends in the column direction. Each pixel is provided with a thin film transistor (TFT). Since the row direction and the column direction are for convenience, the relationship may be reversed in addition to the case where the row direction means the horizontal direction and the column direction means the vertical direction.
  • TFT thin film transistor
  • the backlight unit 20 of the present embodiment is a light source unit that irradiates the liquid crystal panel 10 with light.
  • the backlight unit 20 in the example shown in FIG. 1 is an edge light type backlight unit.
  • the backlight unit 20 of the present embodiment includes a plurality of light emitting elements 23 and a light guide plate 22 that irradiates the liquid crystal panel 10 with light emitted from the light emitting elements 23.
  • the light emitting element 23 of the present embodiment is an LED element (point light source).
  • a plurality of LED elements 23 are mounted on a wiring board 25.
  • the LED element 23 is arranged to face one of the side surfaces (incident surface) 22b of the light guide plate 22, and light emitted from the LED element 23 enters the light guide plate 22 from the incident surface 22b of the light guide plate 22. Incident.
  • the light guide plate 22 is an optical member that irradiates light incident on the incident surface 22b in a planar shape from the light emitting surface (main surface) 22a.
  • the light guide plate 22 is made of, for example, an acrylic plate.
  • a dot pattern (not shown) serving as a reflective layer is formed on the bottom surface 22c of the light guide plate 22 of the present embodiment. This dot pattern is formed by printing using ink or the like that forms a reflection pattern or a diffusion pattern.
  • an optical sheet 21 (21a to 21c) is disposed between the light guide plate 22 and the liquid crystal panel 10.
  • the optical sheets 21a to 21c are, for example, a lens sheet, a prism sheet, and a diffusion plate, respectively. Note that the configuration of the optical sheet 21 is not limited to these, and other configurations may be adopted.
  • the backlight unit 20 of this embodiment includes a backlight chassis 28 that houses the light guide plate 22.
  • the backlight chassis 28 of the present embodiment is made of a metal material (for example, aluminum, iron, etc.), and is a sheet metal member that covers the entire back surface of the liquid crystal display device 100.
  • a reflective sheet 27 is disposed between the backlight chassis 28 and the light guide plate 22.
  • a bezel 29 is provided in the liquid crystal display device 100 of the present embodiment.
  • the bezel 29 is made of a metal material (for example, aluminum or iron), and is a frame member that presses and fixes the outer edge portion of the liquid crystal panel.
  • the liquid crystal panel 10, the optical sheet 21, the light guide plate 22, the wiring board (LED board) 25 on which the LED elements 23 are mounted, and the reflection sheet 27 are stored in the backlight chassis 28.
  • a bezel 29 is attached to the backlight chassis 28.
  • the edge light type backlight unit 20 using the LED element 23 is shown, but the configuration is not limited thereto.
  • an edge light type backlight unit 20 using another light emitting element for example, a cold cathode fluorescent lamp (CCFL)
  • CCFL cold cathode fluorescent lamp
  • an LED element, a cold cathode tube, or the like can be used as the light emitting element.
  • FIG. 2 is a partially enlarged view schematically showing the upper surface configuration of the array substrate 11 of the present embodiment.
  • the array substrate 11 of the present embodiment has pixels arranged in a matrix having rows and columns.
  • the gate wiring 33 extends in the row direction (arrow 51)
  • the source wiring 34 extends in the column direction (arrow 52 direction).
  • a TFT element 30 as a switching element is formed at the intersection of the gate wiring 33 and the source wiring 34.
  • the TFT element 30 includes a semiconductor layer 31 serving as a channel layer, a source electrode 32 s extending from the source wiring 34, and a drain electrode 32 d disposed to face the source electrode 32 s.
  • the semiconductor layer 31 is made of, for example, silicon (amorphous silicon, polycrystalline silicon, etc.).
  • a portion of the gate wiring 33 located below the semiconductor layer 31 is a gate electrode.
  • a gate insulating film is formed between the gate electrode and the semiconductor layer 31.
  • a source electrode 32s and a drain electrode 32d are disposed on the surface of the semiconductor layer 31, and a channel region is formed between the source electrode 32s and the drain electrode 32d.
  • a drain wiring 36 extends from the drain electrode 32d.
  • a part 36d of the drain wiring 36 is connected to the pixel electrode 37 at the connection portion 36e.
  • the pixel electrode 37 is an electrode that defines each pixel, and is composed of a transparent electrode (for example, ITO).
  • the pixel of this embodiment is an area corresponding to R (red), G (green), and B (blue). Note that when the three regions R, G, and B are collectively referred to as a pixel, the region where the pixel electrode 37 is located may be referred to as a sub-pixel region or a pixel region.
  • the pixels of the present embodiment have R (red), G (green), B (blue), and Y (yellow). It becomes the area corresponding to.
  • the pattern of the pixel electrode 37 is shown as an example in the configuration of the present embodiment, and a suitable specific pattern may be adopted as appropriate.
  • the auxiliary capacitance (Cs) is formed on the array substrate 11.
  • An auxiliary capacitance wiring (Cs wiring) 35 is formed on the array substrate 11.
  • the auxiliary capacitance (Cs) is formed by a Cs electrode, an insulating film (not shown), and a pixel electrode 37 that are located in a part of the Cs wiring 35.
  • the insulating film (dielectric layer) constituting the auxiliary capacitor (Cs) is located between the Cs electrode and the pixel electrode 37, and the auxiliary capacitor (Cs) is formed between the Cs wiring 35 and the pixel electrode 37. It is formed at the intersection.
  • the auxiliary capacitor (Cs) has a role of supplying charges to the liquid crystal layer and maintaining the luminance of the pixel in a period in which the gate signal is OFF.
  • the end portion 36 g of the drain wiring 36 is connected to the auxiliary capacitance wiring (Cs wiring) 35.
  • the drain wiring 36 is connected to the Cs wiring 35 through lead portions 36d and 36f.
  • the Cs wiring 35 extends in the row direction (arrow 51), similarly to the gate wiring 33.
  • the source wiring 34 is located above the Cs wiring 35, and the array substrate 11 has an intersection region 40 where the source wiring 34 and the Cs wiring 35 intersect each other.
  • 3A and 3B are a top view and a cross-sectional view schematically showing the configuration of the source wiring 34 and the Cs wiring 35 in the intersection region 40, respectively.
  • the Cs wiring 35 is formed on a substrate 38 (a glass substrate constituting the array substrate 11).
  • the substrate 38 is made of a glass substrate, another layer (insulating layer or the like) may be formed on the surface of the glass substrate.
  • An insulating layer is formed on the substrate 38 so as to cover the Cs wiring 35, but the insulating layer is not shown in FIGS. 3 (a) and 3 (b).
  • This insulating layer (not shown) has a function of an interlayer insulating film between the Cs wiring 35 and the source wiring 34.
  • the semiconductor layer 41 is formed on the insulating layer (not shown) in the intersecting region 40 between the Cs wiring 35 and the source wiring 34.
  • a concavo-convex structure 50 including a concave portion 42 is formed on the surface 41 s of the semiconductor layer 41 at a portion covered with the source wiring 34.
  • the concavo-convex structure 50 of the present embodiment has a function as a chemical solution intrusion prevention structure that extends a path through which the chemical solution enters.
  • the concavo-convex structure 50 of the present embodiment is composed of two concave portions 42.
  • the two recesses 42 are grooves extending in the direction (column direction) 52 in which the source wiring 34 extends.
  • the concave portion (groove portion) 42 of the concavo-convex structure 50 is inserted so that the convex portion 34 b of the source wiring 34 is fitted.
  • the cross section of the illustrated recess (groove) 42 is rectangular (or substantially rectangular), but may have another shape (for example, a semicircular shape).
  • the number of recesses 42 is not limited to two, but may be three or more.
  • the semiconductor layer 41 of the present embodiment is composed of a rectangular (or substantially rectangular) main body 41a and a protrusion 41b extending from the main body 41a.
  • the protruding portion 41 b extends in the direction (column direction) 52 in which the source wiring 34 extends.
  • a recess (groove) 42 that passes through the main body 41 a and the protrusion 41 b is formed in the semiconductor layer 41.
  • the hollow part 41c exists between the two protrusion parts 41b.
  • the gate wiring 33 shown in FIG. 2 is formed in the same level layer as the Cs wiring 35. Therefore, the source wiring 34 is located in an upper layer than the gate wiring 33. In the array substrate 11 of this embodiment, there is an intersection region 47 where the source wiring 34 and the gate wiring 33 intersect each other.
  • the source wiring 34 has a main body 34 a extending in the column direction 52, and the main body 34 a of the source wiring 34 extends in the column direction in the intersecting regions 40 and 47 as well as the main body 34 a. ing.
  • the source wiring 34 is made of copper.
  • the Cs wiring 35 and the gate wiring 33 are also made of copper.
  • the source wiring 34, the Cs wiring 35, and the gate wiring 33 are not limited to the copper wiring, and may be composed of other metal materials (aluminum) or a multilayer film (for example, Cu ⁇ Mo, Cu ⁇ Ti). It may be configured as follows. Further, the source wiring 34 (for example, copper wiring) and the Cs wiring 35 / gate wiring 33 may be made of different materials.
  • the surface 41 s of the semiconductor layer 41 at the part covered by the source wiring 34 is formed. Since the concavo-convex structure 50 including the concave portion is formed, the concavo-convex structure 50 can extend the intrusion path of the chemical solution during the manufacturing process. As a result, an array substrate for a liquid crystal panel that can suppress disconnection of the source wiring 34 in the intersecting region 40 can be realized.
  • FIG. 4 is a partially enlarged view schematically showing the upper surface configuration of the array substrate 210 of the comparative example.
  • the TFT element 230 includes a semiconductor layer 231, a source electrode 232 s, and a drain electrode 232 d.
  • a drain wiring 236d extending from the drain electrode 232d is connected to the pixel electrode 237 at a connection portion 236e.
  • the end of the drain wiring 236d is connected to the Cs wiring 235.
  • the semiconductor layer 41 in this embodiment is not formed in the intersection region 240 between the source wiring 234 and the Cs wiring 235.
  • 5A is an enlarged view of the intersection region 240
  • FIG. 5B is a cross-sectional view of the intersection region 240. As shown in FIG.
  • the Cs wiring 235 extends on the glass substrate 238.
  • An insulating layer 239 is formed on the glass substrate 238 so as to cover the Cs wiring 235.
  • a source wiring 234 is formed on the insulating layer 239. As shown in the figure, the source wiring 234 extends so as to get over the step 245 formed by the Cs wiring 235 in the intersection region 240.
  • the source wiring 234 is formed by patterning a metal film by etching. Therefore, as shown in FIGS. 6A and 6B, disconnection (246) may occur at the portion where the source wiring 234 gets over the stepped portion 245 by the Cs wiring 235 due to the influence of erosion due to etching residue or the like. Increases nature. Furthermore, when the source wiring 234 is a copper wiring, disconnection (246) may occur in the stepped portion 245 due to oxidative corrosion of the copper wiring.
  • the concavo-convex structure 50 is formed on the surface 41s of the semiconductor layer 41 in the intersection region 40 as shown in FIG. Specifically, a recess 42 is formed on the surface 41 s of the semiconductor layer 41 covered with the source wiring 34, and a projection 34 b of the source wiring 34 is inserted into the recess 42. Therefore, even if a chemical solution (wet etching solution) in the manufacturing process enters between the source wiring 34 and the semiconductor layer 41 (see arrow 55), the intrusion of the chemical solution is stopped by the concavo-convex structure 50 (concave portion 42). be able to.
  • a chemical solution wet etching solution
  • the intrusion path of the chemical solution can be extended in the panel thickness direction 53 by the uneven structure 50. And if a chemical
  • the chemical solution can be prevented from entering the central portion of the source wiring 34 also by the protrusion 41 b of the semiconductor layer 41.
  • the combination of the two concave portions (groove portions) 42 and the protruding portion 41 b effectively suppresses the chemical solution from entering the central portion of the source wiring 34.
  • the thickness of the semiconductor layer 41 is, for example, 2000 to 2500 mm, and the depth of the recess (groove) 42 is, for example, 500 to 1500 mm.
  • the dimension of the semiconductor layer 41 in the row direction 51 is, for example, 3 to 10 ⁇ m wider to the left and right than the source wiring 34, and the dimension of the semiconductor layer 41 in the column direction 52 is, for example, 3 to the left and right of the Cs wiring 35. ⁇ 10 ⁇ m wide.
  • the length (protrusion) of the protrusion 41b of the semiconductor layer 41 is, for example, 5 to 15 ⁇ m from the end in the width direction of the Cs wiring 35, and the width of the protrusion 41b is, for example, the width of the Cs wiring 35. About 30 to 50%.
  • the semiconductor layer 41 having the concavo-convex structure 50 is formed in each of the intersecting regions 40 of the source wiring 34 and the Cs wiring 35, but not all the intersecting regions 40.
  • the semiconductor layer 41 can also be formed by selecting the designated intersecting region 40.
  • the semiconductor layer 41 having the concavo-convex structure 50 may be formed in the intersection region 47 with the gate wiring 33 as well as the intersection region 40 with the Cs wiring 35. I do not care.
  • the semiconductor layer 41 having the concavo-convex structure 50 is formed on the insulating layer 39 in the intersection region 47. In this way, it becomes easy to suppress disconnection of the source wiring 34 over the gate wiring 33.
  • the concavo-convex structure 50 includes two convex portions 43.
  • the two convex portions 43 are wall portions extending in the direction (column direction) 52 in which the source wiring 34 extends.
  • a convex portion (wall portion) 43 of the concavo-convex structure 50 is inserted into a part of the source wiring 34.
  • the cross section of the illustrated convex portion (wall portion) 43 is rectangular (or substantially rectangular), but may have another shape (for example, a semicircular shape).
  • the number of convex portions 43 is not limited to two and may be three or more.
  • a chemical solution wet etching solution
  • FIGS. 9A and 9B are a top view and a cross-sectional view, respectively, of the intersecting region 40 in the array substrate 11 of the modified example of the present embodiment.
  • the concavo-convex structure 50 in FIG. 9 includes a recess 42 extending in the column direction and a further recess 44 extending in the row direction.
  • two concave portions 42 are formed on the surface 41 s of the semiconductor layer 41 covered with the source wiring 34, and a part of the source wiring 34 is inserted into the concave portion 42.
  • Two further recesses 44 are formed on the surface 41 s of the semiconductor layer 41.
  • FIG. 9B also shows an insulating layer 39 that covers the Cs wiring 35, and the insulating layer 39 includes a stepped portion 65 that goes over the Cs wiring 35.
  • a further recess 44 extending in the row direction 51 is formed in the surface 41 s of the semiconductor layer 41 in the flat portion 67 before the insulating layer 39 gets over the Cs wiring 35.
  • a projecting portion 44 t serving as a wall portion constituting the further recess 44 is formed on the end side of the further recess 44.
  • a portion of the source wiring 34 that covers the protrusion 44t is a curved portion 34c.
  • the effect of preventing the intrusion of the chemical solution by the further recess 44 can be obtained. That is, as shown in FIG. 7, the intrusion of the chemical solution can be prevented by the recess 42, and the further recess 44 can suppress the intrusion of the chemical solution toward the center of the source wiring 34 along the column direction 52. it can.
  • the curved part 34c can be provided in the source wiring 34 by the protrusion part 44t, and the disconnection of the source wiring at the part over the stepped part 65 can be suppressed by the curved part 34c.
  • the cross section of the illustrated recess 42 is rectangular (or substantially rectangular), but may have other shapes (for example, semicircular).
  • the number of recesses 42 is not limited to two, but may be three or more.
  • the concave portion 42 can be changed to the convex portion 43 shown in FIG.
  • the protrusion 41b illustrated in FIG. 3 may be configured to extend from the main body 41a of the semiconductor layer 41.
  • FIGS. 10A and 10B are a top view and a cross-sectional view, respectively, of the intersecting region 40 in the array substrate 11 of the modified example of the present embodiment.
  • the concavo-convex structure 50 in FIG. 10 is composed of convex portions 45 that are formed apart from each other.
  • the concavo-convex structure 50 is composed of five convex portions 45.
  • the five protrusions 45 extend from the surface 41 s of the semiconductor layer 41 toward the source wiring 34 and are inserted into a part of the source wiring 34.
  • one convex portion 45 is arranged at the center of the main body portion 41a of the semiconductor layer 41, and four convex portions 45 are arranged around it.
  • the disconnection of the source wiring 34 can also be prevented by the concavo-convex structure 50 including the convex portion 45 shown in FIG. That is, even if a chemical solution (wet etching solution) enters the source wiring 34 and the semiconductor layer 41 during the manufacturing process, the intrusion path of the chemical solution can be lengthened by the concavo-convex structure 50 (convex portion 45). As a result, disconnection can be suppressed.
  • a chemical solution wet etching solution
  • FIGS. 11A and 11B are a top view and a cross-sectional view, respectively, of the intersecting region 40 in the array substrate 11 of the modified example of the present embodiment.
  • the concavo-convex structure 50 in FIG. 11 is composed of concave portions 46 that are formed apart from each other.
  • the concavo-convex structure 50 includes five concave portions 46. Specifically, the five recesses 46 are formed in the surface 41 s of the semiconductor layer 41, and are inserted into the recesses 46 so that a part of the source wiring 34 is fitted.
  • one recess 46 is arranged at the center of the main body 41a of the semiconductor layer 41, and four recesses 46 are arranged around it.
  • it is not limited to this configuration example, and other arrangements and numbers of the recesses 46 may be adopted.
  • the disconnection of the source wiring 34 can also be prevented by the uneven structure 50 including the recess 46 shown in FIG. That is, even if a chemical solution (wet etching solution) in the manufacturing process enters between the source wiring 34 and the semiconductor layer 41, the intrusion path of the chemical solution can be lengthened by the concavo-convex structure 50 (concave portion 46). As a result, disconnection can be suppressed.
  • a chemical solution wet etching solution
  • the width of the source wiring 34 is, for example, 5 to 8 ⁇ m.
  • the width of the gate wiring 33 is, for example, 10 to 20 ⁇ m.
  • the width of the Cs wiring 35 is, for example, 10 to 20 ⁇ m.
  • the thickness of the source wiring 34 is, for example, 3000 to 4500 mm, and the thickness of the gate wiring 33 and the Cs wiring 35 is, for example, 3000 to 6000 mm (typically 6000 mm).
  • a suitable dimension (width, etc.) of one side of the semiconductor layer 41 is determined by the width of the source wiring 34 and the width of the Cs wiring 35.
  • the thickness of the semiconductor layer 41 is, for example, 1800 to 2500 mm (typically 2300 mm).
  • the thickness of the insulating layer 39 is, for example, 2500 to 4100 mm.
  • the thickness of the semiconductor layer 41 (typically 2300 mm) is smaller than the thickness of the Cs wiring 35 (typically 6000 mm). In the configuration shown in FIG. 3, the thickness of the semiconductor layer 41 is smaller than the thickness of the insulating layer 39.
  • FIGS. 12 (a) to 12 (j) are process cross-sectional views for explaining the manufacturing method of the present embodiment.
  • a cross-sectional view along the line BB in the structure shown in FIG. 12A is shown in FIG.
  • sectional views in the structure shown in FIGS. 12C, 12E, 12G, and 12I are shown in FIGS. 12D, 12F, 12H, and 12J, respectively. .
  • a Cs wiring 35 is formed on a glass substrate 38, an insulating layer 39 is formed so as to cover the Cs wiring 35, and then the insulating layer 39 is formed.
  • a semiconductor material 41d to be a material of the semiconductor layer 41 is deposited thereon.
  • the Cs wiring 35 is formed by depositing a metal film (for example, Cu film) on the glass substrate 38 and then performing wet etching using a resist pattern (not shown) as a mask.
  • the gate wiring 33 is also formed by this wet etching.
  • the etching solution (etchant) is, for example, a solution containing a fluorinated compound.
  • the insulating layer 39 of the present embodiment is made of, for example, silicon nitride and has a thickness of, for example, 3000 to 4500 mm.
  • the semiconductor material 41d is made of, for example, silicon.
  • the same material as the semiconductor layer 31 (see FIG. 2) constituting the TFT element 30 can be used as the semiconductor material 41d. More specifically, in the step of forming the semiconductor layer 31 constituting the TFT element 30, it is preferable to deposit the semiconductor material 41d in the intersecting region 40.
  • a resist pattern 55a that defines the pattern of the semiconductor layer 41 is formed on the semiconductor material 41d.
  • the resist pattern 55a is a resin pattern formed by photolithography.
  • the resist pattern 55a is formed to have a concave portion (groove portion) 56 by halftone photography.
  • the semiconductor layer 41 is obtained from the semiconductor material 41d by etching the semiconductor material 41d using the resist pattern 55a as a mask.
  • the semiconductor layer 41 is formed by patterning the semiconductor material 41d by dry etching. Further, by this etching, the resist pattern 55a becomes a resist pattern 55b having an opening 56b.
  • the surface 41s of the semiconductor layer 41 is etched to form a recess (groove) 42 in the semiconductor layer 41.
  • the semiconductor layer 41 having the concavo-convex structure 50 is obtained.
  • a recess (groove) 42 is formed in a portion corresponding to the opening 56b of the resist pattern 55b by the second dry etching. Note that the resist pattern 55b is removed after the dry etching.
  • the source wiring 34 is formed on the insulating layer 39 so as to cover the semiconductor layer 41 having the concavo-convex structure 50.
  • a metal film for example, a Cu film
  • a resist pattern not shown
  • the etching solution is, for example, a solution containing a fluorinated compound.
  • the semiconductor layer 41 having the concavo-convex structure 50 including the concave portion 42 is formed in the intersection region 40 between the Cs wiring 35 and the source wiring 34, disconnection of the source wiring 34 is also suppressed. It becomes easy.
  • FIGS. 13A to 13J are process cross-sectional views for explaining another manufacturing method of the present embodiment.
  • FIG. 12 the cross-sectional views of the structure shown in FIGS. 13A, 13C, 13E, 13G, and 13I are respectively shown in FIGS. 13B, 13D, and 13F. ), (H) and (j).
  • FIGS. 13A and 13B After a Cs wiring 35 and an insulating layer 39 are formed on a glass substrate 38, a semiconductor material that becomes a material of the semiconductor layer 41 on the insulating layer 39. 41d is deposited. This is similar to FIGS. 12A and 12B described above.
  • a resist pattern 57a that defines the pattern of the semiconductor layer 41 is formed on the semiconductor material 41d.
  • the resist pattern 57a is a resin pattern formed by photolithography.
  • the resist pattern 57a is formed so as to have a convex portion 57a and a concave portion 58 by halftone photography.
  • the semiconductor layer 41 is obtained from the semiconductor material 41d by etching the semiconductor material 41d using the resist pattern 57a as a mask.
  • the semiconductor layer 41 is formed by patterning the semiconductor material 41d by dry etching. Further, by this etching, the resist pattern 57a becomes a resist pattern 57b having an opening 58b.
  • the surface 41s of the semiconductor layer 41 is etched, thereby forming a convex portion 43 in the semiconductor layer 41.
  • the semiconductor layer 41 having the concavo-convex structure 50 is obtained.
  • the portion corresponding to the opening 58b of the resist pattern 57b is etched by the second dry etching, and the recess 43b is formed in the surface 41s of the semiconductor layer 41, and the portion covered with the resist pattern 57b is formed. It becomes the convex part 43.
  • the resist pattern 57b is removed after the dry etching.
  • the source wiring 34 is formed on the insulating layer 39 so as to cover the semiconductor layer 41 having the concavo-convex structure 50.
  • a metal film for example, a Cu film
  • a resist pattern not shown
  • the semiconductor layer 41 having the concavo-convex structure 50 including the convex portion 43 is formed in the intersection region 40 between the Cs wiring 35 and the source wiring 34, disconnection of the source wiring 34 is also suppressed. Easy to do.
  • FIGS. 14A to 14J are process cross-sectional views for explaining another manufacturing method of the present embodiment.
  • FIG. 12 the cross-sectional views in the structure shown in FIGS. 14 (a), (c), (e), (g), and (i) are respectively shown in FIGS. 14 (b), (d), and (f). ), (H) and (j).
  • FIGS. 14A and 14B After a Cs wiring 35 and an insulating layer 39 are formed on a glass substrate 38, a semiconductor material that becomes a material of the semiconductor layer 41 on the insulating layer 39. 41d is deposited. This is similar to FIGS. 12A and 12B described above.
  • a resist pattern 61a that defines the pattern of the semiconductor layer 41 is formed on the semiconductor material 41d.
  • the resist pattern 61a is a resin pattern formed by photolithography.
  • the resist pattern 61a is formed by halftone photography so as to have a recess 62a and a recess 62c.
  • the semiconductor layer 41 is obtained from the semiconductor material 41d by etching the semiconductor material 41d using the resist pattern 61a as a mask.
  • the semiconductor layer 41 is formed by patterning the semiconductor material 41d by dry etching. Also, by this etching, the resist pattern 61a becomes a resist pattern 61b having an opening 62b and an opening 62d.
  • the surface 41s of the semiconductor layer 41 is etched to form a recess 42 and a further recess 44 in the semiconductor layer 41. .
  • the semiconductor layer 41 having the concavo-convex structure 50 is obtained.
  • a recess 42 is formed in a portion corresponding to the opening 62b of the resist pattern 61b
  • a further recess 44 is formed in a portion corresponding to the opening 62d of the resist pattern 61b.
  • a protrusion 44t is formed in the vicinity of the recess 44. Note that the resist pattern 61b is removed after the dry etching.
  • the source wiring 34 is formed on the insulating layer 39 so as to cover the semiconductor layer 41 having the recess 42 and the further recess 44.
  • a metal film for example, a Cu film
  • a resist pattern not shown
  • FIGS. 15A to 15J are process cross-sectional views for explaining another manufacturing method of the present embodiment. Similar to FIG. 12, the cross-sectional views of the structure shown in FIGS. 15A, 15C, 15E, 15G, and 15I are respectively shown in FIGS. 15B, 15D, 15F. ), (H) and (j).
  • FIGS. 15A and 15B after a Cs wiring 35 and an insulating layer 39 are formed on a glass substrate 38, a semiconductor material that becomes a material of the semiconductor layer 41 on the insulating layer 39. 41d is deposited. This is similar to FIGS. 12A and 12B described above.
  • a resist pattern 63a that defines the pattern of the semiconductor layer 41 is formed on the semiconductor material 41d.
  • the resist pattern 63a is a resin pattern formed by photolithography.
  • the resist pattern 63a is formed to have a concave portion 64 by halftone photography.
  • the semiconductor layer 41 is obtained from the semiconductor material 41d by etching the semiconductor material 41d using the resist pattern 63a as a mask.
  • the semiconductor layer 41 is formed by patterning the semiconductor material 41d by dry etching. Further, by this etching, the resist pattern 63a becomes a resist pattern 63b having an opening 64b.
  • the surface 41s of the semiconductor layer 41 is etched using the resist pattern 63b as a mask, thereby forming a recess 46 in the semiconductor layer 41.
  • the semiconductor layer 41 having the concavo-convex structure 50 is obtained.
  • the recess 46 is formed in the portion corresponding to the opening 64b of the resist pattern 63b by the second dry etching.
  • two concave portions 46 are shown along the column direction 52 and two concave portions 46 along the row direction 51 on the surface 41 s of the semiconductor layer 41 when viewed from above the substrate 38. .
  • the resist pattern 63b is removed after the dry etching.
  • the source wiring 34 is formed on the insulating layer 39 so as to cover the semiconductor layer 41 having the recesses 46 separated from each other.
  • a metal film for example, a Cu film
  • a resist pattern (not shown) as a mask. Is done. Note that when the semiconductor layer 41 including the protrusions 45 that are separated from each other is manufactured, the mask pattern of the resist pattern 63a may be changed.
  • the liquid crystal display device 100 of the present embodiment shown in FIG. 1 can include a control device (not shown) that controls the driving of the liquid crystal panel 10 and / or the light emitting elements (for example, LED elements) 23.
  • a control device comprises a semiconductor integrated circuit.
  • the control device of the present embodiment includes a liquid crystal panel driving unit and an LED driving unit.
  • the liquid crystal panel driving unit is a part that displays an image on the liquid crystal panel 10 by driving the liquid crystal panel 10, and corresponds to a driver circuit such as a gate driver or a source driver.
  • the LED drive unit is a part for individually turning on / off each LED element 23 or changing the light emission intensity, and is configured by a driver circuit including, for example, a switch.
  • the light emitting element is a cold cathode fluorescent lamp (CCFL)
  • the LED driving unit is a CCFL driving unit (or a backlight driving unit).
  • a plurality of the LED elements 23 of the present embodiment are arranged so as to emit light to the light guide plate 22, and are made of, for example, white LEDs.
  • the LED elements 23 are arranged on one side of the light guide plate 22, but not limited thereto, the LED elements 23 are arranged on two sides or more (for example, three sides) of the light guide plate 22. Is also possible.
  • the LED element 23 can also be used in the configuration of a direct type LED backlight.
  • the image display unit is configured by using one liquid crystal panel 10, but one image display unit (multi-display) may be configured by combining a plurality of liquid crystal panels 10. Is possible.
  • the liquid crystal display device 100 in which such a plurality of liquid crystal panels 10 are combined can be used for a large-screen digital signage (for example, a display device of 100 inches or more).
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-287772.
  • the basic role or function is greatly different between the concavo-convex forming layer in Patent Document 3 and the concavo-convex structure in the embodiment of the present invention.
  • an array substrate for a liquid crystal panel and a liquid crystal panel that can suppress disconnection of the source wiring.

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Abstract

　ソース配線の断線を抑制できる液晶パネル用アレイ基板を提供する。行及び列を有するマトリックス状に画素が配置された液晶パネル用アレイ基板１１であり、行方向５１に延びる補助容量配線（Ｃｓ配線）３５と、補助容量配線３５よりも上層に位置し、列方向５２に延びるソース配線３４とを備えている。補助容量配線３５は、基板３８の上に形成されており、基板３８の上には、補助容量配線３５を覆うように絶縁層３９が形成されており、補助容量配線３５とソース配線３４との交差領域４０において、絶縁層３９の上に、半導体層４１が形成されており、ソース配線３４によって覆われている部位の半導体層４１の表面４１ｓには、凹部（４２、４６）および凸部（４３、４５）の少なくとも一方を含む凹凸構造が形成されている。

Description

液晶パネル用アレイ基板および液晶パネル
　本発明は、液晶パネル用アレイ基板および液晶パネルに関する。本発明はまた、液晶パネルを備えた液晶表示装置に関する。
　なお、本出願は２０１１年３月３０日に出願された日本国特許出願２０１１－７５３１１号に基づく優先権を主張しており、その出願の全内容は本明細書中に参照として組み入れられている。
　液晶表示装置は、一対の透光性基板の間に液晶が封止されてなる液晶パネルと、当該液晶パネルの背面側に配置されたバックライトとから構成されている。液晶表示装置では、バックライトから出射された光が液晶パネルの背面側から照射されることによって、液晶パネルに表示された画像が視認可能となる（特許文献１）。
　図１６は、特許文献１に示した液晶パネル１０００の構成を示す斜視図である。図１６に示した液晶パネル１０００は、薄膜トランジスタ（ＴＦＴ）１４０を含むアレイ基板（下部基板）１１０と、カラーフィルタ層１２２を含むカラーフィルタ基板（上部基板）１２０とから構成されている。アレイ基板１１０とカラーフィルタ基板１２０との間には、液晶層１３０が配置されている。
　アレイ基板１１０には、画素電極１１１が形成されている。この画素電極１１１によって画素領域１１５が規定されている。また、アレイ基板１１０には、ゲート配線１１２とデータ配線１１４とが形成されている。ＴＦＴ１４０は、ゲート配線１１２およびデータ配線１１４に連結されている。また、ＴＦＴ１４０は、ゲート配線１１２およびデータ配線１１４の交差地点に隣接して配置され、ゲート電極１４１、半導体層１４２、ソース電極１４４、ドレイン電極１４６を含む。ＴＦＴ１４０のドレイン電極１４６は、画素電極１１１に連結されている。
　カラーフィルタ基板（ＣＦ基板）１２０は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のサブカラーフィルタ層１２２ａ、１２２ｂ、１２２ｃを含むカラーフィルタ層１２２を含んでいる。サブカラーフィルタ層１２２ａ、１２２ｂ、１２２ｃは、ブラックマトリクス１２３によって区分けされている。また、ＣＦ基板１２０の液晶層１３０側には、共通電極１２４が形成されている。
　画素電極１１１と共通電極１２４との間に電圧を印加すると、縦方向に電場が発生して、この電場によって、液晶層１３０の液晶が駆動する。これによって、異なる光の透過率によって画像を表現することができる。
　図１７は、一つの画素領域を基準にしたアレイ基板１１０の概略的な平面図である。図１７に示したアレイ基板１１０では、透光性基板１５０の上に、スイッチング素子であるＴＦＴ１４０、ゲート配線１１２、データ配線１１４、画素電極１１１が形成される。より具体的には、アレイ基板１１０においては、画素領域に対応した画素電極１１１がマトリックス状に配列され、その画素領域ごとにＴＦＴ１４０が形成される。また、ＴＦＴ１４０ごとに信号を印加するために、多数のゲート配線１１２および多数のデータ配線１１４が形成されている。
　ここで、製造工程上、相互に異なる信号をＴＦＴ１４０に伝達するゲート配線１１２とデータ配線１１４とは、同一層には形成することができない。したがって、ゲート配線１１２とデータ配線１１４とは、それぞれ別の層に絶縁膜を介して形成される。図１７に示した例では、下層のゲート配線１１２を乗り越えるように上層のデータ配線１１４が延びる交差部１５５が存在する。そして、このような交差部１５５においては、下層のゲート配線１１２の段差によって、上層のデータ配線１１４が断線される不良が発生することがある。
特開２００７－３１０３５１号公報 特開２００２－１２２８８５号公報 特開２００３－２８７７７２号公報
　この断線の問題に対して、特許文献１では、下層のゲート配線１１２の近傍にバッファ配線を形成することによって、データ配線１１４の断線を防ぐようにしている。すなわち、ゲート配線の近傍にバッファ配線を形成することによって、ソース配線がゲート配線のパターンを乗り越える部分のスロープを滑らかにすることにより、乗り越え段差におけるソース配線の断線を防止するようにしている。
　しかしながら、下層のゲート配線１１２の近傍にバッファ配線が形成できない場合があり得る。また、バッファ配線を形成することにより、ソース配線がゲート配線のパターンを乗り越える部分のスロープを滑らかにすることができても、ウエットエッチング時の薬液の侵入によって、ソース配線の断線が生じることがある。
　また、特許文献２では、ゲート／ドレイン交差部に位置する半導体層パターンに侵入したエッチング液によって、ドレイン配線が断線するのを防止するために、半導体パターンを所定の形状に改変した技術が開示されている。具体的には、特許文献２では、ドレイン配線と半導体層パターンは、当該ドレイン配線と半導体層パターンの両側面が連続した面とならず段差部を形成するように、互いの側面をずらして配置するようにしている。しかしながら、特許文献２の技術は、横電界駆動（ＩＰＳ）方式の液晶表示装置の問題を解決しようとするものであり、ドレイン配線の中心部までエッチング液が侵入するのを防止するものであるものの、ソース配線の断線を防止するものではない。
　本発明はかかる点に鑑みてなされたものであり、その主な目的は、ソース配線の断線を抑制できる液晶パネル用アレイ基板および液晶パネルを提供することにある。
　本発明に係るアレイ基板は、行及び列を有するマトリックス状に画素が配置された液晶パネル用アレイ基板であり、行方向に延びる補助容量配線と、前記補助容量配線よりも上層に位置し、列方向に延びるソース配線とを備え、前記補助容量配線は、基板の上に形成されており、前記基板の上には、前記補助容量配線を覆うように絶縁層が形成されており、前記補助容量配線と前記ソース配線との交差領域において、前記絶縁層の上に、半導体層が形成されており、前記ソース配線によって覆われている部位の前記半導体層の表面には、凹部および凸部の少なくとも一方を含む凹凸構造が形成されている。
　ある好適な実施形態において、前記半導体層の表面に形成された前記凹凸構造は、薬液が侵入する経路を延長する構造である。
　ある好適な実施形態において、前記凹凸構造は、少なくとも２つの前記凹部から構成されており、前記少なくとも２つの凹部は、前記列方向に延びている。
　ある好適な実施形態において、前記凹凸構造は、少なくとも２つの前記凸部から構成されており、前記少なくとも２つの凸部は、前記列方向に延びている。
　ある好適な実施形態において、前記凹凸構造は、列方向に延びる前記凹部または前記凸部と、行方向に延びる更なる凹部とから構成されている。
　ある好適な実施形態において、前記凹凸構造は、互いに離間して形成された前記凹部または前記凸部から構成されている。
　ある好適な実施形態において、前記補助容量配線と前記ソース配線との全ての前記交差領域において、前記半導体層が形成されている。
　ある好適な実施形態において、前記マトリックス状に配置された画素のそれぞれには、薄膜トランジスタが形成されており、前記薄膜トランジスタには、前記ソース配線から延びるソース電極と、前記ソース電極に対向して配置されたドレイン電極とを備え、前記ドレイン電極からは、画素電極に接続されるドレイン配線が延びており、前記ドレイン配線の端部は、前記補助容量配線に接続されている。
　本発明に係るアレイ基板は、上記アレイ基板に対向して配置されるカラーフィルタ基板と、前記アレイ基板と前記カラーフィルタ基板との間に配置される液晶層とを備えた、液晶パネルである。
　本発明に係る液晶表示装置は、上記液晶パネルと、前記液晶パネルに光を照射するバックライトユニットとを備えた、液晶表示装置である。
　本発明によれば、行方向に延びる補助容量配線と、列方向に延びるソース配線との交差領域において、絶縁層の上に半導体層が形成されている。そして、前記ソース配線によって覆われている部位の前記半導体層の表面には、凹部および凸部の少なくとも一方を含む凹凸構造が形成されているので、その凹凸構造によって製造工程時における薬液の侵入経路を延長することができる。その結果、ソース配線の断線を抑制できる液晶パネル用アレイ基板を実現することができる。
本発明の実施形態に係る液晶表示装置１００を説明するための分解斜視図である。 本発明の実施形態に係る液晶パネル用アレイ基板１１の上面拡大図である。 （ａ）は、アレイ基板１１における交差領域４０の上面図であり、（ｂ）は、交差領域４０の断面図である。 比較例のアレイ基板２１０の上面構成を模式的に示す一部拡大図である。 （ａ）は、比較例における交差領域２４０の拡大図であり、（ｂ）は、交差領域２４０の断面図である。 （ａ）および（ｂ）は、それぞれ、ソース配線２３４が乗り越える部位にて断線２４６が生じることを説明するための平面図および断面図である。 交差領域４０における薬液の侵入ルート５５の様子を模式的に示す断面図である。 （ａ）は、アレイ基板１１における交差領域４０の上面図であり、（ｂ）は、交差領域４０の断面図である。 （ａ）は、アレイ基板１１における交差領域４０の上面図であり、（ｂ）は、交差領域４０の断面図である。 （ａ）は、アレイ基板１１における交差領域４０の上面図であり、（ｂ）は、交差領域４０の断面図である。 （ａ）は、アレイ基板１１における交差領域４０の上面図であり、（ｂ）は、交差領域４０の断面図である。 （ａ）から（ｊ）は、アレイ基板１１の製造方法を説明するための工程断面図である。 （ａ）から（ｊ）は、アレイ基板１１の製造方法を説明するための工程断面図である。 （ａ）から（ｊ）は、アレイ基板１１の製造方法を説明するための工程断面図である。 （ａ）から（ｊ）は、アレイ基板１１の製造方法を説明するための工程断面図である。 従来の液晶パネル１０００の構成を示す斜視図である。 一つの画素領域を基準にしたアレイ基板１１０の概略的な平面図である。
　以下、図面を参照しながら、本発明の実施形態を説明する。以下の図面においては、説明の簡潔化のために、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
　図１は、本発明の実施形態に係る液晶表示装置１００の構成を模式的に示す分解斜視図である。図１に示すように、本実施形態の液晶表示装置１００は、画像を表示可能な液晶表示装置である。液晶表示装置１００は、液晶パネル１０と、液晶パネル１０に光を照射するバックライトユニット２０とから構成されている。本実施形態の液晶パネル１０は、例えば、２０インチから１１０インチ（典型的には、３２インチから６０インチ）のサイズを有している。
　本実施形態の液晶パネル１０は、概して、全体として矩形の形状を有しており、一対の透光性基板（ガラス基板）１１および１２から構成されている。両基板１１および１２は、互いに対向して配置され、その間には液晶層（不図示）が設けられている。液晶層は、基板１１および１２の間の電界印加に伴って光学特定が変化する液晶材料からなる。
　なお、基板１１および１２の外縁部には、シール剤（不図示）が設けられて、液晶層を封止している。また、両基板１１および１２の外面には、それぞれ、偏光板１３、１３が貼り付けられている。本実施形態では、基板１１および１２のうち、裏側がアレイ基板（ＴＦＴ基板）１１であり、一方、表側がカラーフィルタ基板（ＣＦ基板）１２である。
　本実施形態のアレイ基板１１は、行及び列を有するマトリックス状に画素が配置された液晶パネル用アレイ基板である。詳細は後述するが、本実施形態の構成では、行方向にゲート配線が延び、列方向にソース配線が延びている。また、各画素には、薄膜トランジスタ（ＴＦＴ）が配置されている。なお、行方向・列方向は、便宜上のものであるので、行方向が横方向、列方向が縦方向を意味する場合の他、その関係を逆にしても構わない。
　本実施形態のバックライトユニット２０は、液晶パネル１０に光を照射する光源ユニットである。図１に示した例のバックライトユニット２０は、エッジライト型のバックライトユニットである。本実施形態のバックライトユニット２０は、複数の発光素子２３と、発光素子２３が発した光を液晶パネル１０に照射させる導光板２２とから構成されている。
　本実施形態の発光素子２３は、ＬＥＤ素子（点状光源）であり、図１に示した構成例では、複数のＬＥＤ素子２３が配線基板２５の上に載置されている。ＬＥＤ素子２３は、導光板２２の側面の一つ（入射面）２２ｂに対向して配置されており、ＬＥＤ素子２３から出射された光は、導光板２２の入射面２２ｂから導光板２２内に入射する。
　導光板２２は、入射面２２ｂに入射した光を、発光面（主面）２２ａから面状に照射する光学部材である。導光板２２は、例えば、アクリル板から構成されている。本実施形態の導光板２２の底面２２ｃには、反射層となるドットパターン（不図示）が形成されている。このドットパターンは、反射パターン又は拡散パターンを形成するインクなどを用いて印刷によって形成されている。
　また、導光板２２と液晶パネル１０との間には、光学シート２１（２１ａから２１ｃ）が配置されている。この例では、光学シート２１ａから２１ｃは、それぞれ、例えば、レンズシート、プリズムシート、拡散板である。なお、光学シート２１の構成は、これらのものに限らず、他の構成を採用してもよい。
　さらに、本実施形態のバックライトユニット２０は、導光板２２を収納するバックライトシャーシ２８を備えている。また、本実施形態のバックライトシャーシ２８は、金属材料（例えば、アルミニウム、鉄など）から構成されており、液晶表示装置１００の裏面全体を覆う板金部材である。また、バックライトシャーシ２８と導光板２２との間には、反射シート２７が配置されている。
　本実施形態の液晶表示装置１００にはベゼル２９が設けられている。ベゼル２９は、金属材料（例えば、アルミニウム、鉄）からなり、液晶パネルの外縁部を押さえて固定するフレーム部材である。本実施形態の構成においては、液晶パネル１０、光学シート２１、導光板２２、ＬＥＤ素子２３が実装された配線基板（ＬＥＤ基板）２５、反射シート２７をバックライトシャーシ２８に収納した状態で、そのバックライトシャーシ２８にベゼル２９を取り付ける。
　なお、図１に示した構成では、ＬＥＤ素子２３を用いたエッジライト型のバックライトユニット２０を示したがそれに限らない。例えば、本発明では、他の発光素子（例えば、冷陰極管（ＣＣＦＬ））を用いたエッジライト型のバックライトユニット２０を使用することもできる。あるいは、直下型のバックライトユニット２０を使用することも可能である。直下型のバックライトユニット２０の場合、発光素子は、ＬＥＤ素子、冷陰極管などを用いることができる。
　次に、図２を参照しながら、本実施形態の構成について説明する。図２は、本実施形態のアレイ基板１１の上面構成を模式的に示す一部拡大図である。
　本実施形態のアレイ基板１１は、行及び列を有するマトリックス状に画素が配置されている。この例では、行方向（矢印５１）にゲート配線３３が延び、列方向（矢印５２方向）にソース配線３４が延びている。ゲート配線３３とソース配線３４との交差部には、スイッチング素子としてのＴＦＴ素子３０が形成されている。
　ＴＦＴ素子３０は、チャネル層となる半導体層３１と、ソース配線３４から延びたソース電極３２ｓと、ソース電極３２ｓに対向して配置されたドレイン電極３２ｄとから構成されている。半導体層３１は、例えばシリコン（アモルファスシリコン、多結晶シリコンなど）から構成されている。そして、ゲート配線３３のうちの半導体層３１の下方に位置する部位は、ゲート電極となる。ゲート電極と半導体層３１との間には、ゲート絶縁膜が形成されている。半導体層３１の表面には、ソース電極３２ｓとドレイン電極３２ｄとが配置されており、ソース電極３２ｓとドレイン電極３２ｄとの間がチャネル領域となる。
　ドレイン電極３２ｄからは、ドレイン配線３６が延びている。図２に示した例では、ドレイン配線３６の一部３６ｄは、接続部位３６ｅにて画素電極３７に接続されている。画素電極３７は、各画素を規定する電極であり、透明電極（例えば、ＩＴＯ）から構成されている。本実施形態の画素は、カラーフィルタ基板１２が三原色（Ｒ・Ｇ・Ｂ）の構成の場合、そのＲ（赤）・Ｇ（緑）・Ｂ（青）に対応する領域である。なお、Ｒ・Ｇ・Ｂの３つの領域をまとめて画素と称する場合、画素電極３７が位置する領域は、サブ画素領域、または、絵素領域と称しても構わない。また、カラーフィルタ基板１２が四原色（Ｒ・Ｇ・Ｂ・Ｙ）の構成の場合、本実施形態の画素は、そのＲ（赤）・Ｇ（緑）・Ｂ（青）・Ｙ（黄）に対応する領域になる。加えて、画素電極３７のパターンは、本実施形態の構成では例示として示しており、具体的なパターンについては適宜好適なものを採用すればよい。
　また、本実施形態の構成では、アレイ基板１１に補助容量（Ｃｓ）が形成されるように構成されている。アレイ基板１１に補助容量配線（Ｃｓ配線）３５が形成されている。ここで、補助容量（Ｃｓ）は、Ｃｓ配線３５の一部に位置するＣｓ電極、絶縁膜（不図示）、画素電極３７によって形成されている。補助容量（Ｃｓ）を構成する絶縁膜（誘電体層）は、Ｃｓ電極と画素電極３７との間に位置しており、そして、補助容量（Ｃｓ）は、Ｃｓ配線３５と画素電極３７との交差部において形成されている。また、補助容量（Ｃｓ）は、ゲート信号がＯＦＦの期間において液晶層に電荷を供給し、画素の輝度を保持するという役割を有するものである。本実施形態の構成では、ドレイン配線３６の端部３６ｇは、補助容量配線（Ｃｓ配線）３５に接続されている。具体的には、ドレイン配線３６は、引き出し部３６ｄ、３６ｆを介して、Ｃｓ配線３５に接続されている。
　さらに、本実施形態の構成では、Ｃｓ配線３５は、ゲート配線３３と同様に、行方向（矢印５１）に延びている。ソース配線３４は、Ｃｓ配線３５よりも上層に位置しており、そして、アレイ基板１１には、ソース配線３４とＣｓ配線３５とが互いに交差する交差領域４０が存在している。
　図３（ａ）および（ｂ）は、それぞれ、交差領域４０におけるソース配線３４およびＣｓ配線３５の構成を模式的に示す上面図および断面図である。本実施形態の構成において、Ｃｓ配線３５は、基板３８（アレイ基板１１を構成するガラス基板）の上に形成されている。基板３８がガラス基板から構成されている場合、ガラス基板の表面に他の層（絶縁層など）が形成されていても構わない。
　基板３８の上には、Ｃｓ配線３５を覆うように絶縁層が形成されているが、図３（ａ）および（ｂ）では絶縁層は示していない。この絶縁層（不図示）は、Ｃｓ配線３５とソース配線３４との間の層間絶縁膜の機能を有している。
　本実施形態の構成では、Ｃｓ配線３５とソース配線３４との交差領域４０において、絶縁層（不図示）の上に、半導体層４１が形成されている。そして、ソース配線３４によって覆われている部位の半導体層４１の表面４１ｓには、凹部４２を含む凹凸構造５０が形成されている。ここで、本実施形態の凹凸構造５０は、薬液が侵入する経路を延長する薬液侵入防止構造としての機能を有している。
　本実施形態の凹凸構造５０は、２つの凹部４２から構成されている。図示した例では、２つの凹部４２は、ソース配線３４が延びる方向（列方向）５２に延びた溝部である。凹凸構造５０の凹部（溝部）４２には、ソース配線３４の凸部３４ｂが嵌合するように挿入されている。図示した凹部（溝部）４２の断面は、矩形（または実質的に矩形）であるが、他の形状（例えば半円形）であっても構わない。なお、凹部４２は、２つに限らず、３つ以上でも構わない。
　さらに、本実施形態の半導体層４１は、矩形（または、実質的に矩形）の本体部４１ａと、本体部４１ａから延びた突起部４１ｂとから構成されている。突起部４１ｂは、ソース配線３４が延びる方向（列方向）５２に延びている。本実施形態では、本体部４１ａおよび突起部４１ｂを通るような凹部（溝部）４２が半導体層４１に形成されている。また、この例では、凹部４２が形成された突起部４１ｂが２つ形成されているので、２つの突起部４１ｂの間には、窪み部４１ｃが存在している。
　また、本実施形態の構成において、図２に示したゲート配線３３は、Ｃｓ配線３５と同一レベルの層に形成されている。したがって、ソース配線３４は、ゲート配線３３よりも上層に位置している。また、本実施形態のアレイ基板１１には、ソース配線３４とゲート配線３３とが互いに交差する交差領域４７が存在している。図示した例では、ソース配線３４は、列方向５２に延びる本体部３４ａを有しており、ソース配線３４の本体部３４ａは、交差領域４０および４７においても本体部３４ａと同様に列方向に延びている。
　なお、本実施形態の構成では、ソース配線３４は、銅から構成されている。また、Ｃｓ配線３５およびゲート配線３３も、銅から構成されている。また、ソース配線３４、Ｃｓ配線３５、ゲート配線３３は、銅配線に限らず、他の金属材料（アルミニウム）から構成されていてもよいし、多層膜（例えば、Ｃｕ・Ｍｏ、Ｃｕ・Ｔｉ）の構成であってもよい。さらに、ソース配線３４（例えば、銅配線）と、Ｃｓ配線３５・ゲート配線３３とを異なる材料から構成しても構わない。
　本実施形態の構成によれば、行方向５１に延びるＣｓ配線３５と列方向５２に延びるソース配線３４との交差領域４０において、ソース配線３４によって覆われている部位の半導体層４１の表面４１ｓには、凹部を含む凹凸構造５０が形成されているので、その凹凸構造５０によって製造工程時における薬液の侵入経路を延長することができる。その結果、交差領域４０におけるソース配線３４の断線を抑制できる液晶パネル用アレイ基板を実現することができる。
　さらに、図４から図６を参照しながら、ソース配線の断線の原因について説明する。図４は、比較例のアレイ基板２１０の上面構成を模式的に示す一部拡大図である。
　図４に示した比較例のアレイ基板２１０では、行方向５１に延びるゲート配線２３３およびＣｓ配線２３５と、列方向５２に延びるソース配線２３４とが形成されている。また、ＴＦＴ素子２３０は、半導体層２３１と、ソース電極２３２ｓ、ドレイン電極２３２ｄから構成されている。ドレイン電極２３２ｄから延びたドレイン配線２３６ｄは、接続部位２３６ｅにて画素電極２３７に接続されている。なお、図示していないが、ドレイン配線２３６ｄの端部は、Ｃｓ配線２３５に接続されている。
　この比較例では、ソース配線２３４とＣｓ配線２３５との交差領域２４０において、本実施形態における半導体層４１は形成されていない。図５（ａ）は、交差領域２４０の拡大図であり、そして、図５（ｂ）は、交差領域２４０の断面図である。
　図５（ｂ）に示すように、ガラス基板２３８の上にＣｓ配線２３５が延びている。そして、Ｃｓ配線２３５を覆うように絶縁層２３９がガラス基板２３８の上に形成されている。そして、絶縁層２３９の上に、ソース配線２３４が形成されている。図示するように、ソース配線２３４は、交差領域２４０において、Ｃｓ配線２３５によって形成された段差２４５を乗り越えるようにして延びる。
　ソース配線２３４は、金属膜をエッチングでパターニングすることによって形成される。それゆえに、図６（ａ）および（ｂ）に示すように、エッチングの残渣などによる侵食の影響で、Ｃｓ配線２３５による段差部２４５をソース配線２３４が乗り越える部位にて断線（２４６）が生じる可能性が高まる。さらには、ソース配線２３４が銅配線の場合、銅配線の酸化腐食によって、段差部２４５にて断線（２４６）が発生することもある。
　一方、本実施形態の構成によれば、図７に示すように、交差領域４０における半導体層４１の表面４１ｓに凹凸構造５０が形成されている。具体的には、ソース配線３４で覆われている半導体層４１の表面４１ｓに凹部４２が形成されており、その凹部４２にはソース配線３４の凸部３４ｂが挿入されている。したがって、ソース配線３４と半導体層４１との間に、製造工程時の薬液（ウエットエッチング液）が侵入したとしても（矢印５５参照）、凹凸構造５０（凹部４２）によってその薬液の侵入をストップさせることができる。すなわち、凹凸構造５０によって、パネル厚み方向５３において薬液の侵入経路を延長することができる。そして、ソース配線３４の中央まで薬液が侵入しなければ、ソース配線３４の断線を防ぐことができる。あるいは、この凹凸構造５０によって薬液の侵入（５５）をトラップすることができ、ソース配線３４の断線を防ぐことができる。
　加えて、本実施形態の構成では、図３に示すように、半導体層４１の突起部４１ｂによっても、薬液がソース配線３４の中心部に侵入することを抑制することができる。また、図示した構造では、２本の凹部（溝部）４２及び突起部４１ｂの組み合わせによって、薬液がソース配線３４の中心部に侵入することを効果的に抑制している。
　ここで、本実施形態の構成を例示的に説明すると次の通りである。半導体層４１の厚さは例えば２０００～２５００Åであり、凹部（溝部）４２の深さは例えば５００～１５００Åである。また、半導体層４１の行方向５１の寸法は、例えば、ソース配線３４よりも左右に３～１０μｍ幅広であり、半導体層４１の列方向５２の寸法は、例えば、Ｃｓ配線３５よりも左右に３～１０μｍ幅広である。半導体層４１の突起部４１ｂの長さ（突出部分）は、例えば、Ｃｓ配線３５の幅方向端を基点としてそこから５～１５μｍであり、突起部４１ｂの幅は、例えば、Ｃｓ配線３５の幅の３０～５０％程度である。
　なお、図２に示したアレイ基板１１では、ソース配線３４とＣｓ配線３５との交差領域４０のそれぞれに、凹凸構造５０を有する半導体層４１を形成しているが、全ての交差領域４０でなくても指定の交差領域４０を選択して半導体層４１を形成することも可能である。また、ＴＦＴ素子３０の構造との関係にもよるが、ゲート配線３３との交差領域４７においても、Ｃｓ配線３５の交差領域４０と同様に、凹凸構造５０を有する半導体層４１を形成しても構わない。具体的には、交差領域４７において、凹凸構造５０を有する半導体層４１を絶縁層３９の上に形成する。このようにすれば、ゲート配線３３を乗り越えるソース配線３４の断線も抑制することが容易となる。
　次に、図８から図１１を参照しながら、本実施形態のアレイ基板１１の改変例について説明する。
　図８（ａ）および（ｂ）は、それぞれ、本実施形態の改変例のアレイ基板１１における交差領域４０の上面図および断面図である。図８に示した構成では、凹凸構造５０は、２つの凸部４３から構成されている。図示した例では、２つの凸部４３は、ソース配線３４が延びる方向（列方向）５２に延びた壁部である。凹凸構造５０の凸部（壁部）４３には、ソース配線３４の一部に挿入されている。図示した凸部（壁部）４３の断面は、矩形（または実質的に矩形）であるが、他の形状（例えば半円形）であっても構わない。なお、凸部４３は、２つに限らず、３つ以上でも構わない。
　図８に示した凸部４３を含む凹凸構造５０によっても、凹部４２を含む凹凸構造５０と同様に、ソース配線３４の断線を防ぐことができる。すなわち、ソース配線３４と半導体層４１との間に、製造工程時の薬液（ウエットエッチング液）が侵入したとしても、凹凸構造５０（凸部４３）によってその薬液の侵入をストップさせることができる。
　図９（ａ）および（ｂ）は、それぞれ、本実施形態の改変例のアレイ基板１１における交差領域４０の上面図および断面図である。図９における凹凸構造５０は、列方向に延びる凹部４２と、行方向に延びる更なる凹部４４とから構成されている。
　具体的には、ソース配線３４で覆われている半導体層４１の表面４１ｓに２つの凹部４２が形成されており、その凹部４２にはソース配線３４の一部が挿入されている。また、半導体層４１の表面４１ｓに、更なる凹部４４が２つ形成されている。
　図９（ｂ）では、Ｃｓ配線３５を覆う絶縁層３９も示しており、絶縁層３９はＣｓ配線３５を乗り越える段差部６５を含んでいる。行方向５１に延びる更なる凹部４４は、絶縁層３９がＣｓ配線３５を乗り越える前の平坦部６７における半導体層４１の表面４１ｓに形成されている。この例では、更なる凹部４４の端部側に、更なる凹部４４を構成する壁部となる突起部４４ｔが形成されている。そして、突起部４４ｔを覆う部分のソース配線３４は湾曲部３４ｃとなっている。
　図９に示した構成では、凹部４２の薬液侵入防止の効果に加えて、更なる凹部４４による薬液侵入防止の効果を得ることができる。すなわち、図７に示したように凹部４２によって薬液の侵入を防止することができるとともに、更なる凹部４４によって、列方向５２に沿ってソース配線３４の中央へ向かう薬液の侵入を抑制することができる。また、突起部４４ｔによってソース配線３４に湾曲部３４ｃを設けることができ、この湾曲部３４ｃによって段差部６５を乗り越える部位のソース配線の断線を抑制することができる。
　図示した例において、図示した凹部４２の断面は、矩形（または実質的に矩形）であるが、他の形状（例えば半円形）であっても構わない。なお、凹部４２は、２つに限らず、３つ以上でも構わない。さらに、凹部４２を、図８に示した凸部４３に変更することも可能である。加えて、図３に示した突起部４１ｂが半導体層４１の本体部４１ａから延びるような構成にしてもよい。
　図１０（ａ）および（ｂ）は、それぞれ、本実施形態の改変例のアレイ基板１１における交差領域４０の上面図および断面図である。図１０における凹凸構造５０は、互いに離間して形成された凸部４５から構成されている。この例では、凹凸構造５０は、５つの凸部４５から構成されている。具体的には。５つの凸部４５は、半導体層４１の表面４１ｓからソース配線３４側に延びており、ソース配線３４の一部に挿入されている。
　図示した例では、半導体層４１の本体部４１ａの中央に１つの凸部４５を配置し、その周囲に４つの凸部４５を配置するように構成している。ただし、この構成例に限らず、凸部４５の他の配置および数を採用しても構わない。
　図１０に示した凸部４５を含む凹凸構造５０によっても、ソース配線３４の断線を防ぐことができる。すなわち、ソース配線３４と半導体層４１との間に、製造工程時の薬液（ウエットエッチング液）が侵入したとしても、凹凸構造５０（凸部４５）によってその薬液の侵入経路を長くすることができ、その結果、断線を抑制することができる
　図１１（ａ）および（ｂ）は、それぞれ、本実施形態の改変例のアレイ基板１１における交差領域４０の上面図および断面図である。図１１における凹凸構造５０は、互いに離間して形成された凹部４６から構成されている。この例では、凹凸構造５０は、５つの凹部４６から構成されている。具体的には、５つの凹部４６は、半導体層４１の表面４１ｓに形成されており、その凹部４６には、ソース配線３４の一部が嵌合するように挿入されている。
　図示した例では、半導体層４１の本体部４１ａの中央に１つの凹部４６を配置し、その周囲に４つの凹部４６を配置するように構成している。ただし、この構成例に限らず、凹部４６の他の配置および数を採用しても構わない。
　図１１に示した凹部４６を含む凹凸構造５０によっても、ソース配線３４の断線を防ぐことができる。すなわち、ソース配線３４と半導体層４１との間に、製造工程時の薬液（ウエットエッチング液）が侵入したとしても、凹凸構造５０（凹部４６）によってその薬液の侵入経路を長くすることができ、その結果、断線を抑制することができる
　なお、本実施形態の構成において、配線の幅などの条件を例示的に示すと次の通りである。ソース配線３４の幅は、例えば５～８μｍである。ゲート配線３３の幅は、例えば１０～２０μｍである。Ｃｓ配線３５の幅は、例えば１０～２０μｍである。ソース配線３４の厚さは、例えば３０００～４５００Åであり、ゲート配線３３およびＣｓ配線３５の厚さは、例えば３０００～６０００Å（典型的には６０００Å）である。また、半導体層４１の一辺の寸法（幅など）は、ソース配線３４の幅及びＣｓ配線３５の幅によって好適なものが決定される。また、半導体層４１の厚さは例えば１８００～２５００Å（典型的には２３００Å）である。加えて、絶縁層３９の厚さは、例えば２５００～４１００Åである。
　本実施形態の構成においては、半導体層４１の厚さ（典型的には２３００Å）は、Ｃｓ配線３５の厚さ（典型的には６０００Å）よりも小さくしている。また、図３に示した構成においては、半導体層４１の厚さは、絶縁層３９の厚さよりも小さくしている。
　次に、図１２（ａ）から（ｊ）を参照しながら、本実施形態における交差領域４０における半導体層４１およびソース配線３４の製造方法について説明する。
　図１２（ａ）から（ｊ）は、本実施形態の製造方法を説明するための工程断面図である。図１２（ａ）に示した構造におけるＢ－Ｂ線に沿った断面図を、図１２（ｂ）に示している。同様に、図１２（ｃ）、（ｅ）、（ｇ）及び（ｉ）に示した構造における断面図を、それぞれ、図１２（ｄ）、（ｆ）、（ｈ）及び（ｊ）に示す。
　まず、図１２（ａ）及び（ｂ）に示すように、ガラス基板３８の上にＣｓ配線３５を形成した後、Ｃｓ配線３５を覆うように絶縁層３９を形成し、次いで、その絶縁層３９の上に、半導体層４１の材料となる半導体材料４１ｄを堆積する。
　Ｃｓ配線３５は、ガラス基板３８の上に金属膜（例えば、Ｃｕ膜）を堆積した後、レジストパターン（不図示）をマスクとしてウエットエッチングすることによって形成される。なお、このウエットエッチングで、ゲート配線３３も形成される。ここで、エッチング液（エッチャント）は、例えば、フッ化化合物を含む溶液である。本実施形態の絶縁層３９は、例えば、チッ化シリコンから構成されており、その厚さは、例えば３０００～４５００Åである。
　この構成では、半導体材料４１ｄは、例えば、シリコンからなる。具体的には、半導体材料４１ｄは、ＴＦＴ素子３０を構成する半導体層３１（図２参照）と同じ材料を用いることができる。さらに説明すると、ＴＦＴ素子３０を構成する半導体層３１を形成する工程において、交差領域４０にて半導体材料４１ｄを堆積することが好ましい。
　次に、図１２（ｃ）及び（ｄ）に示すように、半導体材料４１ｄの上に、半導体層４１のパターンを規定するレジストパターン５５ａを形成する。レジストパターン５５ａは、フォトリソグラフィによって形成された樹脂製のパターンである。レジストパターン５５ａは、ハーフトーンフォトグラフィによって凹部（溝部）５６を有するように形成されている。
　次に、図１２（ｅ）及び（ｆ）に示すように、レジストパターン５５ａをマスクとして、半導体材料４１ｄをエッチングすることによって、半導体材料４１ｄから半導体層４１を得る。なお、この例では、ドライエッチングによって半導体材料４１ｄをパターニングして、半導体層４１を形成する。また、このエッチングによって、レジストパターン５５ａは、開口部５６ｂを有するレジストパターン５５ｂとなる。
　次に、図１２（ｇ）及び（ｈ）に示すように、レジストパターン５５ｂをマスクとして、半導体層４１の表面４１ｓをエッチングすることによって、半導体層４１に凹部（溝部）４２を形成する。これによって、凹凸構造５０を有する半導体層４１が得られる。この例では、二回目のドライエッチングによって、レジストパターン５５ｂの開口部５６ｂに対応する部分に凹部（溝部）４２を形成する。なお、ドライエッチングの後は、レジストパターン５５ｂは取り除かれる。
　その後、図１２（ｉ）及び（ｊ）に示すように、凹凸構造５０を有する半導体層４１を覆うように、絶縁層３９の上にソース配線３４を形成する。具体的には、絶縁層３９の上にソース配線３４の材料（ソースメタル）となる金属膜（例えば、Ｃｕ膜）を積層した後、レジストパターン（不図示）をマスクとしてウエットエッチングすることによって形成される。ここで、エッチング液（エッチャント）は、例えば、フッ化化合物を含む溶液である。
　本実施形態の手法によれば、Ｃｓ配線３５とソース配線３４との交差領域４０において、凹部４２を含む凹凸構造５０を有する半導体層４１が形成されているので、ソース配線３４の断線も抑制することが容易となる。
　次に、図１３（ａ）から（ｊ）を参照しながら、本実施形態における交差領域４０における半導体層４１およびソース配線３４の他の製造方法について説明する。図１３（ａ）から（ｊ）は、本実施形態の他の製造方法を説明するための工程断面図である。図１２と同様に、図１３（ａ）、（ｃ）、（ｅ）、（ｇ）及び（ｉ）に示した構造における断面図を、それぞれ、図１３（ｂ）、（ｄ）、（ｆ）、（ｈ）及び（ｊ）に示している。
　まず、図１３（ａ）及び（ｂ）に示すように、ガラス基板３８の上にＣｓ配線３５および絶縁層３９を形成した後、絶縁層３９の上に、半導体層４１の材料となる半導体材料４１ｄを堆積する。これは、上述した図１２（ａ）及び（ｂ）と同様である。
　次に、図１３（ｃ）及び（ｄ）に示すように、半導体材料４１ｄの上に、半導体層４１のパターンを規定するレジストパターン５７ａを形成する。レジストパターン５７ａは、フォトリソグラフィによって形成された樹脂製のパターンである。レジストパターン５７ａは、ハーフトーンフォトグラフィによって、凸部５７ａ及び凹部５８を有するように形成されている。
　次に、図１３（ｅ）及び（ｆ）に示すように、レジストパターン５７ａをマスクとして、半導体材料４１ｄをエッチングすることによって、半導体材料４１ｄから半導体層４１を得る。なお、この例では、ドライエッチングによって半導体材料４１ｄをパターニングして、半導体層４１を形成する。また、このエッチングによって、レジストパターン５７ａは、開口部５８ｂを有するレジストパターン５７ｂとなる。
　次に、図１３（ｇ）及び（ｈ）に示すように、レジストパターン５７ｂをマスクとして、半導体層４１の表面４１ｓをエッチングすることによって、半導体層４１に凸部４３を形成する。これによって、凹凸構造５０を有する半導体層４１が得られる。この例では、二回目のドライエッチングによって、レジストパターン５７ｂの開口部５８ｂに対応する部分がエッチングされて、半導体層４１の表面４１ｓに凹部４３ｂが形成され、レジストパターン５７ｂによって覆われている部分が凸部４３となる。なお、ドライエッチングの後は、レジストパターン５７ｂは取り除かれる。
　その後、図１３（ｉ）及び（ｊ）に示すように、凹凸構造５０を有する半導体層４１を覆うように、絶縁層３９の上にソース配線３４を形成する。具体的には、絶縁層３９の上にソース配線３４の材料（ソースメタル）となる金属膜（例えば、Ｃｕ膜）を積層した後、レジストパターン（不図示）をマスクとしてウエットエッチングすることによって形成される。
　本実施形態の手法によれば、Ｃｓ配線３５とソース配線３４との交差領域４０において、凸部４３を含む凹凸構造５０を有する半導体層４１が形成されているので、ソース配線３４の断線も抑制することが容易となる。
　次に、図１４（ａ）から（ｊ）を参照しながら、本実施形態における交差領域４０における半導体層４１およびソース配線３４の他の製造方法について説明する。図１４（ａ）から（ｊ）は、本実施形態の他の製造方法を説明するための工程断面図である。図１２と同様に、図１４（ａ）、（ｃ）、（ｅ）、（ｇ）及び（ｉ）に示した構造における断面図を、それぞれ、図１４（ｂ）、（ｄ）、（ｆ）、（ｈ）及び（ｊ）に示している。
　まず、図１４（ａ）及び（ｂ）に示すように、ガラス基板３８の上にＣｓ配線３５および絶縁層３９を形成した後、絶縁層３９の上に、半導体層４１の材料となる半導体材料４１ｄを堆積する。これは、上述した図１２（ａ）及び（ｂ）と同様である。
　次に、図１４（ｃ）及び（ｄ）に示すように、半導体材料４１ｄの上に、半導体層４１のパターンを規定するレジストパターン６１ａを形成する。レジストパターン６１ａは、フォトリソグラフィによって形成された樹脂製のパターンである。レジストパターン６１ａは、ハーフトーンフォトグラフィによって、凹部６２ａ及び凹部６２ｃを有するように形成されている。
　次に、図１４（ｅ）及び（ｆ）に示すように、レジストパターン６１ａをマスクとして、半導体材料４１ｄをエッチングすることによって、半導体材料４１ｄから半導体層４１を得る。なお、この例では、ドライエッチングによって半導体材料４１ｄをパターニングして、半導体層４１を形成する。また、このエッチングによって、レジストパターン６１ａは、開口部６２ｂおよび開口部６２ｄを有するレジストパターン６１ｂとなる。
　次に、図１４（ｇ）及び（ｈ）に示すように、レジストパターン６１ｂをマスクとして、半導体層４１の表面４１ｓをエッチングすることによって、半導体層４１に凹部４２および更なる凹部４４を形成する。これによって、凹凸構造５０を有する半導体層４１が得られる。この例では、二回目のドライエッチングによって、レジストパターン６１ｂの開口部６２ｂに対応する部分に凹部４２が形成され、レジストパターン６１ｂの開口部６２ｄに対応する部分に更なる凹部４４が形成される。また、凹部４４に近接して突起部４４ｔが形成される。なお、ドライエッチングの後は、レジストパターン６１ｂは取り除かれる。
　その後、図１４（ｉ）及び（ｊ）に示すように、凹部４２及び更なる凹部４４を有する半導体層４１を覆うように、絶縁層３９の上にソース配線３４を形成する。具体的には、絶縁層３９の上にソース配線３４の材料（ソースメタル）となる金属膜（例えば、Ｃｕ膜）を積層した後、レジストパターン（不図示）をマスクとしてウエットエッチングすることによって形成される。
　次に、図１５（ａ）から（ｊ）を参照しながら、本実施形態における交差領域４０における半導体層４１およびソース配線３４の他の製造方法について説明する。図１５（ａ）から（ｊ）は、本実施形態の他の製造方法を説明するための工程断面図である。図１２と同様に、図１５（ａ）、（ｃ）、（ｅ）、（ｇ）及び（ｉ）に示した構造における断面図を、それぞれ、図１５（ｂ）、（ｄ）、（ｆ）、（ｈ）及び（ｊ）に示している。
　まず、図１５（ａ）及び（ｂ）に示すように、ガラス基板３８の上にＣｓ配線３５および絶縁層３９を形成した後、絶縁層３９の上に、半導体層４１の材料となる半導体材料４１ｄを堆積する。これは、上述した図１２（ａ）及び（ｂ）と同様である。
　次に、図１５（ｃ）及び（ｄ）に示すように、半導体材料４１ｄの上に、半導体層４１のパターンを規定するレジストパターン６３ａを形成する。レジストパターン６３ａは、フォトリソグラフィによって形成された樹脂製のパターンである。レジストパターン６３ａは、ハーフトーンフォトグラフィによって、凹部６４を有するように形成されている。
　次に、図１５（ｅ）及び（ｆ）に示すように、レジストパターン６３ａをマスクとして、半導体材料４１ｄをエッチングすることによって、半導体材料４１ｄから半導体層４１を得る。なお、この例では、ドライエッチングによって半導体材料４１ｄをパターニングして、半導体層４１を形成する。また、このエッチングによって、レジストパターン６３ａは、開口部６４ｂを有するレジストパターン６３ｂとなる。
　次に、図１５（ｇ）及び（ｈ）に示すように、レジストパターン６３ｂをマスクとして、半導体層４１の表面４１ｓをエッチングすることによって、半導体層４１に凹部４６を形成する。これによって、凹凸構造５０を有する半導体層４１が得られる。この例では、二回目のドライエッチングによって、レジストパターン６３ｂの開口部６４ｂに対応する部分に凹部４６が形成される。そして、図示した断面構造では、基板３８の上方から見て、半導体層４１の表面４１ｓにおいて、列方向５２に沿って２つの凹部４６、行方向５１に沿って２つの凹部４６が示されている。なお、ドライエッチングの後は、レジストパターン６３ｂは取り除かれる。
　その後、図１５（ｉ）及び（ｊ）に示すように、互いに離間した凹部４６を有する半導体層４１を覆うように、絶縁層３９の上にソース配線３４を形成する。具体的には、絶縁層３９の上にソース配線３４の材料（ソースメタル）となる金属膜（例えば、Ｃｕ膜）を積層した後、レジストパターン（不図示）をマスクとしてウエットエッチングすることによって形成される。なお、互いに離間した凸部４５を含む半導体層４１を作製する場合には、レジストパターン６３ａのマスクパターンを変更すればよい。
　なお、図１に示した本実施形態の液晶表示装置１００においては、液晶パネル１０及び／又は発光素子（例えば、ＬＥＤ素子）２３の駆動を制御する制御装置（不図示）を含めることができる。そのような制御装置は、半導体集積回路からなる。本実施形態の制御装置は、液晶パネル駆動部およびＬＥＤ駆動部を含んでいる。液晶パネル駆動部は、液晶パネル１０を駆動することによって液晶パネル１０に画像を表示させる部位であり、ゲートドライバ、ソースドライバなどのドライバ回路に該当する。ＬＥＤ駆動部は、各ＬＥＤ素子２３を個別に点灯／消灯させたり、発光強度を変更させるための部位であり、例えばスイッチ等を含むドライバ回路によって構成されている。なお、発光素子が冷陰極管（ＣＣＦＬ）の場合には、ＬＥＤ駆動部は、ＣＣＦＬ駆動部（または、バックライト駆動部）となる。
　また、本実施形態のＬＥＤ素子２３は、導光板２２に光を出射するように複数個配列されており、例えば白色ＬＥＤからなる。図１に示した例では、導光板２２の一辺にＬＥＤ素子２３を配列させたが、それに限らず、導光板２２の二辺又はそれ以上（例えば、三辺）にＬＥＤ素子２３を配列させることも可能である。なお、上述したように、ＬＥＤ素子２３は、直下型のＬＥＤバックライトの構成で使用することも可能である。
　以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上述した実施形態では、１枚の液晶パネル１０を用いて画像表示部を構成しているが、複数枚の液晶パネル１０を組み合わせて１つの画像表示部（マルチディスプレイ）を構成することも可能である。そのような複数枚の液晶パネル１０を組み合わせた液晶表示装置１００を、大画面のデジタルサイネージ（例えば、１００インチ以上の表示装置）の用途に使用することも可能である。なお、反射型電気光学装置（反射型液晶パネル）において、光反射膜に凹凸パターンを付与するための凹凸形成層が設けられた構造が特許文献３（特開２００３－２８７７７２号公報）に開示されているが、この特許文献３における凹凸形成層と、本発明の実施形態における凹凸構造とでは基本的な役割または機能が大きく相違するものである。
　本発明によれば、ソース配線の断線を抑制できる液晶パネル用アレイ基板および液晶パネルを提供することができる。
 １０ 液晶パネル
 １１ アレイ基板
 １２ カラーフィルタ基板
 １３ 偏光板
 ２０ バックライトユニット
 ２１ 光学シート
 ２２ 導光板
 ２３ 発光素子
 ２５ 配線基板
 ２７ 反射シート
 ２８ バックライトシャーシ
 ２９ ベゼル
 ３０ ＴＦＴ素子
 ３１ 半導体層
 ３２ｄ ドレイン電極
 ３２ｓ ソース電極
 ３３ ゲート配線
 ３４ ソース配線
 ３４ｃ ソース配線の湾曲部
 ３５ 補助容量配線（Ｃｓ配線）
 ３６ ドレイン配線
 ３７ 画素電極
 ３８ 基板（ガラス基板）
 ３９ 絶縁層
 ４０ 交差領域
 ４１ 半導体層
 ４１ｄ 半導体材料
 ４１ｓ　半導体層の表面
 ４２ 凹部
 ４３ 凸部
 ４４ 更なる凹部
 ４４ｔ 突起部
 ４５ 凸部
 ４６ 凹部
 ４７ 交差領域
 ５０ 凹凸構造
 ５５ａ、５５ｂ レジストパターン
 ５７ａ、５７ｂ レジストパターン
 ６１ａ、６１ｂ レジストパターン
 ６３ａ、６３ｂ レジストパターン
 ６５ 段差部
 ６７ 平坦部
１００ 液晶表示装置
１０００ 液晶パネル

Claims (10)

  1. 　行及び列を有するマトリックス状に画素が配置された液晶パネル用アレイ基板であって、
    　行方向に延びる補助容量配線と、
    　前記補助容量配線よりも上層に位置し、列方向に延びるソース配線と
    　を備え、
    　前記補助容量配線は、基板の上に形成されており、
    　前記基板の上には、前記補助容量配線を覆うように絶縁層が形成されており、
    　前記補助容量配線と前記ソース配線との交差領域において、前記絶縁層の上に、半導体層が形成されており、
    　前記ソース配線によって覆われている部位の前記半導体層の表面には、凹部および凸部の少なくとも一方を含む凹凸構造が形成されている、アレイ基板。
  2. 　前記半導体層の表面に形成された前記凹凸構造は、薬液が侵入する経路を延長する構造である、請求項１に記載のアレイ基板。
  3. 　前記凹凸構造は、少なくとも２つの前記凹部から構成されており、
    　前記少なくとも２つの凹部は、前記列方向に延びている、請求項１または２に記載のアレイ基板。
  4. 　前記凹凸構造は、少なくとも２つの前記凸部から構成されており、
    　前記少なくとも２つの凸部は、前記列方向に延びている、請求項１または２に記載のアレイ基板。
  5. 　前記凹凸構造は、
          列方向に延びる前記凹部または前記凸部と、
          行方向に延びる更なる凹部と
    　から構成されている、請求項１または２に記載のアレイ基板。
  6. 　前記凹凸構造は、互いに離間して形成された前記凹部または前記凸部から構成されている、請求項１または２に記載のアレイ基板。
  7. 　前記補助容量配線と前記ソース配線との全ての前記交差領域において、前記半導体層が形成されている、請求項１から６の何れか一つに記載のアレイ基板。
  8. 　前記マトリックス状に配置された画素のそれぞれには、薄膜トランジスタが形成されており、
    　前記薄膜トランジスタには、
          前記ソース配線から延びるソース電極と、
          前記ソース電極に対向して配置されたドレイン電極と
    　を備え、
    　前記ドレイン電極からは、画素電極に接続されるドレイン配線が延びており、
    　前記ドレイン配線の端部は、前記補助容量配線に接続されている、請求項１から７の何れか一つに記載のアレイ基板。
  9. 　請求項１から８の何れか一つに記載のアレイ基板と、
    　前記アレイ基板に対向して配置されるカラーフィルタ基板と、
    　前記アレイ基板と前記カラーフィルタ基板との間に配置される液晶層と
    　を備えた、液晶パネル。
  10. 　請求項９に記載の液晶パネルと、
    　前記液晶パネルに光を照射するバックライトユニットと
    　を備えた、液晶表示装置。
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