JPH08330592A - 薄膜トランジスタおよび液晶表示装置 - Google Patents
薄膜トランジスタおよび液晶表示装置Info
- Publication number
- JPH08330592A JPH08330592A JP13369095A JP13369095A JPH08330592A JP H08330592 A JPH08330592 A JP H08330592A JP 13369095 A JP13369095 A JP 13369095A JP 13369095 A JP13369095 A JP 13369095A JP H08330592 A JPH08330592 A JP H08330592A
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- drain
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Abstract
(57)【要約】
【目的】薄膜トランジスタの作成時に、ソース，ドレイ
ン配線がゲート配線層またはｎ−ａ−Ｓｉ／ａ−Ｓｉ膜
段差部で断線するのを防ぐ。 【構成】ソース，ドレイン配線と交差するゲート配線層
及びｎ−ａ−Ｓｉ／ａ−Ｓｉ膜のパターンに凹凸を設け
る。これにより、ソース，ドレイン配線となる金属膜の
段差部での膜質を良くするとともに、エッチング液のし
み込みを防ぎ、断線不良を防ぐ。
ン配線がゲート配線層またはｎ−ａ−Ｓｉ／ａ−Ｓｉ膜
段差部で断線するのを防ぐ。 【構成】ソース，ドレイン配線と交差するゲート配線層
及びｎ−ａ−Ｓｉ／ａ−Ｓｉ膜のパターンに凹凸を設け
る。これにより、ソース，ドレイン配線となる金属膜の
段差部での膜質を良くするとともに、エッチング液のし
み込みを防ぎ、断線不良を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関
し、特にアクティブマトリクス型の液晶ディスプレイに
用いられる薄膜トランジスタに関するものである。
し、特にアクティブマトリクス型の液晶ディスプレイに
用いられる薄膜トランジスタに関するものである。
【０００２】
【従来の技術】まず図を用いて、一般的な薄膜トランジ
スタの構造を説明する。図６は従来の薄膜トランジスタ
の平面図で、図７は図６のＣ−Ｃ線に沿った断面図であ
る。
スタの構造を説明する。図６は従来の薄膜トランジスタ
の平面図で、図７は図６のＣ−Ｃ線に沿った断面図であ
る。
【０００３】まず、ガラス等の絶縁基板１上にＣｒ等に
よりゲート電極２を形成し、プラズマＣＶＤによりゲー
ト絶縁膜３、ａ−Ｓｉ膜４、更にｎ型アモルファスシリ
コン（以下ｎ−ａ−Ｓｉと略す）を連続的に成膜する。
ｎ−ａ−Ｓｉ膜及びａ−Ｓｉ膜をエッチングによりパタ
ーンニングしてさらにその後、ゲート絶縁膜を所定パタ
ーンにエッチングする。次に、ソース，ドレイン配線と
してＡｌ，Ｃｒ等の金属膜を堆積しパターンニングして
ソース，ドレイン配線６，７を形成する。さらに、ＩＴ
Ｏを堆積、パターンニングして画素電極８を形成し、ト
ランジスタチャネル部のｎ−ａ−Ｓｉ膜を除去した後、
最後に保護膜９としてＳｉＮ等を堆積、パターンニング
してトランジスタ形成を完了する。
よりゲート電極２を形成し、プラズマＣＶＤによりゲー
ト絶縁膜３、ａ−Ｓｉ膜４、更にｎ型アモルファスシリ
コン（以下ｎ−ａ−Ｓｉと略す）を連続的に成膜する。
ｎ−ａ−Ｓｉ膜及びａ−Ｓｉ膜をエッチングによりパタ
ーンニングしてさらにその後、ゲート絶縁膜を所定パタ
ーンにエッチングする。次に、ソース，ドレイン配線と
してＡｌ，Ｃｒ等の金属膜を堆積しパターンニングして
ソース，ドレイン配線６，７を形成する。さらに、ＩＴ
Ｏを堆積、パターンニングして画素電極８を形成し、ト
ランジスタチャネル部のｎ−ａ−Ｓｉ膜を除去した後、
最後に保護膜９としてＳｉＮ等を堆積、パターンニング
してトランジスタ形成を完了する。
【０００４】この薄膜トランジスタの形成において、ソ
ース，ドレイン配線パターンニング時にウェットエッチ
ングを行った場合、ドレイン配線７とゲート配線２との
交差部あるいはｎ−ａ−Ｓｉ膜／ａ−Ｓｉ膜交差部の段
差部はエッチング液がしみこみやすく、完全に段差部に
しみこんだ場合、断線不良となる。また同様に、トラン
ジスタ部のソース，ドレイン配線のゲート配線段差部及
びｎ−ａ−Ｓｉ膜／ａ−Ｓｉ膜段差部におちて、エッチ
ング液がしみこんだ場合、点欠陥不良となり、いずれの
場合も製造歩留を低下させることとなる。この欠点を改
善するため、特開平２−２０８３０号公報には図４およ
び図５に示す技術が開示されている。なお、図５は、図
４のＢ−Ｂで示す断面図である。
ース，ドレイン配線パターンニング時にウェットエッチ
ングを行った場合、ドレイン配線７とゲート配線２との
交差部あるいはｎ−ａ−Ｓｉ膜／ａ−Ｓｉ膜交差部の段
差部はエッチング液がしみこみやすく、完全に段差部に
しみこんだ場合、断線不良となる。また同様に、トラン
ジスタ部のソース，ドレイン配線のゲート配線段差部及
びｎ−ａ−Ｓｉ膜／ａ−Ｓｉ膜段差部におちて、エッチ
ング液がしみこんだ場合、点欠陥不良となり、いずれの
場合も製造歩留を低下させることとなる。この欠点を改
善するため、特開平２−２０８３０号公報には図４およ
び図５に示す技術が開示されている。なお、図５は、図
４のＢ−Ｂで示す断面図である。
【０００５】まず、ガラス基板等の絶縁性基板上にゲー
ト電極２を形成し、プラズマＣＶＤによりゲート絶縁膜
３、ａ−Ｓｉ膜４、保護絶縁膜９を連続的に堆積する。
次に、保護絶縁膜をエッチングによりパターンニングす
る。その後リンドープされたｎ−ａ−Ｓｉ膜５を堆積
し、ｎ−ａ−Ｓｉ膜及びａ−Ｓｉ膜が同時にパターンニ
ングされる。次にＴｉを堆積し、パターンニングしてソ
ース配線６を形成し、さらに透明導電膜のＩＴＯを形成
し、パターンニングしてドレイン配線７及び画素電極８
を形成する。
ト電極２を形成し、プラズマＣＶＤによりゲート絶縁膜
３、ａ−Ｓｉ膜４、保護絶縁膜９を連続的に堆積する。
次に、保護絶縁膜をエッチングによりパターンニングす
る。その後リンドープされたｎ−ａ−Ｓｉ膜５を堆積
し、ｎ−ａ−Ｓｉ膜及びａ−Ｓｉ膜が同時にパターンニ
ングされる。次にＴｉを堆積し、パターンニングしてソ
ース配線６を形成し、さらに透明導電膜のＩＴＯを形成
し、パターンニングしてドレイン配線７及び画素電極８
を形成する。
【０００６】以上のプロセスにおいて、ゲート配線とド
レイン配線のクロス部のパターン形状は図４に示すよう
にｎ−ａ−Ｓｉ膜／ａ−Ｓｉ膜にドレイン配線に沿って
凹凸を設ける。従って、ソース，ドレイン配線パターン
ニング時のウェットエッチング工程において、矢印Ａに
沿ってエッチング液がソース線の中心部へしみ込んで
も、その侵入経路は長くなる。したがって従来の製造プ
ロセスにおけるエッチング時間と同じ時間エッチング液
にこの部分が浸されても、エッチング液の侵入経路が長
くなるため、ソース線の中心部までエッチング液が浸入
することはない。その結果ゲート配線とドレイン配線の
クロス部におけるソース、ドレイン配線の断線率を下げ
ることができる。
レイン配線のクロス部のパターン形状は図４に示すよう
にｎ−ａ−Ｓｉ膜／ａ−Ｓｉ膜にドレイン配線に沿って
凹凸を設ける。従って、ソース，ドレイン配線パターン
ニング時のウェットエッチング工程において、矢印Ａに
沿ってエッチング液がソース線の中心部へしみ込んで
も、その侵入経路は長くなる。したがって従来の製造プ
ロセスにおけるエッチング時間と同じ時間エッチング液
にこの部分が浸されても、エッチング液の侵入経路が長
くなるため、ソース線の中心部までエッチング液が浸入
することはない。その結果ゲート配線とドレイン配線の
クロス部におけるソース、ドレイン配線の断線率を下げ
ることができる。
【０００７】
【発明が解決しようとする課題】従来の薄膜トランジス
タでは、ゲート配線は液晶パネルの透過率をあげるため
にできるだけ細くする必要があるが、一方信号電極とし
てできるだけ低抵抗にするため、配線膜厚をある程度厚
くする必要がある。しかし、ソース・ドレイン配線とな
る金属膜をスパッタ法等によって堆積する場合、ゲート
配線段差が大きいと段差部で金属膜の堆積が遮蔽される
ため、段差部では均一な膜厚，膜質での膜形成が困難と
なり、特に段差部の根元付近では粗な膜が堆積されやす
い。さらに場合によっては、ゲート配線段差部でクラッ
クやボイドが生じ、ソース，ドレイン断線が生じること
がある。また、同じ基板内のゲート段差部カバレッジで
も、例えばスパッタ装置のターゲット位置、プラズマ放
電発生位置等によっては金属膜堆積時の遮蔽の違いによ
り、例えばドレイン配線方向の段差部での金属膜の堆積
は良好なのに対し、ゲート配線方向の段差部ではクラッ
クやボイドが生じやすい、といった段差方向による金属
膜堆積状態の違いが生じる場合がある。さらに、ソー
ス，ドレイン配線パターンニング時のウェットエッチン
グ時に、エッチング液がゲート配線段差部に沿って侵入
し、とくに段差部での金属膜の膜質，膜厚が平面部分と
比べ不均一の場合にはエッチング液が侵入しやすくな
り、ソース，ドレイン断線にいたることがある。また、
以上説明したゲート配線段差同様に、ｎ−ａ−Ｓｉ／ａ
−Ｓｉ膜とソース，ドレイン配線交差部でも同様の現象
が生じる。
タでは、ゲート配線は液晶パネルの透過率をあげるため
にできるだけ細くする必要があるが、一方信号電極とし
てできるだけ低抵抗にするため、配線膜厚をある程度厚
くする必要がある。しかし、ソース・ドレイン配線とな
る金属膜をスパッタ法等によって堆積する場合、ゲート
配線段差が大きいと段差部で金属膜の堆積が遮蔽される
ため、段差部では均一な膜厚，膜質での膜形成が困難と
なり、特に段差部の根元付近では粗な膜が堆積されやす
い。さらに場合によっては、ゲート配線段差部でクラッ
クやボイドが生じ、ソース，ドレイン断線が生じること
がある。また、同じ基板内のゲート段差部カバレッジで
も、例えばスパッタ装置のターゲット位置、プラズマ放
電発生位置等によっては金属膜堆積時の遮蔽の違いによ
り、例えばドレイン配線方向の段差部での金属膜の堆積
は良好なのに対し、ゲート配線方向の段差部ではクラッ
クやボイドが生じやすい、といった段差方向による金属
膜堆積状態の違いが生じる場合がある。さらに、ソー
ス，ドレイン配線パターンニング時のウェットエッチン
グ時に、エッチング液がゲート配線段差部に沿って侵入
し、とくに段差部での金属膜の膜質，膜厚が平面部分と
比べ不均一の場合にはエッチング液が侵入しやすくな
り、ソース，ドレイン断線にいたることがある。また、
以上説明したゲート配線段差同様に、ｎ−ａ−Ｓｉ／ａ
−Ｓｉ膜とソース，ドレイン配線交差部でも同様の現象
が生じる。
【０００８】したがって、本発明の目的は、ゲート配線
段差部あるいはｎ−ａ−Ｓｉ／ａ−Ｓｉ膜段差部でのソ
ース，ドレイン配線の断線を減少させ、歩留り向上を達
成する薄膜トランジスタを提供することにある。
段差部あるいはｎ−ａ−Ｓｉ／ａ−Ｓｉ膜段差部でのソ
ース，ドレイン配線の断線を減少させ、歩留り向上を達
成する薄膜トランジスタを提供することにある。
【０００９】
【課題を解決するための手段】この発明における薄膜ト
ランジスタは、ソース，ドレイン配線とｎ−ａ−Ｓｉ／
ａ−Ｓｉ膜やゲート配線との交差する部分において、ゲ
ート配線及びｎ−ａ−Ｓｉ／ａ−Ｓｉ膜の両方にその上
の交差配線方向に凹凸を設けることを特徴とする。
ランジスタは、ソース，ドレイン配線とｎ−ａ−Ｓｉ／
ａ−Ｓｉ膜やゲート配線との交差する部分において、ゲ
ート配線及びｎ−ａ−Ｓｉ／ａ−Ｓｉ膜の両方にその上
の交差配線方向に凹凸を設けることを特徴とする。
【００１０】
【実施例】以下、本発明の実施例につき図面を用いて説
明する。
明する。
【００１１】図１は本発明の一実施例による薄膜トラン
ジスタの平面図であり、図２は図１のＡ−Ａで示す断面
図である。本トランジスタをその製造工程とともに説明
すると、まず、ガラス等の透明絶縁基板１上にＣｒ等の
金属を２０００オングストローム厚程度堆積しパターン
ニングしてゲート電極２を形成する。その後、プラズマ
ＣＶＤによりゲート絶縁膜３として５０００オングスト
ローム厚程度のＳｉＮ3 を形成し、さらに５０００オン
グストローム厚の非晶質シリコン（ａ−Ｓｉ）膜４およ
び５００オングストロームのＮ型非晶質シリコン（ｎ−
ａ−Ｓｉ）膜５を連続的に成膜する。シリコン膜４，５
はそれぞれチャネル層およびコンタクト層である。次
に、ｎ−ａ−Ｓｉ膜５及びａ−Ｓｉ膜４をエッチングに
よりパターンニングしさらにその後、ゲート絶縁膜３を
所定パターンにエッチングする。次に、ソース，ドレイ
ン配線のための金属としてＣｒを堆積し、硝酸系のエッ
チング液によりパターンニングしてソース，ドレイン配
線６，７を形成する。さらに透明電極としてのＩＴＯを
堆積、パターンニングして画素電極８を形成し、そして
トランジスタチャンネル部のｎ−ａ−Ｓｉ膜５を除去し
た後、最後に保護膜９としてＳｉＮ等を堆積、パターン
ニングしてトランジスタ形成を完了する。
ジスタの平面図であり、図２は図１のＡ−Ａで示す断面
図である。本トランジスタをその製造工程とともに説明
すると、まず、ガラス等の透明絶縁基板１上にＣｒ等の
金属を２０００オングストローム厚程度堆積しパターン
ニングしてゲート電極２を形成する。その後、プラズマ
ＣＶＤによりゲート絶縁膜３として５０００オングスト
ローム厚程度のＳｉＮ3 を形成し、さらに５０００オン
グストローム厚の非晶質シリコン（ａ−Ｓｉ）膜４およ
び５００オングストロームのＮ型非晶質シリコン（ｎ−
ａ−Ｓｉ）膜５を連続的に成膜する。シリコン膜４，５
はそれぞれチャネル層およびコンタクト層である。次
に、ｎ−ａ−Ｓｉ膜５及びａ−Ｓｉ膜４をエッチングに
よりパターンニングしさらにその後、ゲート絶縁膜３を
所定パターンにエッチングする。次に、ソース，ドレイ
ン配線のための金属としてＣｒを堆積し、硝酸系のエッ
チング液によりパターンニングしてソース，ドレイン配
線６，７を形成する。さらに透明電極としてのＩＴＯを
堆積、パターンニングして画素電極８を形成し、そして
トランジスタチャンネル部のｎ−ａ−Ｓｉ膜５を除去し
た後、最後に保護膜９としてＳｉＮ等を堆積、パターン
ニングしてトランジスタ形成を完了する。
【００１２】以上のプロセスにおいて、薄膜トランジス
タ部では、図１に示すように、ゲート配線２及びｎ−ａ
−Ｓｉ／ａ−Ｓｉ膜４／５の各終端部に凹凸を設ける。
しかも、その凹凸はソース，ドレイン電極６，７の形成
方向と同一としている。したがって、ソース，ドレイン
配線６，７となる金属膜の堆積時に、図１のＸ方向の段
差では段差部での金属膜の膜厚，膜質が不均一となって
も、Ｙ方向の段差では膜厚，膜質の均一の膜が得られ
る。これにより、段差部でのクラックやボイドによるソ
ース，ドレイン配線６，７の断線を減少することができ
る。さらに、ソース，ドレイン配線６，７パターンニン
グ時のウェットエッチングにおいて、エッチング液が段
差部に沿ってしみ込んだ場合にも、侵入経路が長くなる
こと、及び段差部での膜質が均一な部分ではエッチング
液の侵入が進みにくくなることにより、ソース，ドレイ
ン配線６，７の断線不良の発生を減少することができ
る。
タ部では、図１に示すように、ゲート配線２及びｎ−ａ
−Ｓｉ／ａ−Ｓｉ膜４／５の各終端部に凹凸を設ける。
しかも、その凹凸はソース，ドレイン電極６，７の形成
方向と同一としている。したがって、ソース，ドレイン
配線６，７となる金属膜の堆積時に、図１のＸ方向の段
差では段差部での金属膜の膜厚，膜質が不均一となって
も、Ｙ方向の段差では膜厚，膜質の均一の膜が得られ
る。これにより、段差部でのクラックやボイドによるソ
ース，ドレイン配線６，７の断線を減少することができ
る。さらに、ソース，ドレイン配線６，７パターンニン
グ時のウェットエッチングにおいて、エッチング液が段
差部に沿ってしみ込んだ場合にも、侵入経路が長くなる
こと、及び段差部での膜質が均一な部分ではエッチング
液の侵入が進みにくくなることにより、ソース，ドレイ
ン配線６，７の断線不良の発生を減少することができ
る。
【００１３】次に薄膜トランジスタがアレイ上に配置さ
れたものでは、ゲート配線２およびソース（ドレイン）
配線７が交差する。かかる交差部に対しても、本発明に
従って図３に示すように凹凸が形成されている。すなわ
ち、ソース配線７と交差する部分のゲート配線２及びｎ
−ａ−Ｓｉ／ａ−Ｓｉ膜に４，５の各々の端部にソース
配線７の形成方向に凹凸を設けている。これにより、第
１の実施例同様の効果により、段差部でのソース，ドレ
イン配線の断線不良を減少し、製造歩留を向上すること
ができる。
れたものでは、ゲート配線２およびソース（ドレイン）
配線７が交差する。かかる交差部に対しても、本発明に
従って図３に示すように凹凸が形成されている。すなわ
ち、ソース配線７と交差する部分のゲート配線２及びｎ
−ａ−Ｓｉ／ａ−Ｓｉ膜に４，５の各々の端部にソース
配線７の形成方向に凹凸を設けている。これにより、第
１の実施例同様の効果により、段差部でのソース，ドレ
イン配線の断線不良を減少し、製造歩留を向上すること
ができる。
【００１４】
【発明の効果】以上陳述したように、この発明によれ
ば、ソース・ドレイン配線と交差する部分において、ゲ
ート配線及びｎ−ａ−Ｓｉ／ａ−Ｓｉ膜に凹凸を設けた
ため、ソース・ドレイン配線となる金属膜堆積時の遮蔽
等による、段差部での金属膜の膜質が不均一になること
を防止するとともに、段差部の長さが長くなったこと及
び金属膜の堆積状態が改善されたことにより、ソース，
ドレイン配線のパターンニング時のウェットエッチング
液のしみこみが生じにくくなった。これにより、ソー
ス，ドレイン配線の段差部での断線率が減少し、線欠陥
不良及び点欠陥不良を減少することができ、製造歩留り
が向上し、より低コストで欠陥の少ない薄膜トランジス
タアレイの製造を実現することができる。
ば、ソース・ドレイン配線と交差する部分において、ゲ
ート配線及びｎ−ａ−Ｓｉ／ａ−Ｓｉ膜に凹凸を設けた
ため、ソース・ドレイン配線となる金属膜堆積時の遮蔽
等による、段差部での金属膜の膜質が不均一になること
を防止するとともに、段差部の長さが長くなったこと及
び金属膜の堆積状態が改善されたことにより、ソース，
ドレイン配線のパターンニング時のウェットエッチング
液のしみこみが生じにくくなった。これにより、ソー
ス，ドレイン配線の段差部での断線率が減少し、線欠陥
不良及び点欠陥不良を減少することができ、製造歩留り
が向上し、より低コストで欠陥の少ない薄膜トランジス
タアレイの製造を実現することができる。
【図１】本発明の第１の実施例の平面図。
【図２】図１のＡ−Ａで示した部分の断面図。
【図３】本発明の第２の実施例の平面図。
【図４】従来の薄膜トランジスタの平面図。
【図５】図４のＢ−Ｂで示した部分の断面図。
【図６】他の従来の薄膜トランジスタの平面図。
【図７】図６のＣ−Ｃで示した部分の断面図。
１ ガラス基板 ２ ゲート配線 ３ ゲート絶縁膜 ４ ａ−Ｓｉ膜 ５ ｎ−ａ−Ｓｉ膜 ６ ソース配線 ７ ドレイン配線 ８ 画素電極 ９ 保護膜
Claims (6)
- 【請求項１】 透明絶縁基板上に形成され、ゲート電
極、ゲート絶縁膜、半導体層、及びソース（ドレイン）
電極を有する薄膜トランジスタにおいて、前記ソース
（ドレイン）電極下に位置する前記ゲート電極及び前記
半導体層の両方の端部に凹凸が形成されていることを特
徴とする薄膜トランジスタ。 - 【請求項２】 前記凹凸は前記ソース（ドレイン）電極
の導出方向と同一の方向に形成されていることを特徴と
する請求項１記載の薄膜トランジスタ。 - 【請求項３】 絶縁基板上にマトリクス上に配置された
複数の薄膜トランジスタを有する液晶表示装置におい
て、同一の行にある各薄膜トランジスタを接続する信号
線との交差部に半導体層および絶縁層が設けられ、上層
の配線層間に位置する前記半導体層および下層の信号線
の両方の端部に凹凸が形成されていることを特徴とする
液晶表示装置。 - 【請求項４】 前記凹凸は前記上層の配線層の延在形成
方向に形成されている請求項３記載の液晶表示装置。 - 【請求項５】 絶縁基板上にマトリクス上に配置された
複数の薄膜トランジスタであって夫々がゲート電極、ゲ
ート絶縁膜、半導体層、およびソース（ドレイン）電極
を有する複数の薄膜トランジスタを備える液晶表示装置
において、前記ソース（ドレイン）電極下に位置する前
記ゲート電極および前記半導体層の両方の端部に第１の
凹凸が形成され、かつ複数の薄膜トランジスタを接続す
る配線層同士の交差部に半導体層および絶縁層が介在
し、この半導体層および下層の配線層の上層の配線層間
に位置する端部に第２の凹凸が形成されていることを特
徴とする液晶表示装置。 - 【請求項６】 前記第１の凹凸は前記ソース（ドレイ
ン）電極の導出方向に、前記第２の凹凸は前記上層の配
線層の延在形成方向にそれぞれ形成されている請求項５
記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13369095A JPH08330592A (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタおよび液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13369095A JPH08330592A (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタおよび液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330592A true JPH08330592A (ja) | 1996-12-13 |
Family
ID=15110605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13369095A Pending JPH08330592A (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタおよび液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330592A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005181984A (ja) * | 2003-11-27 | 2005-07-07 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| KR100511041B1 (ko) * | 2001-08-30 | 2005-08-31 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| US7154207B2 (en) | 2003-09-02 | 2006-12-26 | Murata Manufacturing Co., Ltd. | Surface acoustic wave device and method for manufacturing the same |
| KR100696265B1 (ko) * | 2000-07-07 | 2007-03-19 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법과 이를 이용한액정표시장치의 리페어방법 |
| JP2007310351A (ja) * | 2006-05-18 | 2007-11-29 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
| CN100432807C (zh) * | 2003-12-01 | 2008-11-12 | Nec液晶技术株式会社 | 液晶显示单元 |
| JP2009186986A (ja) * | 2008-02-04 | 2009-08-20 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ液晶ディスプレイのアレイ基板の画素構造 |
| JP2009211007A (ja) * | 2008-03-06 | 2009-09-17 | Hitachi Displays Ltd | 液晶表示装置 |
| WO2012133158A1 (ja) * | 2011-03-30 | 2012-10-04 | シャープ株式会社 | 液晶パネル用アレイ基板および液晶パネル |
| US8355089B2 (en) | 2005-12-29 | 2013-01-15 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| CN105633102A (zh) * | 2016-04-05 | 2016-06-01 | 京东方科技集团股份有限公司 | 阵列基板、薄膜晶体管、显示器件的制作方法、显示装置 |
| WO2019100243A1 (en) | 2017-11-22 | 2019-05-31 | Boe Technology Group Co., Ltd. | Thin film transistor and display apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220830A (ja) * | 1988-07-08 | 1990-01-24 | Sharp Corp | 薄膜トランジスタアレイ |
-
1995
- 1995-05-31 JP JP13369095A patent/JPH08330592A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220830A (ja) * | 1988-07-08 | 1990-01-24 | Sharp Corp | 薄膜トランジスタアレイ |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696265B1 (ko) * | 2000-07-07 | 2007-03-19 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법과 이를 이용한액정표시장치의 리페어방법 |
| KR100511041B1 (ko) * | 2001-08-30 | 2005-08-31 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| US7154207B2 (en) | 2003-09-02 | 2006-12-26 | Murata Manufacturing Co., Ltd. | Surface acoustic wave device and method for manufacturing the same |
| JP2005181984A (ja) * | 2003-11-27 | 2005-07-07 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| CN100432807C (zh) * | 2003-12-01 | 2008-11-12 | Nec液晶技术株式会社 | 液晶显示单元 |
| US7511301B2 (en) | 2003-12-01 | 2009-03-31 | Nec Lcd Technologies, Ltd. | Liquid crystal display unit |
| US8355089B2 (en) | 2005-12-29 | 2013-01-15 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| JP2007310351A (ja) * | 2006-05-18 | 2007-11-29 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
| US7995157B2 (en) | 2006-05-18 | 2011-08-09 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device and method of fabricating the same |
| JP2009186986A (ja) * | 2008-02-04 | 2009-08-20 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ液晶ディスプレイのアレイ基板の画素構造 |
| JP2009211007A (ja) * | 2008-03-06 | 2009-09-17 | Hitachi Displays Ltd | 液晶表示装置 |
| WO2012133158A1 (ja) * | 2011-03-30 | 2012-10-04 | シャープ株式会社 | 液晶パネル用アレイ基板および液晶パネル |
| CN105633102A (zh) * | 2016-04-05 | 2016-06-01 | 京东方科技集团股份有限公司 | 阵列基板、薄膜晶体管、显示器件的制作方法、显示装置 |
| CN105633102B (zh) * | 2016-04-05 | 2018-11-09 | 京东方科技集团股份有限公司 | 阵列基板、薄膜晶体管、显示器件的制作方法、显示装置 |
| WO2019100243A1 (en) | 2017-11-22 | 2019-05-31 | Boe Technology Group Co., Ltd. | Thin film transistor and display apparatus |
| CN110073496A (zh) * | 2017-11-22 | 2019-07-30 | 京东方科技集团股份有限公司 | 薄膜晶体管和显示设备 |
| US11177386B2 (en) | 2017-11-22 | 2021-11-16 | Boe Technology Group Co., Ltd. | Thin film transistor and display apparatus |
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