JPH07263700A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH07263700A JPH07263700A JP4743094A JP4743094A JPH07263700A JP H07263700 A JPH07263700 A JP H07263700A JP 4743094 A JP4743094 A JP 4743094A JP 4743094 A JP4743094 A JP 4743094A JP H07263700 A JPH07263700 A JP H07263700A
- Authority
- JP
- Japan
- Prior art keywords
- film
- opening
- etching
- electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】液晶表示装置の液晶駆動に用いられる薄膜トラ
ンジスタの製造方法に関し、Ａｌ膜と透明導電膜との接
触抵抗のばらつきを抑制し、接触抵抗を小さく保持す
る。 【構成】透明基板２１上に形成された薄膜トランジスタ
のソース／ドレイン電極33ａであって、少なくとも上部
２層の導電膜が上層から順次Ａｌ膜３１及び高融点金属
膜３０となっているソース／ドレイン電極33ａを被覆し
て絶縁膜３５を形成する工程と、ソース／ドレイン電極
33ａ上の絶縁膜３５に開口36ｂを形成する工程と、開口
36ｂを介してソース／ドレイン電極33ａの最上層のＡｌ
膜３１をエッチングし、除去して下地の高融点金属膜３
０を表出する工程と、開口36ｂ内の高融点金属膜３０と
接触して透明導電膜37ｂを形成する工程とを有する。
ンジスタの製造方法に関し、Ａｌ膜と透明導電膜との接
触抵抗のばらつきを抑制し、接触抵抗を小さく保持す
る。 【構成】透明基板２１上に形成された薄膜トランジスタ
のソース／ドレイン電極33ａであって、少なくとも上部
２層の導電膜が上層から順次Ａｌ膜３１及び高融点金属
膜３０となっているソース／ドレイン電極33ａを被覆し
て絶縁膜３５を形成する工程と、ソース／ドレイン電極
33ａ上の絶縁膜３５に開口36ｂを形成する工程と、開口
36ｂを介してソース／ドレイン電極33ａの最上層のＡｌ
膜３１をエッチングし、除去して下地の高融点金属膜３
０を表出する工程と、開口36ｂ内の高融点金属膜３０と
接触して透明導電膜37ｂを形成する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関し、より詳しくは、液晶表示装置の液晶駆動
に用いられる薄膜トランジスタの製造方法に関する。近
年、ラップトップパーソナルコンピュータや壁掛けテレ
ビに使用する薄膜トランジスタ（ＴＦＴ）マトリクス型
カラー液晶パネルの開発や商品化が進められている。Ｔ
ＦＴマトリクス型カラー液晶パネルはその表示品質の点
でＣＲＴと代替できることが認められつつあり、今後、
価格，信頼性及び製造歩留り等の更なる向上が望まれて
いる。
造方法に関し、より詳しくは、液晶表示装置の液晶駆動
に用いられる薄膜トランジスタの製造方法に関する。近
年、ラップトップパーソナルコンピュータや壁掛けテレ
ビに使用する薄膜トランジスタ（ＴＦＴ）マトリクス型
カラー液晶パネルの開発や商品化が進められている。Ｔ
ＦＴマトリクス型カラー液晶パネルはその表示品質の点
でＣＲＴと代替できることが認められつつあり、今後、
価格，信頼性及び製造歩留り等の更なる向上が望まれて
いる。
【０００２】
【従来の技術】ＴＦＴマトリクス型カラー液晶パネルの
信頼性及び製造歩留り向上のための対策の一つとして、
ＴＦＴマトリクスの更なる改良が望まれている。図９
（ａ），（ｂ）〜図１０はＴＦＴマトリクス型カラー液
晶パネルに用いられるＴＦＴマトリクスの製造方法につ
いて説明する断面図である。
信頼性及び製造歩留り向上のための対策の一つとして、
ＴＦＴマトリクスの更なる改良が望まれている。図９
（ａ），（ｂ）〜図１０はＴＦＴマトリクス型カラー液
晶パネルに用いられるＴＦＴマトリクスの製造方法につ
いて説明する断面図である。
【０００３】図９（ａ）は、各電極を被覆して層間絶縁
膜が形成された後、これらの電極と画素電極等とを接続
するためのビアホールを形成する前の状態を示す。図で
は、特に、ドレイン端子部，画素部及びゲート端子部を
示す。画素部では、透明基板１上にゲート電極２と補助
容量の下部電極３が形成され、これら電極２，３を被覆
してゲート絶縁膜５が形成されている。更に、ゲート電
極２上方にはゲート絶縁膜５を介してＴＦＴが形成さ
れ、ＴＦＴは最上層部がＡｌ膜となっているソース／ド
レイン電極６ａ，６ｂを有する。また、下部電極３の上
方にはゲート絶縁膜５を介して、最上層部がＡｌ膜とな
っている補助容量の上部電極７が形成されている。更
に、ソース／ドレイン電極６ａ，６ｂ及び上部電極７を
被覆して層間絶縁膜９が形成されている。
膜が形成された後、これらの電極と画素電極等とを接続
するためのビアホールを形成する前の状態を示す。図で
は、特に、ドレイン端子部，画素部及びゲート端子部を
示す。画素部では、透明基板１上にゲート電極２と補助
容量の下部電極３が形成され、これら電極２，３を被覆
してゲート絶縁膜５が形成されている。更に、ゲート電
極２上方にはゲート絶縁膜５を介してＴＦＴが形成さ
れ、ＴＦＴは最上層部がＡｌ膜となっているソース／ド
レイン電極６ａ，６ｂを有する。また、下部電極３の上
方にはゲート絶縁膜５を介して、最上層部がＡｌ膜とな
っている補助容量の上部電極７が形成されている。更
に、ソース／ドレイン電極６ａ，６ｂ及び上部電極７を
被覆して層間絶縁膜９が形成されている。
【０００４】また、ドレイン端子部では、透明基板１上
にゲート絶縁膜５を介して最上層部がＡｌ膜となってい
るドレイン端子８が形成されており、ドレイン端子８は
層間絶縁膜９により被覆されている。更に、ゲート端子
部では、透明基板１上にＴｉとＡｌ膜の２層の導電膜か
らなるゲート端子４と、これを被覆してゲート絶縁膜５
と層間絶縁膜９が形成されている。
にゲート絶縁膜５を介して最上層部がＡｌ膜となってい
るドレイン端子８が形成されており、ドレイン端子８は
層間絶縁膜９により被覆されている。更に、ゲート端子
部では、透明基板１上にＴｉとＡｌ膜の２層の導電膜か
らなるゲート端子４と、これを被覆してゲート絶縁膜５
と層間絶縁膜９が形成されている。
【０００５】この後、図９（ｂ）に示すように、レジス
トマスクに基づく選択エッチング工程を経て、ドレイン
端子８上の層間絶縁膜９と、画素部のソース電極６ａ上
の層間絶縁膜９と、上部電極７上の層間絶縁膜９と、ゲ
ート端子４上のゲート絶縁膜５及び層間絶縁膜９とにそ
れぞれ開口10ａ，10ｂ，10ｃ，10ｄを形成する。開口10
ａ〜10ｄの底部にはそれぞれＡｌ膜が露出している。
トマスクに基づく選択エッチング工程を経て、ドレイン
端子８上の層間絶縁膜９と、画素部のソース電極６ａ上
の層間絶縁膜９と、上部電極７上の層間絶縁膜９と、ゲ
ート端子４上のゲート絶縁膜５及び層間絶縁膜９とにそ
れぞれ開口10ａ，10ｂ，10ｃ，10ｄを形成する。開口10
ａ〜10ｄの底部にはそれぞれＡｌ膜が露出している。
【０００６】次いで、図１０に示すように、各開口10ａ
〜10ｄを被覆するように透明導電膜を形成した後、パタ
ーニングし、画素部のソース電極６ａ及び上部電極７と
接続して画素電極11ｂを形成するとともに、ドレイン端
子８及びゲート端子４と接続して引出し電極11ａ，11ｃ
を形成する。これにより、ＴＦＴが完成する。
〜10ｄを被覆するように透明導電膜を形成した後、パタ
ーニングし、画素部のソース電極６ａ及び上部電極７と
接続して画素電極11ｂを形成するとともに、ドレイン端
子８及びゲート端子４と接続して引出し電極11ａ，11ｃ
を形成する。これにより、ＴＦＴが完成する。
【０００７】
【発明が解決しようとする課題】上記のＴＦＴの製造方
法においては、電極や、電極に接続した配線層の抵抗を
下げるため、Ａｌ膜を重ねて形成している。しかし、Ａ
ｌ膜上の層間絶縁膜９等に開口10ａ〜10ｄを形成し、こ
の開口10ａ〜10ｄを介して画素電極11ｂや引出し電極11
ａ，11ｃを形成した場合、画素電極11ｂ等とＡｌ膜との
コンタクトがとれにくく、接触抵抗がばらついて大きく
なるものがある。これは、Ａｌ膜の表面に自然酸化膜が
形成されたため、或いは、開口10ａ〜10ｄを形成するた
めのエッチングの際にエッチング残渣がＡｌ膜の表面に
再付着したためと考えられる。
法においては、電極や、電極に接続した配線層の抵抗を
下げるため、Ａｌ膜を重ねて形成している。しかし、Ａ
ｌ膜上の層間絶縁膜９等に開口10ａ〜10ｄを形成し、こ
の開口10ａ〜10ｄを介して画素電極11ｂや引出し電極11
ａ，11ｃを形成した場合、画素電極11ｂ等とＡｌ膜との
コンタクトがとれにくく、接触抵抗がばらついて大きく
なるものがある。これは、Ａｌ膜の表面に自然酸化膜が
形成されたため、或いは、開口10ａ〜10ｄを形成するた
めのエッチングの際にエッチング残渣がＡｌ膜の表面に
再付着したためと考えられる。
【０００８】このため、液晶を駆動するためＴＦＴを動
作させると、接触抵抗のムラによって、液晶層にかかる
電圧が画素によってばらついたり、低下したりして、一
様な色調が得られなかったり、中間調表示の際に点欠陥
が生じたりして表示不良を招く場合がある。本発明は、
係る従来例の問題点に鑑みて創作されたものであり、Ａ
ｌ膜と透明導電膜との接触抵抗のばらつきを抑制し、接
触抵抗を小さく保持することができる薄膜トランジスタ
の製造方法を提供することを目的とするものである。
作させると、接触抵抗のムラによって、液晶層にかかる
電圧が画素によってばらついたり、低下したりして、一
様な色調が得られなかったり、中間調表示の際に点欠陥
が生じたりして表示不良を招く場合がある。本発明は、
係る従来例の問題点に鑑みて創作されたものであり、Ａ
ｌ膜と透明導電膜との接触抵抗のばらつきを抑制し、接
触抵抗を小さく保持することができる薄膜トランジスタ
の製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】上記課題は、第１に、透
明基板上に形成された薄膜トランジスタのソース／ドレ
イン電極であって、少なくとも最上層の導電膜がＡｌ膜
となっている前記ソース／ドレイン電極を被覆して絶縁
膜を形成する工程と、前記ソース／ドレイン電極上の前
記絶縁膜に開口を形成する工程と、前記開口を介して前
記開口内の前記Ａｌ膜をエッチングする工程と、前記開
口内の前記ソース／ドレイン電極と接触する透明導電膜
を形成する工程とを有する薄膜トランジスタの製造方法
によって達成され、第２に、前記ソース／ドレイン電極
は前記Ａｌ膜の下に高融点金属膜が形成されており、前
記Ａｌ膜のエッチングにより、下地の前記高融点金属膜
を表出することを特徴とする第１の発明に記載の薄膜ト
ランジスタの製造方法によって達成され、第３に、前記
Ａｌ膜のエッチングをウエットエッチングにより行い、
その後、前記開口の側壁の前記絶縁膜をサイドエッチン
グし、前記絶縁膜の前記開口を広げて前記開口内の前記
絶縁膜の側壁面と前記開口内のＡｌ膜の側壁面とを合わ
せることを特徴とする第２の発明に記載の薄膜トランジ
スタの製造方法によって達成され、第４に、前記透明基
板上に形成された補助容量の上部電極であって、少なく
とも上部２層の導電膜が上層から順にＡｌ膜及び高融点
金属膜となっている前記上部電極に対して、前記ソース
／ドレイン電極に対する前記工程を同時に適用し、前記
透明導電膜により前記上部電極と前記ソース／ドレイン
電極とを接続することを特徴とする第２又は第３の発明
に記載の薄膜トランジスタの製造方法によって達成さ
れ、第５に、前記Ａｌ膜のエッチングはＡｌ膜の表層の
エッチングであることを特徴とする第１の発明に記載の
薄膜トランジスタの製造方法によって達成され、第６
に、前記絶縁膜に開口を形成する工程の後、前記開口を
被覆して導電膜を形成し、前記導電膜及び前記開口内の
前記Ａｌ膜の表層を連続してエッチングする工程を有す
る第１の発明に記載の薄膜トランジスタの製造方法によ
って達成され、第７に、前記ソース／ドレイン電極を被
覆して絶縁膜を形成する工程の後、前記開口を形成する
マスクとして用いた耐エッチング性膜を残したまま、前
記開口を介して前記開口内の前記Ａｌ膜の表層をエッチ
ングする工程と、前記開口を被覆して導電膜を形成し、
続いて、前記耐エッチング性膜を除去して前記開口内に
前記導電膜を残す工程と、前記開口内の前記導電膜と接
触する透明導電膜を形成する工程とを有する第１の発明
に記載の薄膜トランジスタの製造方法によって達成さ
れ、第８に、前記透明基板上に形成された補助容量の上
部電極であって、少なくとも最上層の導電膜がＡｌ膜と
なっている前記上部電極に対して、前記ソース／ドレイ
ン電極に対する前記工程を同時に適用し、前記透明導電
膜により前記上部電極と前記ソース／ドレイン電極とを
接続することを特徴とする第５，第６又は第７の発明に
記載の薄膜トランジスタの製造方法によって達成され、
第９に、前記透明導電膜はＩＴＯ膜又はＺｎＯ膜である
ことを特徴とする第１，第２，第３，第４，第５，第
６，第７又は第８の発明に記載の薄膜トランジスタの製
造方法によって達成される。
明基板上に形成された薄膜トランジスタのソース／ドレ
イン電極であって、少なくとも最上層の導電膜がＡｌ膜
となっている前記ソース／ドレイン電極を被覆して絶縁
膜を形成する工程と、前記ソース／ドレイン電極上の前
記絶縁膜に開口を形成する工程と、前記開口を介して前
記開口内の前記Ａｌ膜をエッチングする工程と、前記開
口内の前記ソース／ドレイン電極と接触する透明導電膜
を形成する工程とを有する薄膜トランジスタの製造方法
によって達成され、第２に、前記ソース／ドレイン電極
は前記Ａｌ膜の下に高融点金属膜が形成されており、前
記Ａｌ膜のエッチングにより、下地の前記高融点金属膜
を表出することを特徴とする第１の発明に記載の薄膜ト
ランジスタの製造方法によって達成され、第３に、前記
Ａｌ膜のエッチングをウエットエッチングにより行い、
その後、前記開口の側壁の前記絶縁膜をサイドエッチン
グし、前記絶縁膜の前記開口を広げて前記開口内の前記
絶縁膜の側壁面と前記開口内のＡｌ膜の側壁面とを合わ
せることを特徴とする第２の発明に記載の薄膜トランジ
スタの製造方法によって達成され、第４に、前記透明基
板上に形成された補助容量の上部電極であって、少なく
とも上部２層の導電膜が上層から順にＡｌ膜及び高融点
金属膜となっている前記上部電極に対して、前記ソース
／ドレイン電極に対する前記工程を同時に適用し、前記
透明導電膜により前記上部電極と前記ソース／ドレイン
電極とを接続することを特徴とする第２又は第３の発明
に記載の薄膜トランジスタの製造方法によって達成さ
れ、第５に、前記Ａｌ膜のエッチングはＡｌ膜の表層の
エッチングであることを特徴とする第１の発明に記載の
薄膜トランジスタの製造方法によって達成され、第６
に、前記絶縁膜に開口を形成する工程の後、前記開口を
被覆して導電膜を形成し、前記導電膜及び前記開口内の
前記Ａｌ膜の表層を連続してエッチングする工程を有す
る第１の発明に記載の薄膜トランジスタの製造方法によ
って達成され、第７に、前記ソース／ドレイン電極を被
覆して絶縁膜を形成する工程の後、前記開口を形成する
マスクとして用いた耐エッチング性膜を残したまま、前
記開口を介して前記開口内の前記Ａｌ膜の表層をエッチ
ングする工程と、前記開口を被覆して導電膜を形成し、
続いて、前記耐エッチング性膜を除去して前記開口内に
前記導電膜を残す工程と、前記開口内の前記導電膜と接
触する透明導電膜を形成する工程とを有する第１の発明
に記載の薄膜トランジスタの製造方法によって達成さ
れ、第８に、前記透明基板上に形成された補助容量の上
部電極であって、少なくとも最上層の導電膜がＡｌ膜と
なっている前記上部電極に対して、前記ソース／ドレイ
ン電極に対する前記工程を同時に適用し、前記透明導電
膜により前記上部電極と前記ソース／ドレイン電極とを
接続することを特徴とする第５，第６又は第７の発明に
記載の薄膜トランジスタの製造方法によって達成され、
第９に、前記透明導電膜はＩＴＯ膜又はＺｎＯ膜である
ことを特徴とする第１，第２，第３，第４，第５，第
６，第７又は第８の発明に記載の薄膜トランジスタの製
造方法によって達成される。
【００１０】
【作用】本発明の薄膜トランジスタの製造方法によれ
ば、上部２層の導電膜が上層から順にＡｌ膜及び高融点
金属膜となっているＴＦＴのソース／ドレイン電極と透
明導電膜とを接続する前に、最上層のＡｌ膜を除去し、
Ａｌ膜の下地の高融点金属膜を露出している。
ば、上部２層の導電膜が上層から順にＡｌ膜及び高融点
金属膜となっているＴＦＴのソース／ドレイン電極と透
明導電膜とを接続する前に、最上層のＡｌ膜を除去し、
Ａｌ膜の下地の高融点金属膜を露出している。
【００１１】高融点金属膜はＡｌ膜に比較して透明導電
膜との間で良好なコンタクトが得られることが実験的に
確かめられている。従って、絶縁物等のエッチング残渣
がソース電極等の表面から除去されるとともに、透明導
電膜、例えばＩＴＯ膜やＺｎＯ膜はコンタクト性の良い
高融点金属膜との接続が可能となる。
膜との間で良好なコンタクトが得られることが実験的に
確かめられている。従って、絶縁物等のエッチング残渣
がソース電極等の表面から除去されるとともに、透明導
電膜、例えばＩＴＯ膜やＺｎＯ膜はコンタクト性の良い
高融点金属膜との接続が可能となる。
【００１２】ところで、Ａｌ膜のエッチング時に高融点
金属膜との選択比をとるためＡｌ膜をウエットエッチン
グすることがあるが、この場合、Ａｌ膜のウエットエッ
チングによりＡｌ膜がサイドエッチングされるため、開
口内で段差が生じる。この場合でも、Ａｌ膜のウエット
エッチング後に、開口の側壁の絶縁膜をサイドエッチン
グし、絶縁膜の開口幅を広げて開口内の絶縁膜の側壁面
と開口内のＡｌ膜の側壁面とを合わせているので、開口
内の段差が解消される。このため、開口を被覆して形成
される透明導電膜の断線の危険性が少なくなり、信頼性
の向上及び製造歩留りの向上を図ることができる。
金属膜との選択比をとるためＡｌ膜をウエットエッチン
グすることがあるが、この場合、Ａｌ膜のウエットエッ
チングによりＡｌ膜がサイドエッチングされるため、開
口内で段差が生じる。この場合でも、Ａｌ膜のウエット
エッチング後に、開口の側壁の絶縁膜をサイドエッチン
グし、絶縁膜の開口幅を広げて開口内の絶縁膜の側壁面
と開口内のＡｌ膜の側壁面とを合わせているので、開口
内の段差が解消される。このため、開口を被覆して形成
される透明導電膜の断線の危険性が少なくなり、信頼性
の向上及び製造歩留りの向上を図ることができる。
【００１３】更に、最上層がＡｌ膜となっているＴＦＴ
のソース／ドレイン電極と透明導電膜とを接続する前に
Ａｌ膜の表層を除去し、或いは導電膜を形成した後導電
膜及びＡｌ膜の表層を連続して除去し、或いはＡｌ膜の
表層を除去した後導電膜を形成している。従って、絶縁
物等のエッチング残渣や自然酸化膜がＡｌ膜の表面から
除去され、或いは、透明導電膜との接触面には導電膜、
例えば透明導電膜とコンタクト性の良いＭｏ，Ｔｉ，Ｔ
ａ，Ｃｒ膜又はＩＴＯ膜が露出しているので、透明導電
膜とソース／ドレイン電極の間の接触性が良くなる。
のソース／ドレイン電極と透明導電膜とを接続する前に
Ａｌ膜の表層を除去し、或いは導電膜を形成した後導電
膜及びＡｌ膜の表層を連続して除去し、或いはＡｌ膜の
表層を除去した後導電膜を形成している。従って、絶縁
物等のエッチング残渣や自然酸化膜がＡｌ膜の表面から
除去され、或いは、透明導電膜との接触面には導電膜、
例えば透明導電膜とコンタクト性の良いＭｏ，Ｔｉ，Ｔ
ａ，Ｃｒ膜又はＩＴＯ膜が露出しているので、透明導電
膜とソース／ドレイン電極の間の接触性が良くなる。
【００１４】これにより、透明導電膜とソース／ドレイ
ン電極の間の接触抵抗のばらつきを抑制し、接触抵抗を
小さく保持することができる。
ン電極の間の接触抵抗のばらつきを抑制し、接触抵抗を
小さく保持することができる。
【００１５】
（１）本発明の第１の実施例 図３は液晶表示パネルの透明基板上にＴＦＴマトリクス
が形成された後の全体の構成を示す平面図である。図３
に示すように、透明なガラス基板上に同じ構成の複数の
画素がマトリクス状に縦方向及び横方向に整然と並んで
いる。ここでは、１つの画素とそれに接続するゲート端
子及びドレイン端子について説明する。
が形成された後の全体の構成を示す平面図である。図３
に示すように、透明なガラス基板上に同じ構成の複数の
画素がマトリクス状に縦方向及び横方向に整然と並んで
いる。ここでは、１つの画素とそれに接続するゲート端
子及びドレイン端子について説明する。
【００１６】図３において、37ｂはＩＴＯ膜（透明導電
膜）からなる画素電極で、画素電極37ｂはＴＦＴのソー
ス電極（ソース／ドレイン電極）上の２つの開口36ｂ等
を介してソース電極と接続する。２３はＴＦＴのゲート
電極と接続するゲートバスラインで、図面上縦方向に並
んでいる各画素のＴＦＴのゲート電極がそれぞれ接続さ
れている。２４はゲートバスライン２３と接続するゲー
ト端子で、各ゲート端子２４等毎に一つのゲートバスラ
イン２３等が接続される。
膜）からなる画素電極で、画素電極37ｂはＴＦＴのソー
ス電極（ソース／ドレイン電極）上の２つの開口36ｂ等
を介してソース電極と接続する。２３はＴＦＴのゲート
電極と接続するゲートバスラインで、図面上縦方向に並
んでいる各画素のＴＦＴのゲート電極がそれぞれ接続さ
れている。２４はゲートバスライン２３と接続するゲー
ト端子で、各ゲート端子２４等毎に一つのゲートバスラ
イン２３等が接続される。
【００１７】３８はＴＦＴのドレイン電極を介してＴＦ
Ｔと接続するドレインバスラインで、図面上横方向に並
んでいる各画素のＴＦＴのドレイン電極がそれぞれ接続
されている。３２はドレインバスライン３８と接続する
ドレイン端子で、各ドレイン端子３２等毎に一つのドレ
インバスライン３８等が接続される。３４はガラス基板
上にゲート絶縁膜を介してドレイン端子３２及びソース
電極33ａ及びドレイン電極33ｂと同じ材料で、ドレイン
端子３２と同時に形成された補助容量の上部電極で、帯
状に、かつゲートバスライン２３に並行して形成されて
いる。
Ｔと接続するドレインバスラインで、図面上横方向に並
んでいる各画素のＴＦＴのドレイン電極がそれぞれ接続
されている。３２はドレインバスライン３８と接続する
ドレイン端子で、各ドレイン端子３２等毎に一つのドレ
インバスライン３８等が接続される。３４はガラス基板
上にゲート絶縁膜を介してドレイン端子３２及びソース
電極33ａ及びドレイン電極33ｂと同じ材料で、ドレイン
端子３２と同時に形成された補助容量の上部電極で、帯
状に、かつゲートバスライン２３に並行して形成されて
いる。
【００１８】この上部電極３４の下方には蓄積容量絶縁
膜を介して下部電極が形成されており、上部電極３４と
下部電極とが重なっている領域は、上部電極３４／蓄積
容量絶縁膜／下部電極からなるコンデンサとして機能す
る。また、上部電極３４は２つの開口36ｃ等を介して画
素電極37ｂと接続している。なお、画素電極37ｂと不図
示の液晶層を介して対向する不図示のコモン電極とは画
素電極37ｂ／液晶層／コモン電極からなる寄生的なコン
デンサを構成する。従って、蓄積容量絶縁膜のコンデン
サはソース電極33ａを共通にして液晶層のコンデンサと
並列に入ることになる。これにより、電圧依存性を有す
る液晶層のコンデンサの容量の減少を補償し、液晶層へ
の印加電圧の変動による色ずれ等が抑制される。
膜を介して下部電極が形成されており、上部電極３４と
下部電極とが重なっている領域は、上部電極３４／蓄積
容量絶縁膜／下部電極からなるコンデンサとして機能す
る。また、上部電極３４は２つの開口36ｃ等を介して画
素電極37ｂと接続している。なお、画素電極37ｂと不図
示の液晶層を介して対向する不図示のコモン電極とは画
素電極37ｂ／液晶層／コモン電極からなる寄生的なコン
デンサを構成する。従って、蓄積容量絶縁膜のコンデン
サはソース電極33ａを共通にして液晶層のコンデンサと
並列に入ることになる。これにより、電圧依存性を有す
る液晶層のコンデンサの容量の減少を補償し、液晶層へ
の印加電圧の変動による色ずれ等が抑制される。
【００１９】次に、上記図３のＴＦＴマトリックスを作
成する、本発明の第１の実施例の製造方法について図１
（ａ），（ｂ），図２（ａ），（ｂ）を参照しながら説
明する。各図面には左からドレイン端子部，画素部，ゲ
ート端子部が示される。ドレイン端子部は図３のＡ−Ａ
線断面図に相当し、画素部のＴＦＴ部は図３のＢ−Ｂ線
断面図に相当し、画素部の補助容量部は図３のＣ−Ｃ線
断面図に相当し、ゲート端子部は図３のＤ−Ｄ線断面図
に相当する。
成する、本発明の第１の実施例の製造方法について図１
（ａ），（ｂ），図２（ａ），（ｂ）を参照しながら説
明する。各図面には左からドレイン端子部，画素部，ゲ
ート端子部が示される。ドレイン端子部は図３のＡ−Ａ
線断面図に相当し、画素部のＴＦＴ部は図３のＢ−Ｂ線
断面図に相当し、画素部の補助容量部は図３のＣ−Ｃ線
断面図に相当し、ゲート端子部は図３のＤ−Ｄ線断面図
に相当する。
【００２０】図１（ａ）に示すように、透明なガラス基
板（透明基板）２１上に、ゲート電極２２と、ゲート電
極２２と接続するゲートバスライン２３と、ゲートバス
ライン２３と接続するゲート端子２４と、補助容量の下
部電極２５とを形成する。これらのうちゲート電極２２
はＴｉ膜からなり、他はすべてＴｉ膜及びこのＴｉ膜を
被覆するＡｌ膜の２層の導電膜からなる。
板（透明基板）２１上に、ゲート電極２２と、ゲート電
極２２と接続するゲートバスライン２３と、ゲートバス
ライン２３と接続するゲート端子２４と、補助容量の下
部電極２５とを形成する。これらのうちゲート電極２２
はＴｉ膜からなり、他はすべてＴｉ膜及びこのＴｉ膜を
被覆するＡｌ膜の２層の導電膜からなる。
【００２１】続いて、ゲート電極２２，ゲートバスライ
ン２３，ゲート端子２４及び下部電極２５を被覆して膜
厚約4000Åのシリコン窒化膜２６をプラズマＣＶＤ法に
より形成する。なお、ゲート電極２２上のシリコン窒化
膜２６はゲート絶縁膜となり、下部電極２５上のシリコ
ン窒化膜２６は補助容量絶縁膜となる。次いで、膜厚約
150 〜500 Åのアモルファスシリコン膜（ａ−Ｓｉ膜；
動作半導体層）２７と膜厚約1200Åのシリコン窒化膜を
プラズマＣＶＤ法により連続的に形成する。
ン２３，ゲート端子２４及び下部電極２５を被覆して膜
厚約4000Åのシリコン窒化膜２６をプラズマＣＶＤ法に
より形成する。なお、ゲート電極２２上のシリコン窒化
膜２６はゲート絶縁膜となり、下部電極２５上のシリコ
ン窒化膜２６は補助容量絶縁膜となる。次いで、膜厚約
150 〜500 Åのアモルファスシリコン膜（ａ−Ｓｉ膜；
動作半導体層）２７と膜厚約1200Åのシリコン窒化膜を
プラズマＣＶＤ法により連続的に形成する。
【００２２】次に、回転塗布法により不図示のレジスト
膜を形成した後、露光マスクを用いて選択的に露光し、
現像してゲート電極２２の上方に、かつゲート電極２２
よりも狭い島状のレジスト膜を残す。次いで、塩素系又
はフッ素系の反応ガスを用いたリアクティブイオンエッ
チング（ＲＩＥ）により、レジスト膜をマスクとしてシ
リコン窒化膜をエッチングし、除去してチャネル保護膜
２８を形成する。なお、シリコン窒化膜は緩衝弗酸溶液
（ＢＨＦ）を用いたウエットエッチングにより除去して
もよい。
膜を形成した後、露光マスクを用いて選択的に露光し、
現像してゲート電極２２の上方に、かつゲート電極２２
よりも狭い島状のレジスト膜を残す。次いで、塩素系又
はフッ素系の反応ガスを用いたリアクティブイオンエッ
チング（ＲＩＥ）により、レジスト膜をマスクとしてシ
リコン窒化膜をエッチングし、除去してチャネル保護膜
２８を形成する。なお、シリコン窒化膜は緩衝弗酸溶液
（ＢＨＦ）を用いたウエットエッチングにより除去して
もよい。
【００２３】次に、チャネル保護膜２８及びａ−Ｓｉ膜
２７上にＣＶＤ法により膜厚約８００Åのｎ+ ａ−Ｓｉ
膜２９を形成した後、スパッタ法により膜厚約８００Å
のＴｉ膜３０を形成し、続いて蒸着法等により、Ｔｉ膜
３０上に膜厚約５００ÅのＡｌ膜３１を形成する。次い
で、塩素系又はフッ素系の反応ガスを用いたリアクティ
ブイオンエッチング（ＲＩＥ）により、新たに形成され
た不図示のレジスト膜をマスクとして、Ａｌ膜３１とＴ
ｉ膜３０とｎ+ ａ−Ｓｉ膜２９とａ−Ｓｉ膜２７とを連
続的にエッチングし、除去する。
２７上にＣＶＤ法により膜厚約８００Åのｎ+ ａ−Ｓｉ
膜２９を形成した後、スパッタ法により膜厚約８００Å
のＴｉ膜３０を形成し、続いて蒸着法等により、Ｔｉ膜
３０上に膜厚約５００ÅのＡｌ膜３１を形成する。次い
で、塩素系又はフッ素系の反応ガスを用いたリアクティ
ブイオンエッチング（ＲＩＥ）により、新たに形成され
た不図示のレジスト膜をマスクとして、Ａｌ膜３１とＴ
ｉ膜３０とｎ+ ａ−Ｓｉ膜２９とａ−Ｓｉ膜２７とを連
続的にエッチングし、除去する。
【００２４】これにより、ａ−Ｓｉ膜２７からなるトラ
ンジスタの動作半導体層27ａと、動作半導体層27ａに接
続されたｎ+ ａ−Ｓｉ膜２９／Ｔｉ膜３０／Ａｌ膜３１
からなるソース電極33ａ及びドレイン電極33ｂと、ａ−
Ｓｉ膜２７／ｎ+ ａ−Ｓｉ膜２９／Ｔｉ膜３０／Ａｌ膜
３１からなるドレインバスラインと、ａ−Ｓｉ膜２７／
ｎ+ ａ−Ｓｉ膜２９／Ｔｉ膜３０／Ａｌ膜３１が積層さ
れたドレイン端子３２とが形成される。
ンジスタの動作半導体層27ａと、動作半導体層27ａに接
続されたｎ+ ａ−Ｓｉ膜２９／Ｔｉ膜３０／Ａｌ膜３１
からなるソース電極33ａ及びドレイン電極33ｂと、ａ−
Ｓｉ膜２７／ｎ+ ａ−Ｓｉ膜２９／Ｔｉ膜３０／Ａｌ膜
３１からなるドレインバスラインと、ａ−Ｓｉ膜２７／
ｎ+ ａ−Ｓｉ膜２９／Ｔｉ膜３０／Ａｌ膜３１が積層さ
れたドレイン端子３２とが形成される。
【００２５】次に、ドレイン端子３２，ドレインバスラ
イン，ＴＦＴ，補助容量の上部電極３４を被覆してプラ
ズマＣＶＤ法により層間絶縁膜としての膜厚約2000Åの
シリコン窒化膜（絶縁膜）３５を形成する。次いで、図
１（ｂ）に示すように、不図示のレジストマスクに基づ
いてＳＦ6を用いたドライエッチングによりシリコン窒
化膜３５を選択的にエッチングし、除去して、ドレイン
端子３２，ＴＦＴのソース電極33ａ，上部電極３４上の
シリコン窒化膜３５に開口36ａ〜36ｃを形成するととも
に、ゲート端子２４上のゲート絶縁膜２６及びシリコン
窒化膜３５に開口36ｄを形成する。これにより、開口36
ａ〜36ｃの底部にＡｌ膜３１が現れ、また開口36ｄの底
部にゲート端子２４のＡｌ膜が現れる。しかし、Ａｌ膜
の表面にはエッチング残渣が残る場合があり、また、大
気中に放置するとＡｌ膜の表面には自然に酸化膜が形成
される場合がある。
イン，ＴＦＴ，補助容量の上部電極３４を被覆してプラ
ズマＣＶＤ法により層間絶縁膜としての膜厚約2000Åの
シリコン窒化膜（絶縁膜）３５を形成する。次いで、図
１（ｂ）に示すように、不図示のレジストマスクに基づ
いてＳＦ6を用いたドライエッチングによりシリコン窒
化膜３５を選択的にエッチングし、除去して、ドレイン
端子３２，ＴＦＴのソース電極33ａ，上部電極３４上の
シリコン窒化膜３５に開口36ａ〜36ｃを形成するととも
に、ゲート端子２４上のゲート絶縁膜２６及びシリコン
窒化膜３５に開口36ｄを形成する。これにより、開口36
ａ〜36ｃの底部にＡｌ膜３１が現れ、また開口36ｄの底
部にゲート端子２４のＡｌ膜が現れる。しかし、Ａｌ膜
の表面にはエッチング残渣が残る場合があり、また、大
気中に放置するとＡｌ膜の表面には自然に酸化膜が形成
される場合がある。
【００２６】このまま、ＩＴＯ膜を形成した場合、コン
タクトが不十分になる危険性があるので、続いて、図２
（ａ）に示すように、各開口36ａ〜36ｄを介して底部の
Ａｌ膜をエッチングする。これにより、開口36ａ〜36ｃ
の底部にＴｉ膜３０が表出し、また開口36ｄの底部にゲ
ート端子２４のＴｉ膜が現れる。このとき、Ａｌ膜のエ
ッチングとして、塩素系の反応ガスを用いたドライエッ
チングを用いるか、或いは加熱した燐酸を用いたウエッ
トエッチングを用いる。
タクトが不十分になる危険性があるので、続いて、図２
（ａ）に示すように、各開口36ａ〜36ｄを介して底部の
Ａｌ膜をエッチングする。これにより、開口36ａ〜36ｃ
の底部にＴｉ膜３０が表出し、また開口36ｄの底部にゲ
ート端子２４のＴｉ膜が現れる。このとき、Ａｌ膜のエ
ッチングとして、塩素系の反応ガスを用いたドライエッ
チングを用いるか、或いは加熱した燐酸を用いたウエッ
トエッチングを用いる。
【００２７】次いで、膜厚約８００ÅのＩＴＯ膜又はＺ
ｎＯ膜（透明導電膜）をスパッタ法により形成する。次
に、図２（ｂ）に示すように、不図示のレジストマスク
を形成した後、該レジストマスクに基づいてＩＴＯ膜又
はＺｎＯ膜を選択的にエッチングし、開口36ａ〜36ｄを
介してドレイン端子３２と接続するドレイン引出し電極
37ａと、ソース電極33ａ及び上部電極３４と接続する画
素電極37ｂと、ゲート端子２４と接続するゲート引出し
電極37ｃとを形成する。
ｎＯ膜（透明導電膜）をスパッタ法により形成する。次
に、図２（ｂ）に示すように、不図示のレジストマスク
を形成した後、該レジストマスクに基づいてＩＴＯ膜又
はＺｎＯ膜を選択的にエッチングし、開口36ａ〜36ｄを
介してドレイン端子３２と接続するドレイン引出し電極
37ａと、ソース電極33ａ及び上部電極３４と接続する画
素電極37ｂと、ゲート端子２４と接続するゲート引出し
電極37ｃとを形成する。
【００２８】以上のように、本発明の第１の実施例に係
るＴＦＴマトリクスの製造方法によれば、図２（ａ）に
示すように、上部の２層がＴｉ膜３０／Ａｌ膜３１とな
っているドレイン端子３２，ＴＦＴのソース電極33ａ，
上部電極３４及びゲート端子２４とＩＴＯ膜とを接続す
る前に、Ａｌ膜３１等を除去し、Ａｌ膜３１等の下地の
Ｔｉ膜３０等を露出している。
るＴＦＴマトリクスの製造方法によれば、図２（ａ）に
示すように、上部の２層がＴｉ膜３０／Ａｌ膜３１とな
っているドレイン端子３２，ＴＦＴのソース電極33ａ，
上部電極３４及びゲート端子２４とＩＴＯ膜とを接続す
る前に、Ａｌ膜３１等を除去し、Ａｌ膜３１等の下地の
Ｔｉ膜３０等を露出している。
【００２９】Ｔｉ膜３０等はＡｌ膜３１等に比較してＩ
ＴＯ膜37ａ〜37ｃとの間で良好なコンタクトが得られる
ことが実験的に確かめられている。従って、絶縁物等の
エッチング残渣がソース電極33ａ等の表面から除去され
るとともに、ＩＴＯ膜37ａ〜37ｃはコンタクト性の良い
Ｔｉ膜３０等との接続が可能となる。
ＴＯ膜37ａ〜37ｃとの間で良好なコンタクトが得られる
ことが実験的に確かめられている。従って、絶縁物等の
エッチング残渣がソース電極33ａ等の表面から除去され
るとともに、ＩＴＯ膜37ａ〜37ｃはコンタクト性の良い
Ｔｉ膜３０等との接続が可能となる。
【００３０】これにより、接触抵抗のばらつきを抑制
し、接触抵抗を小さく保持して、画素全体にわたって一
様に液晶層に電圧がかかるようにし、色調の変調や点欠
陥が生じるのを防止することができる。従って、信頼性
や製造歩留りの向上を図ることができる。 （２）本発明の第２の実施例 本発明の第２の実施例について図４（ａ）〜（ｃ）を参
照しながら説明する。以下、画素部のみについて説明
し、他の部分については同様なので説明を省略する。
し、接触抵抗を小さく保持して、画素全体にわたって一
様に液晶層に電圧がかかるようにし、色調の変調や点欠
陥が生じるのを防止することができる。従って、信頼性
や製造歩留りの向上を図ることができる。 （２）本発明の第２の実施例 本発明の第２の実施例について図４（ａ）〜（ｃ）を参
照しながら説明する。以下、画素部のみについて説明
し、他の部分については同様なので説明を省略する。
【００３１】図２（ａ）に示す第１の実施例の、開口36
ａ〜36ｄを介してＡｌ膜３１等をエッチングし、除去す
る工程において、ドライエッチングではＡｌ膜３１等と
Ａｌ膜３１等の下地のＴｉ膜３０等とはエッチングの選
択性がほとんどないため、Ａｌ膜３１等のエッチングの
終点検出が困難になる。従って、特に、オーバエッチン
グの危険性が高く、その影響が大きいような場合には、
Ａｌ膜３１をエッチングするため、加熱した燐酸により
ウエットエッチングする場合がある。
ａ〜36ｄを介してＡｌ膜３１等をエッチングし、除去す
る工程において、ドライエッチングではＡｌ膜３１等と
Ａｌ膜３１等の下地のＴｉ膜３０等とはエッチングの選
択性がほとんどないため、Ａｌ膜３１等のエッチングの
終点検出が困難になる。従って、特に、オーバエッチン
グの危険性が高く、その影響が大きいような場合には、
Ａｌ膜３１をエッチングするため、加熱した燐酸により
ウエットエッチングする場合がある。
【００３２】この場合、図４（ｂ）に示すように、Ａｌ
膜３１のサイドエッチングが生じ、層間絶縁膜３５の開
口36ｂ，36ｃ幅よりも広くＡｌ膜３１が除去されて開口
36ｂ，36ｃ内の層間絶縁膜３５の側壁から層間絶縁膜３
５の下の方までＡｌ膜３１の端部側壁が後退する。従っ
て、この部分で段差が生じるため、開口36ｂ，36ｃを被
覆してＩＴＯ膜が形成された場合、段差部でＩＴＯ膜の
断線が起きやすくなる。
膜３１のサイドエッチングが生じ、層間絶縁膜３５の開
口36ｂ，36ｃ幅よりも広くＡｌ膜３１が除去されて開口
36ｂ，36ｃ内の層間絶縁膜３５の側壁から層間絶縁膜３
５の下の方までＡｌ膜３１の端部側壁が後退する。従っ
て、この部分で段差が生じるため、開口36ｂ，36ｃを被
覆してＩＴＯ膜が形成された場合、段差部でＩＴＯ膜の
断線が起きやすくなる。
【００３３】この危険性を回避するため、第２の実施例
では、図４（ｂ）に示すように、ウエットエッチングに
より開口36ｂ，36ｃを介してＡｌ膜３１をエッチングし
た後、ＣＦ4 ＋Ｏ2 ガスを用いたケミカルドライエッチ
ング（ＣＤＥ）法により層間絶縁膜３５のエッチングを
行う。これにより、開口36ｂ，36ｃ内の側壁の層間絶縁
膜３５はサイドエッチングを受けて開口幅が広がり、適
当なエッチング時間の後、開口36ｅ，36ｆ内において既
に層間絶縁膜３５の下の方まで後退しているＡｌ膜３１
の端部側壁面と層間絶縁膜３５の側壁面とが一致するよ
うになる。
では、図４（ｂ）に示すように、ウエットエッチングに
より開口36ｂ，36ｃを介してＡｌ膜３１をエッチングし
た後、ＣＦ4 ＋Ｏ2 ガスを用いたケミカルドライエッチ
ング（ＣＤＥ）法により層間絶縁膜３５のエッチングを
行う。これにより、開口36ｂ，36ｃ内の側壁の層間絶縁
膜３５はサイドエッチングを受けて開口幅が広がり、適
当なエッチング時間の後、開口36ｅ，36ｆ内において既
に層間絶縁膜３５の下の方まで後退しているＡｌ膜３１
の端部側壁面と層間絶縁膜３５の側壁面とが一致するよ
うになる。
【００３４】例えば、膜厚５００ÅのＡｌ膜３１をジャ
ストエッチングよりも１．５倍程度オーバエッチングし
た場合、サイドエッチング量は片側約０．５μｍとな
る。このとき、ＣＤＥを３００Ｗで凡そ３０秒行うこと
により、層間絶縁膜３５の側壁は片側約０．５μｍ後退
し、Ａｌ膜３１の端部側壁面と層間絶縁膜３５の側壁面
とがほぼ一致するようになる。
ストエッチングよりも１．５倍程度オーバエッチングし
た場合、サイドエッチング量は片側約０．５μｍとな
る。このとき、ＣＤＥを３００Ｗで凡そ３０秒行うこと
により、層間絶縁膜３５の側壁は片側約０．５μｍ後退
し、Ａｌ膜３１の端部側壁面と層間絶縁膜３５の側壁面
とがほぼ一致するようになる。
【００３５】従って、第２の実施例によれば、開口36
ｅ，36ｆを被覆して形成されるＩＴＯ膜の断線の危険性
が少なくなり、信頼性の向上及び製造歩留りの向上を図
ることができる。 （３）本発明の第３〜第５の実施例 本発明の第３〜第５の実施例について図５〜図８を参照
しながら説明する。第３〜第５の実施例では、第１及び
第２の実施例のようにＡｌ膜を全部除去するかわりに、
Ａｌ膜の表層のみをエッチングする。以下の３つの方法
がある。以下、画素部のみについて説明し、ドレイン端
子部やゲート端子部については同様なので説明を省略す
る。
ｅ，36ｆを被覆して形成されるＩＴＯ膜の断線の危険性
が少なくなり、信頼性の向上及び製造歩留りの向上を図
ることができる。 （３）本発明の第３〜第５の実施例 本発明の第３〜第５の実施例について図５〜図８を参照
しながら説明する。第３〜第５の実施例では、第１及び
第２の実施例のようにＡｌ膜を全部除去するかわりに、
Ａｌ膜の表層のみをエッチングする。以下の３つの方法
がある。以下、画素部のみについて説明し、ドレイン端
子部やゲート端子部については同様なので説明を省略す
る。
【００３６】（Ａ）第３の実施例 図５（ａ）〜（ｄ）は第３の実施例について示す断面図
である。第１の実施例の図２（ａ）に示す開口36ｂ，36
ｃを形成する工程の後、図５（ａ）に示すように、開口
36ｂ，36ｃを形成したときのレジスト膜を除去し、その
後、図５（ｂ）に示すように、Ａｒイオンを用いたドラ
イエッチングにより開口36ｂ，36ｃを介してＡｌ膜３１
の表層を２０〜２００Å程度エッチングする。
である。第１の実施例の図２（ａ）に示す開口36ｂ，36
ｃを形成する工程の後、図５（ａ）に示すように、開口
36ｂ，36ｃを形成したときのレジスト膜を除去し、その
後、図５（ｂ）に示すように、Ａｒイオンを用いたドラ
イエッチングにより開口36ｂ，36ｃを介してＡｌ膜３１
の表層を２０〜２００Å程度エッチングする。
【００３７】次いで、図５（ｃ）に示すように、全面に
再びＩＴＯ膜を形成した後、パターニングして画素電極
（透明導電膜）37ｂを形成する。以上の工程において、
Ａｌ膜３１の表層のエッチングと、ＩＴＯ膜37ｂの成膜
とは減圧中で連続して行うことが好ましい。これによ
り、エッチング後のＡｌ膜の表面に自然酸化膜が再形成
されるのを防止することができるので、ＩＴＯ膜37ｂと
Ａｌ膜３１の良好な接触が得られる。
再びＩＴＯ膜を形成した後、パターニングして画素電極
（透明導電膜）37ｂを形成する。以上の工程において、
Ａｌ膜３１の表層のエッチングと、ＩＴＯ膜37ｂの成膜
とは減圧中で連続して行うことが好ましい。これによ
り、エッチング後のＡｌ膜の表面に自然酸化膜が再形成
されるのを防止することができるので、ＩＴＯ膜37ｂと
Ａｌ膜３１の良好な接触が得られる。
【００３８】（Ｂ）第４の実施例 図６（ａ）〜（ｃ）は第４の実施例について示す断面図
である。第１の実施例の図２（ａ）に示す開口36ｂ，36
ｃを形成する工程の後、図６（ａ）に示すように、開口
36ｂ，36ｃを形成したときのレジスト膜を除去し、その
後、図６（ｂ）に示すように、全面にＩＴＯ膜（導電
膜）４１を形成する。
である。第１の実施例の図２（ａ）に示す開口36ｂ，36
ｃを形成する工程の後、図６（ａ）に示すように、開口
36ｂ，36ｃを形成したときのレジスト膜を除去し、その
後、図６（ｂ）に示すように、全面にＩＴＯ膜（導電
膜）４１を形成する。
【００３９】続いて、図６（ｃ）に示すように、ＩＴＯ
膜４１の全てと５０〜７０Å程度のＡｌ膜３１の表層を
ウエットエッチングする。このようにすることにより、
Ａｌ膜３１単体の処理だけでは除去することが困難なＡ
ｌ膜３１の表層の自然酸化膜を除去することが可能とな
る。次いで、図６（ｄ）に示すように、全面に再びＩＴ
Ｏ膜を形成した後、パターニングして画素電極（透明導
電膜）37ｂを形成する。
膜４１の全てと５０〜７０Å程度のＡｌ膜３１の表層を
ウエットエッチングする。このようにすることにより、
Ａｌ膜３１単体の処理だけでは除去することが困難なＡ
ｌ膜３１の表層の自然酸化膜を除去することが可能とな
る。次いで、図６（ｄ）に示すように、全面に再びＩＴ
Ｏ膜を形成した後、パターニングして画素電極（透明導
電膜）37ｂを形成する。
【００４０】（Ｃ）第５の実施例 図７（ａ）〜（ｃ）及び図８（ａ），（ｂ）は第５の実
施例について示す断面図である。
施例について示す断面図である。
【００４１】第１の実施例の図２（ａ）に示す開口36
ｂ，36ｃを形成する工程の後、図７（ａ）に示すよう
に、開口36ｂ，36ｃを形成したときのレジスト膜（耐エ
ッチング性膜）４２をそのまま残した状態で、図７
（ｂ）に示すように、燐酸を含む溶液により、Ａｌ膜３
１の表層を２０〜２００Å程度ウエットエッチングす
る。次に、図７（ｃ）に示すように、全面にＭｏ膜，Ｔ
ｉ膜，Ｔａ膜，Ｃｒ膜又はＩＴＯ膜からなる導電膜４３
を形成する。
ｂ，36ｃを形成する工程の後、図７（ａ）に示すよう
に、開口36ｂ，36ｃを形成したときのレジスト膜（耐エ
ッチング性膜）４２をそのまま残した状態で、図７
（ｂ）に示すように、燐酸を含む溶液により、Ａｌ膜３
１の表層を２０〜２００Å程度ウエットエッチングす
る。次に、図７（ｃ）に示すように、全面にＭｏ膜，Ｔ
ｉ膜，Ｔａ膜，Ｃｒ膜又はＩＴＯ膜からなる導電膜４３
を形成する。
【００４２】次いで、図８（ａ）に示すように、レジス
ト膜４２を除去する。このとき、リフトオフによりレジ
スト膜４２上の導電膜４３のみが除去され、開口36ｂ，
36ｃ内に形成されていたＭｏ膜，Ｔｉ膜，Ｔａ膜，Ｃｒ
膜又はＩＴＯ膜からなる導電膜43ａ，43ｂのみ残る。次
いで、図８（ｂ）に示すように、全面に再びＩＴＯ膜を
形成した後、パターニングして画素電極37ｂを形成す
る。このとき、開口36ｂ，36ｃ内のＩＴＯ膜（透明導電
膜）37ｂは導電膜43ａ，43ｂ上に形成されるため、良好
なコンタクトが得られる。
ト膜４２を除去する。このとき、リフトオフによりレジ
スト膜４２上の導電膜４３のみが除去され、開口36ｂ，
36ｃ内に形成されていたＭｏ膜，Ｔｉ膜，Ｔａ膜，Ｃｒ
膜又はＩＴＯ膜からなる導電膜43ａ，43ｂのみ残る。次
いで、図８（ｂ）に示すように、全面に再びＩＴＯ膜を
形成した後、パターニングして画素電極37ｂを形成す
る。このとき、開口36ｂ，36ｃ内のＩＴＯ膜（透明導電
膜）37ｂは導電膜43ａ，43ｂ上に形成されるため、良好
なコンタクトが得られる。
【００４３】以上のように、本発明の第３〜第５の実施
例の薄膜トランジスタマトリクスの製造方法によれば、
最上層がＡｌ膜３１となっているＴＦＴのソース電極33
ａ及び補助容量の上部電極３４とＩＴＯ膜37ｂとを接続
する前に、Ａｌ膜３１の表層を除去し、或いはＡｌ膜３
１の表層を除去した後Ｍｏ膜，Ｔｉ膜，Ｔａ膜，Ｃｒ膜
又はＩＴＯ膜からなる導電膜43ａ，43ｂを形成してい
る。
例の薄膜トランジスタマトリクスの製造方法によれば、
最上層がＡｌ膜３１となっているＴＦＴのソース電極33
ａ及び補助容量の上部電極３４とＩＴＯ膜37ｂとを接続
する前に、Ａｌ膜３１の表層を除去し、或いはＡｌ膜３
１の表層を除去した後Ｍｏ膜，Ｔｉ膜，Ｔａ膜，Ｃｒ膜
又はＩＴＯ膜からなる導電膜43ａ，43ｂを形成してい
る。
【００４４】従って、絶縁物等のエッチング残渣や自然
酸化膜がソース電極33ａ等の表面から除去され、或いは
Ａｌ膜３１上に導電膜４１を形成した後この導電膜４１
及びＡｌ膜３１の表層が連続して除去され、或いはＩＴ
Ｏ膜37ｂはコンタクト性の良い膜，Ｔｉ膜，Ｔａ膜，Ｃ
ｒ膜又はＩＴＯ膜からなる導電膜43ａ，43ｂと接続され
るので、ＩＴＯ膜37ｂとソース電極33ａ等の間の電気的
接続性が良くなる。
酸化膜がソース電極33ａ等の表面から除去され、或いは
Ａｌ膜３１上に導電膜４１を形成した後この導電膜４１
及びＡｌ膜３１の表層が連続して除去され、或いはＩＴ
Ｏ膜37ｂはコンタクト性の良い膜，Ｔｉ膜，Ｔａ膜，Ｃ
ｒ膜又はＩＴＯ膜からなる導電膜43ａ，43ｂと接続され
るので、ＩＴＯ膜37ｂとソース電極33ａ等の間の電気的
接続性が良くなる。
【００４５】これにより、ＩＴＯ膜37ｂとソース電極33
ａ等の間の接触抵抗のばらつきを抑制し、接触抵抗を小
さく保持することができる。このため、ＴＦＴを動作さ
せた場合、画素全体にわたって一様に液晶層に電圧がか
かり、色調の変調や点欠陥が生じるのを防止することが
できる。従って、液晶表示装置の信頼性や製造歩留りの
向上を図ることができる。
ａ等の間の接触抵抗のばらつきを抑制し、接触抵抗を小
さく保持することができる。このため、ＴＦＴを動作さ
せた場合、画素全体にわたって一様に液晶層に電圧がか
かり、色調の変調や点欠陥が生じるのを防止することが
できる。従って、液晶表示装置の信頼性や製造歩留りの
向上を図ることができる。
【００４６】なお、上記第１〜第５の実施例では、透明
電極としてＩＴＯ膜37ａ〜37ｃを用いているが、ＺｎＯ
膜を用いることもできる。この場合も、ＩＴＯ膜37ａ〜
37ｃと同様な効果を得ることができる。また、Ａｌ膜３
１の下の高融点金属膜としてＴｉ膜３０を用いている
が、その他Ｔａ膜，Ｍｏ膜等を用いてもよい。
電極としてＩＴＯ膜37ａ〜37ｃを用いているが、ＺｎＯ
膜を用いることもできる。この場合も、ＩＴＯ膜37ａ〜
37ｃと同様な効果を得ることができる。また、Ａｌ膜３
１の下の高融点金属膜としてＴｉ膜３０を用いている
が、その他Ｔａ膜，Ｍｏ膜等を用いてもよい。
【００４７】
【発明の効果】以上のように、本発明の薄膜トランジス
タマトリクスの製造方法においては、上部２層の導電膜
が上層から順にＡｌ膜及び高融点金属膜となっているＴ
ＦＴのソース／ドレイン電極とＩＴＯ膜とを接続する前
に、最上層のＡｌ膜を除去し、下地の高融点金属膜を露
出している。
タマトリクスの製造方法においては、上部２層の導電膜
が上層から順にＡｌ膜及び高融点金属膜となっているＴ
ＦＴのソース／ドレイン電極とＩＴＯ膜とを接続する前
に、最上層のＡｌ膜を除去し、下地の高融点金属膜を露
出している。
【００４８】従って、絶縁物等のエッチング残渣がソー
ス電極等の表面から除去されるとともに、透明導電膜は
コンタクト性の良い高融点金属膜との接続が可能とな
る。また、Ａｌ膜のウエットエッチング後に、開口の側
壁の絶縁膜をサイドエッチングし、絶縁膜の開口幅を広
げて開口内の絶縁膜の側壁面と開口内のＡｌ膜の側壁面
とを合わせているので、Ａｌ膜のウエットエッチングに
より生じた開口内の段差が解消される。このため、開口
を被覆して形成される透明導電膜の断線の危険性が少な
くなり、信頼性の向上及び製造歩留りの向上を図ること
ができる。
ス電極等の表面から除去されるとともに、透明導電膜は
コンタクト性の良い高融点金属膜との接続が可能とな
る。また、Ａｌ膜のウエットエッチング後に、開口の側
壁の絶縁膜をサイドエッチングし、絶縁膜の開口幅を広
げて開口内の絶縁膜の側壁面と開口内のＡｌ膜の側壁面
とを合わせているので、Ａｌ膜のウエットエッチングに
より生じた開口内の段差が解消される。このため、開口
を被覆して形成される透明導電膜の断線の危険性が少な
くなり、信頼性の向上及び製造歩留りの向上を図ること
ができる。
【００４９】更に、最上層がＡｌ膜となっているＴＦＴ
のソース／ドレイン電極と透明導電膜とを接続する前
に、Ａｌ膜の表層を除去し、或いはＡｌ膜の表層を除去
した後導電膜を形成している。従って、絶縁物等のエッ
チング残渣や自然酸化膜がＡｌ膜の表面から除去され、
或いは、透明導電膜との接触面には導電膜、例えば透明
導電膜とコンタクト性の良いＭｏ，Ｔｉ，Ｔａ，Ｃｒ膜
又はＩＴＯ膜が露出しているので、透明導電膜とソース
／ドレイン電極の間の接触性が良くなる。
のソース／ドレイン電極と透明導電膜とを接続する前
に、Ａｌ膜の表層を除去し、或いはＡｌ膜の表層を除去
した後導電膜を形成している。従って、絶縁物等のエッ
チング残渣や自然酸化膜がＡｌ膜の表面から除去され、
或いは、透明導電膜との接触面には導電膜、例えば透明
導電膜とコンタクト性の良いＭｏ，Ｔｉ，Ｔａ，Ｃｒ膜
又はＩＴＯ膜が露出しているので、透明導電膜とソース
／ドレイン電極の間の接触性が良くなる。
【００５０】これにより、透明導電膜とソース／ドレイ
ン電極の間の接触抵抗のばらつきを抑制し、接触抵抗を
小さく保持することができる。このため、ＴＦＴを動作
させた場合、画素全体にわたって一様に液晶層に電圧が
かかり、色調の変調や点欠陥が生じるのを防止すること
ができる。従って、液晶表示装置の信頼性や製造歩留り
の向上を図ることができる。
ン電極の間の接触抵抗のばらつきを抑制し、接触抵抗を
小さく保持することができる。このため、ＴＦＴを動作
させた場合、画素全体にわたって一様に液晶層に電圧が
かかり、色調の変調や点欠陥が生じるのを防止すること
ができる。従って、液晶表示装置の信頼性や製造歩留り
の向上を図ることができる。
【図１】本発明の第１の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図（その１）で
ある。
マトリクスの製造方法について示す断面図（その１）で
ある。
【図２】本発明の第１の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図（その２）で
ある。
マトリクスの製造方法について示す断面図（その２）で
ある。
【図３】本発明の実施例に係る薄膜トランジスタマトリ
クスの構成について示す平面図である。
クスの構成について示す平面図である。
【図４】本発明の第２の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図である。
マトリクスの製造方法について示す断面図である。
【図５】本発明の第３の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図である。
マトリクスの製造方法について示す断面図である。
【図６】本発明の第４の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図である。
マトリクスの製造方法について示す断面図である。
【図７】本発明の第５の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図（その１）で
ある。
マトリクスの製造方法について示す断面図（その１）で
ある。
【図８】本発明の第５の実施例に係る薄膜トランジスタ
マトリクスの製造方法について示す断面図（その２）で
ある。
マトリクスの製造方法について示す断面図（その２）で
ある。
【図９】従来例に係る薄膜トランジスタマトリクスの製
造方法について示す断面図（その１）である。
造方法について示す断面図（その１）である。
【図１０】従来例に係る薄膜トランジスタマトリクスの
製造方法について示す断面図（その２）である。
製造方法について示す断面図（その２）である。
２１ ガラス基板（透明基板）、 ２２ ゲート電極、 ２３ ゲートバスライン、 ２４ ゲート端子、 ２５ 下部電極、 ２６ ゲート絶縁膜、 ２７ ａ−Ｓｉ層（動作半導体層）、 ２８ 保護絶縁膜、 ２９ ｎ+ ａ−Ｓｉ層、 ３０ Ｔｉ膜（高融点金属膜）、 ３１ Ａｌ膜、 ３２ ドレイン端子、 33ａ ソース電極、 33ｂ ドレイン電極、 ３４ 上部電極、 ３５ シリコン窒化膜（絶縁膜）、 36ａ〜36ｆ 開口、 37ａ ドレイン引出し電極、 37ｂ 画素電極（ＩＴＯ膜；透明導電膜）、 37ｃ ゲート引出し電極、 ３８ ドレインバスライン、 ４１ ＩＴＯ膜（導電膜）、 ４２ レジスト膜（耐エッチング性膜）、 ４３，43ａ，43ｂ 導電膜。
フロントページの続き (72)発明者 石割 秀敏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 嶋田 裕行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 井上 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 廣田 四郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (9)
- 【請求項１】 透明基板上に形成された薄膜トランジス
タのソース／ドレイン電極であって、少なくとも最上層
の導電膜がＡｌ膜となっている前記ソース／ドレイン電
極を被覆して絶縁膜を形成する工程と、 前記ソース／ドレイン電極上の前記絶縁膜に開口を形成
する工程と、 前記開口を介して前記開口内の前記Ａｌ膜をエッチング
する工程と、 前記開口内の前記ソース／ドレイン電極と接触する透明
導電膜を形成する工程とを有する薄膜トランジスタの製
造方法。 - 【請求項２】 前記ソース／ドレイン電極は前記Ａｌ膜
の下に高融点金属膜が形成されており、前記Ａｌ膜のエ
ッチングにより、下地の前記高融点金属膜を表出するこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。 - 【請求項３】 前記Ａｌ膜のエッチングをウエットエッ
チングにより行い、その後、前記開口の側壁の前記絶縁
膜をサイドエッチングし、前記絶縁膜の前記開口を広げ
て前記開口内の前記絶縁膜の側壁面と前記開口内のＡｌ
膜の側壁面とを合わせることを特徴とする請求項２記載
の薄膜トランジスタの製造方法。 - 【請求項４】 前記透明基板上に形成された補助容量の
上部電極であって、少なくとも上部２層の導電膜が上層
から順にＡｌ膜及び高融点金属膜となっている前記上部
電極に対して、前記ソース／ドレイン電極に対する前記
工程を同時に適用し、前記透明導電膜により前記上部電
極と前記ソース／ドレイン電極とを接続することを特徴
とする請求項２又は請求項３記載の薄膜トランジスタの
製造方法。 - 【請求項５】 前記Ａｌ膜のエッチングはＡｌ膜の表層
のエッチングであることを特徴とする請求項１記載の薄
膜トランジスタの製造方法。 - 【請求項６】 前記絶縁膜に開口を形成する工程の後、 前記開口を被覆して導電膜を形成し、前記導電膜及び前
記開口内の前記Ａｌ膜の表層を連続してエッチングする
工程を有する請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項７】 前記ソース／ドレイン電極を被覆して絶
縁膜を形成する工程の後、 前記開口を形成するマスクとして用いた耐エッチング性
膜を残したまま、前記開口を介して前記開口内の前記Ａ
ｌ膜の表層をエッチングする工程と、 前記開口を被覆して導電膜を形成し、続いて、前記耐エ
ッチング性膜を除去して前記開口内に前記導電膜を残す
工程と、 前記開口内の前記導電膜と接触する透明導電膜を形成す
る工程とを有する請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項８】 前記透明基板上に形成された補助容量の
上部電極であって、少なくとも最上層の導電膜がＡｌ膜
となっている前記上部電極に対して、前記ソース／ドレ
イン電極に対する前記工程を同時に適用し、前記透明導
電膜により前記上部電極と前記ソース／ドレイン電極と
を接続することを特徴とする請求項５，請求項６又は請
求項７記載の薄膜トランジスタの製造方法。 - 【請求項９】 前記透明導電膜はＩＴＯ膜又はＺｎＯ膜
であることを特徴とする請求項１，請求項２，請求項
３，請求項４，請求項５，請求項６，請求項７又は請求
項８記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4743094A JP3281167B2 (ja) | 1994-03-17 | 1994-03-17 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4743094A JP3281167B2 (ja) | 1994-03-17 | 1994-03-17 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263700A true JPH07263700A (ja) | 1995-10-13 |
| JP3281167B2 JP3281167B2 (ja) | 2002-05-13 |
Family
ID=12774941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4743094A Expired - Lifetime JP3281167B2 (ja) | 1994-03-17 | 1994-03-17 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281167B2 (ja) |
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09197433A (ja) * | 1995-12-30 | 1997-07-31 | Samsung Electron Co Ltd | 液晶表示装置の製造方法 |
| JP2001109019A (ja) * | 1999-05-13 | 2001-04-20 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタアレイ基板及びその製造方法 |
| JP2002214638A (ja) * | 2000-10-31 | 2002-07-31 | Samsung Electronics Co Ltd | 制御信号部及びその製造方法とこれを含む液晶表示装置及びその製造方法 |
| JP2003005220A (ja) * | 2001-03-21 | 2003-01-08 | Lg Phillips Lcd Co Ltd | ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法 |
| JP2003043508A (ja) * | 2001-07-27 | 2003-02-13 | Hitachi Ltd | 液晶表示装置 |
| KR20030042080A (ko) * | 2001-11-21 | 2003-05-28 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| EP1380880A1 (en) * | 1995-12-28 | 2004-01-14 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| JP2004056153A (ja) * | 2002-07-19 | 2004-02-19 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| KR100434310B1 (ko) * | 1998-09-02 | 2004-06-05 | 엘지.필립스 엘시디 주식회사 | 저저항 배선으로써 알루미늄을 이용한 박막트랜지스터기판 및 그것을 이용한 액정표시장치. |
| JP2004199074A (ja) * | 2002-12-17 | 2004-07-15 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びこれを含む液晶表示装置 |
| JP2006293301A (ja) * | 2005-04-11 | 2006-10-26 | Lg Phillips Lcd Co Ltd | パッド電極形成方法及びこれを用いた液晶表示素子の製造方法並びに該方法により製造された液晶表示素子 |
| JP2006301560A (ja) * | 2005-03-25 | 2006-11-02 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| JP2006309028A (ja) * | 2005-04-28 | 2006-11-09 | Sanyo Epson Imaging Devices Corp | 表示装置および表示装置の製造方法 |
| JP2007047516A (ja) * | 2005-08-11 | 2007-02-22 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| US7189998B2 (en) * | 1998-10-29 | 2007-03-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display |
| JP2007127837A (ja) * | 2005-11-04 | 2007-05-24 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ及びその製造方法、半透過型液晶表示装置 |
| KR100729764B1 (ko) * | 2000-11-15 | 2007-06-20 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| JP2007522670A (ja) * | 2004-02-11 | 2007-08-09 | サムスン エレクトロニクス カンパニー リミテッド | 接触部及びその製造方法、薄膜トランジスタ表示板及びその製造方法 |
| US7414692B2 (en) | 2000-12-13 | 2008-08-19 | Lg Display Co., Ltd. | Liquid crystal display panel comprising data lines having alternately different extended lengths to data pads at respectively different levels above the substrate |
| JP2009069852A (ja) * | 2001-11-02 | 2009-04-02 | Samsung Electronics Co Ltd | 反射−透過型液晶表示装置の製造方法 |
| JP2009124152A (ja) * | 2007-11-14 | 2009-06-04 | Samsung Electronics Co Ltd | アレイ基板及びこれの製造方法 |
| JP2010108000A (ja) * | 1996-12-30 | 2010-05-13 | Lg Display Co Ltd | 液晶表示装置及びその製造方法 |
| USRE41363E1 (en) | 1995-11-21 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor substrate |
| US7733446B2 (en) | 2004-04-02 | 2010-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semitransmissive liquid crystal display device and manufacturing method thereof |
| US7787087B2 (en) | 1998-05-19 | 2010-08-31 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
| JP2011100057A (ja) * | 2009-11-09 | 2011-05-19 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
| US8003989B2 (en) | 1999-08-12 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device having a terminal portion |
| WO2011132353A1 (ja) * | 2010-04-19 | 2011-10-27 | シャープ株式会社 | 表示装置及びその製造方法 |
| US8203683B2 (en) | 2007-03-27 | 2012-06-19 | Sony Corporation | Electro-optic device having terminal section and pixel section with particular multilayer structures |
| JP2013101232A (ja) * | 2011-11-09 | 2013-05-23 | Mitsubishi Electric Corp | 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置 |
| JP2014064008A (ja) * | 2008-09-19 | 2014-04-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9041891B2 (en) | 1997-05-29 | 2015-05-26 | Samsung Display Co., Ltd. | Liquid crystal display having wide viewing angle |
-
1994
- 1994-03-17 JP JP4743094A patent/JP3281167B2/ja not_active Expired - Lifetime
Cited By (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41363E1 (en) | 1995-11-21 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor substrate |
| EP1380880A1 (en) * | 1995-12-28 | 2004-01-14 | Samsung Electronics Co., Ltd. | Method for manufacturing liquid crystal display |
| USRE39211E1 (en) | 1995-12-28 | 2006-08-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| JPH09197433A (ja) * | 1995-12-30 | 1997-07-31 | Samsung Electron Co Ltd | 液晶表示装置の製造方法 |
| JP2010108000A (ja) * | 1996-12-30 | 2010-05-13 | Lg Display Co Ltd | 液晶表示装置及びその製造方法 |
| US9041891B2 (en) | 1997-05-29 | 2015-05-26 | Samsung Display Co., Ltd. | Liquid crystal display having wide viewing angle |
| US8711309B2 (en) | 1998-05-19 | 2014-04-29 | Samsung Display Co., Ltd. | Liquid crystal display having wide viewing angle |
| US8054430B2 (en) | 1998-05-19 | 2011-11-08 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
| US7787086B2 (en) | 1998-05-19 | 2010-08-31 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
| US8400598B2 (en) | 1998-05-19 | 2013-03-19 | Samsung Display Co., Ltd. | Liquid crystal display having wide viewing angle |
| US7787087B2 (en) | 1998-05-19 | 2010-08-31 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
| KR100434310B1 (ko) * | 1998-09-02 | 2004-06-05 | 엘지.필립스 엘시디 주식회사 | 저저항 배선으로써 알루미늄을 이용한 박막트랜지스터기판 및 그것을 이용한 액정표시장치. |
| US7189998B2 (en) * | 1998-10-29 | 2007-03-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display |
| JP2001109019A (ja) * | 1999-05-13 | 2001-04-20 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタアレイ基板及びその製造方法 |
| US8023055B2 (en) | 1999-08-12 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US8003989B2 (en) | 1999-08-12 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device having a terminal portion |
| US9640630B2 (en) | 1999-08-12 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US9041875B2 (en) | 1999-08-12 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| JP2002214638A (ja) * | 2000-10-31 | 2002-07-31 | Samsung Electronics Co Ltd | 制御信号部及びその製造方法とこれを含む液晶表示装置及びその製造方法 |
| US7583328B2 (en) | 2000-10-31 | 2009-09-01 | Samsung Electronics Co., Ltd. | Control signal unit for a liquid crystal display and a method for fabricating the same |
| JP2011242785A (ja) * | 2000-10-31 | 2011-12-01 | Samsung Electronics Co Ltd | 液晶表示装置の製造方法 |
| KR100729764B1 (ko) * | 2000-11-15 | 2007-06-20 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| US7414692B2 (en) | 2000-12-13 | 2008-08-19 | Lg Display Co., Ltd. | Liquid crystal display panel comprising data lines having alternately different extended lengths to data pads at respectively different levels above the substrate |
| JP2003005220A (ja) * | 2001-03-21 | 2003-01-08 | Lg Phillips Lcd Co Ltd | ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法 |
| JP2003043508A (ja) * | 2001-07-27 | 2003-02-13 | Hitachi Ltd | 液晶表示装置 |
| JP2009069852A (ja) * | 2001-11-02 | 2009-04-02 | Samsung Electronics Co Ltd | 反射−透過型液晶表示装置の製造方法 |
| KR20030042080A (ko) * | 2001-11-21 | 2003-05-28 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| JP4644417B2 (ja) * | 2002-07-19 | 2011-03-02 | 三星電子株式会社 | 薄膜トランジスタ表示板及びその製造方法 |
| JP2004056153A (ja) * | 2002-07-19 | 2004-02-19 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP2004199074A (ja) * | 2002-12-17 | 2004-07-15 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びこれを含む液晶表示装置 |
| US7768601B2 (en) | 2002-12-17 | 2010-08-03 | Samsung Electronics Co., Ltd | Thin film transistor array panel and liquid crystal display including the panel |
| JP2007522670A (ja) * | 2004-02-11 | 2007-08-09 | サムスン エレクトロニクス カンパニー リミテッド | 接触部及びその製造方法、薄膜トランジスタ表示板及びその製造方法 |
| US7733446B2 (en) | 2004-04-02 | 2010-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semitransmissive liquid crystal display device and manufacturing method thereof |
| JP2006301560A (ja) * | 2005-03-25 | 2006-11-02 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| JP2006293301A (ja) * | 2005-04-11 | 2006-10-26 | Lg Phillips Lcd Co Ltd | パッド電極形成方法及びこれを用いた液晶表示素子の製造方法並びに該方法により製造された液晶表示素子 |
| JP4657915B2 (ja) * | 2005-04-11 | 2011-03-23 | エルジー ディスプレイ カンパニー リミテッド | パッド電極形成方法及びこれを用いた液晶表示素子の製造方法並びに該方法により製造された液晶表示素子 |
| US7777853B2 (en) | 2005-04-11 | 2010-08-17 | Lg Display Co., Ltd. | Method for forming pad electrode, method for manufacturing liquid crystal display device using the same, and liquid crystal display device manufactured by the method |
| US7692751B2 (en) | 2005-04-11 | 2010-04-06 | Lg Display Co., Ltd. | Method for forming pad electrode, method for manufacturing liquid crystal display device using the same, and liquid crystal display device manufactured by the method |
| JP2006309028A (ja) * | 2005-04-28 | 2006-11-09 | Sanyo Epson Imaging Devices Corp | 表示装置および表示装置の製造方法 |
| JP2007047516A (ja) * | 2005-08-11 | 2007-02-22 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| JP4663485B2 (ja) * | 2005-11-04 | 2011-04-06 | 三菱電機株式会社 | 薄膜トランジスタアレイ及びその製造方法、半透過型液晶表示装置 |
| JP2007127837A (ja) * | 2005-11-04 | 2007-05-24 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ及びその製造方法、半透過型液晶表示装置 |
| US8203683B2 (en) | 2007-03-27 | 2012-06-19 | Sony Corporation | Electro-optic device having terminal section and pixel section with particular multilayer structures |
| JP2009124152A (ja) * | 2007-11-14 | 2009-06-04 | Samsung Electronics Co Ltd | アレイ基板及びこれの製造方法 |
| JP2014064008A (ja) * | 2008-09-19 | 2014-04-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9478597B2 (en) | 2008-09-19 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11139359B2 (en) | 2008-09-19 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011100057A (ja) * | 2009-11-09 | 2011-05-19 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
| WO2011132353A1 (ja) * | 2010-04-19 | 2011-10-27 | シャープ株式会社 | 表示装置及びその製造方法 |
| JP2013101232A (ja) * | 2011-11-09 | 2013-05-23 | Mitsubishi Electric Corp | 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3281167B2 (ja) | 2002-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3281167B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100293760B1 (ko) | Ｉｔｏ 막 접촉 구조, ｔｆｔ 기판 및 그 제조방법 | |
| US6562645B2 (en) | Method of fabricating fringe field switching mode liquid crystal display | |
| KR100583979B1 (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 | |
| US20040036070A1 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| JP2000241832A (ja) | 液晶表示装置およびその製造方法 | |
| KR100264112B1 (ko) | 액티브 매트릭스 기판 및 그 제조 방법 | |
| JP2010147494A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| JPH1164887A (ja) | 薄膜トランジスタ型液晶表示装置およびその製造方法 | |
| JPH11202365A (ja) | 液晶表示パネル及びその製造方法 | |
| JPH05323373A (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH1010576A (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| US6862051B2 (en) | Liquid crystal display device and method of manufacturing the same | |
| JP3433632B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6806933B2 (en) | Array substrate with multi-layer electrode line | |
| JP2002111004A (ja) | アレイ基板の製造方法 | |
| JPH08330592A (ja) | 薄膜トランジスタおよび液晶表示装置 | |
| JPH1082997A (ja) | アクティブマトリクス液晶表示装置の製造方法及びアクティブマトリクス液晶表示装置 | |
| JPH06102528A (ja) | 薄膜トランジスタマトリックスの製造方法 | |
| JP2809153B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP2000029066A (ja) | 表示装置用アレイ基板、及びその製造方法 | |
| JPH10170951A (ja) | 液晶表示装置の製造方法 | |
| JP2820064B2 (ja) | 薄膜トランジスタとこれを用いた液晶表示装置 | |
| JPH0815733A (ja) | 薄膜トランジスタパネルとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020212 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |