KR100293760B1 - Ｉｔｏ 막 접촉 구조, ｔｆｔ 기판 및 그 제조방법 - Google Patents
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Abstract
Al 또는 Al을 주성분으로 포함하는 합금으로 된 도전막이 하부 기판 위에 형성된다. 상기 도전막 위에 상측 도전막이 배치된다. 상측 도전막을 관통하여 제 1 개구부가 형성된다. 상측 도전막 위에 절연막이 형성된다. 절연막을 관통하여 제 2 개구부가 배치된다. 제 2 개구부의 내벽은 제 1 개구부의 내벽으로부터 후퇴되어 있다. 절연막의 상면 일부와 제 1 개구부 및 제 2 개구부의 내면을 덮고, 제 2 개구부의 내부 영역에서 상측 도전막의 상면 일부와 접촉하도록 ITO 막이 형성된다. Al 또는 Al 합금막과 ITO 막 사이에서 양호한 전기적 접촉을 얻을 수 있어, 생산성이 개선될 수 있다.
Description
본 발명은 ITO 막(Indium Tin Oxide film) 접속 구조, 박막 트랜지스터(Thin Film Transistor,TFT) 기판 및 그 제조방법에 관한 것으로서, 특히 Al 합금막과 ITO 막을 전기적으로 접속시키기 위한 구조와, 이러한 접속구조를 갖는 TFT 기판과, 이러한 TFT 기판의 제조방법 및 외부 접속단자를 갖는 TFT 기판에 관한 것이다.
도 8은 종래의 액티브 매트릭스형 액정 표시 패널의 박막 트랜지스터(TFT) 및 화소전극의 단면도이다. TFT는 유리 기판(1)의 화상 표시영역에 행렬 형태로 배치되고, 외부 단자(3)는 상기 화상 표시영역 주변의 경계 영역에 배치되어 있다. 도 8은 복수개의 TFT 중에서 한 개의 TFT(10)만을 나타낸 것이다.
TFT(10)는 게이트 전극(11), 채널층(12), 채널 보호막(18), 소스 전극(13S) 및 드레인 전극(13D)으로 구성된다. 게이트 전극(11)은 유리 기판(1)의 표면에 배치되어 있다. 게이트 전극(11)을 덮도록 유리 기판(1) 위에 제 1 절연막(4)이 형성되고, 게이트 전극(11)을 타고 넘도록(override) 제 1 절연막(4) 위에 채널층(12)이 형성되어 있다. 채널 보호막(18)이 게이트 전극(11)의 상방에서 채널층(12)의 표면을 보호하고 있다.
게이트 전극(11)의 양측 위의 채널층(12) 표면의 일부분은 소스 전극(13S) 및 드레인 전극(13D)으로 덮여 있다. 소스 전극(13S) 및 드레인 전극(13D) 각각은 밑에서부터 비정질 실리콘 막(amorphous silicon film,14), 하측 Ti 막(15), Al 막(16) 및 상측 Ti 막(17)이 차례로 적층되어 있는 4층 구조를 갖는다.
제 2 절연막(30)은 제 1 절연막(4) 위에 형성되어 TFT(10)를 덮고 있다. 소스 전극(13S)에 대응하는 영역에 개구부(31)가 제 2 절연막(30)을 관통하여 형성되어 있다. 개구부(31)의 내면 및 제 2 절연막(30)의 표면 일부 상에는 ITO 막(Indium Tin Oxide film,35)이 형성되어 있다. ITO 막(35)은 개구부(31)의 저면에서 소스 전극(13S)과 접속된다.
경계 영역에 있어서는 외부 단자(3)가 제 1 및 제 2 절연막(4,30)으로 덮여 있다. 외부 단자(3)의 상면 일부를 노출시킨 개구부(40)가 상기 제 1 및 제 2 절연막(4,30)을 관통해서 형성되어 있다.
Al 막(16)과 비정질 실리콘 층(14) 사이에 삽입된 하측 Ti 막(15)은 Al의 확산(diffusion)에 의한 소자 특성의 저하를 방지한다. Al 막(16)이 직접 ITO 막(35)과 접촉되면, 접촉 저항이 높아지게 된다. Al 막(16)과 ITO 막(35) 사이에 삽입된 상측 Ti 막(17)은 접촉 저항을 낮춰주게 된다.
도 8에 도시된 종래의 액티브 매트릭스형 액정 표시 패널에 있어서는, 개구부(31,40)가 동시에 형성된다. 개구부(31)의 깊이는 제 2 절연막(30)의 두께에 상당하고, 개구부(40)의 깊이는 제 1 및 제 2 절연막(4,30)의 전체 두께에 상당한다. 따라서, 제 1 절연막(4)을 에칭하여 개구부(40)를 형성하는 동안, 개구부(31) 저면의 상측 Ti 막(17)은 에칭 환경(atmosphere)에 노출된다. 개구부(31) 저면의 상측 Ti 막(17)이 완전히 제거되면, ITO 막(35)이 직접 Al 막과 접촉하여 접촉 저항이 커지게 된다.
개구부(31) 저면의 상측 Ti 막(17)을 재현성(reproductivity)이 좋도록 남겨 놓기 위해서는 상측 Ti 막(17)을 충분히 두껍게 만들 필요가 있다. 예를 들어, 상측 Ti 막(17)의 두께를 100nm 또는 그 이상으로 하는 것이 바람직하다. 상측 Ti 막(17)이 두껍게 될 수록 소스 전극(13S) 및 드레인 전극(13D)을 에칭 및 패턴하는 데 더 오랜 시간이 걸리고 따라서 생산성 향상을 방해하게 된다.
도 9는 종래의 TFT 기판의 표면에 형성된 단자의 단면도이다. 게이트 절연막(4)은 유리 기판(1) 표면을 덮고 있다. 게이트 절연막(4)의 표면 영역 일부에는 비정질 실리콘 막(12a)이 형성되어 있다. 비정질 실리콘 막(12a) 위에 단자(21a)가 형성되어 있다. 단자(21a)는 비정질 실리콘 막(14a), 하측 Ti 막(15a), Al 막(16a) 및 상측 Ti 막(17a)의 순서로 차례로 적층되어 있는 적층 구조를 가진다. 화소부에서는, 비정질 실리콘 막(12a)이 TFT 채널층을 구성하고, 비정질 실리콘 막(14a)으로부터 상측 Ti 막(17a)까지의 4층은 각각 TFT의 소스 전극, 드레인 전극 및 드레인 버스 라인을 구성한다.
비정질 실리콘 막(12a)으로부터 상측 Ti 막(17a)까지의 적층 구조를 덮도록 제 1 절연막(게이트 절연막,4) 위에는 제 2 절연막(보호 절연막,30)이 형성되어 있다. 단자(21a) 상방 영역에는 보호 절연막(30)을 관통하여 콘택트홀(contact hole,32)이 형성되어 있다. 콘택트홀(32)의 내면과 그 주변의 보호 절연막(30) 표면은 ITO로 된 단자 보호 도전막(35a)이 덮고 있다. 단자 보호 도전막(35a)은 단자(21a)의 부식이나 손상을 방지한다. 단자 보호 도전막(35a)은 화소부에 화소 전극이 형성될 때 동시에 형성된다.
단자 보호 도전막(35a)의 표면에 탐침을 접촉시켜 도통 검사 및 절연 검사를 행한다. 테이프 자동 본딩(Tape Automatic Bonding,TAB) 단자용 단자는 도 9에 도시된 구조와 유사한 구조를 갖는다.
종래에는, 도 9에 도시된 단자 보호 도전막(35a)의 표면에 탐침을 접촉시킬 때, 탐침이 단자 보호 도전막(35a)을 돌파해서 그 하부의 상측 Ti 막(17a) 및 Al 막(16a)에 손상을 주는 경우가 있었다.
본 발명의 목적은 Al 또는 Al 합금막과 ITO 막 사이의 양호한 전기적 접촉을 실현하고 나아가 생산성을 향상시킬 수 있는 ITO 막 접촉 구조를 제공하는 것이다.
또한, Al 또는 Al 합금막과 ITO 막 사이의 양호한 전기적 접촉을 실현하고 나아가 생산성을 향상시킬 수 있는 TFT 기판 및 그 제조방법을 제공하는 것도 본 발명의 또 다른 목적이다.
또한, 탐침을 접촉시키는 경우에 잘 손상되지 않는 접속 신뢰성이 높은 단자 구조를 갖는 TFT 기판을 제공하는 것도 본 발명의 또 다른 목적이다.
본 발명의 일 관점에 의하면, Al 또는 Al을 주성분으로 포함하는 합금으로 된 도전막; 상기 도전막 위에 배치되며 제 1 개구부와 함께 형성되는, Al 이외의 재료로 형성되는 상측 도전막; 상기 상측 도전성 막 위에 배치되며 제 2 개구부와 함께 형성되는 절연막으로서, 상기 제 2 개구부의 내벽이 상기 제 1 개구부의 내벽으로부터 후퇴되어 있는 절연막; 및 상기 절연막의 상면 일부와 상기 제 1 및 제 2 개구부의 내면을 덮고, 상기 제 2 개구부의 내벽의 일부를 형성하는 영역에서 상기 상측 도전막의 상면 일부와 접촉하는 ITO 막;을 구비하는 ITO 막 접속 구조가 제공된다.
ITO 막은 상측 도전막을 통해 도전막에 접속되므로, ITO 막과 도전막 사이의 양호한 전기적 접촉을 확보할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 TFT 기판의 단면도,
도 2는 에칭 압력과 실리콘 질화물 막(Silicon Nitride film, SiN film)의 횡방향 에칭량 사이의 관계를 나타낸 그래프,
도 3은 본 발명의 한 실시예에 의한 TFT 기판의 평면도,
도 4a 및 도 4b는 본 발명의 제 2 실시예에 의한 TFT 기판 위에 형성된 검사용 단자의 단면도,
도 5는 본 발명의 제 2 실시예에 의한 검사용 드레인 단자의 단면도,
도 6a 및 도 6b는 본 발명의 제 2 실시예의 변형예에 의한 검사용 드레인 단자의 평면도,
도 7은 TFT 기판을 갖는 LCD 패널의 단면도,
도 8은 종래의 TFT 기판의 단면도,
도 9는 종래의 검사용 단자의 단면도이다.
도 1은 본 발명의 일실시예에 의한 TFT 기판의 단면도이다. TFT(10)는 유리 기판(1)의 화상 표시영역 위에 행렬 형태로 배치되며, 상기 화상 표시영역 주변의 경계 영역에 외부 단자(3)가 배치되어 있다. 도 1은 복수의 TFT 중에서 한 개의 TFT(10)만을 나타낸 것이다.
TFT(10)는 게이트 전극(11), 채널층(12), 채널 보호막(18), 소스 전극(13S) 및 드레인 전극(13D)으로 구성된다. 게이트 전극(11)은 Cr(또는 Al 합금, Al/Ti 등의 적층)로 형성되며, 150nm 두께를 갖고 유리 기판(1) 표면에 배치되어 있다. 각 게이트 전극(11)은 행 방향으로 연장된 제어선(도 1에는 도시하지 않음)에 연속하고 있다. 제어선은 경계 영역까지 연장되며 외부 단자(3)와 연속하고 있다.
게이트 전극(11)을 덮도록, SiN으로 형성되는 400nm 두께의 제 1 절연막(4)이 유리 기판(1) 위에 형성되어 있다. 제 1 절연막(4) 위에는 게이트 전극(11)을 타넘도록(override), 비정질 실리콘 막으로 형성되는 30nm 두께의 채널층(12)이 형성되어 있다.
채널 보호막(18)은 게이트 전극(11) 상방에서 채널층(12) 표면 일부를 보호한다. 채널 보호막(18)은 SiN으로 형성되며 두께는 120nm이다.
게이트 전극(11)의 양측 위의 채널층(12) 표면 영역은 소스 전극(13S) 및 드레인 전극(13D)으로 덮여 있다. 각각의 소스 전극(13S) 및 드레인 전극(13D)은 저면으로부터 n+형 비정질 실리콘 막(14), 하측 Ti 막(15), Al 막(16) 및 상측 Ti 막(17)의 순서로 적층된 4층 구조를 갖는다. n+형 비정질 실리콘 막(14)은 30nm 두께이고, 하측 및 상측 Ti 막(15,17)은 20nm 두께이며, Al 막(16)은 100nm 두께이다. 개구부(31a)가 소스 전극(13S)의 상측 Ti 막(17)을 관통해 형성되어 있다.
제 1 절연막(4) 위에 SiN으로 형성되는 300nm 두께의 제 2 절연막(30)이 형성되어 TFT(10)를 덮고 있다. 개구부(31a)에 대응하는 영역의 제 2 절연막(30)을 관통해 개구부(31b)가 형성되어 있다. 기판에 대하여 법선 방향에서 볼 때, 개구부(31b)의 외주(外周,circumference)는 개구부(31a)의 외주 외측에 위치한다. 개구부(31a,31b)의 내면 및 제 2 절연막(30)의 표면 일부 위에 70nm 두께의 ITO 막(35)이 형성되어 있다.
경계 영역에서는, 외부 단자(3)가 제 1 및 제 2 절연막(4,30)으로 덮여 있다. 외부 단자(3)의 상면 일부를 노출시킨 개구부(40)가 이 제 1 및 제 2 절연막(4,30)을 관통해 형성되어 있다. 제 2 절연막(30)에서의 개구부(40) 내벽은 제 1 절연막(4)에서의 개구부 내벽으로부터 후퇴되어 있다. 즉, 제 1 및 제 2 절연막(4,30) 사이의 경계면에 대응하는 위치에 단차부(step)가 형성되는 것이다.
도 1에 나타난 실시예에서, ITO 막(35)은 개구부(31b)의 내부에서 상측 Ti 막(17) 표면과 접촉하고, 개구부(31a)의 저면에서 Al 막(16)과 접촉한다. 따라서, ITO 막(35)이 Al 막(16)과 직접 접촉하는 접촉 부분의 접촉 저항이 커지더라도, ITO 막(35)은 상측 Ti 막(17)을 통해 Al 막(16)과도 접촉하게 되므로 ITO 막(35)과 소스 전극(13S) 사이의 양호한 전기적 접촉을 얻을 수 있다.
다음으로, 도 1에 도시된 TFT 기판의 제조방법을 설명한다. 우선, 유리 기판(1)의 표면에 Cr 막을 형성한다. 이 Cr 막은 게이트 전극(11) 및 외부 단자(3)를 남기도록 패턴된다. 이 때, 행 방향으로 연장된 제어선 또한 남겨진다. SiN으로 형성된 제 1 절연막(4)이 400nm 두께로 유리 기판(1) 위에 퇴적된다. 제 1 절연막(4)은 기판 온도 320℃에서 원료 가스로서 SiH4및 NH3을 사용하는 화학적 증기 퇴적법(Chemical Vapor Deposition,CVD)에 의하여 퇴적된다.
제 1 절연막(4) 표면 위에 비정질 실리콘 막은 300nm 두께로 퇴적된다. 비정질 실리콘 막은 채널층(12)으로 사용된다. 비정질 실리콘 막은 기판 온도 310℃에서 소스 가스로서 SiH4및 H2를 사용하는 CVD에 의하여 퇴적된다.
비정질 실리콘 막 표면 위에 SiN 막이 120nm 두께로 퇴적되고, 채널 보호막(18)을 남기도록 패턴된다. 채널 보호막(18)에 사용되는 SiN 막은 기판 온도 320℃에서 소스 가스로서 SiH4및 NH3을 사용하는 CVD에 의하여 퇴적된다.
30nm 두께의 n+형 비정질 실리콘 막과, 20nm 두께의 Ti 막과, 100nm 두께의 Al 막과, 20nm 두께의 Ti 막이 기판의 전 표면 위에 순차적으로 퇴적된다. 비정질 실리콘 막은 기판 온도 250℃에서 소스 가스로서 SiH4및 PH3을 사용하는 CVD에 의하여 퇴적된다. Ti 막과 Al 막은 실온에서 스퍼터링에 의해 퇴적된다.
소스 전극(13S)과 드레인 전극(13D)을 형성하기 위한 레지스트 패턴이 Ti막 최상면에 형성된다. 이 레지스트 패턴을 마스크로 사용하여, 상기 적층 구조가 제 1 절연막(4) 위의 비정질 실리콘 막까지 에칭된다.
이 에칭은 Cl2및 BCl3혼합 가스를 사용하는 반응성 이온 에칭(Reactive Ion Etching,RIE)에 의해 행해진다. 예를 들어, Cl2와 BCl3의 유량은 모두 100sccm이다. 적층 구조를 비정질 실리콘 막까지 에칭하는 데 약 120초 정도가 걸린다.
게이트 전극(11) 상방에서는 채널 보호막(18)이 에칭 정지층으로 작용하여 채널 보호막(18)의 상면에서 에칭은 거의 중단된다. 이러한 에칭 과정에 의해 채널층(12), 소스 전극(13S) 및 드레인 전극(13D)이 형성된다.
기판 전 표면 위에 SiN으로 형성된 제 2 절연막(30)이 300nm 두께로 퇴적된다. 제 2 절연막(30)은 제 1 절연막(4)이 퇴적될 때 보다 낮은 온도인 기판 온도 230℃에서 소스 가스로서 SiH4및 NH3을 사용하는 CVD에 의하여 퇴적된다.
제 2 절연막(30)을 통해 개구부(31b)가 형성되며 이와 동시에 개구부(40)도 제 1 및 제 2 절연막(4,30)을 통해 형성된다. 이들 개구부(31b,40)는, SF6는 유량 200 sccm, O2는 유량 200 sccm, 압력은 10Pa인 에칭 조건에서 SF6및 O2의 혼합가스를 사용하여 RIE에 의해 형성된다. 이러한 에칭 조건에서 제 2 절연막은 사이드 에칭된다(side-etched). 상측 Ti 막(17)과 이온과의 충돌시의 충격에 의한 작용이 크기 때문에 상측 Ti 막(17)은 대개 기판 표면에 대해 법선 방향으로 에칭된다. 따라서, 상측 Ti 막(17)의 개구부(31a) 내벽은 제 2 절연막(30)의 개구부(30b)의 내벽으로부터 후퇴되어 있다.
제 1 절연막(4)은 제 2 절연막이 퇴적될 때보다 높은 성장온도에서 퇴적된다. 따라서, 제 1 절연막(4)의 에칭 속도는 제 2 절연막(30)의 에칭 속도보다 느리다. 에칭 속도의 차이로 인해 개구부(40)의 내벽에 단차부가 형성된다. 그리고 나서, ITO 막이 기판 전 표면 위에 퇴적되고, 패턴되어 ITO 막(35)을 남긴다.
이러한 제조방법에 의해서, Al 막(16)이 개구부(31b)의 저면에 노출되어 있더라도 ITO 막(35)과 소스 전극(13S) 사이의 양호한 전기적 접촉을 얻을 수 있다. 따라서, 상측 Ti 막을 두껍게 할 필요가 없다. 도 8에 도시된 종래의 TFT 기판에서는, 상측 Ti 막(17)을 개구부(31)의 저면에 남기기 위해서는 그 두께가 약 100nm로 설정되어야 했었다. 약 100nm 정도 두께의 상측 Ti 막(17)을 사용하면, 상측 Ti 막(17)에서 채널층(12)까지 적층 구조를 패턴하는데 약 165초가 걸린다. 이에 비하여, 본 실시예에서는, 약 120초 안에 상측 Ti 막(17)에서 채널층(12)까지 적층 구조를 패턴하는 것이 가능하다.
도 2는 에칭 압력과 SiN 막의 횡방향 에칭량 사이의 관계를 나타낸 그래프이다. 횡축은 Pa 단위의 에칭 압력을 나타내고, 종축은 ㎛ 단위의 횡방향 에칭량을 나타낸다. 이 에칭은 200 sccm 유량의 SF6와 200sccm 유량의 O2혼합 가스를 사용하여 RIE에 의해 수행된다. 에칭되는 SiN 막은 도 1에 도시된 제 2 절연막(30)에 사용된 조건과 같은 조건에서 형성되었고, 에칭되는 SiN 막 아래에 제 1 절연막(4)이 퇴적되어 있다. 제 2 절연막(30) 아래의 제 1 절연막(4)의 전체 두께가 에칭되는 동안 제 2 절연막(30)이 사이드 에칭된다.
도 2에 나타난 바와 같이, 에칭 압력이 상승함에 따라 횡방향 에칭량은 증가한다. 횡방향 에칭량이 증가함에 따라, 도 1에 도시된 ITO 막(35)과 상측 Ti 막(17) 사이의 접촉 면적이 넓어지게 되고, 접촉 저항이 낮춰질 수 있다. ITO 막(35)과 소스 전극(13S) 사이의 양호한 전기적 접촉을 확보하기 위해서는, 개구부(31a)의 외주단부(circumferential edge)로부터의 개구부(31b) 내벽의 후퇴량(retract amount)을 1㎛ 또는 그 이상으로 하는 것이 바람직하다. 그러나, 개구부(31b)의 최외주 단부가 소스 전극(13S)의 외단부의 외측에 위치하지 않도록 할 필요가 있다.
본 실시예에서는 소스 전극 및 드레인 전극(13S,13D)의 중간층(Al막(16))이 Al로 형성되지만 Al 합금으로 형성할 수도 있다. 소스 전극 및 드레인 전극(13S,13D)의 최상층은 Ti로 형성되었지만, Al과 ITO 사이의 접촉 저항보다 ITO와의 접촉 저항을 낮게 할 수 있는 다른 재료로 형성할 수도 있다. 이러한 재료는 Mo, Ta, W, 이들의 산화물, 이들 금속의 질화물(窒化物,nitride) 등이다.
도 3은 본 발명의 제 2 실시예에 의한 TFT의 부분 평면도이다. 유리 기판의 표면에는 복수의 게이트 버스 라인(11)이 행 방향으로 연장되어 배치되어 있다. 게이트 버스 라인(11)은 예컨대 Cr로 형성된다. 각 게이트 버스 라인(11)의 한 단부(도 1의 우단부)에는 검사용 게이트 단자(22)가 배치되고, 타 단부에는 TAB 게이트 단자(23)가 배치되어 있다. 게이트 버스 라인(11)은 SiN으로 된 게이트 절연막으로 덮여 있다.
이 게이트 절연막 위에 복수의 드레인 버스 라인(20)이 열 방향으로 연장 배치되어 있다. 드레인 버스 라인(20)은 Ti 막/ Al 막/ Ti 막으로 된 3층 구조를 가진다. 각 드레인 버스 라인(20)의 한 단부(도 1의 하단부)에는 검사용 드레인 단자(21)가 배치되고, 타 단부에는 TAB 드레인 단자(24)가 배치된다.
게이트 버스 라인(11)과 드레인 버스 라인(20) 사이의 각 교차점에는 TFT가 배치된다. 화소 전극(35)은 서로 인접하는 두 게이트 버스 라인(11) 및 서로 인접하는 두 드레인 버스 라인(20)에 둘러싸인 영역에 배치되어 있다. TFT(10)의 드레인(13D)은 대응하는 드레인 버스 라인(20)에 접속되어 있다. TFT(10)의 소스 전극(13S)은 대응하는 화소 전극(35)에 접속되어 있다.
TFT(10)에 대응하는 게이트 버스 라인(11)은 당해 TFT(10)의 게이트 전극으로서의 역할도 수행한다. 각 TFT마다 배치된 채널 보호막(18)은 당해 TFT(10)의 채널층을 덮고 있다.
검사용 드레인 단자(21)가 드레인 버스 라인(20)과 같은 공정에 의해 같은 층에 형성되고, 대응하는 드레인 버스 라인(20)에 접속된다. 단자 보호 도전막(35a)은 검사용 드레인 단자(21) 상층에 형성되며, 양자는 콘택트홀(25a)을 경유하여 서로 전기적으로 접속되어 있다.
검사용 게이트 단자(22)는 게이트 버스 라인(11)과 같은 층에 같은 공정에 의하여 형성되어 있으며, 대응하는 게이트 버스 라인(11)에 접속된다. 단자 보호 도전막(35b)은 검사용 게이트 단자(22) 상층에 형성되며, 양자는 콘택트홀(25b)을 경유하여 서로 전기적으로 접속되어 있다. 검사용 게이트 단자(22)와 마찬가지로, 단자 보호 도전막(35b)이 TAB 게이트 단자(23) 상층에 형성되어 있다.
TAB 드레인 단자(24)는 게이트 버스 라인(11)과 같은 공정에 의해 같은 층에 형성되어 있다. 단자 보호 도전막(35c)은 TAB 드레인 단자(24) 상층에도 형성되며 양자는 모두 콘택트홀(25c)을 경유하여 접속된다. 단자 보호 도전막(35c)은 접속부(24A)에서 콘택트홀(26)을 경유하여 대응하는 드레인 버스 라인(20)에 접속된다.
하나의 TAB 게이트 단자(23)와 이에 대응하는 검사용 게이트 단자(22) 사이에 전압을 인가함으로써, 게이트 버스 라인(11)의 도통 불량을 찾아낼 수 있다. 마찬가지로, 드레인 버스 라인의 도통 불량도 찾아낼 수 있다. 검사용 게이트(22)와 검사용 드레인 단자(21) 사이에 전압을 인가함으로써 이들 사이의 절연 불량도 찾아낼 수 있다.
TAB 드레인 단자(24)가 게이트 버스 라인(11)과 같은 층에 배치되는 이유는 TAB 드레인 단자(24)와 TAB 게이트 단자(23)를 동일한 적층 구조로 하기 위해서이다.
일점쇄선 A8-A8을 따라서 본 단면도는 도 8에 도시된 TFT에 상당한다. 도 4a는 도 3에서의 일점쇄선 A4-A4를 따라서 본 단면도이다. 게이트 절연막(4)은 유리 기판(1) 표면을 덮고 있다. 게이트 절연막(4)의 표면 일부에 비정질 실리콘 막(12a)이 형성되어 있다. 비정질 실리콘 막(12a) 위에 검사용 드레인 단자(21)가 형성되어 있다. 검사용 드레인 단자(21)는 각각 비정질 실리콘 막(14a), 하측 Ti 막(15a), Al 막(16a) 및 상측 Ti 막(17a)의 순서로 각각 적층된 적층구조를 갖는다.
게이트 절연막(4) 위에는 보호 절연막(30)이 형성되어 검사용 드레인 단자(21)를 덮고 있다. 콘택트홀(25a)은 보호 절연막을 관통하여 형성되어 있다. 도 3에 나타난 바와 같이, 이 콘택트홀(25a)은 검사용 드레인 단자(21)의 외주보다 약간 안쪽에 배치되고 외주를 따라 연장된 링형태를 갖는다. 따라서, 검사용 드레인 단자(21)를 기판 표면에 대해 법선 방향에서 볼 때, 보호 절연막(30)은 콘택트홀의 내부 영역에 남겨지게 된다.
단자 보호 도전막(35a)은 보호 절연막(30) 위에 형성되어 검사용 드레인 단자(21)를 덮고 있다. 단자 보호 도전막(35a)은 콘택트홀(25a)을 경유하여 검사용 드레인 단자(21)와 접촉하도록 되어 있다.
TFT 기판을 검사할 때는, 검사용 드레인 단자(21)의 내부에 남겨진 보호 절연막(30) 위의 단자 보호 도전막(35a)에 탐침이 접촉된다. 보호 절연막(30)은 탐침의 접촉부 밑에 남겨지므로, 그 하부의 검사용 드레인 단자(21)가 탐침에 의해 손상받는 것을 방지할 수 있다.
도 4b는 도 3의 일점쇄선 B4-B4를 따라서 본 단면도이다. Cr로 된 검사용 게이트 단자(22)가 유리 기판(1) 표면에 형성되어 있다. 게이트 절연막(4) 및 보호 절연막(30)은 검사용 게이트 단자(22)를 덮도록 적층되어 있다. 콘택트홀(25b)은 이들 두 층, 즉 게이트 절연막(4) 및 보호 절연막(30)을 관통하여 형성되어 있다. 도 3에 나타난 바와 같이, 콘택트홀(25b)은 검사용 게이트 단자(22)의 외주보다 약간 내부에 배치되고 외주를 따라 연장된 링형태를 갖는다.
단자 보호 도전막(35b)은 보호 절연막(30) 위에 형성되어 검사용 게이트 단자(22)를 덮고 있다. 단자 보호 도전막(35b)은 콘택트홀(25b)을 경유하여 검사용 게이트 단자(22)에 접속된다. 도 4a에 도시된 검사용 드레인 단자(21)와 마찬가지로, 검사용 게이트 단자(22)를 기판 표면에 대해 법선방향에서 볼 때, 게이트 절연막(4) 및 보호 절연막(30)은 콘택트홀의 내부 영역에 남겨져 있다. 따라서, 그 하부의 검사용 게이트 단자(22)가 탐침에 의해 손상받는 것을 방지할 수 있다.
다음으로, 도 3 및 도 8을 참조하여 제 2 실시예의 TFT 기판의 제조방법을 설명한다. Cr 막이 유리 기판 위에 형성되어 게이트 버스 라인(11), 검사용 게이트 단자(22), TAB 게이트 단자(23) 및 TAB 드레인 단자(24)를 남기도록 패턴된다. SiN으로 된 게이트 절연막(4)은 유리 기판(1) 표면 위에 400nm 두께로 퇴적되어 게이트 버스 라인(11), 검사용 게이트 단자(22), TAB 게이트 단자(23) 및 TAB 드레인 단자(24)를 덮고 있다.
게이트 절연막(4)의 표면에는 비정질 실리콘 막이 30nm 두께로 퇴적되어 있다. 이 막 퇴적에서, 기판 온도는 310℃로 설정된다. 이 비정질 실리콘 막은 차후의 공정에 의해 채널층(12)을 형성하도록 패턴된다. SiN 막은 비정질 실리콘 막 표면 위에 120nm 두께로 퇴적된다. 이 SiN 막은 채널 보호막(18)을 남기도록 패턴된다.
채널 보호막(18)을 패턴하는 데 사용되는 레지스트 패턴을 형성하는 방법을 설명한다. 유리 기판(1)은 게이트 버스 라인(11)을 마스크로 사용하여 바닥(도 3의 배면)으로부터 노광되어, 각 게이트 버스 라인(11)의 주변부를 따라 경계를 형성한다. 다음, 통상적인 포토마스크를 사용하여, 바닥으로부터 유리 기판이 노광되어 각 게이트 버스 라인(11)에 직교하는 경계를 형성한다. 노광을 두 번 행한 후, 레지스트 마스크를 현상하여 채널 보호막(18)에 대응하는 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 사용하여 채널 보호막(18)을 남기도록 SiN 막이 에칭된다. 그리고 나서, 레지스트 패턴이 제거된다.
다음, 기판의 전체 표면 위로 30nm 두께의 n+형 비정질 실리콘 막, 20nm 두께의 Ti 막, 100nm 두께의 Al 막 및 100nm 두께의 Ti 막이 순차적으로 퇴적된다.
최상층 Ti 막의 표면에는 소스 전극(13S) 및 드레인 전극(13D)에 대응하는 레지스트 패턴이 형성된다. 이 레지스트 패턴을 마스크로 사용하여 게이트 절연막(4) 위에 형성된 비정질 실리콘 막까지의 층들이 에칭된다.
게이트 버스 라인(11)의 상층 영역에서는, 채널 보호막(18)이 에칭 정지층으로 작용하여 에칭은 채널 보호막(18)의 상부 표면에서 거의 멈추게 된다. 이 에칭 공정에 의하여, 채널층(12), 소스 전극(13S) 및 드레인 전극(13D)이 형성된다. 이와 동시에, 도 3에 도시된 드레인 버스 라인(20) 및 검사용 드레인 단자(21)가 형성된다.
SiN으로 된 보호 절연막(30)이 기판 전체 표면 위에 300nm 두께로 퇴적된다. 보호 절연막(30)의 퇴적은 게이트 절연막(4)의 퇴적과 같은 방법에 의해 행해진다.
콘택트홀(31)은 보호 절연막(30)을 관통하여 형성되고, 이와 동시에 도 4a에 도시된 콘택트홀(25a) 및 도 3에 도시된 콘택트홀(26)이 형성된다. 이 콘택트홀들이 형성되는 것과 동시에, 도 4b에 도시된 콘택트홀(25b)도 제 1 및 제 2 절연막(4,30)을 관통하여 형성된다. 이 콘택트홀들은 SF6및 O2혼합가스를 사용하는 RIE에 의해 형성된다. 에칭 조건은 200 sccm 유량의 SF6, 200 sccm 유량의 O2, 압력은 10 Pa이다.
제 2 실시예에 있어서, 도 8에 도시된 접촉 구조가 TFT(10)의 소스 영역과 화소 전극(35) 사이의 접속에 사용되지만, 도 1에 도시된 제 1 실시예의 구조를 사용할 수도 있다.
도 5는 검사용 드레인 단자의 단면도로서, 제 1 실시예의 접촉구조가 TFT의 소스 영역과 화소 전극(35) 사이의 접속에 사용되고 있다. TFT 기판의 평면도는 도 3에 도시된 제 2 실시예의 TFT 기판의 평면도와 마찬가지이다. 도 4a에 도시된 제 2 실시예에서, 상측 Ti 막(17)은 콘택트홀(25a)의 저면에 남겨져 있다. 반대로, 도 5에 도시된 구조에서는, 콘택트홀(25aa)은 보호 절연막(30)을 관통하여 형성되고, 콘택트홀(25ab)은 도 1에 도시된 콘택트홀(31a,31b)과 마찬가지로 상측 Ti 막(17a)을 관통하여 형성된다.
콘택트홀(25aa,25ab)의 측벽에는 도 1에 도시된 콘택트홀(31a,31b)의 측벽에서와 마찬가지의 단차부가 형성된다. 따라서, 단자 보호 도전막(35a)과 검사용 드레인 단자(21) 사이의 양호한 전기적 접촉을 얻을 수 있다.
도 6a 및 도 6b는 제 2 실시예의 제 1 및 제 2 변형예에 의한 TFT 기판의 평면도이다. 도 3에 도시된 제 2 실시예에 있어서, 콘택트홀(25a)은 검사용 드레인 단자(21)의 외주를 따라 연장된 링형태이고, 콘택트홀(25a)의 외주 및 내주는 거의 직선형이다.
도 6a에 도시된 제 1 변형예에 있어서는, 제 2 실시예의 콘택트홀(25a)의 위치에 복수의 콘택트홀(26)이 배치되어 있다. 콘택트홀(26)은 검사용 드레인 단자(21)의 외주보다 약간 내측으로 이산적으로 배치되며, 외주를 따라 연장되어 있다. 도 6a에 도시된 일점쇄선 A5-A5를 따라서 본 단면도는 도 5에 나타난 바와 같다. 콘택트홀(26)의 외주의 길이의 전체합은 도 3에 도시된 콘택트홀(25a)의 외주의 길이보다 길다. 따라서, 도 5에 도시된 콘택트홀(25aa,25ab)의 측벽의 단차부에서의 테라스(terrace) 영역은 넓어진다. 단자 보호 도전막(35a)과 검사용 드레인 단자(21) 사이의 접촉 저항은 더 낮추어 질 수 있다. 마찬가지로, 도 3에 도시된 접촉 영역에서의 접촉 저항도 복수의 콘택트홀(26)을 형성함으로써 작게 할 수 있다.
도 6b에 도시된 제 2 변형예에 있어서는, 도 3에 도시된 콘택트홀(25a)의 위치에 콘택트홀(27)이 사용된다. 콘택트홀(27)의 외주 및 내주는 지그재그 패턴을 갖는다. 따라서, 제 1 변형예와 마찬가지로, 콘택트홀의 측벽 단차부에서의 테라스 영역은 넓어지고, 단자 보호 도전막(35a)과 검사용 드레인 단자(21) 사이의 접촉 저항도 낮아지게 할 수 있다. 마찬가지로, 도 3에 도시된 접촉 영역에서의 접촉 저항은 콘택트홀(26)의 주변부를 지그재그 패턴으로 형성함으로써 작게 할 수 있다.
상기 실시예에서, 검사용 드레인 단자(21) 및 소스 전극(13S)은 Al 막 및 상측 Ti 막을 사용한다. Al 막 위치에는 Cu, Al 합금 또는 Cu 합금으로 된 막을 사용하고, Ti 막 위치에는 Ti, Mo, W, Ta, 이들의 합금, 이들의 질화물 또는 이들의 산화물 등으로 된 막을 사용할 수도 있으며, 상기 실시예에서 기대되는 같은 효과를 얻을 수 있다.
도 7은 본 발명의 실시예에 의한 TFT 기판을 사용한 액정 표시 장치 패널의 일예를 나타낸 것이다. 복수의 TFT(10)가 유리 기판(1)의 표면에 형성되어 있다. TFT(10)는 제 2 절연막(30)으로 덮여 있다. 각 TFT(10)에 대응하여 ITO 막(35)이 제 2 절연막(30)의 표면 위에 형성되어 있다. 배향막(50)은 제 2 절연막(30) 위에 형성되어 ITO 막(35)을 덮고 있다. 공통 전극(61)은 유리 기판(60)의 표면 위에 형성되어 있고, 또 다른 배향막(62)이 공통 전극(61)의 표면 위에 형성되어 있다.
유리 기판(1,60)은 배향막(50,62)과 함께 서로 마주보도록 배치되어 있다. 액정 재료(70)는 유리 기판(1,60) 사이의 갭에 채워져 있다. 편광막(72,73)은 유리 기판(1,60)의 외면에 위치한다. 필요한 경우 컬러 필터, 광 차단막 등이 유리 기판(60)의 표면에 배치될 수 있다.
상기에서, 본 발명은 바람직한 실시예에 관련하여 설명되었다. 그러나, 본 발명은 상기 실시예에만 한정되는 것은 아니며, 당업자에 의해 여러 가지의 변형, 개선, 조합 등이 가능하다는 것은 자명한 일이다.
이상에서 설명한 바와 같이, Al 또는 Al합금막과 ITO 막 사이의 양호한 전기적 접촉을 확보할 수 있다. 접촉 저항을 낮게 하기 위하여 Al 또는 Al 합금막 사이에 개재시킨 도전막을 얇게 할 수 있다. 이 때문에, 이 도전막을 패턴하기 위한 에칭 시간을 단축시킬 수 있어, 생산성을 향상시킬 수 있다.
또한, 검사용 단자가 단자 보호 도전막으로 덮여 있고, 검사용 단자의 내부에서는, 검사용 단자와 단자 보호 도전막 사이에 절연막이 남아 있다. 이 때문에, 단자 보호 도전막에 탐침을 접촉시킬 때 그 하부의 절연막이 보호막으로 작용하여 검사용 단자의 손상을 방지할 수 있다. 또한, 콘택트홀의 측벽에 형성된 단차부의 테라스 영역의 면적을 크게 하여, 테라스를 통하여 콘택트홀 상하의 도전막을 접촉시킬 수 있으므로, 양자간의 접촉 저항을 줄일 수 있다.
Claims (22)
- Al 또는 주성분으로 Al을 포함하는 합금으로 된 도전막;상기 도전막 위에 배치되며, 제 1 개구부가 형성되어 있고, Al 이외의 재료로 형성된 상측 도전막;상기 상측 도전막 위에 배치되며, 제 2 개구부가 형성되어 있는 절연막으로서, 상기 제 2 개구부의 내벽은 상기 제 1 개구부의 내벽으로부터 후퇴되어 있는 절연막; 및상기 절연막의 상면의 일부와 상기 제 1 및 제 2 개구부의 내면을 덮고 있으며, 상기 제 2 개구부의 내벽의 일부를 형성하는 영역에서 상기 상측 도전막의 상면 일부와 접촉하는 ITO 막을 구비하는 ITO 막 접촉 구조.
- 제 1항에 있어서,상기 상측 도전막의 재료와 ITO 사이의 접촉 저항은 Al과 ITO 사이의 접촉 저항보다 작은 ITO 막 접촉 구조.
- 제 2항에 있어서,상기 상측 도전막은 Ti, Mo, Ta, W, 이들의 산화물 및 이들의 질화물로 구성되는 군으로부터 선택된 재료로 형성되는 ITO 막 접촉 구조.
- 절연성 표면을 갖는 하부 기판;상기 하부 기판의 절연성 표면 위에 배치된 게이트 전극;상기 하부 기판의 절연성 표면과 상기 게이트 전극을 덮는 제 1 절연막;상기 제 1 절연막 위에 상기 게이트 전극을 타고 넘도록 배치되며, 반도체 재료로 형성되는 채널층;상기 게이트 전극의 양측의 상기 채널층의 상면 위에 배치되며, Al 또는 Al 합금으로 형성되는 제 1 및 제 2 도전막;상기 제 1 도전막 위에 배치되고, 제 1 개구부가 형성되어 있는 제 1 상측 도전막;상기 제 2 도전막 위에 배치되는 제 2 상측 도전막;상기 제 1 및 제 2 상측 도전막과 상기 채널층을 덮고, 제 2 개구부가 형성되어 있는 제 2 절연막으로서, 상기 제 2 개구부의 내벽이 상기 제 1 개구부의 내벽으로부터 후퇴되어 있는 제 2 절연막;상기 제 2 절연막의 상면 일부와 상기 제 1 및 제 2 개구부의 내면을 덮고 있으며, 상기 제 2 개구부의 내면의 일부를 형성하는 영역에서 상기 제 1 상측 도전막의 상면 일부와 접촉하는 ITO 막을 구비하는 TFT 기판.
- 제 4항에 있어서,상기 하부 기판의 절연성 표면에 배치되며, 도전성 재료로 형성되는 외부 단자를 더 구비하고,상기 제 1 및 제 2 절연막은 상기 외부 단자를 덮고 있으며, 상기 외부 단자의 상면 일부에 의해 형성되는 저면을 갖는 제 3 개구부가 상기 제 1 및 제 2 절연막을 관통하여 형성되어 있는 TFT 기판.
- 제 5항에 있어서,상기 제 2 절연막의 상기 제 3 개구부의 내벽은 상기 제 1 절연막의 제 3 개구부의 내벽으로부터 후퇴되어 있는 TFT 기판.
- 제 4항에 있어서,상기 제 1 및 제 2 상측 도전막은 Ti, Mo, Ta, W, 이들의 산화물 및 이들의 질화물로 구성되는 군으로부터 선택되는 재료로 형성되는 TFT 기판.
- 하부 기판의 표면에 게이트 전극을 형성하는 단계;상기 하부 기판 위에 상기 게이트 전극을 덮도록 제 1 절연막을 형성하는 단계;상기 제 1 절연막 위에 게이트 전극 위를 타고 넘는 채널층을 형성하고, 상기 채널층의 상면 위에 상기 게이트 전극의 양측 영역을 덮으며, Al 또는 Al 합금으로 된 도전막과 상기 도전막 위에 배치되는 Al 이외의 재료로 된 상측 도전막을 포함하는 소스 전극과 드레인 전극을 형성하는 단계;상기 제 1 절연막 위에 상기 소스 전극과 상기 드레인 전극을 덮도록 제 2 절연막을 형성하는 단계;상기 소스 전극에 대응하는 영역의 상기 제 2 절연막과 상기 소스 전극의 상측 도전막을 관통하여 제 1 개구부를 형성하는 단계로서, 상기 제 2 절연막의 제 1 개구부의 내벽이 상기 상측 도전막의 제 1 개구부의 내벽으로부터 후퇴되도록 제 1 개구부를 형성하는 단계; 및상기 제 1 개구부의 내면 및 상기 제 2 절연막의 표면 일부 위에 ITO 막을 형성하는 단계를 구비하는 TFT 기판의 제조방법.
- 제 8항에 있어서,상기 제 1 개구부를 형성하는 단계는, 제 2 절연막이 횡방향으로도 에칭되고 상측 도전막이 상기 하부 기판 표면에 대해 거의 법선 방향으로만 에칭되는 조건하에서, 상기 제 2 절연막과 상측 도전막을 부분적으로 에칭하는 TFT 기판의 제조방법.
- 제 8항에 있어서,상기 게이트 전극을 형성하는 단계는 게이트 전극이 형성된 영역 이외의 영역에서 하부 기판 표면 위에 외부 단자를 형성하는 단계를 포함하고,상기 제 1 절연막을 형성하는 단계는 상기 제 1 절연막으로 상기 외부 단자를 덮고,상기 제 2 절연막을 형성하는 단계는 상기 외부 단자 상방으로 상기 제 1 절연막 위에 상기 제 2 절연막을 형성하고,상기 제 1 개구부를 형성하는 단계는 상기 외부 단자에 대응하는 영역에서 상기 제 1 및 제 2 절연막을 관통하여 제 2 개구부를 형성하는 단계를 포함하는 TFT 기판의 제조방법.
- 제 10항에 있어서,상기 제 1 및 제 2 절연막은 SiN으로 형성되며, 상기 제 2 절연막은 상기 제 1 절연막이 형성될 때 사용된 기판 온도보다 높은 기판 온도에서 형성되는 TFT 기판의 제조방법.
- 주 표면을 갖는 기판;상기 기판의 주 표면에 형성되며, 게이트 전극과, 채널층과, 소스 전극 및 드레인 전극을 각각 포함하는 복수의 박막 트랜지스터;상기 기판의 주 표면에 형성되며, 적어도 하나의 상기 박막 트랜지스터의 게이트 전극 및 드레인 전극 중 하나에 접속되는 제 1 단자;상기 복수의 박막 트랜지스터와 상기 제 1 단자를 덮도록 상기 기판의 주 표면에 형성되어 있는 보호 절연막;상기 각 박막 트랜지스터의 소스 전극에 대응하는 위치에 상기 보호 절연막을 관통하여 상기 소스 전극의 상면까지 형성되는 제 1 콘택트홀;상기 각 박막 트랜지스터에 대응하는 상기 보호 절연막 위에 형성되며, 상기 제 1 콘택트홀을 경유하여 대응하는 박막 트랜지스터의 소스 전극에 접속되는 화소 전극;상기 제 1 단자에 대응하는 위치에 상기 보호 절연막을 관통하여 상기 제 1 단자의 상면까지 형성되고, 상기 기판의 주 표면에 대해 법선방향에서 볼 때 상기 제 1 단자의 내부 영역에 상기 보호 절연막이 남도록 배치되는 제 2 콘택트홀; 및상기 보호 절연막 위에 형성되고, 상기 제 2 콘택트홀을 경유하여 상기 제 1 단자에 접속되고, 상기 제 1 단자의 내부 영역에 남겨진 상기 보호 절연막을 덮으며, 상기 화소 전극과 동일한 재료로 형성되는 제 1 단자 보호 도전막을 구비하는 박막 트랜지스터 기판.
- 제 12항에 있어서,상기 제 2 콘택트홀은 상기 기판의 주 표면에 대해 법선 방향에서 볼 때 상기 제 1 단자의 외주보다 내측에 배치되고, 상기 외주를 따라 연장되어 있는 박막 트랜지스터 기판.
- 제 12항에 있어서,상기 기판의 주 표면과 상기 보호 절연막 사이에 배치되고, 적어도 하나의 상기 박막 트랜지스터의 하나의 게이트 전극 및 드레인 전극 중 다른 하나에 접속되는 제 2 단자;상기 제 2 단자에 대응하는 위치에 상기 보호 절연막을 관통하여 상기 제 2 단자의 상면까지 형성되고, 상기 기판의 주 표면에 대해 법선방향에서 볼 때 상기 제 2 단자의 내부 영역에 상기 보호 절연막이 남도록 배치되는 제 3 콘택트홀;상기 보호 절연막 위에 형성되고, 상기 제 3 콘택트홀을 경유하여 상기 제 2 단자에 접속되고, 상기 제 2 단자의 내부 영역에 남겨진 상기 보호 절연막을 덮으며, 상기 화소 전극과 동일한 재료로 형성되는 제 2 단자 보호 도전막을 더 구비하는 박막 트랜지스터 기판.
- 제 14항에 있어서,상기 박막 트랜지스터는 상기 채널층이 게이트 전극 위에 배치된 역 스태거 형 박막 트랜지스터로서, 상기 박막 트랜지스터의 게이트 전극과 상기 채널층 사이에 게이트 절연막을 더 구비하고,상기 소스 전극은 적어도 제 1 도전층 및 상기 제 1 도전층 위에 형성된 제 2 도전층을 포함하고,상기 제 1 콘택트홀은 상기 제 2 도전층도 관통하여 형성되고, 상기 제 1 콘택트홀의 측벽은 상기 제 1 도전층의 상면의 일부에 의해 형성된 단차부를 가지며,상기 화소 전극은 상기 제 1 콘택트홀의 측벽의 단차부에서 상기 제 2 도전층의 상면과 접촉하며,상기 제 1 단자는 상기 박막 트랜지스터의 상기 드레인 전극에 접속되고, 적어도 상기 소스 전극의 상기 제 1 및 제 2 도전층과 동일한 제 1 도전층 및 제 2 도전층을 포함하고,상기 제 2 콘택트홀은 상기 제 1 단자의 상기 제 2 도전층도 관통하여 형성되고, 상기 제 2 콘택트홀의 측벽은 상기 제 1 도전층의 상면의 일부에 의해 형성된 단차부를 가지며,상기 제 1 단자 보호 도전막은 상기 제 2 콘택트홀의 측벽의 단차부에서 상기 제 2 도전막의 상면과 접촉하는 박막 트랜지스터 기판.
- 제 15항에 있어서,상기 제 1 및 제 2 도전층과 상기 화소 전극은 상기 화소 전극과 상기 제 2 도전층 사이의 접촉 저항이 상기 화소 전극과 상기 제 1 도전층 사이의 접촉 저항보다 낮도록 된 재료로 형성되어 있는 박막 트랜지스터 기판.
- 제 15항에 있어서,상기 제 2 콘택트홀은 이산적으로 분포된 복수의 콘택트홀을 포함하는 박막 트랜지스터 기판.
- 제 15항에 있어서,상기 제 2 콘택트홀의 가장자리 형태는 상기 기판 주 표면에 대해 법선 방향에서 볼 때 지그재그 패턴을 포함하는 박막 트랜지스터 기판.
- 주 표면을 가지는 기판;상기 기판의 주 표면에 형성되며, 게이트 전극, 채널층, 소스 전극 및 드레인 전극을 각각 포함하는 역 스태거 형 박막 트랜지스터인 복수의 박막 트랜지스터;상기 기판의 주 표면에 형성되며, 적어도 하나의 상기 박막 트랜지스터의 드레인 전극과 접속되며, 적어도 제 1 도전막과 상기 제 1 도전막 위에 형성된 제 2 도전막을 포함하는 접촉 영역;상기 박막 트랜지스터와 상기 접촉 영역을 덮도록 상기 기판의 주 표면 위에 형성된 보호 절연막;상기 보호 절연막을 관통하여 상기 각 박막 트랜지스터의 소스 전극에 대응하는 위치에 형성되는 제 1 콘택트홀;상기 각 박막 트랜지스터에 대응하여 상기 보호 절연막 위에 형성되고, 상기 제 1 콘택트홀을 경유하여 대응하는 박막 트랜지스터의 소스 전극에 접속되는 화소 전극;상기 접촉 영역에 대응하는 위치에 상기 보호 절연막과 상기 제 2 도전막을 관통하여 형성되고, 상기 제 2 도전막의 상면의 일부에 의해 형성된 단차부를 갖는 제 2 콘택트홀;상기 접촉 영역에 대응하여 상기 보호 도전막 위에 형성되고, 상기 제 2 콘택트홀을 경유하여 상기 접촉 영역에 접속되고, 상기 제 2 콘택트홀의 측벽상에 단차부를 형성하는 상기 제 2 도전막의 상면에 전기적으로 접속된 단자 도전막을 구비하는 박막 트랜지스터 기판.
- 제 19항에 있어서,상기 제 1 및 제 2 도전층과 상기 화소 전극은 상기 화소 전극과 상기 제 2 도전층 사이의 접촉 저항이 상기 화소 전극과 상기 제 1 도전층 사이의 접촉 저항보다 낮도록 된 재료로 형성되는 박막 트랜지스터 기판.
- 제 19항에 있어서,상기 제 2 콘택트홀은 이산적으로 분포된 복수의 콘택트홀을 포함하는 박막 트랜지스터 기판.
- 제 19항에 있어서,상기 제 2 콘택트홀의 가장자리 형태는 상기 기판의 주 표면에 대해 법선 방향에서 볼 때 지그재그 패턴을 포함하는 박막 트랜지스터 기판.
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