KR20080057386A - 표시 기판 및 이의 제조 방법 - Google Patents

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KR20080057386A
KR20080057386A KR1020060130583A KR20060130583A KR20080057386A KR 20080057386 A KR20080057386 A KR 20080057386A KR 1020060130583 A KR1020060130583 A KR 1020060130583A KR 20060130583 A KR20060130583 A KR 20060130583A KR 20080057386 A KR20080057386 A KR 20080057386A
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장종웅
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곽윤희
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삼성전자주식회사
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Abstract

브릿지 전극과 화소 전극간의 쇼트 불량을 개선하기 위한 표시 기판 및 이의 제조 방법이 개시된다. 표시 기판은, 제1 금속패턴, 제1 절연층, 제2 금속패턴, 화소 전극, 브릿지 전극 및 더미 패턴층을 포함한다. 제1 절연층은 제1 방향으로 연장된 게이트 배선들 및 게이트 배선들 사이에서 제1 방향으로 연장된 스토리지 공통배선들을 포함한다. 제1 절연층은 제1 금속패턴이 형성된 기판 상에 형성된다. 제2 금속패턴은 제1 절연층 상에 형성되며, 게이트 배선들과 교차하여 기판 상에 복수의 단위 화소들을 정의하는 데이터 배선들을 포함한다. 화소 전극은 제1 및 제2 금속패턴이 형성된 기판 상에서 단위 화소에 대응하여 형성된다. 브릿지 전극은 서로 인접하는 행의 임의의 동일 열에 배치된 단위 화소들 내에 형성된 스토리지 공통배선들을 전기적으로 연결시키며, 화소 전극과 동일층에 형성된다. 더미 패턴층은 브릿지 전극과 화소 전극 사이에 형성되며, 제1 금속패턴에 중첩되도록 형성된다. 브릿지 전극과 화소 전극 사이에, 제1 금속 패턴에 중첩되는 더미 패턴층을 형성함으로써 상기 제1 금속 패턴 상에 증착되는 박막들을 정테이퍼 각도로 형성할 수 있다.
브릿지 전극, 역테이퍼, 쇼트 불량, 스토리지 공통배선

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 영역 M을 확대 도시한 확대도이다.
도 3은 도 1의 I-I'선을 따라 절단한 단면도이다.
도 4 내지 도 8은 도 3에 도시된 표시 기판의 제조 방법을 도시한 공정도들이다.
도 9는 더미 패턴층을 형성하지 않는 종래의 구조와 더미 패턴층을 형성한 본 발명의 실시예를 비교하여 도시한 개념도이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 베이스 기판 120 : 게이트 절연층
131 : 반도체층 132 : 오믹 콘택층
A : 액티브층 DP : 더미 패턴층
150 : 패시베이션층 160 : 투명 전극층
PE : 화소 전극 B : 브릿지 전극
C1 : 제1 콘택부 C2 : 제2 콘택부
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 공정 불량을 방지하기 위한 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 표시 기판 상에는 서로 교차하는 게이트 배선들과 데이터 배선들에 의해 복수의 단위 화소들이 정의되며, 상기 게이트 배선들 사이에는 상기 게이트 배선들과 동일 방향으로 연장된 스토리지 공통배선이 형성된다.
최근에는, 공통 전압이 인가되는 스토리지 공통배선의 저항값을 낮추기 위하여, 인접하는 행에 형성된 스토리지 공통배선들을 전기적으로 연결시키는 브릿지 전극을 적용한 구조가 개발된 바 있다. 상기 브릿지 전극과 화소 전극은 동일한 도전성 물질층을 패터닝하여 형성되며, 상기 화소 전극과 상기 브릿지 전극은 서로 인접하게 형성된다.
한편, 게이트 배선과 스토리지 공통배선은 제1 금속층을 패터닝하여 형성되는 제1 금속패턴이며, 상기 제1 금속패턴은 공정 여건 상 베이스 기판으로부터 수직하거나, 역테이퍼 각도로 절단면이 형성되는 것이 일반적이다.
이에 따라, 상기 역테이퍼 각도의 절단면 상에 증착되는 박막들은 상기 제1 금속패턴의 절단면과 마찬가지로 역테이퍼 각도를 갖도록 증착될 수 있다. 역테이퍼 각도로 박막들이 증착될 경우, 역테이퍼 각도에 의한 하부 틈새가 형성된다.
상기 브릿지 전극과 상기 브릿지 전극에 인접하는 화소 전극 사이에 제1 금속패턴이 형성될 경우, 상기 브릿지 전극과 화소 전극을 패터닝 하는 식각 공정이 종료한 후에도, 상기 하부 틈새로 상기 도전성 물질층이 잔류하여 상기 브릿지 전극과 화소 전극이 물리적으로 연결될 수 있다.
이와 같을 경우, 공통 전압이 인가되는 브릿지 전극과, 화소 전압이 인가되는 화소 전극간에 쇼트 불량이 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 화소 전극과 브릿지 전극 간의 쇼트 불량을 개선하기 위한 표시 기판을 제공하는 것이다.
본 발명의 복적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 실시예에 따른 표시 기판은, 제1 금속패턴, 제1 절연층, 제2 금속패턴, 화소 전극, 브릿지 전극 및 더미 패턴층을 포함한다. 상기 제1 절연층은 제1 방향으로 연장된 게이트 배선들 및 상기 게이트 배선들 사이에서 상기 제1 방향으로 연장된 스토리지 공통배선들을 포함한다. 상기 제1 절연층은 상기 제1 금속패턴이 형성된 기판 상에 형성된다. 상기 제2 금속패턴은 상기 제1 절연층 상에 형성되며, 상기 게이트 배선들과 교차하여 상기 기판 상에 복수의 단위 화소들을 정의하는 데이터 배선들을 포함한다. 상기 화소 전극은 상기 제1 및 제2 금속패턴이 형성된 상기 기판 상에서 상기 단위 화소에 대응하여 형성된다. 상기 브릿지 전극은 서로 인접하는 행의 임의의 동일 열에 배치된 단위 화소들 내에 형성된 스토리지 공통배선들을 전기적으로 연결시키며, 상기 화소 전 극과 동일층에 형성된다. 상기 더미 패턴층은 상기 브릿지 전극과 상기 브릿지 전극에 인접하는 상기 화소 전극 사이에 형성되며, 상기 제1 금속패턴에 중첩되도록 형성된다.
상기한 본 발명의 다른 목적을 실현하기 위하여 실시예에 따른 표시 기판의 제조 방법은 기판 상에 제1 방향으로 연장되는 게이트 배선들 및 상기 게이트 배선들 사이에서 상기 제1 방향으로 연장된 스토리지 공통배선들을 포함하는 제1 금속패턴을 형성한다. 상기 제1 금속패턴이 형성된 기판 상에는 제1 절연층을 형성한다. 상기 제1 절연층 상에는 상기 게이트 배선들과 교차하여 상기 기판 상에 복수의 단위 화소들을 정의하는 데이터 배선들을 포함하는 제2 금속패턴을 형성한다. 상기 제2 금속패턴이 형성된 기판 상에는 제2 절연층을 형성한다. 상기 제2 절연층 상에는 상기 단위 화소에 대응하는 화소 전극 및 서로 인접하는 행 내의 임의의 동일 열에 배치된 단위 화소들에 형성된 스토리지 공통배선들을 전기적으로 연결시키는 브릿지 전극을 형성한다. 상기 브릿지 전극과 상기 브릿지 전극에 인접하는 상기 화소 전극 사이에 형성되며, 제1 금속패턴에 중첩되도록 더미 패턴층을 형성한다.
이러한 표시 기판 및 이의 제조 방법에 의하면, 브릿지 전극과 화소 전극 사이에, 제1 금속 패턴에 중첩되는 더미 패턴층을 형성함으로써 상기 제1 금속 패턴 상에 증착되는 박막들을 정테이퍼 각도로 형성할 수 있다. 이에 따라, 브릿지 전극과 화소 전극 사이에 도전성 잔류물이 남지 않으므로, 브릿지 전극과 화소 전극이 전기적으로 쇼트 되는 것을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이고, 도 2는 도 1의 영역 M을 확대 도시한 확대도이고, 도 3은 도 1의 I-I'선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 표시 기판(100)은 베이스 기판(110), 게이트 배선들(GLn,GLn+1), 스토리지 공통배선들(STLn,STLn+1), 게이트 절연층(120), 데이터 배선들(DLm,DLm+1,DLm+2,DLm+3) 박막 트랜지스터(TFT), 패시베이션층(150), 화소 전극(PE), 브릿지 전극(B) 및 더미 패턴층(DP)을 포함한다.
상기 베이스 기판(110)은 일례로, 광이 투과할 수 있는 투명 재질로 이루어진다.
상기 베이스 기판(110)상에는 제1 방향(X)으로 연장된 상기 게이트 배선들(GLn,GLn+1) 및 상기 게이트 배선들(GLn,GLn+1) 사이에서 상기 제1 방향(X)으로 연장된 상기 스토리지 공통배선들(STLn,STLn+1)이 형성된다. 상기 게이트 배선들 및 상기 스토리지 공통배선들(STLn,STLn+1)은 제1 금속층을 패터닝하여 형성된 제1 금속패턴이다.
상기 제1 금속패턴은 공정 여건 상 절단면이 역테이퍼 각도로 형성되는 것이 일반적이다.
상기 제1 금속패턴이 형성된 상기 베이스 기판(110) 상에는 상기 게이트 절연층(120)이 형성된다. 상기 게이트 절연층(120)은 일례로 질화 실리콘(SiNx)으로 이루어진다.
이때, 상기 게이트 절연층(120)은 상기 제1 금속패턴의 절단면을 따라 역테이퍼 각도로 증착될 수 있다.
상기 게이트 절연층(120) 상에는 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장되며, 상기 게이트 배선들(GLn,GLn+1)과 교차하는 영역마다 단위 화소들(P1,P2,P3...)을 정의하는 데이터 배선들(DLm,DLm+1,DLm+2..)이 형성된다. 상기 데이터 배선들(DLm,DLm+1,DLm+2..)은 제2 금속층을 패터닝하여 형성된 제2 금속패턴이다. 상기 게이트 배선들(GLn,GLn+1)은 상기 단위 화소들(P1,P2,P3..)의 행을 정의하고, 상기 데이터 배선들(DLm,DLm+1,DLm+2..)은 상기 단위 화소들(P1,P2,P3..)의 열을 정의한다.
이에 따라, 상기 베이스 기판(110) 상에는 제n 번째 행의 제m 번째 열에 형성되는 제1 화소(P1), 제n 번째 행의 제m+1 번째 열에 형성되는 제2 화소(P2), 제 n번째 행의 제 m+2번째 열에 형성되는 제3 화소(P3), 제n+1번째 행의 제m 번째 열에 형성되는 제4 화소(P4), 제n+1 번째 행의 제m+1 번째 열에 형성되는 제5 화소(P5) 및 제n+1 번째 행의 제 m+2 번째 열에 형성되는 제6 화소(P6)를 포함하는 복수의 단위 화소들이 정의된다.
상기 단위 화소들(P1,P2,P3P,P4,P5,P6...)내에는 상기 각각의 단위 화소를 정의하는 게이트 배선들과 데이터 배선들에 연결된 박막 트랜지스터(TFT)가 형성된다. 이때, 각 단위 화소에 형성되는 박막 트랜지스터의 구성 요소는 동일하나, 그 형상에 있어서는 각 단위 화소 마다 약간의 변형이 있을 수 있다.
상기 제1 화소(P1)와 상기 제4 화소(P4)는 서로 인접하는 행에서, 동일한 열 에 형성되는 단위 화소들이다.
상기 제1 화소(P1) 및 제4 화소(P4) 내에 형성된 박막 트랜지스터(TFT)들은 동일한 형상으로 형성되므로 제4 화소(P4)에 형성된 박막 트랜지스터(TFT)를 예로 들어 설명하도록 한다. 박막 트랜지스터(TFT)는 게이트 전극(G), 액티브층(A), 소스 전극(S) 및 드레인 전극(D)을 포함한다. 상기 게이트 전극(G)은 상기 제n+1 번째 게이트 배선(GLn+1)으로부터 상기 제4 화소(P4) 내로 돌출된다. 상기 액티브층(A)은 상기 게이트 절연층(120) 상에서 상기 게이트 전극(G)과 중첩되도록 형성되며, 반도체층(131) 및 오믹 콘택층(132)이 적층된 구조로 형성된다.
상기 반도체층(131)은 일례로, 비정질 실리콘으로 이루어지며, 상기 오믹 콘택층(132)은 일례로, 이온 도핑된 비정질 실리콘으로 이루어진다.
상기 소스 전극(S)은 상기 제m 번째 데이터 배선(DLm)으로부터 돌출되며 상기 액티브층(A)과 일부 중첩된다. 상기 드레인 전극(D)은 상기 소스 전극(S)으로부터 소정 간격 이격되어 형성되며, 상기 액티브층(A)과 일부 중첩된다. 이때, 상기 소스 전극(S)과 상기 드레인 전극(D) 사이에서 노출된 상기 액티브층(A)에서는 상기 오믹 콘택증(132)이 제거되어 상기 반도체층(131)이 노출된다.
한편, 상기 스토리지 공통배선들(STLn,STLn+1)은 일례로 각 단위 화소(P1,P2,P3..) 내에서, 각 단위 화소(P1,P2,P3..)를 정의하는 게이트 배선들 및 데이터 배선들에 인접하거나, 중첩되도록 네 변을 갖도록 형성된다. 이와 달리, 상기 스토리지 공통배선들(STLn,STLn+1)은 제1 방향(X)으로 연장되는 직선 형상으로 형성될 수도 있으며 상기 스토리지 공통배선들(STLn,STLn+1)의 형상은 얼마든지 변 형될 수 있다.
그러나, 본 실시예에서는 설명의 편의를 위해 일부 단위 화소에 형성된 스토리지 공통배선들(STLn,STLn+1) 내에 제1 콘택부(C1)와 제2 콘택부(C2)를 정의하도록 한다.
구체적으로, 상기 제1 콘택부(C1)와 제2 콘택부는 서로 인접하는 행에서, 동일한 열에 형성되는 단위 화소들 중 임의의 단위 화소들 내에만 정의된다. 일례로, 상기 제1 콘택부(C1)와 제2 콘택부(C2)는 상기 제m 번째 열에 형성된 단위 화소들에만 정의된다. 즉, 상기 제1 콘택부(C1)와 제2 콘택부(C2)는 제1 화소(P1) 및 제4 화소(P4)에 형성된 스토리지 공통배선들(STLn,STLn+1)에만 정의된다.
예를 들어, 상기 제1 화소(P1)에 형성되는 제1 콘택부(C1)는 제n번째 게이트 배선에 인접하도록 상기 제n번째 스토리지 공통배선(STLn)으로부터 돌출된다. 상기 제1 화소(P1)에 형성되는 제2 콘택부(C2)는 제n+1 번째 게이트 배선(미도시)에 인접하게 형성된다. 또한, 상기 제4 화소(P4)에 형성되는 제1 콘택부(C1)는 제n+1 번째 게이트 배선(GLn+1)에 인접하게 형성되고, 제4 화소(P4)에 형성되는 제2 콘택부(미도시)는 제n+2번째 게이트 배선(미도시)에 인접하게 형성된다.
한편, 상기 박막 트랜지스터(TFT)가 형성된 베이스 기판(110) 상에는 패시베이션층(150)이 형성된다. 상기 패시베이션층(150)은 일례로, 질화 실리콘(SiNx) 내지는 산화 실리콘(SiOx)으로 이루어진다. 또한, 상기 패시베이션층(150)과 상기 게이트 절연층(120) 내에는 상기 드레인 전극(D)의 일단부를 노출시키는 콘택홀(CH)과, 상기 제1 화소(P1)에 형성된 스토리지 공통배선(STLn)의 일부를 노출시키는 제 1 홀(H1) 및 상기 제4 화소(P4)에 형성된 스토리지 공통배선(STLn+1)의 일부를 노출시키는 제2 홀(H2)이 형성된다.
구체적으로, 상기 제1 홀(H1)은 제1 콘택부(C1) 상에 형성된다. 상기 제2 홀(H2)은 제2 콘택부(C2) 상에 형성된다.
한편, 상기 제1 금속패턴의 절단면 상에 형성되는 상기 패시베이션층(150)은 상기 게이트 절연층(120)과 마찬가지로 역테이퍼 각도를 갖도록 증착된다.
상기 콘택홀(CH), 제1 홀(H1) 및 제2 홀(H2)이 형성된 패시베이션층(150) 상에는 각각의 단위 화소(P)에 대응하는 화소 전극(PE) 및 상기 제1 홀(H1)과 제2 홀(H2)을 통해 상기 제1 화소(P1)와 제4 화소(P4)에 형성된 스토리지 공통배선(STLn,STLn+1)들을 전기적으로 연결시키는 브릿지 전극(B)이 형성된다.
상기 브릿지 전극(B)은 서로 인접하는 행에 형성된 스토리지 공통배선들을 전기적으로 연결시킴으로써 스토리지 공통배선에 인가되는 전압의 저항값을 낮춰주는 기능을 한다.
상기 화소 전극(PE)과 상기 브릿지 전극(B)은 투명 전극층을 패터닝하여 동시에 형성된다. 이때, 상기 브릿지 전극(B)과 화소 전극(PE) 사이에 스토리지 공통배선과 같은 제1 금속패턴이 배치되어 있을 경우, 상기 제1 금속패턴 상에 형성되는 게이트 절연층(120)과 패시베이션층(160)은 상기 제1 금속패턴의 테이퍼 각도에 의해 역테이퍼 형상으로 증착된다.
이에 따라, 도 2를 참조하면, 제1 절단면(a)과 같이 브릿지 전극(B)과 화소 전극(PE) 사이에 배치된 제1 금속패턴의 절단면에서는 상기 역테이퍼 각도로 증착 된 게이트 절연층(120)과 패시베이션층(150)에 의해 상기 투명 전극층이 상기 화소 전극(PE) 및 브릿지 전극(B) 패터닝 후에도 상기 역테이퍼의 하부 공간에 잔류하게 될 가능성이 있다. 상기 역테이퍼의 하부 공간에 투명 전극층이 잔류할 경우, 화소 전압이 인가되는 화소 전극(PE)과 공통 전압이 인가되는 브릿지 전극(B)이 전기적으로 연결되어 쇼트 불량이 발생할 수 있다.
따라서, 본 발명에서는 상기 브릿지 전극(B)과 상기 브릿지 전극(B)에 인접하는 화소 전극(PE) 사이에 배치된 제1 금속패턴에 중첩되는, 더미 패턴층(DP)을 형성한다.
상기 더미 패턴층(DP)은 상기 제2 금속패턴으로 형성되거나, 상기 액티브층(A)과 동시에 패터닝된다. 본 실시예에서는 상기 액티브층(A)과 동시에 패터닝되어 반도체층(131)과 오믹 콘택층(132)이 적층된 구조의 더미 패턴층(DP)으로 도시하였다.
상기 제2 금속패턴과 상기 액티브층(A)은 공정 여건상 절단면이 정 테이퍼 각을 갖도록 형성되므로 상기 더미 패턴층(DP) 상에 증착되는 패시베이션층(150) 역시 정 테이퍼 각을 갖게 된다. 이에 따라, 화소 전극과 브릿지 전극을 패터닝 하는 식각 공정에서, 상술한 역테이퍼의 하부 공간에 투명 전극층이 잔류함으로써 발생하는 화소 전극(PE)과 브릿지 전극(B) 간의 전기적 쇼트를 방지할 수 있다.
한편, 본 발명의 실시예에서는 브릿지 전극(B)이 형성된 제1 화소(P1)와 제4 화소(P4)를 예로 들어 설명하였으나, 제1 화소(P1) 및 제4 화소(P4)와 같은 임의의 단위 화소를 제외한 나머지 단위 화소에는 상기 브릿지 전극(B)이 형성되지 않는 다. 이에 따라, 스토리지 공통배선들(STLn,STLn+1)에 제1 콘택부(C1) 내지 제2 콘택부(C2)도 정의되지 않으며, 박막 트랜지스터(TFT)의 형상이 제1 화소(P1) 및 제4 화소(P4)에 형성된 박막 트랜지스터(TFT)와 상이한 형상으로 형성될 수 있다.
상기 제1 화소(P1) 및 제4 화소(P4)는 일례로, 액정표시장치에 배치되는 적색, 녹색 청색의 컬러 필터 중 청색 컬러 필터가 배치되는 단위 화소들이다.
이하, 본 발명의 실시예에 따른 표시 기판의 제조 방법을 상세하게 설명하도록한다.
도 4 내지 도 8은 도 3에 도시된 표시 기판의 제조 방법을 도시한 공정도들이다.
도 1 및 도 4를 참조하면, 베이스 기판(110) 상에 제1 금속층을 형성한다. 상기 제1 금속층은 예를 들어, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다. 바람직하게는 상기 제1 금속층은 몰리브덴층과 알루미늄층이 적층된 구조로 형성된다.
이어서, 상기 제1 금속층 상에 제1 포토레지스트막(미도시)을 도포한다. 이어서, 포토리소그라피(PHOTOLITHOGRAPHY) 공정으로 상기 제1 포토레지스트막을 패터닝하여 제1 포토레지스트 패턴(PR1)을 형성하고, 상기 포토레지스트 패턴(PR1)을 이용한 식각 공정으로 상기 제1 금속층(미도시)을 패터닝하여, 게이트 배선들(GLn,GLn+1), 상기 게이트 배선들(GLn,GLn+1)로부터 돌출된 게이트 전극(G) 및 스토리지 공통배선들(STLn,STLn+1) 을 포함하는 제1 금속패턴을 형성한다. 상기 제 1 금속패턴을 형성하는 식각 공정은 일례로, 습식 식각 공정으로 진행된다. 이때, 상기 제1 금속패턴의 식각 공정에서는 공정 시간, 식각 용액의 종류와 같은 공정 조건에 의해 상기 제1 금속패턴의 절단면이 베이스 기판(110)의 표면으로부터 수직하게 형성되거나, 역 테이퍼 각도를 갖도록 형성되는 것이 일반적이다.
상기 스토리지 공통배선들(STLn,STLn+1)은 일례로 각 단위 화소(P1,P2,P3..) 내에서, 각 단위 화소(P1,P2,P3..)를 정의하는 게이트 배선들 및 데이터 배선들에 인접하거나, 중첩되도록 네 변을 갖도록 형성된다. 이와 달리, 상기 스토리지 공통배선들(STLn,STLn+1)은 제1 방향(X)으로 연장되는 직선 형상으로 형성될 수도 있으며 상기 스토리지 공통배선들(STLn,STLn+1)의 형상은 얼마든지 변형될 수 있다.
그러나, 본 실시예에서는 설명의 편의를 위해 일부 단위 화소에 형성된 스토리지 공통배선들(STLn,STLn+1) 내에 제1 콘택부(C1)와 제2 콘택부(C2)를 정의하도록 한다.
구체적으로, 상기 제1 콘택부(C1)와 제2 콘택부는 서로 인접하는 행에서, 동일한 열에 형성되는 단위 화소들 중 임의의 단위 화소들 내에만 정의된다. 일례로, 상기 제1 콘택부(C1)와 제2 콘택부(C2)는 상기 제m 번째 열에 형성된 단위 화소들에만 정의된다. 즉, 상기 제1 콘택부(C1)와 제2 콘택부(C2)는 제1 화소(P1) 및 제4 화소(P4)에 형성된 스토리지 공통배선들(STLn,STLn+1)에만 정의된다.
예를 들어, 상기 제1 화소(P1)에 형성되는 제1 콘택부(C1)는 제n번째 게이트 배선에 인접하도록 상기 제n번째 스토리지 공통배선(STLn)으로부터 돌출된다. 상기 제1 화소(P1)에 형성되는 제2 콘택부(C2)는 제n+1 번째 게이트 배선(미도시)에 인 접하게 형성된다. 또한, 상기 제4 화소(P4)에 형성되는 제1 콘택부(C1)는 제n+1 번째 게이트 배선(GLn+1)에 인접하게 형성되고, 제4 화소(P4)에 형성되는 제2 콘택부(미도시)는 제n+2번째 게이트 배선(미도시)에 인접하게 형성된다.
상기 제1 금속패턴을 형성하는 식각 공정이 종료하면 상기 제1 금속패턴 상에 잔류하는 제1 포토레지스트 패턴(PR1)을 스트립 용액을 이용하여 제거한다.
도 1 및 도 4를 참조하면, 상기 제1 금속패턴이 형성된 베이스 기판(110) 상에 화학 기상 증착 방법을 이용하여 게이트 절연층(120), 반도체층(131) 및 오믹 콘택층(132)을 연속적으로 형성한다. 일례로, 상기 게이트 절연층(120)은 질화 실리콘 내지는 산화 실리콘으로 이루어진다. 상기 반도체층(131)은 비정질 실리콘으로 이루어진다. 상기 오믹 콘택층(132)은 이온 도핑된 비정질 실리콘으로 이루어진다. 상기 제1 금속패턴의 절단면이 역테이퍼 각도로 형성되었으므로 상기 제1 금속패턴의 절단면 상에 증착되는 상기 게이트 절연층(120), 반도체층(131) 및 오믹 콘택층(132)은 역테이퍼 각을 갖도록 증착될 수 있다.
이어서, 상기 오믹 콘택층(132) 상에 제2 포토레지스트막(미도시)을 도포하고, 포토리소그라피 공정으로 상기 제2 포토레지스트막을 패터닝하여 제2 포토레지스트 패턴(PR2)을 형성한다. 다음으로, 상기 제2 포토레지스트 패턴(PR2)을 이용한 식각 공정으로 상기 오믹 콘택층(132) 및 상기 반도체층(131)을 동시에 패터닝하여 상기 게이트 전극(G)과 중첩되는 액티브층(A)을 형성한다. 이와 동시에, 상기 오믹 콘택층(132)과 반도체층(131)을 패터닝하여 상기 더미 패턴층(DP)을 형성한다. 이와 달리, 상기 더미 패턴층(DP)은 후술하는 제2 금속패턴으로 형성할 수도 있으나, 본 실시예에서는 상기 오믹 콘택층(132)과 반도체층(131)이 적층된 구조의 더미 패턴층(DP)으로 도시하도록 한다.
상기 더미 패턴층(DP)은 후속 공정에 의해 형성되는 브릿지 전극(B)과 상기 브릿지 전극(B)에 인접하는 화소 전극(PE) 사이에 배치된 상기 제1 금속패턴에 중첩되도록 형성되며, 상기 제1 금속패턴의 폭보다 넓은 폭으로 패터닝되는 것이 바람직하다.
상기 액티브층(A) 및 더미 패턴층(DP)은 건식 식각 방법으로 식각되어 절단면이 정테이퍼 각도를 갖도록 형성된다.
도 1 및 도 6을 참조하면, 상기 액티브층(A) 및 더미 패턴층(DP)이 형성된 베이스 기판(110) 상에 제2 금속층(미도시)을 형성한다. 상기 제2 금속층은 예를 들어, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다. 바람직하게는, 상기 제2 금속층은 몰리브덴층, 알루미늄층, 몰리브덴층이 순차적으로 적층된 구조로 형성된다.
이어서, 상기 제2 금속층 상에 제3 포토레지스트막(미도시)을 도포하고, 포토리소그라피 공정으로 상기 제3 포토레지스트막을 패터닝하여 제3 포토레지스트 패턴(PR3)을 형성한다. 다음으로, 상기 제3 포토레지스트 패턴(PR3)을 이용한 식각 공정으로 상기 제2 금속층을 패터닝하여 데이터 배선(DL), 소스 전극(S) 및 드레인 전극(D)을 포함하는 제2 금속패턴을 형성한다.
다음으로, 상기 소스 전극(S)과 상기 드레인 전극(D)의 이격부에서 노출된 상기 오믹 콘택층(132)을 식각한다. 상기 오믹 콘택층(132)의 식각은 건식식각으로 진행되는 것이 바람직하다.
이에 따라, 게이트 전극(G), 제1 액티브층(A1), 소스 전극(S) 및 드레인 전극(D)을 포함하는 스위칭 소자(TFT)가 형성된다.
상기 오믹 콘택층(132)의 식각 공정이 종료하면 상기 스위칭 소자(TFT) 상에 잔류하는 상기 제3 포토레지스트 패턴(PR3)을 스트립 용액으로 제거한다.
한편, 본 발명의 다른 실시예에 따라, 상기 더미 패턴층(DP)을 상기 액티브층(A)과 동시에 형성하지 않고, 상기 제2 금속패턴으로 형성할 경우에도 상기 제2 금속패턴은 정테이퍼 각도를 갖도록 절단면이 형성된다. 제1 금속패턴과 제2 금속 패턴의 절단면의 테이퍼 각도 차이는, 상기 제1 금속층과 제2 금속층의 구성 요소, 식각 공정에 소요되는 시간 및 식각액의 종류에 기인한다.
도 1 및 도 7을 참조하면, 상기 스위칭 소자(TFT)가 형성된 베이스 기판(110) 상에 화학 기상 증착 방법을 이용하여 패시베이션층(150)을 형성한다. 상기 패시베이션층(150)은 일례로, 질화 실리콘 내지는 산화 실리콘으로 형성할 수 있다. 이때, 상기 후속 공정에 의해 형성되는 브릿지 전극(B)과 화소 전극(PE) 사이에 배치되는 제1 금속패턴 상에는 절단면이 정테이퍼 각도를 갖는 더미 패턴층(DP)이 형성되었으므로, 상기 패시베이션층(150) 역시 상기 더미 패턴층(DP) 상에서 정테이퍼 각도를 갖도록 증착된다. 즉, 상기 브릿지 전극(B)과 화소 전극(PE) 사이에 배치된 제1 금속패턴 상에 상기 더미 패턴층(DP)이 형성되지 않았을 경우, 상기 패시베이션층(150) 역시 상기 제1 금속패턴의 절단면을 따라 역 테이퍼 각도 를 갖도록 증착되었을 것이다. 그러나, 본 발명에서는 상기 더미 패턴층(DP)을 형성함으로써 상기 브릿지 전극(B)과 화소 전극(PE) 사이에 배치된 제1 금속패턴 상에 정테이퍼각을 갖도록 패시베이션층(150)이 형성된다.
이어서, 상기 패시베이션층(150) 상에 제4 포토레지스트막(미도시)을 도포하고, 포토리소그라피 공정으로 제4 포토레지스트 패턴(PR4)을 형성한다.
다음으로, 상기 제4 포토레지스트 패턴(PR4)을 이용한 식각 공정으로 상기 패시베이션층(150)을 식각하여 상기 드레인 전극(D)의 일단부를 노출시키는 콘택홀(CH)을 형성한다. 또한, 상기 콘택홀(CH)을 형성하는 식각 공정 시, 식각률을 조절하여 게이트 절연층(120)까지 식각한다. 이에 따라, 상기 패시베이션층(150)과 게이트 절연층(120) 내에는 상기 제1 화소(P1)에 형성된 스토리지 공통배선(STLn)의 일부를 노출시키는 제1 홀(H1)과 상기 제4 화소(P4)에 형성된 스토리지 공통배선(STLn+1)의 일부를 노출시키는 제2 홀(H2)이 형성된다.
바람직하게는, 상기 제1 홀(H1)은 제1 콘택부(C1)에 대응하도록 형성되고, 상기 제2 홀(H2)은 제2 콘택부(C2)에 대응하도록 형성된다.
이어서, 상기 패시베이션층(150) 상에 형성된 상기 제4 포토레지스트 패턴(PR4)을 스트립 용액으로 제거한다.
도 1 및 도 8을 참조하면, 상기 콘택홀(CH), 상기 제1 및 제2 홀(H1,H2)이 형성된 패시베이션층(140) 상에 투명한 도전성 물질로 이루어진 투명 전극층(160)을 형성한다. 상기 투명 전극층(160)은 일례로, 인듐 틴 옥사이드, 인듐 징크 옥사이드, 비정질 인듐 틴 옥사이드 등으로 형성할 수 있으며 스퍼터링 방법으로 증착 한다.
이어서, 상기 투명 전극층 상에 제5 포토레지스트막(미도시)을 도포하고 포토리소그라피 공정으로 상기 제5 포토레지스트막을 패터닝하여 제5 포토레지스트 패턴(PR5)을 형성한다. 다음으로, 상기 제5 포토레지스트 패턴(PR5)을 이용한 식각 공정으로 상기 투명 전극층(160)을 식각하여 도 3에 도시된 바와 같은 화소 전극(PE) 및 상기 제1 콘택부(C1)와 제2 콘택부(C2)를 전기적으로 연결시키는 브릿지 전극(B)을 형성한다.
상기 화소 전극(PE)과 상기 브릿지 전극(B)은 소정 간격 이격되어 형성되므로 전기적으로 절연된다.
상기 화소 전극(PE)은 상기 콘택홀(CH)을 통해 상기 드레인 전극(D)과 접촉하며 상기 스위칭 소자(TFT)로부터 화소 전압을 인가받는다.
상기 브릿지 전극(B)은 상기 제1 홀(H1)과 제2 홀(H2)을 통해 상기 제1 콘택부(C1) 및 제2 콘택부(C2)와 접촉하며 상기 제1 화소(P1)에 형성된 스토리지 공통배선(STLn)과 제4 화소(P4)에 형성된 스토리지 공통배선(STLn+1)을 전기적으로 연결시킨다. 이에 따라, 스토리지 공통배선들(STLn,STLn+1)의 저항값이 감소하며, 각 단위 화소에 충전되는 스토리지 캐패시턴스의 용량을 균일하게 할 수 있다.
한편, 상기 브릿지 전극(B)과 상기 화소 전극(PE) 사이에 배치된 제1 금속패턴 상에는 상기 더미 패턴층(DP)이 형성됨에 따라, 상기 투명 전극층(160) 역시 상기 더미 패턴층(DP) 상에서 정테이퍼 각을 갖도록 증착된다. 이에 따라, 상기 화소 전극(PE) 및 브릿지 전극(B)을 패터닝하는 식각 공정에서 상기 더미 패턴층(DP)에 대응하는 패시베이션층(150) 상에 형성된 투명 전극층이 완전히 제거된다. 이에 따라, 상기 브릿지 전극(B)과 상기 화소 전극(PE)이 물리적으로 완전히 분리되므로 브릿지 전극(B)과 화소 전극(PE)간의 쇼트 불량을 방지할 수 있다.
도 9는 더미 패턴층을 형성하지 않는 종래의 구조와 더미 패턴층을 형성한 본 발명의 실시예를 비교하여 도시한 개념도이다.
도 9에서는 도 2의 II-II'선을 따라 절단한 단면을 이용하여 종래 구조인 비교예와, 본 발명의 실시예를 비교하였다.
도 2 및 도 9를 참조하면, 더미 패턴층을 형성하지 않은 종래 구조인 경우, 화소 전극 및 브릿지 전극을 형성하는 식각 공정후, 제1 절단면(a) 상에 형성된 패시베이션층(150)의 역테이퍼 각도로 인해 형성된 하부 틈새에 투명 전극층의 잔류물질(R)이 남게 된다. 상기 잔류물질(R)은 상기 제1 절단면(a)을 따라 잔류하여 상기 브릿지 전극(B)과 화소 전극(PE)을 물리적으로 연결시킬 수 있다.
이에 반해, 실시예에서는 더미 패턴층(DP)이 형성됨에 따라 상기 패시베이션층(150)이 정테이퍼 각도로 증착되므로, 비교예에서와 같은 하부 틈새가 형성되지 않는다. 이에 따라, 브릿지 전극(B) 및 화소 전극(PE)을 패터닝 하는 식각 공정 후에 투명 전극층의 잔류물질이 남지 않는다. 이에 따라, 브릿지 전극(B)과 화소 전극(PE)을 전기적으로 완전히 절연시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 브릿지 전극과 화소 전극 사이에 형성된 제1 금속 패턴 상에 더미 패턴층을 형성함으로써 상기 제1 금속 패턴 상에 증착되는 박막들을 정테이퍼 각도로 형성할 수 있다. 이에 따라, 브릿지 전극과 화소 전극사이에 도전성 잔류물이 남지 않으므로, 브릿지 전극과 화소 전극이 전기적으로 쇼트 되는 것을 방지할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을것이다.

Claims (11)

  1. 제1 방향으로 연장된 게이트 배선들 및 상기 게이트 배선들 사이에서 상기 제1 방향으로 연장된 스토리지 공통배선들을 포함하는 제1 금속패턴;
    상기 제1 금속패턴이 형성된 기판 상에 형성되는 제1 절연층;
    상기 제1 절연층 상에 형성되며, 상기 게이트 배선들과 교차하여 상기 기판 상에 복수의 단위 화소들을 정의하는 데이터 배선들을 포함하는 제2 금속패턴;
    상기 제1 및 제2 금속패턴이 형성된 상기 기판 상에서 상기 단위 화소들에 대응하여 형성되는 화소 전극;
    서로 인접하는 행의 임의의 동일 열에 배치된 단위 화소들 내에 형성된 상기 스토리지 공통배선들을 전기적으로 연결시키며, 상기 화소 전극과 동일층에 형성되는 브릿지 전극; 및
    상기 브릿지 전극과 상기 화소 전극 사이에 형성되며, 상기 제1 금속패턴과 중첩되는 더미 패턴층을 포함하는 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 상기 더미 패턴층은 상기 제2 금속패턴으로 형성되는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 단위 화소 내에는 상기 게이트 배선으로부터 돌출된 게이트 전극, 상기 게이트 전극에 대응하여 상기 게이트 절연층 상에 형성되며, 반 도체층 및 오믹 콘택층이 적층된 구조의 액티브층, 상기 데이터 배선으로부터 돌출되며 상기 액티브층과 일부 중첩되는 소스 전극 및 상기 소스 전극으로부터 소정간격 이격되어 상기 액티브층과 일부 중첩되는 드레인 전극을 포함하는 스위칭 소자가 형성된 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 더미 패턴층은 상기 액티브층과 동일 재질로 동일층에 형성되는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 제2 금속패턴과 상기 화소 전극 사이에 형성되며, 상기 스토리지 공통배선들을 일부 노출시키는 홀이 형성된 제2 절연층을 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 제5항에 있어서, 상기 더미 패턴층에 의해 상기 브릿지 전극과 상기 화소 전극 사이에 형성된 상기 제1 금속패턴 상에는 정 테이퍼 각도로 상기 제2 절연층이 적층되는 것을 특징으로 하는 표시 기판.
  7. 기판 상에 제1 방향으로 연장되는 게이트 배선들 및 상기 게이트 배선들 사이에서 상기 제1 방향으로 연장되는 스토리지 공통배선들을 포함하는 제1 금속패턴을 형성하는 단계;
    상기 제1 금속패턴이 형성된 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 게이트 배선들과 교차하여 상기 기판 상에 복수의 단위 화소들을 정의하는 데이터 배선들을 포함하는 제2 금속패턴을 형성하는 단계;
    상기 제2 금속패턴이 형성된 상기 기판 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 상기 단위 화소들에 대응하는 화소 전극 및 서로 인접하는 행 내의 임의의 동일 열에 배치된 상기 단위 화소들 내에 형성된 상기 스토리지 공통배선들을 전기적으로 연결시키는 브릿지 전극을 형성하는 단계; 및
    상기 브릿지 전극과 상기 화소 전극 사이에 형성되며, 상기 제1 금속패턴에 중첩되는 더미 패턴층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  8. 제7항에 있어서, 상기 제2 절연층을 패터닝하여 서로 인접하는 행 내의 임의의 동일 열에 배치된 상기 단위 화소들 내에 형성된 상기 스토리지 공통배선들을 일부 노출시키는 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  9. 제8항에 있어서, 상기 더미 패턴층은 상기 제2 절연층을 형성하기 이전에 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제9항에 있어서, 상기 더미 패턴층은 상기 제2 금속패턴으로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 제9항에 있어서, 상기 제1 절연층과 상기 제2 금속패턴 사이에 반도체층 및 오믹 콘택층을 순차적으로 형성하는 단계; 및
    상기 반도체층 및 오믹 콘택층을 동시에 패터닝하여, 상기 게이트 배선으로부터 돌출된 게이트 전극에 대응하는 액티브층 및 상기 더미 패턴층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법
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