JP4184522B2

JP4184522B2 - 薄膜トランジスタ基板

Info

Publication number: JP4184522B2
Application number: JP2250199A
Authority: JP
Inventors: 徹也藤川; 英智助則; 省吾林; 義規田中; 正博木原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-01-29
Filing date: 1999-01-29
Publication date: 2008-11-19
Anticipated expiration: 2019-01-29
Also published as: JP2000221542A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に用いられる薄膜トランジスタ（ＴＦＴ）基板に関し、特に基板上に外部との接続用端子が設けられた薄膜トランジスタ基板に関する。
【０００２】
【従来の技術】
図８は、従来のＴＦＴ基板の表面上に形成された端子の断面図を示す。ガラス基板１の表面をゲート絶縁膜４が覆っている。ゲート絶縁膜４の一部の表面上に、アモルファスシリコン膜１２ａが形成されている。アモルファスシリコン膜１２ａの上に、端子２１ａが形成されている。端子２１ａは、アモルファスシリコン膜１４ａ、下側Ｔｉ膜１５ａ、Ａｌ膜１６ａ、及び上側Ｔｉ膜１７ａがこの順番に積層された積層構造を有する。画素部においては、アモルファスシリコン膜１２ａはＴＦＴのチャネル層を構成し、アモルファスシリコン膜１４ａから上側Ｔｉ膜１７ａまでの４層はＴＦＴのソース電極、ドレイン電極及びドレインバスラインを構成する。
【０００３】
アモルファスシリコン膜１２ａから上側Ｔｉ膜１７ａまでの積層構造を覆うように、ゲート絶縁膜４の上に保護絶縁膜３０が形成されている。端子２１ａの上方の領域に、保護絶縁膜３０を貫通するコンタクトホール３２が形成されている。コンタクトホール３２の内面及びその周辺の保護絶縁膜３０の表面を、インジウム錫オキサイド（ＩＴＯ）からなる端子保護導電膜３５ａが覆う。端子保護導電膜３５ａは、端子２１ａの腐食や損傷を防止する。端子保護導電膜３５ａの形成は、画素部の画素電極の形成と同時に行われる。
【０００４】
端子保護導電膜３５ａの表面に探針を接触させ、導通試験や絶縁試験を行うことができる。また、テープ自動ボンディング（ＴＡＢ）用の端子も、図８に示す端子と同様の構造を有する。
【０００５】
【発明が解決しようとする課題】
図８に示す端子保護導電膜３５ａの表面に探針を接触させた時に、探針が端子保護導電膜３５ａを突き破り、その下の上側Ｔｉ膜１７ａやＡｌ膜１６ａに傷を付けてしまう場合があった。
【０００６】
本発明の目的は、探針を接触させても傷が付きにくく、接続の信頼性の高い端子構造を有するＴＦＴ基板を提供することである。
【０００７】
【課題を解決するための手段】
本発明の一観点によると、
主表面を有する基板と、
前記基板の主表面上に形成され、各々、ゲート電極、チャネル層、ソース電極、及びドレイン電極を含んで構成される複数の薄膜トランジスタと、
前記基板の主表面上に形成され、少なくとも一つの前記薄膜トランジスタのゲート電極及びドレイン電極のうち一方の電極に接続された第１の端子と、
前記複数の薄膜トランジスタ及び第１の端子を覆うように、前記基板の主表面上に形成された保護絶縁膜と、
前記薄膜トランジスタの各々のソース電極に対応する位置に形成され、前記保護絶縁膜を貫通して該ソース電極の上面まで達する第１のコンタクトホールと、
前記保護絶縁膜の上に、前記薄膜トランジスタの各々に対応して形成され、前記第１のコンタクトホール内を経由して、対応する薄膜トランジスタのソース電極に接続された画素電極と、
前記第１の端子に対応する位置に形成され、前記保護絶縁膜を貫通して該第１の端子の上面まで達し、基板法線方向から見たとき、前記第１の端子の外周よりも内側に、その外周に沿って連続的にまたは離散的に配置されて、該第１の端子の内奥部には前記保護絶縁膜を残す第２のコンタクトホールと、
前記保護絶縁膜の上に形成され、前記第２のコンタクトホール内を経由して前記第１の端子に接続され、該第１の端子の内奥部上に残された前記保護絶縁膜を覆い、前記画素電極と同一材料で形成された第１の端子保護導電膜と
を有する薄膜トランジスタ基板が提供される。
【０００８】
第１の端子の内奥部上に残された保護絶縁膜の上の第１の端子保護導電膜に探針を接触させることにより、所望のＴＦＴのゲート電極またはドレイン電極に電圧を印可することができる。探針の接触部の下には、保護絶縁膜が残っているため、探針が第１の端子を損傷させることを防止できる。
【０００９】
本発明の他の観点によると、主表面を有する基板と、前記基板の主表面上に形成され、各々ゲート電極、ゲート絶縁膜、チャネル層、ソース電極、及びドレイン電極を含んで構成され、ゲート電極の上にゲート絶縁膜が配置された逆スタガード型の薄膜トランジスタと、前記基板の主表面上に形成され、少なくとも一つの前記薄膜トランジスタのドレイン電極に接続され、第１の導電膜及びその上に配置された第２の導電膜を少なくとも有する繋換部と、前記薄膜トランジスタ及び繋換部を覆うように前記基板の主表面上に形成された保護絶縁膜と、前記薄膜トランジスタの各々のソース電極に対応して配置され、前記保護絶縁膜を貫通する第１のコンタクトホールと、前記保護絶縁膜の上に、前記薄膜トランジスタの各々に対応して形成され、前記第１のコンタクトホール内を経由して、対応する薄膜トランジスタのソース電極に接続された画素電極と、前記繋換部に対応して配置され、前記保護絶縁膜及び第２の導電膜を貫通し、側面に、該第２の導電膜の上面の一部により画定された段差が形成されている第２のコンタクトホールと、前記保護絶縁膜の上に、前記繋換部に対応して配置され、前記第２のコンタクトホール内を経由して前記繋換部に接続され、かつ、該第２のコンタクトホールの側面上の段差を画定している前記第２の導電膜の上面に電気的に接触している端子導電膜とを有する薄膜トランジスタ基板が提供される。
【００１０】
端子導電膜が、第２の導電膜の上面の一部に接触し、第２の導電膜を介して第１の導電膜に電気的に接続される。端子導電膜と第１の導電膜とを直接接触させると接触抵抗が大きくなってしまう場合でも、両者間の良好な電気的接続を確保することが可能になる。
【００１１】
【発明の実施の形態】
図１は、本発明の第１の実施例によるＴＦＴ基板の部分平面図を示す。ガラス基板の表面上に、行方向に延在する複数のゲートバスライン１１が配置されている。ゲートバスライン１１は、例えばＣｒで形成される。各ゲートバスラン１１の一端（図１では右端）に検査用ゲート端子２２が配置され、他端にＴＡＢ用ゲート端子２３が配置されている。ゲートバスライン１１は、ＳｉＮからなるゲート絶縁膜で覆われている。
【００１２】
このゲート絶縁膜の上に、列方向に延在する複数のドレインバスライン２０が配置されている。ドレインバスライン２０は、Ｔｉ膜／Ａｌ膜／Ｔｉ膜の３層構造を有する。各ドレインバスライン２０の一端（図１では下端）に検査用ドレイン端子２１が配置され、他端にＴＡＢ用ドレイン端子２４が配置されている。
【００１３】
ゲートバスライン１１とドレインバスライン２０との交差箇所の各々にＴＦＴ１０が配置されている。相互に隣接する２本のゲートバスライン１１及び相互に隣接する２本のドレインバスライン２０に囲まれた領域内に画素電極３５が配置されている。ＴＦＴ１０のドレイン１３Ｄは、対応するドレインバスライン２０に接続されている。ＴＦＴ１０のソース電極１３Ｓは、対応する画素電極３５に接続されている。
【００１４】
ＴＦＴ１０に対応するゲートバスライン１１が、当該ＴＦＴ１０のゲート電極を兼ねている。ＴＦＴ毎に配置されたチャネル保護膜１８が、当該ＴＦＴ１０のチャネル層を覆っている。
【００１５】
検査用ドレイン電極端子２１は、ドレインバスライン２０と同一の層内に同一工程で形成され、対応するドレインバスライン２０に連続する。検査用ドレイン電極端子２１の上層に端子保護導電膜３５ａが配置されている。両者は、コンタクトホール２５ａ内を経由して相互に接続されている。
【００１６】
検査用ゲート端子２２は、ゲートバスライン１１と同一の層内に同一工程で形成され、対応するゲートバスライン１１に連続する。検査用ゲート端子２２の上層に端子保護導電膜３５ｂが配置されている。両者は、コンタクトホール２５ｂ内を経由して相互に接続されている。ＴＡＢ用ゲート端子２３の上層にも、検査用ゲート端子２２と同様に端子保護導電膜３５ｂが配置されている。
【００１７】
ＴＡＢドレイン端子２４は、ゲートバスライン１１と同一の層内に同一工程で形成される。ＴＡＢドレイン端子２４の上層にも、端子保護導電膜３５ｃが配置されている。両者は、コンタクトホール２５ｃ内を経由して相互に接続されている。端子保護導電膜３５ｃは、繋換部２４Ａにおいて、コンタクトホール２６内を経由して対応するドレインバスライン２０に接続されている。
【００１８】
１つのＴＡＢ用ゲート端子２３と、それに対応する検査用ゲート端子２２との間に電圧を印可することにより、ゲートバスライン１１の導通不良を発見することができる。同様に、ドレインバスライン２０の導通不良を発見することができる。また、検査用ゲート端子２２と検査用ドレイン端子２１との間に電圧を印可することにより、両者間の絶縁不良を発見することができる。
【００１９】
ＴＡＢ用ドレイン端子２４が、ゲートバスライン１１と同一の層内に配置されているのは、ＴＡＢ用ドレイン端子２４とＴＡＢ用ゲート端子２３とを、同一の積層構造にするためである。
【００２０】
図２（Ａ）は、図１の一点鎖線Ａ２−Ａ２における断面図を示す。ガラス基板１の表面をゲート絶縁膜４が覆う。ゲート絶縁膜４の一部の表面上に、アモルファスシリコン膜１２ａが形成されている。アモルファスシリコン膜１２ａの上に、検査用ドレイン端子２１が形成されている。検査用ドレイン端子２１は、アモルファスシリコン膜１４ａ、下側Ｔｉ膜１５ａ、Ａｌ膜１６ａ、及び上側Ｔｉ膜１７ａがこの順番に積層された積層構造を有する。
【００２１】
ゲート絶縁膜４の上に、検査用ドレイン端子２１を覆うように保護絶縁膜３０が形成されている。コンタクトホール２５ａが保護絶縁膜３０を貫通する。コンタクトホール２５ａは、図１に示すように、検査用ドレイン端子２１の外周よりもやや内側に配置され、その外周に沿った環状の形状を有する。このため、検査用ドレイン端子２１を基板法線方向から見たとき、その内奥部に保護絶縁膜３０が残っている。
【００２２】
保護絶縁膜３０の上に、検査用ドレイン端子２１を覆うように、端子保護導電膜３５ａが配置されている。端子保護導電膜３５ａは、コンタクトホール２５ａ内を経由して検査用ドレイン端子２１に接触している。
【００２３】
検査時には、検査用ドレイン端子２１の内奥部上に残っている保護絶縁膜３０の上の端子保護導電膜３５ａに探針を接触させる。探針の接触部の下に保護絶縁膜３０が残っているため、その下の検査用ドレイン端子２１が、探針によって傷つけられることを防止できる。
【００２４】
図２（Ｂ）は、図１の一点鎖線Ｂ２−Ｂ２における断面図を示す。ガラス基板１の表面上にＣｒからなる検査用ゲート端子２２が形成されている。ガラス基板１の上に、検査用ゲート端子２２を覆うようにゲート絶縁膜４及び保護絶縁膜３０が積層されている。コンタクトホール２５ｂが、ゲート絶縁膜４及び保護絶縁膜３０の２層を貫通する。コンタクトホール２５ｂは、図１に示すように、検査用ゲート端子２２の外周よりもやや内側に配置され、その外周に沿った環状の形状を有する。
【００２５】
保護絶縁膜３０の上に、検査用ゲート端子２２を覆うように、端子保護導電膜３５ｂが配置されている。端子保護導電膜３５ｂは、コンタクトホール２５ｂ内を経由して検査用ゲート端子２２に接触している。図２（Ａ）に示す検査用ドレイン端子２１の場合と同様に、検査用ゲート端子２２を基板法線方向から見たとき、その内奥部にゲート絶縁膜４及び保護絶縁膜３０が残っている。このため、検査用ゲート端子２２が、探針によって傷つけられることを防止できる。
【００２６】
図３は、図１の一点鎖線Ａ３−Ａ３における断面図を示す。ゲートバスライン１１が、ガラス基板１の表面上に配置されている。ゲートバスライン１１を覆うようにガラス基板１の表面上にゲート絶縁膜４が配置されている。チャネル層１２が、ゲート絶縁膜４の上に、ゲートバスライン１１を跨ぐように配置されている。チャネル層１２の表面のうちゲート電極１１の上方の領域は、チャネル保護膜１８で保護されている。
【００２７】
チャネル層１２の表面のうちゲート電極１１の両側の領域は、それぞれソース電極１３Ｓ及びドレイン電極１３Ｄで覆われている。ソース電極１３Ｓ及びドレイン電極１３Ｄは、下から順番にｎ⁺型アモルファスＳｉ膜１４、下側Ｔｉ膜１５、Ａｌ膜１６、及び上側Ｔｉ膜１７が積層された４層構造を有する。
【００２８】
このように構成されたＴＦＴ１０を覆うように、ゲート絶縁膜４の上に保護絶縁膜３０が配置されている。保護絶縁膜３０の、ソース電極１３Ｓに対応する位置にコンタクトホール３１が形成されている。コンタクトホール３１の内面及び保護絶縁膜３０の一部の領域上にＩＴＯからなる画素電極３５が配置されている。画素電極３５は、コンタクトホール３１の底面においてソース電極１３Ｓに接続される。
【００２９】
Ａｌ膜１６とアモルファスＳｉ膜１４との間に下側Ｔｉ膜１５が挿入されているのは、Ａｌの拡散による素子特性の劣化を防止するためである。Ａｌ膜１６と画素電極３５とを直接接触させると、接触抵抗が高くなる。Ａｌ膜１６とＩＴＯ膜３５との間に上側Ｔｉ膜１７を挿入することにより、接触抵抗を低くすることができる。
【００３０】
次に、図１〜３に示すＴＦＴ基板の製造方法を説明する。ガラス基板１の表面上にＣｒ膜を形成し、このＣｒ膜をパターニングしてゲートバスライン１１、検査用ゲート端子２２、ＴＡＢ用ゲート端子２３、及びＴＡＢ用ドレイン端子２４を残す。ゲートバスライン１１、検査用ゲート端子２２、ＴＡＢ用ゲート端子２３、及びＴＡＢ用ドレイン端子２４を覆うように、ガラス基板１の表面上にＳｉＮからなる厚さ４００ｎｍのゲート絶縁膜４を堆積する。ゲート絶縁膜４の堆積は、原料ガスとしてＳｉＨ₄とＮＨ₃を用いた化学気相成長（ＣＶＤ）により行う。成膜時の基板温度は３２０℃とする。
【００３１】
ゲート絶縁膜４の表面上に、厚さ３０ｎｍのアモルファスＳｉ膜を堆積する。このアモルファスＳｉ膜の堆積は、原料ガスとしてＳｉＨ₄を用いたＣＶＤにより行う。成膜時の基板温度は３１０℃とする。このアモルファスシリコン膜は、後の工程でパターニングされ、チャネル層１２を構成する。
【００３２】
アモルファスＳｉ膜の表面上に、厚さ１２０ｎｍのＳｉＮ膜を堆積し、このＳｉＮ膜をパターニングしてチャネル保護膜１８を残す。チャネル保護膜１８となるＳｉＮ膜の堆積は、原料ガスとしてＳｉＨ₄とＮＨ₃を用いたＣＶＤにより行う。成膜時の基板温度は３２０℃とする。
【００３３】
チャネル保護膜１８をパターニングするためのレジストパターンの形成方法について説明する。ガラス基板１の裏（図３においては下面）側から、ゲートバスライン１１をマスクとして露光することにより、ゲートバスライン１１の縁に沿った境界を画定する。次に、通常のフォトマスクを用い、ガラス基板１の表側から露光することにより、ゲートバスライン１１に直交する境界を画定する。２回の露光の後、レジスト膜を現像して、チャネル保護膜１８に対応したレジストパターンを形成する。このレジストパターンをマスクとしてＳｉＮ膜をエッチングし、チャネル保護膜１８を残す。その後、レジストパターンを除去する。
【００３４】
次に、基板全面上に、厚さ３０ｎｍのｎ⁺型アモルファスＳｉ膜、厚さ２０ｎｍのＴｉ膜、厚さ１００ｎｍのＡｌ膜、及び厚さ１００ｎｍのＴｉ膜を順番に堆積する。アモルファスＳｉ膜の堆積は、原料ガスとしてＳｉＨ₄とＰＨ₃を用い、基板温度２５０℃としたＣＶＤにより行う。Ｔｉ及びＡｌ膜の堆積は、室温でのスパッタリングにより行う。
【００３５】
最も上のＴｉ膜の表面上に、ソース電極１３Ｓ及びドレイン電極１３Ｄに対応したレジストパターンを形成する。このレジストパターンをマスクとして、ゲート絶縁膜４の上に形成されているアモルファスＳｉ膜までをエッチングする。このエッチングは、Ｃｌ₂とＢＣｌ₃との混合ガスを用いた反応性イオンエッチング（ＲＩＥ）により行う。Ｃｌ₂とＢＣｌ₃の流量は、例えば共に１００ｓｃｃｍとする。
【００３６】
ゲートバスライン１１の上方の領域では、チャネル保護膜１８がエッチング停止層として働き、この上面でエッチングがほぼ停止する。このエッチングにより、チャネル層１２、ソース電極１３Ｓ、及びドレイン電極１３Ｄが形成される。同時に、図１に示すドレインバスライン２０及び検査用ドレイン端子２１が形成される。
【００３７】
基板全面上に、ＳｉＮからなる厚さ３００ｎｍの保護絶縁膜３０を堆積する。保護絶縁膜３０の堆積は、ゲート絶縁膜４の堆積と同様の方法で行う。
【００３８】
保護絶縁膜３０にコンタクトホール３１を形成すると同時に、図２（Ａ）に示すコンタクトホール２５ａ及び図１に示すコンタクトホール２６を形成する。これらのコンタクトホールの形成と同時に、第１及び第２のの絶縁膜４及び３０に、図２（Ｂ）に示すコンタクトホール２５ｂを形成する。これらのコンタクトホールの形成は、ＳＦ₆とＯ₂との混合ガスを用いたＲＩＥにより行う。エッチング条件は、ＳＦ₆の流量２００ｓｃｃｍ、Ｏ₂の流量２００ｓｃｃｍ、圧力１０Ｐａである。
【００３９】
次に、第２の実施例について説明する。上記第１の実施例では、図３のコンタクトホール３１と図２（Ｂ）のコンタクトホール２５ｂとを同時に形成する。このため、コンタクトホール２５ｂの部分のゲート絶縁膜４が除去されるまでの期間、コンタクトホール３１の底面に露出した上側Ｔｉ膜１７がエッチング雰囲気に晒される。この期間に上側Ｔｉ膜１７がエッチングされてその下のＡｌ膜１６が露出すると、画素電極３５とソース電極１３Ｓとの良好な電気的接触を得ることが困難になる。これを回避するために、上側Ｔｉ膜１７を十分厚くしておく。
【００４０】
ところが、上側Ｔｉ膜１７を厚くすると、上側Ｔｉ膜１７からアモルファスシリコン膜１２までの積層をパターニングするときのエッチング時間が長くなる。製造コストの低減を図るためには、エッチング時間を短くすることが好ましい。第２の実施例は、上側Ｔｉ膜１７を比較的薄くしても、画素電極３５とソース電極１３Ｓとの良好な電気的接続を確保することを可能とするものである。
【００４１】
図４は、第２の実施例によるＴＦＴ基板のＴＦＴ部分の断面図を示す。図３に示す第１の実施例によるＴＦＴ基板においては、コンタクトホール３１の底面に上側Ｔｉ膜１７が残っていた。これに対し、第２の実施例では、保護絶縁膜３０にコンタクトホール３１ｂが形成され、上側Ｔｉ膜１７にも、それを貫通するコンタクトホール３１ａが形成されている。
【００４２】
基板法線方向から見たとき、コンタクトホール３１ａの外周は、コンタクトホール３１ｂの外周よりもやや内側に位置する。すなわち、コンタクトホール３１ａと３１ｂの側面には、その繋換部に、上側Ｔｉ膜１７の上面の一部により画定された段差が形成される。画素電極３５は、この段差部において上側Ｔｉ膜１７の上面に接触する。画素電極３５が上側Ｔｉ膜１７を介してＡｌ膜１６に接続されるため、画素電極３５とソース電極１３Ｓとの良好な電気的接続を確保することが可能になる。
【００４３】
次に、コンタクトホール３１ｂ及び３１ａの形成方法について説明する。上側Ｔｉ膜１７の厚さを２０ｎｍとする。また、保護絶縁膜３０の堆積時の基板温度を、ゲート絶縁膜４の成膜時の基板温度よりも低い２３０℃とする。
【００４４】
保護絶縁膜３０の所定の領域をレジストパターンでマスクし、コンタクトホール３１ｂを形成する。コンタクトホール３１ｂの形成は、ＳＦ₆とＯ₂との混合ガスを用いたＲＩＥにより行う。エッチング条件は、ＳＦ₆の流量２００ｓｃｃｍ、Ｏ₂の流量２００ｓｃｃｍ、圧力１０Ｐａである。このエッチング条件では、保護絶縁膜がサイドエッチングされる。また、上側Ｔｉ膜１７もエッチングされるが、Ｔｉ膜のエッチングはイオン衝突時の衝撃による作用が大きいため、ほぼ基板面に対して法線方向にエッチングが進む。このため、上側Ｔｉ膜１７に形成されるコンタクトホール３１ａの外周が、保護絶縁膜３０に形成されるコンタクトホール３０ｂの外周よりも外側に位置するようになる。
【００４５】
図５は、第２の実施例によるＴＦＴ基板の検査用ドレイン端子の断面図を示す。なお、第２の実施例によるＴＦＴ基板の平面図は、図１に示す第１の実施例のＴＦＴ基板の平面図と同様である。図２（Ａ）に示す第１の実施例では、コンタクトホール２５ａの底面に上側Ｔｉ膜１７ａが残っていた。これに対し、第２の実施例では、図４のコンタクトホール３１ａ、３１ｂの部分と同様に、保護絶縁膜３０を貫通するコンタクトホール２５ａａ、及び上側Ｔｉ膜１７ａを貫通するコンタクトホール２５ａｂが形成されている。
【００４６】
コンタクトホール２５ａａ及び２５ａｂの側面には、図４のコンタクトホール３１ａ及び３１ｂの側面の段差と同様の段差が形成されている。このため、端子保護導電膜３５ａと検査用ドレイン端子２１との良好な電気的接続を確保することができる。
【００４７】
図６（Ａ）及び（Ｂ）は、それぞれ第２の実施例の第１及び第２の変形例によるＴＦＴ基板の検査用ドレイン端子の平面図を示す。第２の実施例では、図１に示すように、コンタクトホール２５ａが検査用ドレイン端子２１の外周に沿った環状の形状を有していた。その内周及び外周はほぼ直線である。
【００４８】
図６（Ａ）に示す第１の変形例では、第２の実施例のコンタクトホール２５ａの代わりに、複数のコンタクトホール２６が配置されている。コンタクトホール２６は、検査用ドレイン端子２１の外周よりもやや内側に、その外周に沿って離散的に配列している。図６（Ａ）の一点鎖線Ａ５−Ａ５における断面図は、図５に示された断面図と同一である。コンタクトホール２６の外周の長さの総和は、図１に示すコンタクトホール２５ａの外周の長さよりも長い。このため、図５に示すコンタクトホール２５ａａ及び２５ａｂの境界の段差のテラスに相当する部分の面積が大きい。従って、端子保護導電膜３５ａと検査用ドレイン端子２１との接触抵抗をより低くすることが可能になる。同様に、図１の繋換部２４Ａにおいても、コンタクトホール２６を複数個設けることにより、接触抵抗を低くすることが可能になる。
【００４９】
図６（Ｂ）に示す第２の変形例では、図１のコンタクトホール２５ａの変わりに、コンタクトホール２７が配置されている。コンタクトホール２７の内周及び外周は、ジグザグパターンとされている。このため、第１の変形例の場合と同様に、コンタクトホールの側面に形成される段差のテラスの面積を大きくし、端子保護導電膜３５ａと検査用ドレイン端子２１との接触抵抗をより低くすることが可能になる。同様に、図１の繋換部２４Ａにおいても、コンタクトホール２６の周囲をジグザグパターンとすることにより、接触抵抗を低くすることが可能になる。
【００５０】
上記実施例では、検査用ドレイン端子２１やソース電極１３Ｓを、Ａｌ膜と上側Ｔｉ膜とを含んで構成する場合を説明した。Ａｌ膜の代わりに、Ｃｕ、Ａｌ合金、またはＣｕ合金からなる膜を用い、上側Ｔｉ膜の代わりに、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、これらの合金、窒化物、もしくは酸化物からなる膜を用いる場合にも、上記実施例と同様の効果が期待できる。
【００５１】
図７は、本発明の実施例によるＴＦＴ基板を用いた液晶表示パネルの一例を示す。ガラス基板１の表面上に複数のＴＦＴ１０が形成されている。ＴＦＴ１０は、保護絶縁膜３０で覆われている。各ＴＦＴ１０に対応して、保護絶縁膜３０の表面上にＩＴＯ膜３５が形成されている。ＩＴＯ膜３５を覆うように、保護絶縁膜３０の上に配向膜５０が形成されている。ガラス基板６０の表面上に共通電極６１が形成され、その表面上に配向膜６２が形成されている。
【００５２】
ガラス基板１と６０とが、配向膜５０及び６２が形成されている面同士を向かい合わせるように対向配置されている。ガラス基板１と６０との間に液晶材料７０が充填されている。ガラス基板１及び６０の外側に、それぞれ偏光板７２及び７３が配置されている。なお、必要に応じ、ガラス基板６０の表面上にカラーフィルタ、遮光膜等を配置してもよい。
【００５３】
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、検査用端子が端子保護導電膜で覆われており、検査用端子の内奥部においては、検査用端子と端子保護導電膜との間に絶縁膜が残っている。このため、端子保護導電膜に探針を接触させたとき、その下の絶縁膜が保護膜として作用し、検査用端子の損傷を防止することができる。また、コンタクトホールの側面に形成された段差のテラスの面積を大きくし、テラスを介してコンタクトホール上下の導電膜を接触させることにより、両者の間の接触抵抗を低減することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例によるＴＦＴ基板の平面図である。
【図２】本発明の第１の実施例によるＴＦＴ基板の検査用端子の断面図である。
【図３】本発明の第１の実施例によるＴＦＴ基板のＴＦＴ部分の断面図である。
【図４】本発明の第２の実施例によるＴＦＴ基板のＴＦＴ部分の断面図である。
【図５】本発明の第２の実施例による検査用ドレイン端子の断面図である。
【図６】本発明の第２の実施例の変形例による検査用ドレイン端子の平面図である。
【図７】実施例によるＴＦＴ基板を用いた液晶表示パネルの断面図である。
【図８】従来例による検査用端子の断面図である。
【符号の説明】
１、６０ガラス基板
４ゲート絶縁膜
１０ＴＦＴ
１１ゲートバスライン
１２チャネル層
１３Ｄドレイン電極
１３Ｓソース電極
１２ａ、１４、１４ａアモルファシシリコン膜
１５、１５ａ下側Ｔｉ膜
１６、１６ａＡｌ膜
１７、１７ａ上側Ｔｉ膜
１８チャネル保護膜
２０ドレインバスライン
２１検査用ドレイン端子
２２検査用ゲート端子
２３ＴＡＢ用ゲート端子
２４ＴＡＢ用ドレイン端子
２５ａ〜２５ｃ、２５ａａ、２５ａｂ、２６、２７、３１、３１ａ、３１ｂコンタクトホール
３０保護絶縁膜
３５画素電極
３５ａ〜３５ｃ端子保護導電膜
５０、６２配向膜
６１共通電極
７０液晶材料
７２、７３偏光板

Claims

主表面を有する基板と、
前記基板の主表面上に形成され、各々、ゲート電極、チャネル層、ソース電極、及びドレイン電極を含んで構成される複数の薄膜トランジスタと、
前記基板の主表面上に形成され、少なくとも一つの前記薄膜トランジスタのゲート電極及びドレイン電極のうち一方の電極に接続された第１の端子と、
前記複数の薄膜トランジスタ及び第１の端子を覆うように、前記基板の主表面上に形成された保護絶縁膜と、
前記薄膜トランジスタの各々のソース電極に対応する位置に形成され、前記保護絶縁膜を貫通して該ソース電極の上面まで達する第１のコンタクトホールと、
前記保護絶縁膜の上に、前記薄膜トランジスタの各々に対応して形成され、前記第１のコンタクトホール内を経由して、対応する薄膜トランジスタのソース電極に接続された画素電極と、
前記第１の端子に対応する位置に形成され、前記保護絶縁膜を貫通して該第１の端子の上面まで達し、基板法線方向から見たとき、前記第１の端子の外周よりも内側に、その外周に沿って連続的にまたは離散的に配置されて、該第１の端子の内奥部には前記保護絶縁膜を残す第２のコンタクトホールと、
前記保護絶縁膜の上に形成され、前記第２のコンタクトホール内を経由して前記第１の端子に接続され、該第１の端子の内奥部上に残された前記保護絶縁膜を覆い、前記画素電極と同一材料で形成された第１の端子保護導電膜と
を有する薄膜トランジスタ基板。
さらに、前記基板の主表面と前記保護絶縁膜との間に配置され、少なくとも一つの薄膜トランジスタのゲート電極及びドレイン電極のうち他方の電極に接続された第２の端子と、
前記第２の端子に対応する位置に形成され、前記保護絶縁膜を貫通して該第２の端子の上面まで達し、基板法線方向から見たとき、該第２の端子の内奥部に前記保護絶縁膜を残すように配置された第３のコンタクトホールと、
前記保護絶縁膜の上に形成され、前記第３のコンタクトホール内を経由して前記第２の端子に接続され、該第２の端子の内奥部上に残された前記保護絶縁膜を覆い、前記画素電極と同一材料で形成された第２の端子保護導電膜と
を有する請求項１に記載の薄膜トランジスタ基板。
前記薄膜トランジスタが、ゲート電極の上にチャネル層を配した逆スタガード型薄膜トランジスタであり、
さらに、前記薄膜トランジスタのゲート電極とチャネル層との間にゲート絶縁膜を有し、
前記ソース電極が、第１の導電層とその上の第２の導電層を少なくとも含み、
前記第１のコンタクトホールが前記第２の導電層をも貫通し、該第１のコンタクトホールの側面に、前記第２の導電層の上面の一部により画定された段差が形成されており、
前記画素電極が、前記第１のコンタクトホールの側面の段差部において前記第２の導電膜の上面に接触し、
前記第１の端子が前記薄膜トランジスタのドレイン電極に接続され、前記ソース電極と同一の第１及び第２の導電層を少なくとも含み、
前記第２のコンタクトホールが前記第１の端子を構成する第２の導電層をも貫通し、該第２のコンタクトホールの側面に前記第２の導電層の上面の一部からなる段差が形成されており、
前記第１の端子保護導電膜が、前記第２のコンタクトホールの側面の段差部において前記第２の導電膜の上面に接触している請求項２に記載の薄膜トランジスタ基板。
前記第１及び第２の導電層、前記画素電極は、該画素電極と該第２の導電層との接触抵抗が、該画素電極と該第１の導電層との接触抵抗よりも小さくなるような材料で形成されている請求項３に記載の薄膜トランジスタ基板。
前記第２のコンタクトホールが、離散的に分布する複数のコンタクトホールを含む請求項３または４に記載の薄膜トランジスタ基板。
基板法線方向から見たときの前記第２のコンタクトホールの縁の形状が、ジグザグ模様部分を含む請求項３または４に記載の薄膜トランジスタ基板。
主表面を有する基板と、
前記基板の主表面上に形成され、各々ゲート電極、ゲート絶縁膜、チャネル層、ソース電極、及びドレイン電極を含んで構成され、ゲート電極の上にゲート絶縁膜が配置された逆スタガード型の薄膜トランジスタと、
前記基板の主表面上に形成され、少なくとも一つの前記薄膜トランジスタのドレイン電極に接続され、第１の導電膜及びその上に配置された第２の導電膜を少なくとも有する繋換部と、
前記薄膜トランジスタ及び繋換部を覆うように前記基板の主表面上に形成された保護絶縁膜と、
前記薄膜トランジスタの各々のソース電極に対応して配置され、前記保護絶縁膜を貫通する第１のコンタクトホールと、
前記保護絶縁膜の上に、前記薄膜トランジスタの各々に対応して形成され、前記第１のコンタクトホール内を経由して、対応する薄膜トランジスタのソース電極に接続された画素電極と、
前記繋換部に対応して配置され、前記保護絶縁膜及び第２の導電膜を貫通し、側面に、該第２の導電膜の上面の一部により画定された段差が形成されている第２のコンタクトホールと、
前記保護絶縁膜の上に、前記繋換部に対応して配置され、前記第２のコンタクトホール内を経由して前記繋換部に接続され、かつ、該第２のコンタクトホールの側面上の段差を画定している前記第２の導電膜の上面に電気的に接触している端子導電膜と
を有する薄膜トランジスタ基板。
前記第１及び第２の導電層、前記端子導電膜は、該端子導電膜と該第２の導電層との接触抵抗が、該端子導電膜と該第１の導電層との接触抵抗よりも小さくなるような材料で形成されている請求項７に記載の薄膜トランジスタ基板。
前記第２のコンタクトホールが、離散的に分布する複数のコンタクトホールを含む請求項７または８に記載の薄膜トランジスタ基板。
基板法線方向から見たときの前記第２のコンタクトホールの縁の形状が、ジグザグ模様部分を含む請求項７または８に記載の薄膜トランジスタ基板。