JPH01297624A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01297624A JPH01297624A JP63127089A JP12708988A JPH01297624A JP H01297624 A JPH01297624 A JP H01297624A JP 63127089 A JP63127089 A JP 63127089A JP 12708988 A JP12708988 A JP 12708988A JP H01297624 A JPH01297624 A JP H01297624A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示素子の画素電極形成基板に設けられ
て前記画素電極を駆動する薄膜トランジスタおよびその
製造方法に関するものである。
て前記画素電極を駆動する薄膜トランジスタおよびその
製造方法に関するものである。
アクティブマトリックス型液晶表示素子の画素電極形成
基板にその各画素電極とそれぞれ対応させて配設される
画素電極駆動用の薄膜トランジスタは、一般に逆スタガ
ー型のものとされている。
基板にその各画素電極とそれぞれ対応させて配設される
画素電極駆動用の薄膜トランジスタは、一般に逆スタガ
ー型のものとされている。
第5図は従来の逆スタガー型薄膜トランジスタを示した
もので、この薄膜トランジスタは、ガラスからなる透明
基板1面にゲート電極Gを形成し、その上に基板はぼ全
面にわたって透明ゲート絶縁膜2を形成するとともに、
このゲート絶縁膜2の上に前記ゲート電極Gと対向させ
て1−31 (アモルファスシリコン)からなる半導
体層3を設け、その上に、ソース電極Sおよびドレイン
電極りをそれぞれn”−3lからなるコンタクト層4,
4を介して形成したもので、ゲート電極Gはこれと一体
のゲートラインにつながっている。また、ソース電極S
とドレイン電極りの一方例えばドレイン電極りはこれと
一体のデータラインにつながっており、他方の電極つま
りソース電極Sは画素電極接続電極とされている。この
ソースおよびドレイン電極S、Dは、基板全面にわたっ
て金属導電膜を形成し、この導電膜をフォトエツチング
法によりパターニングして形成されたもので、ソース電
極Sとドレイン電極りとは、その間の導電膜をその下の
コンタクト層とともに半導体層3面までエツチング除去
することによって切離されている。
もので、この薄膜トランジスタは、ガラスからなる透明
基板1面にゲート電極Gを形成し、その上に基板はぼ全
面にわたって透明ゲート絶縁膜2を形成するとともに、
このゲート絶縁膜2の上に前記ゲート電極Gと対向させ
て1−31 (アモルファスシリコン)からなる半導
体層3を設け、その上に、ソース電極Sおよびドレイン
電極りをそれぞれn”−3lからなるコンタクト層4,
4を介して形成したもので、ゲート電極Gはこれと一体
のゲートラインにつながっている。また、ソース電極S
とドレイン電極りの一方例えばドレイン電極りはこれと
一体のデータラインにつながっており、他方の電極つま
りソース電極Sは画素電極接続電極とされている。この
ソースおよびドレイン電極S、Dは、基板全面にわたっ
て金属導電膜を形成し、この導電膜をフォトエツチング
法によりパターニングして形成されたもので、ソース電
極Sとドレイン電極りとは、その間の導電膜をその下の
コンタクト層とともに半導体層3面までエツチング除去
することによって切離されている。
なお、5は、ソース電極Sとドレイン電極りとの切離し
エツチングに際して半導体層3がエツチングされるのを
防ぐために上記導電膜の形成に先立って半導体層3上に
形成されたブロッキング層であり、このブロッキング層
5は絶縁膜からなっている。また、6はゲート絶縁膜2
上に形成された透明絶縁膜からなる平坦化膜であり、こ
の平坦化膜6はその上面が半導体膜3の上面とほぼ面一
になるように形成されており、画素電極接続電極つまり
ソース電極Sの外側部は、その下のコンタクト層4とと
もに上記平坦化膜6の上に延出形成されている。そして
、画素電極(ITO等からなる透明電極)aは上記平坦
化膜6の上に形成されており、この画素電極aはその端
部を上記ソース電極Sの外側部の上面に重ねて形成する
ことによってソース電極Sに接続されている。また、7
はトランジスタ素子領域の上に形成された保護絶縁膜、
8はこの保護絶縁膜7の上に形成されて半導体層3のソ
ース、ドレイン電極S、D間のチャンネル部Cを覆う金
属遮光膜であり、この遮光膜8は、ソースおよびドレイ
ン電極S、Dの上にわたって形成されている。この遮光
膜8は、薄膜トランジスタの光による誤動作を防ぐため
に設けられたもので、半導体層3のチャンネル部Cの上
方に前記遮光膜8を設けておけば、基板上面側からの光
を遮光膜8で遮ることができる(基板下面側からの光は
ゲート電極Gで遮られる)から、半導体層3のチャンネ
ル部Cに光が当ってトランジスタが誤動作することはな
い。9は、上記薄膜トランジスタおよび画素電極aを形
成した基板1面に形成される配向膜である。
エツチングに際して半導体層3がエツチングされるのを
防ぐために上記導電膜の形成に先立って半導体層3上に
形成されたブロッキング層であり、このブロッキング層
5は絶縁膜からなっている。また、6はゲート絶縁膜2
上に形成された透明絶縁膜からなる平坦化膜であり、こ
の平坦化膜6はその上面が半導体膜3の上面とほぼ面一
になるように形成されており、画素電極接続電極つまり
ソース電極Sの外側部は、その下のコンタクト層4とと
もに上記平坦化膜6の上に延出形成されている。そして
、画素電極(ITO等からなる透明電極)aは上記平坦
化膜6の上に形成されており、この画素電極aはその端
部を上記ソース電極Sの外側部の上面に重ねて形成する
ことによってソース電極Sに接続されている。また、7
はトランジスタ素子領域の上に形成された保護絶縁膜、
8はこの保護絶縁膜7の上に形成されて半導体層3のソ
ース、ドレイン電極S、D間のチャンネル部Cを覆う金
属遮光膜であり、この遮光膜8は、ソースおよびドレイ
ン電極S、Dの上にわたって形成されている。この遮光
膜8は、薄膜トランジスタの光による誤動作を防ぐため
に設けられたもので、半導体層3のチャンネル部Cの上
方に前記遮光膜8を設けておけば、基板上面側からの光
を遮光膜8で遮ることができる(基板下面側からの光は
ゲート電極Gで遮られる)から、半導体層3のチャンネ
ル部Cに光が当ってトランジスタが誤動作することはな
い。9は、上記薄膜トランジスタおよび画素電極aを形
成した基板1面に形成される配向膜である。
なお、第5図においては、ゲート絶縁膜2の上に平坦化
膜6を形成してその上に画素電極aを形成しているが、
液晶表示素子の画素電極形成基板には、上記平坦化膜6
を形成せずに、ゲート絶縁膜2の上に画素電極を形成し
ているものもある。
膜6を形成してその上に画素電極aを形成しているが、
液晶表示素子の画素電極形成基板には、上記平坦化膜6
を形成せずに、ゲート絶縁膜2の上に画素電極を形成し
ているものもある。
ところで、上記アクティブマトリックス型液晶表示素子
において、各画素電極の間隔を小さくして高精密の画像
を表示するには、各画素電極の側部に設けられる薄膜ト
ランジスタの幅および画素電極の行間および列間を通る
ゲートラインおよびデータラインの幅を小さくすること
が望まれるが、薄膜トランジスタの幅を小さくすると、
そのゲート、ソースおよびドレイン電極の幅が細くなる
のに従ってその抵抗値が大きくなるために、この抵抗値
の増大を防ぐには、電極幅を細くした分だけその厚さを
厚くする必要がある。
において、各画素電極の間隔を小さくして高精密の画像
を表示するには、各画素電極の側部に設けられる薄膜ト
ランジスタの幅および画素電極の行間および列間を通る
ゲートラインおよびデータラインの幅を小さくすること
が望まれるが、薄膜トランジスタの幅を小さくすると、
そのゲート、ソースおよびドレイン電極の幅が細くなる
のに従ってその抵抗値が大きくなるために、この抵抗値
の増大を防ぐには、電極幅を細くした分だけその厚さを
厚くする必要がある。
しかしながら、上記従来の薄膜トランジスタでは、電極
幅を細くしてその厚さを厚くすると、画素電極形成面(
第5図においては平坦化膜6面)からソース電極Sの外
側部の上にかけて形成される画素電極aとソース電極S
との間に接続不良が発生するという問題をもっていた。
幅を細くしてその厚さを厚くすると、画素電極形成面(
第5図においては平坦化膜6面)からソース電極Sの外
側部の上にかけて形成される画素電極aとソース電極S
との間に接続不良が発生するという問題をもっていた。
これは、ソース電極Sが厚くなるほど画素電極形成面と
ソース電極Sとの段差が大きくなって、画素電極aの形
成に際してスパッタリング法等により堆積されるITO
等の透明導電膜が段差部(ソース電極Sの外側端面の立
上り面)に被着しにくくなるためであり、そのためにこ
の透明導電膜の膜厚が上記段差部において極端に薄くな
ったり、また段差部において断線したりして、画素電極
aとソース電極Sとの間に接続不良を発生する。
ソース電極Sとの段差が大きくなって、画素電極aの形
成に際してスパッタリング法等により堆積されるITO
等の透明導電膜が段差部(ソース電極Sの外側端面の立
上り面)に被着しにくくなるためであり、そのためにこ
の透明導電膜の膜厚が上記段差部において極端に薄くな
ったり、また段差部において断線したりして、画素電極
aとソース電極Sとの間に接続不良を発生する。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ソースおよびドレイ
ン電極を厚くしても、その一方の電極に接続される画素
電極を良好な導通性をもって接続することができる薄膜
トランジスタを提供するとともに、あわせてこの薄膜ト
ランジスタの製造方法を提供することにある。
あって、その目的とするところは、ソースおよびドレイ
ン電極を厚くしても、その一方の電極に接続される画素
電極を良好な導通性をもって接続することができる薄膜
トランジスタを提供するとともに、あわせてこの薄膜ト
ランジスタの製造方法を提供することにある。
本発明の薄膜トランジスタは、上記目的を達成するため
に、ソースおよびドレイン電極を、膜厚が薄い下層導電
膜の上に膜厚が厚い上層導電膜を形成した二層電極とす
るとともに、前記ソースおよびドレイン電極のうち前記
画素電極を接続する画素電極接続電極の上層導電膜を、
その下の下層導電膜の外側部を露出させる幅に形成して
、前記下層導電膜の露出部分の上面を前記画素電極の接
続部とし、さらに半導体層のソース、ドレイン電極間の
チャンネル部を覆う遮光膜を前記ソースおよびドレイン
電極の上にわたって形成して、この遮光膜の前記画素電
極接続電極側の側縁を、この画素電極接続電極の上層導
電膜の外側縁と一致させたものである。
に、ソースおよびドレイン電極を、膜厚が薄い下層導電
膜の上に膜厚が厚い上層導電膜を形成した二層電極とす
るとともに、前記ソースおよびドレイン電極のうち前記
画素電極を接続する画素電極接続電極の上層導電膜を、
その下の下層導電膜の外側部を露出させる幅に形成して
、前記下層導電膜の露出部分の上面を前記画素電極の接
続部とし、さらに半導体層のソース、ドレイン電極間の
チャンネル部を覆う遮光膜を前記ソースおよびドレイン
電極の上にわたって形成して、この遮光膜の前記画素電
極接続電極側の側縁を、この画素電極接続電極の上層導
電膜の外側縁と一致させたものである。
また、本発明の薄膜トランジスタの製造方法は、基板面
にゲート電極とゲート絶縁膜と半導体層とを順次積層形
成した後、その上にコンタクト層を介して、膜厚が薄い
下層導電膜と膜厚が厚い上層導電膜とを積層した二層構
造のソースおよびドレイン電極を形成し、この後、その
上に遮光膜を形成してこの遮光膜を、前記半導体層のソ
ース、ドレイン電極間のチャンネル部と前記ソースおよ
びドレイン電極とをこの両電極のうち画素電極接続電極
の外側部を除いて覆う形状にパターニングするとともに
、この遮光膜のパターニングにより露出された前記画素
電極接続電極の外側部の上層導電膜をエツチングして、
その下の下層導電膜の外側部を画素電極接続部として露
出させることを特徴とするものである。
にゲート電極とゲート絶縁膜と半導体層とを順次積層形
成した後、その上にコンタクト層を介して、膜厚が薄い
下層導電膜と膜厚が厚い上層導電膜とを積層した二層構
造のソースおよびドレイン電極を形成し、この後、その
上に遮光膜を形成してこの遮光膜を、前記半導体層のソ
ース、ドレイン電極間のチャンネル部と前記ソースおよ
びドレイン電極とをこの両電極のうち画素電極接続電極
の外側部を除いて覆う形状にパターニングするとともに
、この遮光膜のパターニングにより露出された前記画素
電極接続電極の外側部の上層導電膜をエツチングして、
その下の下層導電膜の外側部を画素電極接続部として露
出させることを特徴とするものである。
すなわち、本発明の薄膜トランジスタは、ソースおよび
ドレイン電極を上記のような二層電極とすることにより
、その上層導電膜の厚さによって電極の厚さを確保する
とともに、ソースおよびドレイン電極のうち画素電極接
続電極の上層導電膜をその下の下層導電膜の外側部を露
出させる幅に形成して下層導電膜の露出部分の上面に画
素電極を接続するようにしたものであり、このようにす
れば、画素電極を接続する上記下層導電膜は薄膜である
ために、その側縁の段差は非常に小さいから、画素電極
となる導電膜を上記段差部にも十分な厚さに被着させる
ことができる。したがって、この薄膜トランジスタによ
れば、上記画素電極接続電極に接続される画素電膜の膜
厚が上記段差部において極端に薄くなったり断線したり
することはないから、ソースおよびドレイン電極を厚く
しても、その一方の電極に接続される画素電極を良好な
導通性をもって接続することができる。しかも、この薄
膜トランジスタにおいては、半導体層のチャンネル部を
覆う遮光膜をソースおよびドレイン電極の上にわたって
形成して、この遮光膜の画素電極接続型゛極側の側縁を
この画素電極接続電極の上層導電膜の外側縁と一致させ
ているために、前記画素電極接続電極の上層導電膜は、
上記遮光膜を所定パターンに形成するためのマスクを利
用してパターニングすることができ、したがって前記上
層導電膜を別にマスクを必要とせずに形成することがで
きるから、画素電極接続電極の上層導電膜を上記のよう
な幅に形成してその下の下層導電膜の外側部を画素電極
接続部として露出させたものでありながら、この画素電
極接続電極の形成は容易である。
ドレイン電極を上記のような二層電極とすることにより
、その上層導電膜の厚さによって電極の厚さを確保する
とともに、ソースおよびドレイン電極のうち画素電極接
続電極の上層導電膜をその下の下層導電膜の外側部を露
出させる幅に形成して下層導電膜の露出部分の上面に画
素電極を接続するようにしたものであり、このようにす
れば、画素電極を接続する上記下層導電膜は薄膜である
ために、その側縁の段差は非常に小さいから、画素電極
となる導電膜を上記段差部にも十分な厚さに被着させる
ことができる。したがって、この薄膜トランジスタによ
れば、上記画素電極接続電極に接続される画素電膜の膜
厚が上記段差部において極端に薄くなったり断線したり
することはないから、ソースおよびドレイン電極を厚く
しても、その一方の電極に接続される画素電極を良好な
導通性をもって接続することができる。しかも、この薄
膜トランジスタにおいては、半導体層のチャンネル部を
覆う遮光膜をソースおよびドレイン電極の上にわたって
形成して、この遮光膜の画素電極接続型゛極側の側縁を
この画素電極接続電極の上層導電膜の外側縁と一致させ
ているために、前記画素電極接続電極の上層導電膜は、
上記遮光膜を所定パターンに形成するためのマスクを利
用してパターニングすることができ、したがって前記上
層導電膜を別にマスクを必要とせずに形成することがで
きるから、画素電極接続電極の上層導電膜を上記のよう
な幅に形成してその下の下層導電膜の外側部を画素電極
接続部として露出させたものでありながら、この画素電
極接続電極の形成は容易である。
また本発明の薄膜トランジスタの製造方法は、下層導電
膜と上層導電膜とを積層した二層構造のソースおよびド
レイン電極を形成した後、その上に遮光膜を形成してこ
の遮光膜を半導体層のチャンネル部とソースおよびドレ
イン電極とをこの両電極のうち画素電極接続電極の外側
部を除いて覆う形状にパターニングするとともに、この
遮光膜のパターニングにより露出された前記画素電極接
続電極の外側部の上層導電膜をエツチングして、その下
の下層導電膜の外側部を画素電極接続部として露出させ
るものであるから、上記遮光膜をパターニングするとき
に画素電極接続電極の上層導電膜の外側部もエツチング
してその下の下層導電膜の外側部を露出させることがで
き、したがってこの製造方法によれば、上記薄膜トラン
ジスタを容易に製造することができる。
膜と上層導電膜とを積層した二層構造のソースおよびド
レイン電極を形成した後、その上に遮光膜を形成してこ
の遮光膜を半導体層のチャンネル部とソースおよびドレ
イン電極とをこの両電極のうち画素電極接続電極の外側
部を除いて覆う形状にパターニングするとともに、この
遮光膜のパターニングにより露出された前記画素電極接
続電極の外側部の上層導電膜をエツチングして、その下
の下層導電膜の外側部を画素電極接続部として露出させ
るものであるから、上記遮光膜をパターニングするとき
に画素電極接続電極の上層導電膜の外側部もエツチング
してその下の下層導電膜の外側部を露出させることがで
き、したがってこの製造方法によれば、上記薄膜トラン
ジスタを容易に製造することができる。
以下、本発明の第1の実施例を第1図および第2図を参
照して説明する。
照して説明する。
第1図はアクティブマトリックス型液晶表示素子の画素
電極形成基板に形成された薄膜トランジスタを示したも
ので、図中1はガラスからなる透明基板、Gはこの基板
1面に形成されたゲート電極であり、このゲート電極G
はこれと一体のゲートラインにつながっている。2はゲ
ート電極Gの上に基板1のほぼ全面にわたって形成され
たSIN等の透明絶縁膜からなるゲート絶縁膜、3はゲ
ート絶縁膜2の上に前記ゲート電極Gと対向させて形成
された1−3lからなる半導体層であり、この半導体層
3の上には、ソース電極Sおよびドレイン電極りがそれ
ぞれn÷−81からなるコンタクト層4,4を介して形
成されている。このソース電極Sとドレイン電極りの一
方例えばドレイン電極りは、これと一体のデータライン
につながっており、他方の電極つまりソース電極Sは画
素電極接続電極とされている。5はソース電極Sとドレ
イン電極Gとを切離すエツチング時に半導体層3がエツ
チングされるのを防ぐために半導体層3の上にソース、
ドレイン電極S、D間のチャンネル部Cを覆うように形
成されたブロッキング層、6はゲート絶縁膜2上に半導
体層3の上面と面一になるように形成されたSOG (
スピンオンガラス)等の透明絶縁膜からなる平坦化膜で
あり、前記ブロッキング層5は、平坦化膜6と同じ絶縁
材で形成されている。また、上記ソース電極Sとドレイ
ン電極D(データラインを含む)とは、それぞれ、厚さ
100人程0の薄膜からなる下層導電膜10の上に厚さ
2000人程度0厚膜からなる上層導電膜11を形成し
た二層電極とされており、上層導電膜10は低抵抗金属
例えばA、fl’(アルミニウム)等で形成され、下層
導電膜11は、コンタクト層4と上層導電膜6とを高い
導通性をもって接続するCr (クロム)等の金属で
形成されている。また、画素電極aを接続するソースT
ITSとその下のコンタクト層4の外側部は、トランジ
スタ素子領域の外側に延出されて上記平坦化膜6の上に
形成されており、さらにソース電極Sの上層導電膜11
は、その外側縁を下層導電膜10の外側縁よりも内側(
トランジスタ素子領域側)に後退させた幅とされて、下
層導電膜10の外側部を露出させている。この下層導電
膜10の上層導電膜11外に露出する外側部は、画素電
極接続部とされており、上記平坦化膜6の上に形成され
るITO等の透明導電膜からなる画素電極aは、その端
部を上記ソース電極Sの下層導電膜10の露出外側部の
上面に重ねて形成することによってソース電極Sと接続
されている。7はトランジスタ素子領域の上に形成され
たSiN等からなる保護絶縁膜、8はこの保護絶縁膜7
の上に形成されて半導体層3のチャンネル部Cを覆うA
、eまたはCr等の金属膜からなる遮光膜であり、この
遮光膜8とその下の保護絶縁膜7は、上記チャンネル部
C上からソースおよびドレイン電極S。
電極形成基板に形成された薄膜トランジスタを示したも
ので、図中1はガラスからなる透明基板、Gはこの基板
1面に形成されたゲート電極であり、このゲート電極G
はこれと一体のゲートラインにつながっている。2はゲ
ート電極Gの上に基板1のほぼ全面にわたって形成され
たSIN等の透明絶縁膜からなるゲート絶縁膜、3はゲ
ート絶縁膜2の上に前記ゲート電極Gと対向させて形成
された1−3lからなる半導体層であり、この半導体層
3の上には、ソース電極Sおよびドレイン電極りがそれ
ぞれn÷−81からなるコンタクト層4,4を介して形
成されている。このソース電極Sとドレイン電極りの一
方例えばドレイン電極りは、これと一体のデータライン
につながっており、他方の電極つまりソース電極Sは画
素電極接続電極とされている。5はソース電極Sとドレ
イン電極Gとを切離すエツチング時に半導体層3がエツ
チングされるのを防ぐために半導体層3の上にソース、
ドレイン電極S、D間のチャンネル部Cを覆うように形
成されたブロッキング層、6はゲート絶縁膜2上に半導
体層3の上面と面一になるように形成されたSOG (
スピンオンガラス)等の透明絶縁膜からなる平坦化膜で
あり、前記ブロッキング層5は、平坦化膜6と同じ絶縁
材で形成されている。また、上記ソース電極Sとドレイ
ン電極D(データラインを含む)とは、それぞれ、厚さ
100人程0の薄膜からなる下層導電膜10の上に厚さ
2000人程度0厚膜からなる上層導電膜11を形成し
た二層電極とされており、上層導電膜10は低抵抗金属
例えばA、fl’(アルミニウム)等で形成され、下層
導電膜11は、コンタクト層4と上層導電膜6とを高い
導通性をもって接続するCr (クロム)等の金属で
形成されている。また、画素電極aを接続するソースT
ITSとその下のコンタクト層4の外側部は、トランジ
スタ素子領域の外側に延出されて上記平坦化膜6の上に
形成されており、さらにソース電極Sの上層導電膜11
は、その外側縁を下層導電膜10の外側縁よりも内側(
トランジスタ素子領域側)に後退させた幅とされて、下
層導電膜10の外側部を露出させている。この下層導電
膜10の上層導電膜11外に露出する外側部は、画素電
極接続部とされており、上記平坦化膜6の上に形成され
るITO等の透明導電膜からなる画素電極aは、その端
部を上記ソース電極Sの下層導電膜10の露出外側部の
上面に重ねて形成することによってソース電極Sと接続
されている。7はトランジスタ素子領域の上に形成され
たSiN等からなる保護絶縁膜、8はこの保護絶縁膜7
の上に形成されて半導体層3のチャンネル部Cを覆うA
、eまたはCr等の金属膜からなる遮光膜であり、この
遮光膜8とその下の保護絶縁膜7は、上記チャンネル部
C上からソースおよびドレイン電極S。
Dの上にわたって形成されている。また、この遮光膜8
と保護絶縁膜7は、同一形状とされており、そのドレイ
ン電極り側の側縁はドレイン電極りの外側縁に一致し、
画素電極aを接続するソース電極S側の側縁は、ソース
電極Sの上層導電膜11の外側縁と一致している。
と保護絶縁膜7は、同一形状とされており、そのドレイ
ン電極り側の側縁はドレイン電極りの外側縁に一致し、
画素電極aを接続するソース電極S側の側縁は、ソース
電極Sの上層導電膜11の外側縁と一致している。
しかして、上記薄膜トランジスタにおいては、ソースお
よびドレイン電極S、Dを、膜厚が薄い下層導電膜10
の上に膜厚が厚い上層導電膜11を形成した二層電極と
するとともに、画素電極aを接続するソース電極Sの上
層導電膜11を、その下の下層導電膜10の外側部を露
出させる幅に形成して、厚さ100人程0の薄膜からな
る下層導電膜10の露出部分の上面を画素電極接続部と
しているために、ソース電極Sの画素電極接続部と画素
電極aを形成する平坦化膜6面との段差は非常に小さく
、したがって画素電極aとなる透明導電膜を上記段差部
にも十分な厚さに被着させることができるから、従来の
薄膜トランジスタのように、ソース電極Sに接続される
画素電膜aの膜厚が上記段差部において極端に薄くなっ
たり断線したすして、画素電極aとソース電極Sとの間
に接続不良を発生することはない。また、この薄膜トラ
ンジスタでは、ソースおよびドレイン電極S。
よびドレイン電極S、Dを、膜厚が薄い下層導電膜10
の上に膜厚が厚い上層導電膜11を形成した二層電極と
するとともに、画素電極aを接続するソース電極Sの上
層導電膜11を、その下の下層導電膜10の外側部を露
出させる幅に形成して、厚さ100人程0の薄膜からな
る下層導電膜10の露出部分の上面を画素電極接続部と
しているために、ソース電極Sの画素電極接続部と画素
電極aを形成する平坦化膜6面との段差は非常に小さく
、したがって画素電極aとなる透明導電膜を上記段差部
にも十分な厚さに被着させることができるから、従来の
薄膜トランジスタのように、ソース電極Sに接続される
画素電膜aの膜厚が上記段差部において極端に薄くなっ
たり断線したすして、画素電極aとソース電極Sとの間
に接続不良を発生することはない。また、この薄膜トラ
ンジスタでは、ソースおよびドレイン電極S。
pを上記のような二層電極としているから、トランジス
タ幅を小さくするためにソースおよびドレイン電極S、
Dの幅を細くする場合でも、この電極S、Dの上層導電
膜6の厚さによって電極S。
タ幅を小さくするためにソースおよびドレイン電極S、
Dの幅を細くする場合でも、この電極S、Dの上層導電
膜6の厚さによって電極S。
Dの厚さを十分抵抗値が小さくなる厚さに確保すること
ができる。しかも、この薄膜トランジスタにおいては、
半導体層3のチャンネル部Cを覆う遮光膜8とその下の
保護絶縁膜7を、ソースおよびドレイン電極S、Dの上
にわたって形成しで、この遮光膜8のソース電極S側の
側縁をこのソース電極Sの上層導電膜11の外側縁と一
致させているために、ソース電極Sの上層導電膜11は
、上記遮光膜8とその下の保護絶縁膜7を所定パターン
に形成するためのマスクを利用してパターニングするこ
とができ、したがって前記上層導電膜11を別にマスク
を必要とせずに形成することができるから、ソース電極
Sの上層導電膜11を上記のような幅に形成してその下
の下層導電膜10の外側部を画素電極接続部として露出
させたものでありながら、このソース電極Sの形成は容
易である。
ができる。しかも、この薄膜トランジスタにおいては、
半導体層3のチャンネル部Cを覆う遮光膜8とその下の
保護絶縁膜7を、ソースおよびドレイン電極S、Dの上
にわたって形成しで、この遮光膜8のソース電極S側の
側縁をこのソース電極Sの上層導電膜11の外側縁と一
致させているために、ソース電極Sの上層導電膜11は
、上記遮光膜8とその下の保護絶縁膜7を所定パターン
に形成するためのマスクを利用してパターニングするこ
とができ、したがって前記上層導電膜11を別にマスク
を必要とせずに形成することができるから、ソース電極
Sの上層導電膜11を上記のような幅に形成してその下
の下層導電膜10の外側部を画素電極接続部として露出
させたものでありながら、このソース電極Sの形成は容
易である。
次に、上記薄膜トランジスタの製造方法を説明する。第
2図は上記薄膜トランジスタの製造方法工程順に示した
もので、この薄膜トランジスタは次のようにして製造さ
れる。
2図は上記薄膜トランジスタの製造方法工程順に示した
もので、この薄膜トランジスタは次のようにして製造さ
れる。
まず、第2図(a)に示すように、基板1面にゲート電
極G、ゲート絶縁膜2、半導体層3を通常の方法で順次
形成した後、第2図(b)に示すように、基板全面にわ
たってSOG (スピンオンガラス)等の透明絶縁膜を
形成することにより、半導体層3の上面レベルより所定
厚さ(ブロッキング層5として必要な厚さ)だけ厚い平
坦化膜6を形成する。次に、この平坦化膜6の上に、半
導体層3のチャンネル部Cとなる領域に対応させてレジ
ストマスクMlを形成し、この後平坦化膜6の上面をエ
ツチングして、第2図(C)に示すように平坦化膜6の
上面を半導体層3の上面と面一にするとともに、平坦化
膜6のレジストマスクMl下の非エツチング部分を、ソ
ース電極Sとドレイン電極Gとを切離すエツチング時に
半導体層3がエツチングされるのを防ぐブロッキング層
5とする。この後は、まず第2図(d)に示すように、
基板全面にわたってn”−SlをプラズマCVD法によ
り被着させてコンタクト層4を形成し、その上に、Cr
およびAノを順次スパッタリング法によって被着させて
、膜厚約100人の下層導電膜(C「膜)10と、膜厚
約2000人の上層導電膜(A)膜)11とを形成する
。次に、その上に、ソースおよびドレイン電極S、Dの
外形に対応するレジストマスクM2を形成し、前記上層
導電膜11と下層導電膜10とコンタクト層4とを順次
プラズマエツチングして、第2図(e)に示すようにソ
ース電極Sとドレイン電極りを形成する。このとき、ソ
ース電極Sとドレイン電極りとはその間の導電膜11.
10とコンタクト層4のエツチングによって切離される
が、半導体層3の上にはブロッキング層5が設けられて
いるために、半導体層3のチャンネル部Cがエツチング
されることはない。次に、第2図(f)に示すように、
基板全面にわたってSIN等の保護絶縁膜7をプラズマ
CVD法により形成し、その上にAI!またはCr等の
金属をスパッタリング法により被着させて遮光膜8を形
成する。この後、上記遮光膜8の上に、ソース電極Sの
外側部を除いてトランジスタ素子領域を覆うレジストマ
スクM3を形成し、プラズマエツチングにより上記遮光
膜8とその下の保護絶縁膜7とを、半導体層3のチャン
ネル部Cとソースおよびドレイン電極S、 Dとをこの
両電極S、Dのうちソース電極Sの外側部を除いて覆う
形状に順次パターニングするとともに、次いで、この遮
光膜8と保護絶縁膜7のパターニングにより露出された
ソース電極Sの外側部の上層導電膜(A)膜)11のみ
を、Cr (下層導電膜10)に対してAI!を高い
選択比でエツチングするエツチングガス(例えばCJf
?、 /BC)3/He)を用いてプラズマエツチング
し、第2図(g)に示すようにソース電極Sの下層導電
H5の外側部を画素電極接続部として露出させる。なお
、前記上層導電膜11のエツチングは、遮光膜8がダメ
ージを受けないようにするために、遮光膜8上のレジス
トマスクM3をそそまま残しておいて行なうのが望まし
いが、遮光膜8が上記エツチングガスではほとんどエツ
チングされないCr等である場合は、レジストマスクM
3を剥離した後に上層導電膜11のエツチングを行なっ
てもよい。このようにして薄膜トランジスタを形成した
後は、基板全面にITO等の透明導電膜をスパッタリン
グ法等により被着させ、この透明導電膜をフォトエツチ
ング法によりパターニングして、端部を第1図に示すよ
うにソース電極Sの下層導電膜10の露出外側部に重ね
た画素電極aを形成すればよい。なお、上記薄膜トラン
ジスタおよび画素電極aを形成した基板面には、この後
第1図に鎖線で示すように配向膜9が形成される。
極G、ゲート絶縁膜2、半導体層3を通常の方法で順次
形成した後、第2図(b)に示すように、基板全面にわ
たってSOG (スピンオンガラス)等の透明絶縁膜を
形成することにより、半導体層3の上面レベルより所定
厚さ(ブロッキング層5として必要な厚さ)だけ厚い平
坦化膜6を形成する。次に、この平坦化膜6の上に、半
導体層3のチャンネル部Cとなる領域に対応させてレジ
ストマスクMlを形成し、この後平坦化膜6の上面をエ
ツチングして、第2図(C)に示すように平坦化膜6の
上面を半導体層3の上面と面一にするとともに、平坦化
膜6のレジストマスクMl下の非エツチング部分を、ソ
ース電極Sとドレイン電極Gとを切離すエツチング時に
半導体層3がエツチングされるのを防ぐブロッキング層
5とする。この後は、まず第2図(d)に示すように、
基板全面にわたってn”−SlをプラズマCVD法によ
り被着させてコンタクト層4を形成し、その上に、Cr
およびAノを順次スパッタリング法によって被着させて
、膜厚約100人の下層導電膜(C「膜)10と、膜厚
約2000人の上層導電膜(A)膜)11とを形成する
。次に、その上に、ソースおよびドレイン電極S、Dの
外形に対応するレジストマスクM2を形成し、前記上層
導電膜11と下層導電膜10とコンタクト層4とを順次
プラズマエツチングして、第2図(e)に示すようにソ
ース電極Sとドレイン電極りを形成する。このとき、ソ
ース電極Sとドレイン電極りとはその間の導電膜11.
10とコンタクト層4のエツチングによって切離される
が、半導体層3の上にはブロッキング層5が設けられて
いるために、半導体層3のチャンネル部Cがエツチング
されることはない。次に、第2図(f)に示すように、
基板全面にわたってSIN等の保護絶縁膜7をプラズマ
CVD法により形成し、その上にAI!またはCr等の
金属をスパッタリング法により被着させて遮光膜8を形
成する。この後、上記遮光膜8の上に、ソース電極Sの
外側部を除いてトランジスタ素子領域を覆うレジストマ
スクM3を形成し、プラズマエツチングにより上記遮光
膜8とその下の保護絶縁膜7とを、半導体層3のチャン
ネル部Cとソースおよびドレイン電極S、 Dとをこの
両電極S、Dのうちソース電極Sの外側部を除いて覆う
形状に順次パターニングするとともに、次いで、この遮
光膜8と保護絶縁膜7のパターニングにより露出された
ソース電極Sの外側部の上層導電膜(A)膜)11のみ
を、Cr (下層導電膜10)に対してAI!を高い
選択比でエツチングするエツチングガス(例えばCJf
?、 /BC)3/He)を用いてプラズマエツチング
し、第2図(g)に示すようにソース電極Sの下層導電
H5の外側部を画素電極接続部として露出させる。なお
、前記上層導電膜11のエツチングは、遮光膜8がダメ
ージを受けないようにするために、遮光膜8上のレジス
トマスクM3をそそまま残しておいて行なうのが望まし
いが、遮光膜8が上記エツチングガスではほとんどエツ
チングされないCr等である場合は、レジストマスクM
3を剥離した後に上層導電膜11のエツチングを行なっ
てもよい。このようにして薄膜トランジスタを形成した
後は、基板全面にITO等の透明導電膜をスパッタリン
グ法等により被着させ、この透明導電膜をフォトエツチ
ング法によりパターニングして、端部を第1図に示すよ
うにソース電極Sの下層導電膜10の露出外側部に重ね
た画素電極aを形成すればよい。なお、上記薄膜トラン
ジスタおよび画素電極aを形成した基板面には、この後
第1図に鎖線で示すように配向膜9が形成される。
しかして、上記薄膜トランジスタの製造方法においては
、下層導電膜10と上層導電膜11とを積層した二層構
造のソースおよびドレイン電極S。
、下層導電膜10と上層導電膜11とを積層した二層構
造のソースおよびドレイン電極S。
Dを形成した後、その上に保護絶縁膜7を介して遮光膜
8を形成して、この遮光膜8と保護絶縁膜7を、半導体
層3のチャンネル部Cとソースおよびドレイン電極S、
Dとをこの両電極S、Dのうち画素電極aを接続するソ
ース電極Sの外側部を除いて覆う形状にパターニングす
るとともに、この遮光膜8と保護絶縁膜7のパターニン
グにより露出されたソース電極Sの外側部の上層導電膜
11をエツチングして、その下の下層導電膜10の外側
部を画素電極接続部として露出させているから、上記遮
光膜8をその下の保護絶縁膜7とともにパターニングす
るときにソース電極Sの上層導電膜11の外側部もエツ
チングしてその下の下層導電膜10の外側部を露出させ
ることができ、したがってこの製造方法によれば、上記
薄膜トランジスタを容易に製造することができる。しか
も、この製造方法では、ゲート絶縁膜2の上に平坦化膜
6を形成するときに、この平坦化膜6となる絶縁膜の一
部を半導体層3上に残してこれをブロッキング層5とし
ているから、平坦化膜6とブロッキング層5とを同時に
形成することができ、したがって、ブロッキング層5を
別工程で形成している従来の方法に比べて、薄膜トラン
ジスタの製造工程数を少なくすることができる。
8を形成して、この遮光膜8と保護絶縁膜7を、半導体
層3のチャンネル部Cとソースおよびドレイン電極S、
Dとをこの両電極S、Dのうち画素電極aを接続するソ
ース電極Sの外側部を除いて覆う形状にパターニングす
るとともに、この遮光膜8と保護絶縁膜7のパターニン
グにより露出されたソース電極Sの外側部の上層導電膜
11をエツチングして、その下の下層導電膜10の外側
部を画素電極接続部として露出させているから、上記遮
光膜8をその下の保護絶縁膜7とともにパターニングす
るときにソース電極Sの上層導電膜11の外側部もエツ
チングしてその下の下層導電膜10の外側部を露出させ
ることができ、したがってこの製造方法によれば、上記
薄膜トランジスタを容易に製造することができる。しか
も、この製造方法では、ゲート絶縁膜2の上に平坦化膜
6を形成するときに、この平坦化膜6となる絶縁膜の一
部を半導体層3上に残してこれをブロッキング層5とし
ているから、平坦化膜6とブロッキング層5とを同時に
形成することができ、したがって、ブロッキング層5を
別工程で形成している従来の方法に比べて、薄膜トラン
ジスタの製造工程数を少なくすることができる。
なお、上記実施例では、ゲート絶縁膜2を基板全面に形
成してその上に平坦化膜6を形成しているが、第3図に
示す第2の実施例のように、ゲート電極Gとゲート絶縁
膜2と半導体層3とを全て同一外形とするとともに、半
導体層3の上のコンタクト層4,4の外側縁を半導体層
3の外側縁に一致させ、その周囲に、上面がコンタクト
層4゜4の上面と面一になるように平坦化膜6を形成し
て、この平坦化膜6の上にソース電極Sの画素電極接続
部と画素電極aとを形成すれば、ソース電極Sの画素電
極接続部と画素電極aを形成する平坦化膜6面との段差
がソース電極Sの下層導電膜10の厚さ分だけとなるか
ら、画素電極aとなる透明導電膜を上記段差部にさらに
十分な厚さに彼むさせることができる。
成してその上に平坦化膜6を形成しているが、第3図に
示す第2の実施例のように、ゲート電極Gとゲート絶縁
膜2と半導体層3とを全て同一外形とするとともに、半
導体層3の上のコンタクト層4,4の外側縁を半導体層
3の外側縁に一致させ、その周囲に、上面がコンタクト
層4゜4の上面と面一になるように平坦化膜6を形成し
て、この平坦化膜6の上にソース電極Sの画素電極接続
部と画素電極aとを形成すれば、ソース電極Sの画素電
極接続部と画素電極aを形成する平坦化膜6面との段差
がソース電極Sの下層導電膜10の厚さ分だけとなるか
ら、画素電極aとなる透明導電膜を上記段差部にさらに
十分な厚さに彼むさせることができる。
また、上記実施例では、基板1面に平坦化膜6を設けて
その上に画素電極aを形成しているが、この平坦化膜6
は設けなくてもよく、その場合は第4図に示す第3の実
施例のようにゲート絶縁膜2を基板全面に形成してその
上に画素電極aを形成すればよい。なお、この実施例の
場合は、半導体層3のチャンネル部Cの上に設けるブロ
ッキング層5を別工程で形成する。ただし、このブロッ
キング層5は必ずしも必要ではない。また、上記実施例
では、遮光膜8を金属膜としているが、この遮光膜8は
不透明な絶縁膜としてもよく、その場合は、この遮光膜
で保護絶縁膜7を兼用してもよい。
その上に画素電極aを形成しているが、この平坦化膜6
は設けなくてもよく、その場合は第4図に示す第3の実
施例のようにゲート絶縁膜2を基板全面に形成してその
上に画素電極aを形成すればよい。なお、この実施例の
場合は、半導体層3のチャンネル部Cの上に設けるブロ
ッキング層5を別工程で形成する。ただし、このブロッ
キング層5は必ずしも必要ではない。また、上記実施例
では、遮光膜8を金属膜としているが、この遮光膜8は
不透明な絶縁膜としてもよく、その場合は、この遮光膜
で保護絶縁膜7を兼用してもよい。
〔発明の効果〕
本発明の薄膜トランジスタによれば、ソースおよびドレ
イン電極を、膜厚が薄い下層導電膜の上に膜厚が厚い上
層導電膜を形成した二層電極とするとともに、前記ソー
スおよびドレイン電極のうち画素電極を接続する電極の
上層導電膜を、その下の下層導電膜の外側部を露出させ
る幅に形成して、前記下層導電膜の露出部分の上面を前
記画素電極の接続部としているために、ソースおよびド
レイン電極を厚くしても、その一方の電極の画素電極接
続部の側縁の段差は非常に小さく、したがって画素電極
となる導電膜を上記段差部にも十分な厚さに被着させる
ことができるから、画素電極を良好な導通性をもって接
続することができる。
イン電極を、膜厚が薄い下層導電膜の上に膜厚が厚い上
層導電膜を形成した二層電極とするとともに、前記ソー
スおよびドレイン電極のうち画素電極を接続する電極の
上層導電膜を、その下の下層導電膜の外側部を露出させ
る幅に形成して、前記下層導電膜の露出部分の上面を前
記画素電極の接続部としているために、ソースおよびド
レイン電極を厚くしても、その一方の電極の画素電極接
続部の側縁の段差は非常に小さく、したがって画素電極
となる導電膜を上記段差部にも十分な厚さに被着させる
ことができるから、画素電極を良好な導通性をもって接
続することができる。
しかも、本発明の薄膜トランジスタにおいては、半導体
層のチャンネル部を覆う遮光膜をソースおよびドレイン
電極の上にわたって形成して、この遮光膜の画素電極接
続電極側の側縁をこの画素電極接続電極の上層導電膜の
外側縁と一致させているために、前記画素電極接続電極
の上層導電膜は、上記遮光膜を所定パターンに形成する
ためのマスクを利用してパターニングすることができ、
したがって前記上層導電膜を別にマスクを必要とせずに
形成することができるから、画素電極接続電極の上層導
電膜を上記のような幅に形成してその下の下層導電膜の
外側部を画素電極接続部として露出させたものでありな
がら、この画素電極接続電極の形成は容易である。
層のチャンネル部を覆う遮光膜をソースおよびドレイン
電極の上にわたって形成して、この遮光膜の画素電極接
続電極側の側縁をこの画素電極接続電極の上層導電膜の
外側縁と一致させているために、前記画素電極接続電極
の上層導電膜は、上記遮光膜を所定パターンに形成する
ためのマスクを利用してパターニングすることができ、
したがって前記上層導電膜を別にマスクを必要とせずに
形成することができるから、画素電極接続電極の上層導
電膜を上記のような幅に形成してその下の下層導電膜の
外側部を画素電極接続部として露出させたものでありな
がら、この画素電極接続電極の形成は容易である。
また本発明の薄膜トランジスタの製造方法は、下層導電
膜と上層導電膜とを積層した二層構造のソースおよびド
レイン電極を形成した後、その上に遮光膜を形成してこ
の遮光膜を半導体層のチャンネル部とソースおよびドレ
イン電極とをこの両電極のうち画素電極接続電極の外側
部を除いて覆う形状にパターニングするとともに、この
遮光膜のパターニングにより露出された前記画素電極接
続電極の外側部の上層導電膜をエツチングして、その下
の下層導電膜の外側部を画素電極接続部として露出させ
るものであるから、上記遮光膜をパターニングするとき
に画素電極接続電極の上層導電膜の外側部もエツチング
してその下の下層導電膜の外側部を露出させることがで
き、したがってこの製造方法によれば、上記薄膜トラン
ジスタを容易に製造することができる。
膜と上層導電膜とを積層した二層構造のソースおよびド
レイン電極を形成した後、その上に遮光膜を形成してこ
の遮光膜を半導体層のチャンネル部とソースおよびドレ
イン電極とをこの両電極のうち画素電極接続電極の外側
部を除いて覆う形状にパターニングするとともに、この
遮光膜のパターニングにより露出された前記画素電極接
続電極の外側部の上層導電膜をエツチングして、その下
の下層導電膜の外側部を画素電極接続部として露出させ
るものであるから、上記遮光膜をパターニングするとき
に画素電極接続電極の上層導電膜の外側部もエツチング
してその下の下層導電膜の外側部を露出させることがで
き、したがってこの製造方法によれば、上記薄膜トラン
ジスタを容易に製造することができる。
第1図および第2図は本発明の第1の実施例を示す薄膜
トランジスタの断面図および薄膜トランジスタの製造工
程図、第3図は本発明の第2の実施例を示す薄膜トラン
ジスタの断面図、第4図は本発明の第3の実施例を示す
薄膜トランジスタの断面図、第5図は従来の薄膜トラン
ジスタの断面図である。 1・・・基板、G・・・ゲート電極、2・・・ゲート絶
縁膜、3・・・半導体層、C・・・チャンネル部、4・
・・コンタクト層、5・・・ブロッキング層、6・・・
平坦化膜、7・・・保護絶縁膜、8・・・遮光膜、S・
・・ソース電極、D・・・ドレイン電極、10・・・下
層導電膜、a・・・画素電極。 出願人代理人 弁理士 鈴江武彦 第1図 第3図 第4図 第 2 図
トランジスタの断面図および薄膜トランジスタの製造工
程図、第3図は本発明の第2の実施例を示す薄膜トラン
ジスタの断面図、第4図は本発明の第3の実施例を示す
薄膜トランジスタの断面図、第5図は従来の薄膜トラン
ジスタの断面図である。 1・・・基板、G・・・ゲート電極、2・・・ゲート絶
縁膜、3・・・半導体層、C・・・チャンネル部、4・
・・コンタクト層、5・・・ブロッキング層、6・・・
平坦化膜、7・・・保護絶縁膜、8・・・遮光膜、S・
・・ソース電極、D・・・ドレイン電極、10・・・下
層導電膜、a・・・画素電極。 出願人代理人 弁理士 鈴江武彦 第1図 第3図 第4図 第 2 図
Claims (2)
- (1)液晶表示素子の画素電極形成基板に設けられて前
記画素電極を駆動する薄膜トランジスタにおいて、前記
基板面に形成したゲート電極と、このゲート電極を覆う
ゲート絶縁膜と、このゲート絶縁膜上に前記ゲート電極
と対向させて形成された半導体層と、この半導体層の上
にそれぞれコンタクト層を介して形成されたソースおよ
びドレイン電極と、前記半導体層のソース、ドレイン電
極間のチャンネル部を覆う遮光膜とからなり、かつ前記
ソースおよびドレイン電極は、膜厚が薄い下層導電膜の
上に膜厚が厚い上層導電膜を形成した二層電極とすると
ともに、前記ソースおよびドレイン電極のうち前記画素
電極を接続する画素電極接続電極の上層導電膜を、その
下の下層導電膜の外側部を露出させる幅に形成して、前
記下層導電膜の露出部分の上面を前記画素電極の接続部
とし、さらに前記遮光膜を前記ソースおよびドレイン電
極の上にわたって形成して、この遮光膜の前記画素電極
接続電極側の側縁を、この画素電極接続電極の上層導電
膜の外側縁と一致させたことを特徴とする薄膜トランジ
スタ。 - (2)液晶表示素子の画素電極形成基板に設けられて前
記画素電極を駆動する薄膜トランジスタの製造方法にお
いて、前記基板面にゲート電極とゲート絶縁膜と半導体
層とを順次積層形成した後、その上にコンタクト層を介
して、膜厚が薄い下層導電膜と膜厚が厚い上層導電膜と
を積層した二層構造のソースおよびドレイン電極を形成
し、この後、その上に遮光膜を形成してこの遮光膜を、
前記半導体層のソース、ドレイン電極間のチャンネル部
と前記ソースおよびドレイン電極とをこの両電極のうち
画素電極接続電極の外側部を除いて覆う形状にパターニ
ングするとともに、この遮光膜のパターニングにより露
出された前記画素電極接続電極の外側部の上層導電膜を
エッチングして、その下の下層導電膜の外側部を画素電
極接続部として露出させることを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63127089A JPH01297624A (ja) | 1988-05-26 | 1988-05-26 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63127089A JPH01297624A (ja) | 1988-05-26 | 1988-05-26 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01297624A true JPH01297624A (ja) | 1989-11-30 |
Family
ID=14951312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63127089A Pending JPH01297624A (ja) | 1988-05-26 | 1988-05-26 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01297624A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0514218A2 (en) * | 1991-05-15 | 1992-11-19 | Sharp Kabushiki Kaisha | An active matrix substrate |
JPH1096963A (ja) * | 1996-08-30 | 1998-04-14 | Lg Electron Inc | 液晶表示装置及びその製造方法 |
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KR101384079B1 (ko) * | 2006-06-26 | 2014-04-18 | 엘지디스플레이 주식회사 | 어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치 |
Citations (1)
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-
1988
- 1988-05-26 JP JP63127089A patent/JPH01297624A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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