JPH01297624A

JPH01297624A - 薄膜トランジスタ

Info

Publication number: JPH01297624A
Application number: JP63127089A
Authority: JP
Inventors: Shunichi Sato; 俊一佐藤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1988-05-26
Filing date: 1988-05-26
Publication date: 1989-11-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、液晶表示素子の画素電極形成基板に設けられ
て前記画素電極を駆動する薄膜トランジスタおよびその
製造方法に関するものである。

〔従来の技術〕

アクティブマトリックス型液晶表示素子の画素電極形成
基板にその各画素電極とそれぞれ対応させて配設される
画素電極駆動用の薄膜トランジスタは、一般に逆スタガ
ー型のものとされている。

第５図は従来の逆スタガー型薄膜トランジスタを示した
もので、この薄膜トランジスタは、ガラスからなる透明
基板１面にゲート電極Ｇを形成し、その上に基板はぼ全
面にわたって透明ゲート絶縁膜２を形成するとともに、
このゲート絶縁膜２の上に前記ゲート電極Ｇと対向させ
て１−３１　　（アモルファスシリコン）からなる半導
体層３を設け、その上に、ソース電極Ｓおよびドレイン
電極りをそれぞれｎ”−３ｌからなるコンタクト層４，
４を介して形成したもので、ゲート電極Ｇはこれと一体
のゲートラインにつながっている。また、ソース電極Ｓ
とドレイン電極りの一方例えばドレイン電極りはこれと
一体のデータラインにつながっており、他方の電極つま
りソース電極Ｓは画素電極接続電極とされている。この
ソースおよびドレイン電極Ｓ、Ｄは、基板全面にわたっ
て金属導電膜を形成し、この導電膜をフォトエツチング
法によりパターニングして形成されたもので、ソース電
極Ｓとドレイン電極りとは、その間の導電膜をその下の
コンタクト層とともに半導体層３面までエツチング除去
することによって切離されている。

なお、５は、ソース電極Ｓとドレイン電極りとの切離し
エツチングに際して半導体層３がエツチングされるのを
防ぐために上記導電膜の形成に先立って半導体層３上に
形成されたブロッキング層であり、このブロッキング層
５は絶縁膜からなっている。また、６はゲート絶縁膜２
上に形成された透明絶縁膜からなる平坦化膜であり、こ
の平坦化膜６はその上面が半導体膜３の上面とほぼ面一
になるように形成されており、画素電極接続電極つまり
ソース電極Ｓの外側部は、その下のコンタクト層４とと
もに上記平坦化膜６の上に延出形成されている。そして
、画素電極（ＩＴＯ等からなる透明電極）ａは上記平坦
化膜６の上に形成されており、この画素電極ａはその端
部を上記ソース電極Ｓの外側部の上面に重ねて形成する
ことによってソース電極Ｓに接続されている。また、７
はトランジスタ素子領域の上に形成された保護絶縁膜、
８はこの保護絶縁膜７の上に形成されて半導体層３のソ
ース、ドレイン電極Ｓ、Ｄ間のチャンネル部Ｃを覆う金
属遮光膜であり、この遮光膜８は、ソースおよびドレイ
ン電極Ｓ、Ｄの上にわたって形成されている。この遮光
膜８は、薄膜トランジスタの光による誤動作を防ぐため
に設けられたもので、半導体層３のチャンネル部Ｃの上
方に前記遮光膜８を設けておけば、基板上面側からの光
を遮光膜８で遮ることができる（基板下面側からの光は
ゲート電極Ｇで遮られる）から、半導体層３のチャンネ
ル部Ｃに光が当ってトランジスタが誤動作することはな
い。９は、上記薄膜トランジスタおよび画素電極ａを形
成した基板１面に形成される配向膜である。

なお、第５図においては、ゲート絶縁膜２の上に平坦化
膜６を形成してその上に画素電極ａを形成しているが、
液晶表示素子の画素電極形成基板には、上記平坦化膜６
を形成せずに、ゲート絶縁膜２の上に画素電極を形成し
ているものもある。

ところで、上記アクティブマトリックス型液晶表示素子
において、各画素電極の間隔を小さくして高精密の画像
を表示するには、各画素電極の側部に設けられる薄膜ト
ランジスタの幅および画素電極の行間および列間を通る
ゲートラインおよびデータラインの幅を小さくすること
が望まれるが、薄膜トランジスタの幅を小さくすると、
そのゲート、ソースおよびドレイン電極の幅が細くなる
のに従ってその抵抗値が大きくなるために、この抵抗値
の増大を防ぐには、電極幅を細くした分だけその厚さを
厚くする必要がある。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜トランジスタでは、電極
幅を細くしてその厚さを厚くすると、画素電極形成面（
第５図においては平坦化膜６面）からソース電極Ｓの外
側部の上にかけて形成される画素電極ａとソース電極Ｓ
との間に接続不良が発生するという問題をもっていた。

これは、ソース電極Ｓが厚くなるほど画素電極形成面と
ソース電極Ｓとの段差が大きくなって、画素電極ａの形
成に際してスパッタリング法等により堆積されるＩＴＯ
等の透明導電膜が段差部（ソース電極Ｓの外側端面の立
上り面）に被着しにくくなるためであり、そのためにこ
の透明導電膜の膜厚が上記段差部において極端に薄くな
ったり、また段差部において断線したりして、画素電極
ａとソース電極Ｓとの間に接続不良を発生する。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ソースおよびドレイ
ン電極を厚くしても、その一方の電極に接続される画素
電極を良好な導通性をもって接続することができる薄膜
トランジスタを提供するとともに、あわせてこの薄膜ト
ランジスタの製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタは、上記目的を達成するため
に、ソースおよびドレイン電極を、膜厚が薄い下層導電
膜の上に膜厚が厚い上層導電膜を形成した二層電極とす
るとともに、前記ソースおよびドレイン電極のうち前記
画素電極を接続する画素電極接続電極の上層導電膜を、
その下の下層導電膜の外側部を露出させる幅に形成して
、前記下層導電膜の露出部分の上面を前記画素電極の接
続部とし、さらに半導体層のソース、ドレイン電極間の
チャンネル部を覆う遮光膜を前記ソースおよびドレイン
電極の上にわたって形成して、この遮光膜の前記画素電
極接続電極側の側縁を、この画素電極接続電極の上層導
電膜の外側縁と一致させたものである。

また、本発明の薄膜トランジスタの製造方法は、基板面
にゲート電極とゲート絶縁膜と半導体層とを順次積層形
成した後、その上にコンタクト層を介して、膜厚が薄い
下層導電膜と膜厚が厚い上層導電膜とを積層した二層構
造のソースおよびドレイン電極を形成し、この後、その
上に遮光膜を形成してこの遮光膜を、前記半導体層のソ
ース、ドレイン電極間のチャンネル部と前記ソースおよ
びドレイン電極とをこの両電極のうち画素電極接続電極
の外側部を除いて覆う形状にパターニングするとともに
、この遮光膜のパターニングにより露出された前記画素
電極接続電極の外側部の上層導電膜をエツチングして、
その下の下層導電膜の外側部を画素電極接続部として露
出させることを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタは、ソースおよび
ドレイン電極を上記のような二層電極とすることにより
、その上層導電膜の厚さによって電極の厚さを確保する
とともに、ソースおよびドレイン電極のうち画素電極接
続電極の上層導電膜をその下の下層導電膜の外側部を露
出させる幅に形成して下層導電膜の露出部分の上面に画
素電極を接続するようにしたものであり、このようにす
れば、画素電極を接続する上記下層導電膜は薄膜である
ために、その側縁の段差は非常に小さいから、画素電極
となる導電膜を上記段差部にも十分な厚さに被着させる
ことができる。したがって、この薄膜トランジスタによ
れば、上記画素電極接続電極に接続される画素電膜の膜
厚が上記段差部において極端に薄くなったり断線したり
することはないから、ソースおよびドレイン電極を厚く
しても、その一方の電極に接続される画素電極を良好な
導通性をもって接続することができる。しかも、この薄
膜トランジスタにおいては、半導体層のチャンネル部を
覆う遮光膜をソースおよびドレイン電極の上にわたって
形成して、この遮光膜の画素電極接続型゛極側の側縁を
この画素電極接続電極の上層導電膜の外側縁と一致させ
ているために、前記画素電極接続電極の上層導電膜は、
上記遮光膜を所定パターンに形成するためのマスクを利
用してパターニングすることができ、したがって前記上
層導電膜を別にマスクを必要とせずに形成することがで
きるから、画素電極接続電極の上層導電膜を上記のよう
な幅に形成してその下の下層導電膜の外側部を画素電極
接続部として露出させたものでありながら、この画素電
極接続電極の形成は容易である。

また本発明の薄膜トランジスタの製造方法は、下層導電
膜と上層導電膜とを積層した二層構造のソースおよびド
レイン電極を形成した後、その上に遮光膜を形成してこ
の遮光膜を半導体層のチャンネル部とソースおよびドレ
イン電極とをこの両電極のうち画素電極接続電極の外側
部を除いて覆う形状にパターニングするとともに、この
遮光膜のパターニングにより露出された前記画素電極接
続電極の外側部の上層導電膜をエツチングして、その下
の下層導電膜の外側部を画素電極接続部として露出させ
るものであるから、上記遮光膜をパターニングするとき
に画素電極接続電極の上層導電膜の外側部もエツチング
してその下の下層導電膜の外側部を露出させることがで
き、したがってこの製造方法によれば、上記薄膜トラン
ジスタを容易に製造することができる。

〔実施例〕

以下、本発明の第１の実施例を第１図および第２図を参
照して説明する。

第１図はアクティブマトリックス型液晶表示素子の画素
電極形成基板に形成された薄膜トランジスタを示したも
ので、図中１はガラスからなる透明基板、Ｇはこの基板
１面に形成されたゲート電極であり、このゲート電極Ｇ
はこれと一体のゲートラインにつながっている。２はゲ
ート電極Ｇの上に基板１のほぼ全面にわたって形成され
たＳＩＮ等の透明絶縁膜からなるゲート絶縁膜、３はゲ
ート絶縁膜２の上に前記ゲート電極Ｇと対向させて形成
された１−３ｌからなる半導体層であり、この半導体層
３の上には、ソース電極Ｓおよびドレイン電極りがそれ
ぞれｎ÷−８１からなるコンタクト層４，４を介して形
成されている。このソース電極Ｓとドレイン電極りの一
方例えばドレイン電極りは、これと一体のデータライン
につながっており、他方の電極つまりソース電極Ｓは画
素電極接続電極とされている。５はソース電極Ｓとドレ
イン電極Ｇとを切離すエツチング時に半導体層３がエツ
チングされるのを防ぐために半導体層３の上にソース、
ドレイン電極Ｓ、Ｄ間のチャンネル部Ｃを覆うように形
成されたブロッキング層、６はゲート絶縁膜２上に半導
体層３の上面と面一になるように形成されたＳＯＧ　（
スピンオンガラス）等の透明絶縁膜からなる平坦化膜で
あり、前記ブロッキング層５は、平坦化膜６と同じ絶縁
材で形成されている。また、上記ソース電極Ｓとドレイ
ン電極Ｄ（データラインを含む）とは、それぞれ、厚さ
１００人程０の薄膜からなる下層導電膜１０の上に厚さ
２０００人程度０厚膜からなる上層導電膜１１を形成し
た二層電極とされており、上層導電膜１０は低抵抗金属
例えばＡ、ｆｌ’（アルミニウム）等で形成され、下層
導電膜１１は、コンタクト層４と上層導電膜６とを高い
導通性をもって接続するＣｒ　　（クロム）等の金属で
形成されている。また、画素電極ａを接続するソースＴ
ＩＴＳとその下のコンタクト層４の外側部は、トランジ
スタ素子領域の外側に延出されて上記平坦化膜６の上に
形成されており、さらにソース電極Ｓの上層導電膜１１
は、その外側縁を下層導電膜１０の外側縁よりも内側（
トランジスタ素子領域側）に後退させた幅とされて、下
層導電膜１０の外側部を露出させている。この下層導電
膜１０の上層導電膜１１外に露出する外側部は、画素電
極接続部とされており、上記平坦化膜６の上に形成され
るＩＴＯ等の透明導電膜からなる画素電極ａは、その端
部を上記ソース電極Ｓの下層導電膜１０の露出外側部の
上面に重ねて形成することによってソース電極Ｓと接続
されている。７はトランジスタ素子領域の上に形成され
たＳｉＮ等からなる保護絶縁膜、８はこの保護絶縁膜７
の上に形成されて半導体層３のチャンネル部Ｃを覆うＡ
、ｅまたはＣｒ等の金属膜からなる遮光膜であり、この
遮光膜８とその下の保護絶縁膜７は、上記チャンネル部
Ｃ上からソースおよびドレイン電極Ｓ。

Ｄの上にわたって形成されている。また、この遮光膜８
と保護絶縁膜７は、同一形状とされており、そのドレイ
ン電極り側の側縁はドレイン電極りの外側縁に一致し、
画素電極ａを接続するソース電極Ｓ側の側縁は、ソース
電極Ｓの上層導電膜１１の外側縁と一致している。

しかして、上記薄膜トランジスタにおいては、ソースお
よびドレイン電極Ｓ、Ｄを、膜厚が薄い下層導電膜１０
の上に膜厚が厚い上層導電膜１１を形成した二層電極と
するとともに、画素電極ａを接続するソース電極Ｓの上
層導電膜１１を、その下の下層導電膜１０の外側部を露
出させる幅に形成して、厚さ１００人程０の薄膜からな
る下層導電膜１０の露出部分の上面を画素電極接続部と
しているために、ソース電極Ｓの画素電極接続部と画素
電極ａを形成する平坦化膜６面との段差は非常に小さく
、したがって画素電極ａとなる透明導電膜を上記段差部
にも十分な厚さに被着させることができるから、従来の
薄膜トランジスタのように、ソース電極Ｓに接続される
画素電膜ａの膜厚が上記段差部において極端に薄くなっ
たり断線したすして、画素電極ａとソース電極Ｓとの間
に接続不良を発生することはない。また、この薄膜トラ
ンジスタでは、ソースおよびドレイン電極Ｓ。

ｐを上記のような二層電極としているから、トランジス
タ幅を小さくするためにソースおよびドレイン電極Ｓ、
Ｄの幅を細くする場合でも、この電極Ｓ、Ｄの上層導電
膜６の厚さによって電極Ｓ。

Ｄの厚さを十分抵抗値が小さくなる厚さに確保すること
ができる。しかも、この薄膜トランジスタにおいては、
半導体層３のチャンネル部Ｃを覆う遮光膜８とその下の
保護絶縁膜７を、ソースおよびドレイン電極Ｓ、Ｄの上
にわたって形成しで、この遮光膜８のソース電極Ｓ側の
側縁をこのソース電極Ｓの上層導電膜１１の外側縁と一
致させているために、ソース電極Ｓの上層導電膜１１は
、上記遮光膜８とその下の保護絶縁膜７を所定パターン
に形成するためのマスクを利用してパターニングするこ
とができ、したがって前記上層導電膜１１を別にマスク
を必要とせずに形成することができるから、ソース電極
Ｓの上層導電膜１１を上記のような幅に形成してその下
の下層導電膜１０の外側部を画素電極接続部として露出
させたものでありながら、このソース電極Ｓの形成は容
易である。

次に、上記薄膜トランジスタの製造方法を説明する。第
２図は上記薄膜トランジスタの製造方法工程順に示した
もので、この薄膜トランジスタは次のようにして製造さ
れる。

まず、第２図（ａ）に示すように、基板１面にゲート電
極Ｇ、ゲート絶縁膜２、半導体層３を通常の方法で順次
形成した後、第２図（ｂ）に示すように、基板全面にわ
たってＳＯＧ　（スピンオンガラス）等の透明絶縁膜を
形成することにより、半導体層３の上面レベルより所定
厚さ（ブロッキング層５として必要な厚さ）だけ厚い平
坦化膜６を形成する。次に、この平坦化膜６の上に、半
導体層３のチャンネル部Ｃとなる領域に対応させてレジ
ストマスクＭｌを形成し、この後平坦化膜６の上面をエ
ツチングして、第２図（Ｃ）に示すように平坦化膜６の
上面を半導体層３の上面と面一にするとともに、平坦化
膜６のレジストマスクＭｌ下の非エツチング部分を、ソ
ース電極Ｓとドレイン電極Ｇとを切離すエツチング時に
半導体層３がエツチングされるのを防ぐブロッキング層
５とする。この後は、まず第２図（ｄ）に示すように、
基板全面にわたってｎ”−ＳｌをプラズマＣＶＤ法によ
り被着させてコンタクト層４を形成し、その上に、Ｃｒ
およびＡノを順次スパッタリング法によって被着させて
、膜厚約１００人の下層導電膜（Ｃ「膜）１０と、膜厚
約２０００人の上層導電膜（Ａ）膜）１１とを形成する
。次に、その上に、ソースおよびドレイン電極Ｓ、Ｄの
外形に対応するレジストマスクＭ２を形成し、前記上層
導電膜１１と下層導電膜１０とコンタクト層４とを順次
プラズマエツチングして、第２図（ｅ）に示すようにソ
ース電極Ｓとドレイン電極りを形成する。このとき、ソ
ース電極Ｓとドレイン電極りとはその間の導電膜１１．
１０とコンタクト層４のエツチングによって切離される
が、半導体層３の上にはブロッキング層５が設けられて
いるために、半導体層３のチャンネル部Ｃがエツチング
されることはない。次に、第２図（ｆ）に示すように、
基板全面にわたってＳＩＮ等の保護絶縁膜７をプラズマ
ＣＶＤ法により形成し、その上にＡＩ！またはＣｒ等の
金属をスパッタリング法により被着させて遮光膜８を形
成する。この後、上記遮光膜８の上に、ソース電極Ｓの
外側部を除いてトランジスタ素子領域を覆うレジストマ
スクＭ３を形成し、プラズマエツチングにより上記遮光
膜８とその下の保護絶縁膜７とを、半導体層３のチャン
ネル部Ｃとソースおよびドレイン電極Ｓ、　Ｄとをこの
両電極Ｓ、Ｄのうちソース電極Ｓの外側部を除いて覆う
形状に順次パターニングするとともに、次いで、この遮
光膜８と保護絶縁膜７のパターニングにより露出された
ソース電極Ｓの外側部の上層導電膜（Ａ）膜）１１のみ
を、Ｃｒ　　（下層導電膜１０）に対してＡＩ！を高い
選択比でエツチングするエツチングガス（例えばＣＪｆ
？、　／ＢＣ）３／Ｈｅ）を用いてプラズマエツチング
し、第２図（ｇ）に示すようにソース電極Ｓの下層導電
Ｈ５の外側部を画素電極接続部として露出させる。なお
、前記上層導電膜１１のエツチングは、遮光膜８がダメ
ージを受けないようにするために、遮光膜８上のレジス
トマスクＭ３をそそまま残しておいて行なうのが望まし
いが、遮光膜８が上記エツチングガスではほとんどエツ
チングされないＣｒ等である場合は、レジストマスクＭ
３を剥離した後に上層導電膜１１のエツチングを行なっ
てもよい。このようにして薄膜トランジスタを形成した
後は、基板全面にＩＴＯ等の透明導電膜をスパッタリン
グ法等により被着させ、この透明導電膜をフォトエツチ
ング法によりパターニングして、端部を第１図に示すよ
うにソース電極Ｓの下層導電膜１０の露出外側部に重ね
た画素電極ａを形成すればよい。なお、上記薄膜トラン
ジスタおよび画素電極ａを形成した基板面には、この後
第１図に鎖線で示すように配向膜９が形成される。

しかして、上記薄膜トランジスタの製造方法においては
、下層導電膜１０と上層導電膜１１とを積層した二層構
造のソースおよびドレイン電極Ｓ。

Ｄを形成した後、その上に保護絶縁膜７を介して遮光膜
８を形成して、この遮光膜８と保護絶縁膜７を、半導体
層３のチャンネル部Ｃとソースおよびドレイン電極Ｓ、
Ｄとをこの両電極Ｓ、Ｄのうち画素電極ａを接続するソ
ース電極Ｓの外側部を除いて覆う形状にパターニングす
るとともに、この遮光膜８と保護絶縁膜７のパターニン
グにより露出されたソース電極Ｓの外側部の上層導電膜
１１をエツチングして、その下の下層導電膜１０の外側
部を画素電極接続部として露出させているから、上記遮
光膜８をその下の保護絶縁膜７とともにパターニングす
るときにソース電極Ｓの上層導電膜１１の外側部もエツ
チングしてその下の下層導電膜１０の外側部を露出させ
ることができ、したがってこの製造方法によれば、上記
薄膜トランジスタを容易に製造することができる。しか
も、この製造方法では、ゲート絶縁膜２の上に平坦化膜
６を形成するときに、この平坦化膜６となる絶縁膜の一
部を半導体層３上に残してこれをブロッキング層５とし
ているから、平坦化膜６とブロッキング層５とを同時に
形成することができ、したがって、ブロッキング層５を
別工程で形成している従来の方法に比べて、薄膜トラン
ジスタの製造工程数を少なくすることができる。

なお、上記実施例では、ゲート絶縁膜２を基板全面に形
成してその上に平坦化膜６を形成しているが、第３図に
示す第２の実施例のように、ゲート電極Ｇとゲート絶縁
膜２と半導体層３とを全て同一外形とするとともに、半
導体層３の上のコンタクト層４，４の外側縁を半導体層
３の外側縁に一致させ、その周囲に、上面がコンタクト
層４゜４の上面と面一になるように平坦化膜６を形成し
て、この平坦化膜６の上にソース電極Ｓの画素電極接続
部と画素電極ａとを形成すれば、ソース電極Ｓの画素電
極接続部と画素電極ａを形成する平坦化膜６面との段差
がソース電極Ｓの下層導電膜１０の厚さ分だけとなるか
ら、画素電極ａとなる透明導電膜を上記段差部にさらに
十分な厚さに彼むさせることができる。

また、上記実施例では、基板１面に平坦化膜６を設けて
その上に画素電極ａを形成しているが、この平坦化膜６
は設けなくてもよく、その場合は第４図に示す第３の実
施例のようにゲート絶縁膜２を基板全面に形成してその
上に画素電極ａを形成すればよい。なお、この実施例の
場合は、半導体層３のチャンネル部Ｃの上に設けるブロ
ッキング層５を別工程で形成する。ただし、このブロッ
キング層５は必ずしも必要ではない。また、上記実施例
では、遮光膜８を金属膜としているが、この遮光膜８は
不透明な絶縁膜としてもよく、その場合は、この遮光膜
で保護絶縁膜７を兼用してもよい。

〔発明の効果〕本発明の薄膜トランジスタによれば、ソースおよびドレ
イン電極を、膜厚が薄い下層導電膜の上に膜厚が厚い上
層導電膜を形成した二層電極とするとともに、前記ソー
スおよびドレイン電極のうち画素電極を接続する電極の
上層導電膜を、その下の下層導電膜の外側部を露出させ
る幅に形成して、前記下層導電膜の露出部分の上面を前
記画素電極の接続部としているために、ソースおよびド
レイン電極を厚くしても、その一方の電極の画素電極接
続部の側縁の段差は非常に小さく、したがって画素電極
となる導電膜を上記段差部にも十分な厚さに被着させる
ことができるから、画素電極を良好な導通性をもって接
続することができる。

しかも、本発明の薄膜トランジスタにおいては、半導体
層のチャンネル部を覆う遮光膜をソースおよびドレイン
電極の上にわたって形成して、この遮光膜の画素電極接
続電極側の側縁をこの画素電極接続電極の上層導電膜の
外側縁と一致させているために、前記画素電極接続電極
の上層導電膜は、上記遮光膜を所定パターンに形成する
ためのマスクを利用してパターニングすることができ、
したがって前記上層導電膜を別にマスクを必要とせずに
形成することができるから、画素電極接続電極の上層導
電膜を上記のような幅に形成してその下の下層導電膜の
外側部を画素電極接続部として露出させたものでありな
がら、この画素電極接続電極の形成は容易である。

【図面の簡単な説明】

第１図および第２図は本発明の第１の実施例を示す薄膜
トランジスタの断面図および薄膜トランジスタの製造工
程図、第３図は本発明の第２の実施例を示す薄膜トラン
ジスタの断面図、第４図は本発明の第３の実施例を示す
薄膜トランジスタの断面図、第５図は従来の薄膜トラン
ジスタの断面図である。１・・・基板、Ｇ・・・ゲート電極、２・・・ゲート絶
縁膜、３・・・半導体層、Ｃ・・・チャンネル部、４・
・・コンタクト層、５・・・ブロッキング層、６・・・
平坦化膜、７・・・保護絶縁膜、８・・・遮光膜、Ｓ・
・・ソース電極、Ｄ・・・ドレイン電極、１０・・・下
層導電膜、ａ・・・画素電極。出願人代理人　　弁理士　鈴江武彦第１図第３図第４図第　２図

Claims

【特許請求の範囲】

（１）液晶表示素子の画素電極形成基板に設けられて前
記画素電極を駆動する薄膜トランジスタにおいて、前記
基板面に形成したゲート電極と、このゲート電極を覆う
ゲート絶縁膜と、このゲート絶縁膜上に前記ゲート電極
と対向させて形成された半導体層と、この半導体層の上
にそれぞれコンタクト層を介して形成されたソースおよ
びドレイン電極と、前記半導体層のソース、ドレイン電
極間のチャンネル部を覆う遮光膜とからなり、かつ前記
ソースおよびドレイン電極は、膜厚が薄い下層導電膜の
上に膜厚が厚い上層導電膜を形成した二層電極とすると
ともに、前記ソースおよびドレイン電極のうち前記画素
電極を接続する画素電極接続電極の上層導電膜を、その
下の下層導電膜の外側部を露出させる幅に形成して、前
記下層導電膜の露出部分の上面を前記画素電極の接続部
とし、さらに前記遮光膜を前記ソースおよびドレイン電
極の上にわたって形成して、この遮光膜の前記画素電極
接続電極側の側縁を、この画素電極接続電極の上層導電
膜の外側縁と一致させたことを特徴とする薄膜トランジ
スタ。
（２）液晶表示素子の画素電極形成基板に設けられて前
記画素電極を駆動する薄膜トランジスタの製造方法にお
いて、前記基板面にゲート電極とゲート絶縁膜と半導体
層とを順次積層形成した後、その上にコンタクト層を介
して、膜厚が薄い下層導電膜と膜厚が厚い上層導電膜と
を積層した二層構造のソースおよびドレイン電極を形成
し、この後、その上に遮光膜を形成してこの遮光膜を、
前記半導体層のソース、ドレイン電極間のチャンネル部
と前記ソースおよびドレイン電極とをこの両電極のうち
画素電極接続電極の外側部を除いて覆う形状にパターニ
ングするとともに、この遮光膜のパターニングにより露
出された前記画素電極接続電極の外側部の上層導電膜を
エッチングして、その下の下層導電膜の外側部を画素電
極接続部として露出させることを特徴とする薄膜トラン
ジスタの製造方法。