JP4433480B2 - 液晶表示装置及びその製造方法 - Google Patents

液晶表示装置及びその製造方法 Download PDF

Info

Publication number
JP4433480B2
JP4433480B2 JP2005260251A JP2005260251A JP4433480B2 JP 4433480 B2 JP4433480 B2 JP 4433480B2 JP 2005260251 A JP2005260251 A JP 2005260251A JP 2005260251 A JP2005260251 A JP 2005260251A JP 4433480 B2 JP4433480 B2 JP 4433480B2
Authority
JP
Japan
Prior art keywords
electrode
transparent conductive
pattern
conductive pattern
liquid crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005260251A
Other languages
English (en)
Other versions
JP2006184862A (ja
Inventor
炳 哲 安
周 洙 林
丙 鎬 朴
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Publication of JP2006184862A publication Critical patent/JP2006184862A/ja
Application granted granted Critical
Publication of JP4433480B2 publication Critical patent/JP4433480B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Description

本発明は、水平電界を利用する液晶表示装置に係り、特に、工程を単純化することのできる薄膜トランジスタ基板及びその製造方法に関する。
液晶表示装置は、電界を利用して誘電異方性を有する液晶の光透過率を調節することによって画像を表示する。このために、液晶表示装置は、液晶セルマトリクスを通じて画像を表示する液晶表示パネル（以下、「液晶パネル」という。）と、その液晶パネルを駆動する駆動回路とを備える。
図１を参照すると、従来の液晶パネルは液晶２４を介して接合されたカラーフィルタ基板１０と薄膜トランジスタ基板２０とで構成される。
カラーフィルタ基板１０は、上部ガラス基板２上に順次形成されたブラックマトリクス４とカラーフィルタ６及び共通電極８を備える。ブラックマトリクス４は上部ガラス基板２にマトリクス形態に形成される。このようなブラックマトリクス４は、上部ガラス基板２の領域をカラーフィルタ６が形成される複数のセル領域に割り、隣接したセル間の光干渉及び外部光の反射を防止する。カラーフィルタ６は、ブラックマトリクス４によって区分されたセル領域に赤（Ｒ）、緑（Ｇ）、青（Ｂ）で区分し形成され、赤、緑、青色の光を各々透過させる。共通電極８は、カラーフィルタ６の上に全面塗布された透明導電層に液晶２４の駆動の際に基準になる共通電圧（Ｖcoｍ）を供給する。そして、カラーフィルタ６の平坦化のためにカラーフィルタ６と共通電極８との間にはオーバーコート層（図示せず）がさらに形成されることもある。
薄膜トランジスタ基板２０は、下部ガラス基板１２において、ゲートライン１４とデータライン１６との交差で定義されたセル領域ごとに形成された薄膜トランジスタ１８と、画素電極２２とを備える。薄膜トランジスタ１８は、ゲートライン１４からのゲート信号に応じて、データライン１６からのデータ信号を画素電極２２に供給する。透明導電層に形成された画素電極２２は、薄膜トランジスタ１８からのデータ信号を供給して液晶２４を駆動させる。
誘電異方性を有する液晶２４は、画素電極２２のデータ信号と共通電極８の共通電圧（Ｖcoｍ）とによって形成された電界にしたがって回転し、光透過率を調節することによって階調を具現させる。
そして、液晶パネルは、カラーフィルタ基板１０と薄膜トランジスタ基板２０とのセルギャップを一定に維持させるためのスペーサ（図示せず）をさらに備える。スペーサーとしては、ホールスペーサーまたはカラムスペーサーが利用される。
このような液晶パネルのカラーフィルタ基板１０及び薄膜トランジスタ基板２０は複数のマスク工程を利用して形成される。一つのマスク工程は、薄膜蒸着（コーティング）工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程等の複数の工程を含む。
特に、薄膜トランジスタ基板は、半導体工程を含むと共に複数のマスク工程を必要とすることによって、製造工程が複雑であるため液晶パネルの製造単価の上昇の主な原因となっている。従って、薄膜トランジスタ基板はマスク工程数を低減する方に発展しつつある。
従って、本発明の目的は、工程を単純化することのできる水平電界印加型の薄膜トランジスタ基板及びその製造方法を提供することである。
本発明の上記及び他の利点を達成するために、本発明の一態様による液晶表示装置は、基板上に形成されたゲートラインと、このゲートラインとゲート絶縁膜とを介して交差され画素領域を定義するデータラインと、ゲート電極、ソース電極、ドレイン電極、及びソース電極とドレイン電極との間のチャネルを定義する半導体層を含む薄膜トランジスタと、ドレイン電極と接続された画素電極とを含み、データラインとソース電極及びドレイン電極がソース・ドレイン金属パターン及び透明導電パターンを備えた二重層構造を含み、画素電極はドレイン電極の透明導電パターンが伸張され形成され、保護膜が透明導電パターンと境界を成し、この透明導電パターンを除いた残りの領域に形成される。
本発明の他の態様による液晶表示装置の製造方法は、ゲートライン及びゲートラインと接続されたゲート電極を基板上に形成する第１マスク工程と、ゲートライン及びゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体パターン及びソース・ドレイン金属パターンを形成する第２マスク工程と、ソース・ドレイン金属パターン上に透明導電パターンを形成し、透明導電パターンと境界を成す保護膜を形成する第３マスク工程とを含み、ゲートラインと交差して画素領域を定義するデータラインと、ソース電極及びドレイン電極がソース・ドレイン金属パターンと透明導電パターンとを備えた二重層構造を含み、ドレイン電極の透明導電パターンから伸張された画素電極が画素領域に形成される。
前述のように、本発明により、半導体パターン及びソース・ドレイン金属パターンがコンタクトホールと共に２マスク工程においてハフトーン（または回折露光）マスクを利用して形成される。
また、本発明により、第３マスク工程において透明導電パターンが形成され、透明導電パターンの形成の際に利用されたフォトレジストパターンのリフト・オフによって保護膜がパターニングされる。このような透明導電パターン及び保護膜は下部の金属層を保護して腐食問題を防ぐようになる。
結果的に、本発明により、工程が３マスク工程を通じて単純化されるため、材料費及び設備投資費等の節減と共に歩留まりの向上が可能になる。
以下、本発明の好ましい実施形態を図２乃至図８Eを参照して詳しく説明する。
図２は本発明の実施形態の薄膜トランジスタ基板を示した平面図であり、図３は図２に示した薄膜トランジスタ基板をII―II’、III―III'、IV―IV'線に沿って切り取って示した断面図である。
図２及び図３に示した薄膜トランジスタ基板は、下部基板１５０の上にゲート絶縁膜１５２を介して、交差して画素領域を定義するゲートライン１０２及びデータライン１０４、そのゲートライン１０２及びデータライン１０４と画素電極１１８に接続された薄膜トランジスタ（ＴＦＴ）、薄膜トランジスタ（ＴＦＴ）と接続された画素電極１１８と、画素電極１１８とゲートライン１０２の重畳部に形成されたストレージキャパシタ（Ｃｓｔ）とを備える。そして、薄膜トランジスタ基板は、ゲートライン１０２、データライン１０４、及び共通ライン１２０の各々と接続されたパッド１２４をさらに備える。
ゲートライン１０２はゲートドライバー（図示せず）からのスキャン信号を、データライン１０４はデータドライバー（図示せず）からのビデオ信号を供給する。このようなゲートライン１０２及びデータライン１０４はゲート絶縁膜１５２を介して交差して各画素領域を定義する。
ゲートライン１０２は、基板１５０の上に少なくとも二重層以上のゲート金属層が積層された複層構造で形成される。例えば、図３に示したように、第１及び第２ゲート金属層１０１、１０３が積層された二重層構造で形成される。データライン１０４は、ゲート絶縁膜１５２上に透明導電層を含む少なくとも二重層以上の複層構造で形成される。例えば、図３に示したようにソース・ドレイン金属パターン１１１と透明導電パターン１１３とが積層された二重層構造で形成される。ここで、透明導電パターン１１３は、ソース・ドレイン金属パターン１１１を被覆するように形成され、ソース・ドレイン金属パターン１１１の露出による電食問題を防止する。
薄膜トランジスタ（ＴＦＴ）は、ゲートライン１０２のスキャン信号に応じてデータライン１０４上のビデオ信号が画素電極１１８に充電され維持されるようにする。このために、薄膜トランジスタ（ＴＦＴ）はゲートライン１０２に含まれたゲート電極、データライン１０４と接続されたソース電極１１０、ソース電極１１０と対向して画素電極１１８と接続されたドレイン電極１１２、ゲート絶縁膜１５２を介してゲートライン１０２と重畳されソース電極１１０とドレイン電極１１２の間にチャネルを形成する半導体パターン１１５とを備える。ここで、ソース電極１１０及びドレイン電極１１２は、ソース・ドレイン金属パターン１１１及び透明導電パターン１１３が積層された二重層構造で形成される。半導体パターン１１５は、ソース電極１１０とドレイン電極１１２との間にチャネルを形成する活性層１１４と、ソース電極１１０及びドレイン電極１１２とのオーミック接触のために、チャネル部を除いた活性層１１４の上に形成されたオーミック接触層１１６とを備える。
ゲートライン１０２とデータライン１０４との交差により定義された画素領域には、ドレイン電極１１２と接続された画素電極１１８が形成される。特に、画素電極１１８は、ドレイン電極１１２の透明導電パターン１１３から伸張され形成される。このような画素電極１１８は、薄膜トランジスタ（ＴＦＴ）から供給を受けた画素信号を充電してカラーフィルター基板（図示せず）に形成された共通電極と電位差を発生させる。この電位差によって薄膜トランジスタ基板とカラーフィルター基板に位置する液晶が誘電異方性によって回転され、光源 (図示せず)から画素電極１１８を経由して入射される光量を調節してカラーフィルター基板の方に透過させる。
ストレージキャパシタ（Ｃｓｔ）は、画素電極１１８がゲート絶縁膜１５２を介してゲートライン１０２と重畳され形成される。ここで、画素電極１１８は、画素領域から伸張され、ゲートライン１０２を被覆するように形成される。このようなストレージキャパシタ（Ｃｓｔ）は、画素電極１１８に充電されたビデオ信号を次の信号が充電される際まで安定的に維持させる。
ゲートライン１０２、データライン１０４、及び共通ライン１２０は、それらの各々と接続されたパッド１２４を通じて駆動回路から駆動信号の供給を受ける。このようなパッド１２４は同一の構造で形成される。具体的に言うと、パッド１２４はパッド下部電極１２６と、ゲート絶縁膜１５２を貫通する第１コンタクトホール１２８を通じてパッド下部電極１２６と接続されたパッド上部電極１３０とを備える。ここで、パッド下部電極１２６はゲートライン１０２及び共通ライン１２０のように第１及び第２ゲート金属層１０１、１０３が積層された二重層構造で形成され、パッド上部電極１３０は透明導電パターン１１３で形成される。
これに従って、ゲートライン１０２及び共通ライン１２０の各々は、基板１５０の上に同一の構造で形成されたパッド下部電極１２６を通じてパッド１２４と接続される。また、ゲート絶縁膜１５２の上に形成されたデータライン１０４は、コンタクト電極１６０を通じてパッド下部電極１２６から伸張されたデータリンク１３５と接続される。ここで、コンタクト電極１６０は、データライン１０４の透明導電パターン１１３がデータリンク１３５と重畳されるように伸張され形成される。そして、コンタクト電極１６０は、ゲート絶縁膜１５２を貫通する第２コンタクトホール１４８を通じてデータリンク１３５と接続される。このようなコンタクト電極１６０は、データリンク１３５に沿って伸張されパッド上部電極１３０と一体化される。
保護膜１５４は、画素電極１１８、パッド上部電極１３０、及びコンタクト電極１６０を含むと共に、データライン１０４、ソース電極１１０、ドレイン電極１１２に含まれた透明導電パターン１１３と境界を成して形成される。これは、透明導電パターン１１３の形成の際に利用されたフォトレジストパターンを残した状態で保護膜１５４を形成した後、フォトレジストパターンをリフト・オフさせることによって保護膜１５４がパターニングされるからである。
これに従って、本発明の薄膜トランジスタ基板は次のように３マスク工程を通じて形成される。
図４A及び図４Bは、本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第１マスク工程を説明するための平面図及び断面図を示した図面である。
第１マスク工程を通じて、下部基板１５０上に、ゲートライン１０２、ゲート電極１０８、パッド下部電極１２６、及びデータリンク１３５を含む第１マスクパターン群が形成される。このような第１マスクパターン群は、少なくとも二つの導電層が積層された二重層以上の複層構造で形成されるが、説明の便宜上、以下には第１及び第２ゲート金属層１０１、１０３が積層された二重層構造だけを説明する。
具体的に言うと、下部基板１５０上にスパッタリング方法等の蒸着方法を通じて第１及び第２ゲート金属層１０１、１０３が積層される。第１及び第２ゲート金属層１０１、１０３としては、Mo、Ti、Cu、Al、Cr、Mo合金、Cu合金、Al合金等の金属物質を利用する。例えば、第１及び第２ゲート金属層１０１、１０３が積層された構造としては、Al/Cr、Al/Mo、Al(Nd)/Al、Al(Nd)/Cr、Cu/Mo、Mo/Al、Cu合金/Mo、Cu合金/Al、Cu合金/Mo合金、Cu合金/Al合金、Al/Mo合金、Mo合金/Al、Al合金/Mo合金、Mo合金/Al合金、Mo/Al合金等を利用する。尚、Ti/Al(Nd)/Ti、 Mo/Ti/Al(Nd)等のように３重層が積層された構造として利用することもある。続いて、第１マスクを利用したフォトリソグラフィ工程及びエッチング工程を通じて第１及び第２ゲート金属層１０１、１０３がパターニングされることによって、二重層構造のゲートライン１０２、ゲート電極１０８、パッド下部電極１２６、及びデータリンク１３５を含む第１マスクパターン群が形成される。
図５A及び図５Bは、本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第２マスク工程を説明するための平面図及び断面図を示した図面であり、図６A乃至図６Ｆは、第２マスク工程を具体的に説明するための断面図を示した図面である。
第１マスクパターン群が形成された下部基板１５０上に第２マスク工程を通じて、第１及び第２コンタクトホール１２８、１４８を含むゲート絶縁膜１５２と半導体パターン１１５とソース・ドレイン金属パターン１１１とが形成される。これらは回折露光マスクまたはハフトーン（Half Tone）マスクを利用した一つのマスク工程を通じて形成される。以下、第２マスクでハフトーンマスクを利用した場合について説明する。
図６Aを参照すると、第１マスクパターン群が形成された下部基板１５０上にPECVD等の増着方法でゲート絶縁膜１５２、非晶質シリコン層１０５、不純物（ｎ＋またはｐ＋）がドーピングされた非晶質シリコン層１０７、ソース・ドレイン金属層１０９が順次形成される。ゲート絶縁膜１５２としては、SiOx、SiNx等のような無機絶縁物質が利用される。ソース・ドレイン金属層１０９としては、Mo、Ti、Cu、AlNd、Al、Cr、Mo合金、Cu合金、Al合金等の金属物質を単一層として利用するか、またはAl/Cr、Al/Mo、Al(Nd)/Al、Al(Nd)/Cr、Mo/Al(Nd)/Mo、Cu/Mo、Ti/Al(Nd)/Ti、Mo/Al、Mo/Ti/Al(Nd)、Cu合金/Mo、Cu合金/Al、Cu合金/Mo合金、Cu合金/Al合金、Al/Mo合金、Mo合金/Al、Al合金/Mo合金、Mo合金/Al合金、Mo/Al合金等の二重層以上が積層された構造として利用する。
図６Bを参照すると、ハフトーンマスクを利用したフォトリソグラフィ工程を通じて段差を有する第１フォトレジストパターン１６８が形成される。ハフトーンマスクは、紫外線を遮断する遮断部、位相シフト物質を利用して紫外線を部分的に透過させるハフトーン透過部、及び両方を透過させる透過部を備える。このようなハフトーンマスクを利用したフォトリソグラフィ工程を通じて形成された、互いに異なる厚さの第１A及び第１Bフォトレジストパターン１６８A、１６８Bと、開口部を有する第１フォトレジストパターン１６８とが形成される。相対的に厚い第１Aフォトレジストパターン１６８Aはハフトーンマスクの遮断部と重畳された第１フォトレジストの遮断領域（Ｐ１）に、第１Aフォトレジストパターン１６８Aより薄い第１Bフォトレジストパターン１６８Bはハフトーン透過部と重畳されたハフトーン露光部（Ｐ２）に、開口部は透過部と重畳されたフル（Full）露光領域（Ｐ３）に形成される。
図６Cを参照すると、第２フォトレジストパターン１６８をマスクとして利用したエッチング工程を通じて、ソース・ドレイン金属層１０９からゲート絶縁膜１４４まで貫通する第１及び第２コンタクトホール１２８、１４８が形成される。第１コンタクトホール１２８はパッド下部電極１２６を、第２コンタクトホール１４８はデータリンク１３５を露出させる。
図６Dを参照すると、酸素（O2）プラズマを利用したアッシング工程を通じて第１Aフォトレジストパターン１６８Aの厚さは薄くなり、第１Bフォトレジストパターン１６８Bは除去される。
図６Eを参照すると、アッシングされた第１Aフォトレジストパターン１６８Aをマスクとして利用したエッチング工程を通じて、ソース・ドレイン金属層１０９、不純物がドーピングされた非晶質シリコン層１０７及び非晶質シリコン層１０５がパターニングされることによって活性層１１４及びオーミック接触層１１６を有する半導体パターン１１５と、その上に重畳されたソース・ドレイン金属パターン１１１が形成される。
図６Fを参照すると、図６Eからソース・ドレイン金属パターン１１１の上に残存する第１Aフォトレジストパターン１６８Aはストリップ工程を通じて除去される。
尚、別法として、第１Aフォトレジストパターン１６８をマスクとして利用して、第１及び第２コンタクトホール１２８、１４８と、活性層１１４及びオーミック接触層１１６を含む半導体パターン１１５とを形成する工程を一つの工程として進行することもできる。
図７A及び図７Bは、本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第３マスク工程を説明するための平面図及び断面図であり、図８A乃至図８Eは第３マスク工程を具体的に説明するための断面図である。
第３マスク工程を通じて、ソース・ドレイン金属パターン１１１を覆う透明導電パターン１１３が形成され、透明導電パターン１１３と境界を成す保護膜１５４が形成される。これに従って、ソース・ドレイン金属パターン１１１及び透明導電パターン１１３が積層された二重層構造のデータライン１０４、ソース電極１１０、ドレイン電極１１２が形成されると共に、透明導電パターン１１３の単一層構造を有する画素電極１１８、パッド上部電極１３０、コンタクト電極１６０が形成される。
具体的に言うと、図８Aに示したように、ソース・ドレイン金属パターン１１１が形成されたゲート絶縁膜１５２の上に透明導電層１１７が形成される。透明導電層１１７としては、ITO、TO、IZO、ITZO等が利用される。
図８Bを参照すると、透明導電層１１７の上に第３マスクを利用したフォトリソグラフィ工程を通じてフォトレジストパターン１８２が形成される。
図８Cを参照すると、フォトレジストパターン１８２をマスクにしたエッチング工程、即ち、ウェットエッチング工程を通じて透明導電層１１７がパターニングされることによって、ソース・ドレイン金属パターン１１１を被覆する透明導電パターン１１３が形成される。この際、透明導電パターン１１３は、薄膜トランジスタ（ＴＦＴ）のチャネルが形成される部分から露出される。これに従って、透明導電パターン１１３をマスクにしたエッチング工程、即ち、ドライエッチング工程を通じて露出されたソース・ドレイン金属パターン１１１と、その下のオーミック接触層１１６とが除去されることによって、活性層１１４が露出された構造を有するようになる。その結果、二重層構造を有するデータライン１０４、ソース電極１１０、ドレイン電極１１２が形成される。また、ドレイン電極１１２の透明導電パターン１１３から伸張された画素電極１１８とデータライン１０４の透明導電パターン１１３から伸張されたコンタクト電極１６０とが形成され、パッド下部電極１２６と接続されたパッド上部電極１３０が形成される。このような透明導電パターン１１３はフォトレジストパターン１８２よりも過エッチングされる。
図８Dを参照すると、フォトレジストパターン１８２を覆う保護膜１５４が全面形成される。この際、フォトレジストパターン１８２が不在する基板上に形成された保護膜１５４は、フォトレジストパターン１８２のエッジ部と透明導電パターン１１３のエッジ部との離隔距離によって、フォトレジストパターン１８２の上に形成された保護膜１５４を露出した構造を有する。これに従って、次のリフト・オフ工程においてフォトレジストパターン１８２と透明導電パターン１１３との間にストリッパー（エッチャント）の浸透が容易になることによって、リフト・オフ効率を向上させることができる。保護膜１５４としては、ゲート絶縁膜１４４のような無機絶縁物質が利用される。このような保護膜１５４は、PECVD、スパッタリングのような蒸着方法を通じて形成されるが、フォトレジストパターン１８２が高温での硬化を防ぐためにはスパッタリング方法で形成することが好ましい。尚、保護膜１５４として、アクリル系の有機化合物、ＢＣＢまたはＰＦＣＢ等の有機絶縁物質を利用することもある。
図８Eを参照すると、リフト・オフ工程を通じて図８Dに示したフォトレジストパターン１８２と共に、この上に形成された保護膜１５４が除去されることによって保護膜１５４がパターニングされる。パターニングされた保護膜１５４は透明導電パターン１１３と境界を成す。換言すると、透明導電パターン１１３が形成された領域を除いた残りの領域に透明導電パターン１１３と境界を成す保護膜１５４が残る。
これに従って、保護膜１５４が塗布されたフォトレジストパターン１８２を除去するストリップ工程において、フォトレジストパターン１８２と透明導電パターン１１３との間にストリッパーの浸透が容易になることによってリフト・オフ効率を向上させることができる。
前述のように、本発明による薄膜トランジスタ基板及びその製造方法は、第２マスク工程において、ハフトーン（または回折露光）マスクを利用してコンタクトホールと共に半導体パターン及びソース・ドレイン金属パターンが形成される。
また、本発明による薄膜トランジスタ基板及びその製造方法は、第３マスク工程において、透明導電パターンが形成され、その透明導電パターンの形成の際に利用されたフォトレジストパターンのリフト・オフで保護膜がパターニングされる。このような透明導電パターン及び保護膜は、下部の金属層を保護して電食問題を防止する。
これに従って、本発明の薄膜トランジスタ基板及びその製造方法は、３マスク工程を通じて工程を単純化することによって、材料費及び設備投資費等の節減と共に歩留まりの向上が可能になる。
以上、説明した内容を通じて、当業者なら本発明の技術思想を逸脱しない範囲内において、多様な変更及び修正ができることが分かる。従って、本発明の技術的範囲は明細書の説明のみに記載された内容に限られるものではなく、特許請求の範囲によって決められるべきである。
従来の液晶パネル構造を概略的に示した斜視図である。 本発明の実施形態の薄膜トランジスタ基板を示した平面図である。 図２に示した薄膜トランジスタ基板をII―II’、III―III'、IV―IV'線に沿って切り取って示した断面図である。 本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第１マスク工程を説明するための平面図である。 本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第１マスク工程を説明するための断面図である。 本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第２マスク工程を説明するための平面図である。 本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第２マスク工程を説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の第２マスク工程を具体的に説明するための断面図である。 本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第３マスク工程を説明するための平面図である。 本発明の実施形態の薄膜トランジスタ基板の製造方法の中、第３マスク工程を説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。 本発明の第３マスク工程を具体的に説明するための断面図である。
符号の説明
２：上部ガラス基板
４：ブラックマトリクス
６：カラーフィルタ
８：共通電極
１０：カラーフィルタ基板
１２：下部ガラス基板
１４、１０２：ゲートライン
１６、１０４：データライン
１８：薄膜トランジスタ（ＴＦＴ）
２０：薄膜トランジスタ基板
２２，１１８：画素電極
２４：液晶
１１０：ソース電極
１１２：ドレイン電極
１２８、１３６、１４４、１４８：コンタクトホール
１１５：半導体パターン
１１４：活性層
１１６：オーミック接触層
１２４：パッド
１２６：パッド下部電極
１３０：パッド上部電極
１５０：基板
１５２：ゲート絶縁膜
１０９：ソース・ドレイン金属層
１０１：第１ゲート金属層
１０３：第２ゲート金属層
１０５：非晶質シリコン層
１０７：不純物ドーピングされたシリコン層
１１１：ソース・ドレイン金属パターン
１１３：透明導電パターン
１３５：データリンク
１６８、１８２：フォトレジストパターン
１６０：コンタクト電極

Claims (20)

  1. 基板上に形成されたゲートラインと、
    前記ゲートラインとゲート絶縁膜とを介して交差され画素領域を定義するデータラインと、
    ゲート電極、ソース電極、ドレイン電極、及び前記ソース電極とドレイン電極との間のチャネルを定義する半導体層を含む薄膜トランジスタと、
    前記ドレイン電極と接続された画素電極とを含み、
    前記データラインとソース電極及びドレイン電極がソース・ドレイン金属パターン及び透明導電パターンを備えた二重層構造を含み、
    前記画素電極が前記ドレイン電極の透明導電パターンが伸張され形成され、保護膜が前記透明導電パターンの端部と境界を成し、前記透明導電パターンを除いた残りの領域にのみ形成されることを特徴とする液晶表示装置。
  2. 前記画素電極が前記ゲート絶縁膜を介して前記ゲートラインと重畳され形成されたストレージキャパシタをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
  3. 前記ゲートライン及びゲート電極が少なくとも二つの金属層を備えた多重層構造を有することを特徴とする請求項１に記載の液晶表示装置。
  4. 前記ゲートライン及びデータラインと接続されたパッドをさらに含み、
    前記パッドは、前記ゲートラインと共に前記基板上に形成されたパッド下部電極と、
    前記ゲート絶縁膜を貫通して前記パッド下部電極を露出させるコンタクトホールと、
    前記コンタクトホールを通じて前記パッド下部電極と接続され、前記透明導電パターンで形成されたパッド上部電極とを含むことを特徴とする請求項１に記載の液晶表示装置。
  5. 前記データパッドのパッド下部電極から伸張され形成されたデータリンクと、
    前記ゲート絶縁膜を貫通して前記データリンクを露出させる第２コンタクトホールと、
    前記データラインの透明導電パターンから伸張され前記第２コンタクトホールを通じて前記データリンクと接続されるコンタクト電極とをさらに含むことを特徴とする請求項４に記載の液晶表示装置。
  6. 前記コンタクト電極がパッド上部電極と一体化された構造で形成されることを特徴とする請求項５に記載の液晶表示装置。
  7. 前記透明導電パターンが前記ソース・ドレイン金属パターンを包むように形成されることを特徴とする請求項５に記載の液晶表示装置。
  8. 前記パッド上部電極及びコンタクト電極が前記保護膜と境界を成すことを特徴とする請求項５に記載の液晶表示装置。
  9. ゲートライン及び前記ゲートラインと接続されたゲート電極を基板上に形成する第１マスク工程と、
    前記ゲートライン及びゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に半導体パターン及びソース・ドレイン金属パターンを形成する第２マスク工程と、
    前記ソース・ドレイン金属パターン上に透明導電パターンを形成し、前記透明導電パターンの端部と境界を成す保護膜を形成する第３マスク工程とを含み、
    前記ゲートラインと交差して画素領域を定義するデータラインと、ソース電極及びドレイン電極が前記ソース・ドレイン金属パターンと前記透明導電パターンを備えた二重層構造を含み、
    前記ドレイン電極の前記透明導電パターンから伸張された画素電極が前記画素領域に形成されることを特徴とする液晶表示装置の製造方法。
  10. 前記第１マスク工程が、前記ゲートラインと前記データラインとの中、少なくとも一つと接続されるパッド下部電極を形成する段階をさらに含み、
    前記第２マスク工程が、前記ゲート絶縁膜を貫通して前記パッド下部電極を露出させるコンタクトホールを形成する段階をさらに含み、
    前記第３マスク工程が、前記コンタクトホールを通じて前記パッド下部電極と接続され、前記透明導電パターンで形成されたパッド上部電極を形成する段階をさらに含むことを特徴とする請求項９に記載の液晶表示装置の製造方法。
  11. 前記第１マスク工程が、前記パッド下部電極から伸張され前記データラインと接続させるデータリンクを形成する段階を含み、
    前記第２マスク工程が、前記データリンクを露出させる第２コンタクトホールを形成する段階を含み、
    前記第３マスク工程が、前記データラインの透明導電パターンから伸張され前記第２コンタクトホールを通じて前記データリンクを接続させるコンタクト電極を形成する段階を含むことを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  12. 前記コンタクト電極が、前記パッド上部電極と一体化された構造で形成されることを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  13. 前記パッド上部電極及びコンタクト電極は、前記保護膜と境界を成すことを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  14. 前記ゲートラインとゲート電極とパッド下部電極及びデータリンクが、少なくとも二つの金属層を備えた多重層構造を含むことを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  15. 前記透明導電パターンが前記ソース・ドレイン金属パターンを包むように形成されることを特徴とする請求項９に記載の液晶表示装置の製造方法。
  16. 前記第２マスク工程が、第１マスクパターン群を覆うゲート絶縁膜と非晶質シリコン層と不純物がドーピングされた非晶質シリコン層及びソース・ドレイン金属層を形成する段階と、
    ハフトーンマスクと回折露光マスクの中、少なくとも一つを利用したフォトリソグラフィ工程を通じて厚さの異なるフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンを利用したエッチング工程を通じて前記ソース・ドレイン金属層と前記ゲート絶縁膜とを貫通する第１及び第２コンタクトホールと、前記ソース・ドレイン金属パターン及び半導体パターンを形成する段階とを含むことを特徴とする請求項１１に記載の液晶表示装置の製造方法。
  17. 前記第３マスク工程が、前記ゲート絶縁膜上に透明導電層を形成する段階と、
    フォトリソグラフィ工程を通じてフォトレジストパターンを形成する段階と、
    フォトレジストパターンを利用したエッチング工程を通じて前記透明導電パターンを形成する段階と、
    前記透明導電パターンを通じて露出された前記ソース・ドレイン金属パターンのオーミック接触層を除去する段階と、
    前記フォトレジストパターンを覆う保護膜を全面形成する段階と、
    前記保護膜が形成されたフォトレジストパターンを除去する段階とを含むことを特徴とする請求項９に記載の液晶表示装置の製造方法。
  18. 前記保護膜がスパッタリングによって形成されることを特徴とする請求項１７に記載の液晶表示装置の製造方法。
  19. 前記透明導電パターンが前記フォトレジストパターンよりも過エッチングされることを特徴とする請求項１７に記載の液晶表示装置の製造方法。
  20. 前記画素電極が前記ゲート絶縁膜を介して前記ゲートラインと重畳されストレージキャパシタを形成する段階をさらに含むことを特徴とする請求項９に記載の液晶表示装置の製造方法。
JP2005260251A 2004-12-24 2005-09-08 液晶表示装置及びその製造方法 Active JP4433480B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040112586A KR101107246B1 (ko) 2004-12-24 2004-12-24 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
JP2006184862A JP2006184862A (ja) 2006-07-13
JP4433480B2 true JP4433480B2 (ja) 2010-03-17

Family

ID=36610354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005260251A Active JP4433480B2 (ja) 2004-12-24 2005-09-08 液晶表示装置及びその製造方法

Country Status (4)

Country Link
US (2) US7220612B2 (ja)
JP (1) JP4433480B2 (ja)
KR (1) KR101107246B1 (ja)
CN (1) CN100514169C (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100647775B1 (ko) * 2004-12-01 2006-11-23 엘지.필립스 엘시디 주식회사 박막 트랜지스터 기판 및 제조 방법
KR20060079040A (ko) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
KR101127836B1 (ko) * 2005-06-30 2012-03-21 엘지디스플레이 주식회사 박막트랜지스터 기판의 제조 방법
KR20070009013A (ko) * 2005-07-14 2007-01-18 삼성전자주식회사 평판표시장치 및 평판표시장치의 제조방법
KR101183361B1 (ko) * 2006-06-29 2012-09-14 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR101294232B1 (ko) * 2007-06-08 2013-08-07 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및이의 제조 방법
JP5064127B2 (ja) * 2007-06-28 2012-10-31 出光興産株式会社 表示装置用基板及びその製造方法、並びに、液晶表示装置及びその製造方法
CN101382712B (zh) * 2007-09-07 2010-12-08 北京京东方光电科技有限公司 液晶显示装置阵列基板的制造方法
KR101264723B1 (ko) * 2007-10-29 2013-05-15 엘지디스플레이 주식회사 노광 장비, 패턴 형성 방법, 채널 형성 방법, 홀 형성방법, 이를 적용한 액정 표시 장치 및 이의 제조 방법
TWI352431B (en) * 2008-01-08 2011-11-11 Au Optronics Corp Active matrix array structure and manufacturing me
JP5182993B2 (ja) * 2008-03-31 2013-04-17 株式会社半導体エネルギー研究所 表示装置及びその作製方法
CN101718950B (zh) * 2008-10-09 2011-12-28 北京京东方光电科技有限公司 薄膜构图方法及制造液晶显示装置的方法
JP2010123595A (ja) * 2008-11-17 2010-06-03 Sony Corp 薄膜トランジスタおよび表示装置
JP5646162B2 (ja) * 2009-01-23 2014-12-24 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置
CN102023433B (zh) 2009-09-18 2012-02-29 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
US8558960B2 (en) * 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
CN102543860B (zh) * 2010-12-29 2014-12-03 京东方科技集团股份有限公司 一种低温多晶硅tft阵列基板的制造方法
KR101948168B1 (ko) * 2011-12-08 2019-04-26 엘지디스플레이 주식회사 내로우 베젤 타입 액정표시장치
KR101980765B1 (ko) * 2012-12-26 2019-08-28 엘지디스플레이 주식회사 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법
CN103913874A (zh) * 2013-09-02 2014-07-09 上海中航光电子有限公司 一种阵列基板、显示装置及阵列基板的制造方法
US9698173B2 (en) * 2014-08-24 2017-07-04 Royole Corporation Thin film transistor, display, and method for fabricating the same
CN104409418B (zh) * 2014-11-13 2018-02-13 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制备方法、显示装置
CN104362155B (zh) * 2014-11-24 2017-12-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105097835A (zh) * 2015-07-07 2015-11-25 合肥鑫晟光电科技有限公司 阵列基板及其制作方法、显示面板、显示装置
CN105070687A (zh) * 2015-09-18 2015-11-18 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作方法、显示装置
CN106298647B (zh) * 2016-08-31 2017-12-19 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板及其制备方法
CN108663864B (zh) * 2018-07-19 2021-01-26 京东方科技集团股份有限公司 一种显示面板及其制作方法、工作方法和显示装置
US11362117B2 (en) 2019-12-23 2022-06-14 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of array substrate, array substrate, and display device
CN110993564A (zh) * 2019-12-23 2020-04-10 深圳市华星光电半导体显示技术有限公司 阵列基板的制作方法、阵列基板及显示装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4396458A (en) * 1981-12-21 1983-08-02 International Business Machines Corporation Method for forming planar metal/insulator structures
US4440804A (en) * 1982-08-02 1984-04-03 Fairchild Camera & Instrument Corporation Lift-off process for fabricating self-aligned contacts
JPS60103676A (ja) * 1983-11-11 1985-06-07 Seiko Instr & Electronics Ltd 薄膜トランジスタアレイの製造方法
GB2175442B (en) * 1985-05-15 1989-05-24 Stc Plc Laser manufacture
US5162933A (en) 1990-05-16 1992-11-10 Nippon Telegraph And Telephone Corporation Active matrix structure for liquid crystal display elements wherein each of the gate/data lines includes at least a molybdenum-base alloy layer containing 0.5 to 10 wt. % of chromium
KR940004322B1 (ko) 1991-09-05 1994-05-19 삼성전자 주식회사 액정표시장치 및 그 제조방법
US5317433A (en) 1991-12-02 1994-05-31 Canon Kabushiki Kaisha Image display device with a transistor on one side of insulating layer and liquid crystal on the other side
DE4339721C1 (de) 1993-11-22 1995-02-02 Lueder Ernst Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren
TW321731B (ja) 1994-07-27 1997-12-01 Hitachi Ltd
JP3866783B2 (ja) 1995-07-25 2007-01-10 株式会社 日立ディスプレイズ 液晶表示装置
KR0156202B1 (ko) 1995-08-22 1998-11-16 구자홍 액정표시장치 및 그 제조방법
JPH09113931A (ja) 1995-10-16 1997-05-02 Sharp Corp 液晶表示装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100237680B1 (ko) * 1996-12-30 2000-01-15 윤종용 액정 표시 장치 및 그 제조 방법
JP4264675B2 (ja) 1998-08-17 2009-05-20 栄 田中 液晶表示装置とその製造方法
KR100333273B1 (ko) * 1999-08-02 2002-04-24 구본준, 론 위라하디락사 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법
KR100313125B1 (ko) * 1999-12-08 2001-11-07 김순택 박막 트랜지스터의 제조 방법
KR100322970B1 (ko) * 1999-12-24 2002-02-02 주식회사 현대 디스플레이 테크놀로지 프린지 필드 구동 액정표시 장치의 제조방법
JP5408829B2 (ja) 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
KR100795344B1 (ko) * 2001-05-29 2008-01-17 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판 및 그의 제조방법
KR100443539B1 (ko) 2002-04-16 2004-08-09 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100904757B1 (ko) 2002-12-30 2009-06-29 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
US7316784B2 (en) * 2003-02-10 2008-01-08 Lg.Philips Lcd Co., Ltd. Method of patterning transparent conductive film, thin film transistor substrate using the same and fabricating method thereof
KR100538327B1 (ko) * 2003-04-03 2005-12-22 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그제조 방법
KR100598737B1 (ko) 2003-05-06 2006-07-10 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100500779B1 (ko) * 2003-10-10 2005-07-12 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판의 제조 방법

Also Published As

Publication number Publication date
KR101107246B1 (ko) 2012-01-25
CN100514169C (zh) 2009-07-15
JP2006184862A (ja) 2006-07-13
US20070205422A1 (en) 2007-09-06
US7220612B2 (en) 2007-05-22
KR20060073381A (ko) 2006-06-28
US7626206B2 (en) 2009-12-01
US20060138417A1 (en) 2006-06-29
CN1794077A (zh) 2006-06-28

Similar Documents

Publication Publication Date Title
JP4433480B2 (ja) 液晶表示装置及びその製造方法
JP4468876B2 (ja) 液晶表示装置及びその製造方法
JP4537946B2 (ja) 液晶表示装置及びその製造方法
JP4619997B2 (ja) 液晶表示装置とその製造方法
JP4772599B2 (ja) 液晶表示装置とその製造方法
JP4612539B2 (ja) 液晶表示装置及びその製造方法
JP4499628B2 (ja) 液晶表示装置及びその製造方法
JP4408271B2 (ja) 液晶表示装置及びその製造方法
JP4107662B2 (ja) 薄膜トランジスタアレイ基板の製造方法
JP4477557B2 (ja) 液晶表示装置及びその製造方法
JP4392390B2 (ja) 液晶表示装置およびその製造方法
JP4754896B2 (ja) 液晶表示装置及びその製造方法
US7656500B2 (en) Liquid crystal display device and fabricating method thereof
JP5052880B2 (ja) 液晶表示装置及びその製造方法
US7489379B2 (en) Liquid crystal display device and fabricating method thereof
JP4537929B2 (ja) 液晶表示装置および液晶表示装置の製造方法
US7416926B2 (en) Liquid crystal display device and method for fabricating the same
JP4439448B2 (ja) 液晶表示装置及びその製造方法
US7705947B2 (en) Method of fabricating an LCD with second mask process for making common electrode at a portion consist of one conductive layer, and with pixel electrode having a single layer structure
JP2006189769A (ja) 液晶表示装置およびその製造方法
KR20080054629A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR100667137B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081210

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090310

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090313

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090615

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091015

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20091021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091216

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091218

R150 Certificate of patent or registration of utility model

Ref document number: 4433480

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250