JPH01134345A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH01134345A JPH01134345A JP62292469A JP29246987A JPH01134345A JP H01134345 A JPH01134345 A JP H01134345A JP 62292469 A JP62292469 A JP 62292469A JP 29246987 A JP29246987 A JP 29246987A JP H01134345 A JPH01134345 A JP H01134345A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野１
本発明は液晶等と組み合わせてアクティブマトリクス表
示装置を構成するだめの薄膜トランジスタアレイを有す
るアクティブマトリクス基板に関する。 ［従来技術とその問題点］ アクティブマトリクス表示装置において、絵素欠陥や線
状欠陥が発生することは、重大な品位不良となる。これ
らの欠陥を防止するためには、アクティブマトリクス基
板におけるゲートバスライン、ソースパスラインの断線
、線間リークあるいは薄膜トランジスタ（以下ＴＰＴと
称する）の動作不良をなくす必要がある。これらの欠陥
原因としては、ホトリンゲラフィブロセスあるいは薄膜
形成プロセスにおけるゴミ、異物または膜の剥離がある
。 以下に従来構造のＴＰＴアクティブマトリクス基板につ
いて説明する。第２４図は、ＴＰＴをそれぞれ含む絵素
（Ａゆ、）をマトリクス状に配置したＴＰＴアクティブ
マトリクス基板である。従来構造のＴＰＴおよびパスラ
イン、絵素電極を第２２図、第２３図に示す。第２３図
は第２２図におけるＢ−Ｂ″断面示す図である。ガラス
基板Ｓ上にゲートバスラインａ、ｂをタンタル（Ｔａ）
で形成し、ゲート酸化膜は酸化タンタル（ＴａｚＯｓ）
層ｃ１窒化シリコン（ＳｉＮｘ）層ｄの二重構造となっ
ており、半導体層ｅ、ｆは真性アモルファスシリコン（
ａ−５ｉ（ｉ））であり、ソースバス２インｇ。 ｈはチタン（Ｔｉ）、ドレイン電極１．」はチタン、絵
素電極に、ＩはＩＴＯ膜（酸化インジウム透明導電膜）
、半導体層とソース・ドレイン電極の間には、エツチン
グストッパー層としての窒化シリコンＮｒ、ｍおよびｎ
＋型アモルファスシリコン（ａ−５ｉ（ｎつ）層ｐ、ｑ
が形成されている。 また、ソースパスラインｇとゲートバスラインａのクロ
ス部にはソース・ゲート間のリークを防止するため、ａ
−５ｉ（ｉ）／ａ−５ｉ（ｎつ層Ｘおよびエツチングス
トッパー層ｎが形成されている。ここでゲートバスライ
ンａ、ｂのタンタルあるいはソースパスラインｇ、ｈの
チタンが何らかの原因で断線した場合、従来構造のアク
ティブマトリクス基板においては線状欠陥が生じる。ま
たＴＰＴについても何らかの原因で破損すると、従来構
造のアクティブマトリクス基板においては絵素欠陥が生
じる。 そのため、従来はこれらの欠陥を防止するため、プロセ
ス上の対策がなされていたが、完全に防止することは困
難であった。 本発明は上述の欠点Ｊ：鑑み、アクティブマトリクス基
板において、ＴＦＴの動作不良による絵素欠陥を防止し
、アクティブマトリクス表示装置の画像品位の向上を図
るためのアクティブマトリクス基板の構造を提供するこ
とを目的とする。 ［問題点を解決するＩ；めの手段１ そこで、本発明に係るアクティブマトリクス基板は、絶
縁性基板上に薄膜トランジスタアレイがマトリクス状に
形成され、該薄膜トランジスタはゲートバスラインから
引き出されたゲート電極１本当り２個以上並設されてい
ることを特徴とする。 ［作用］ 本発明の構造によれば、アクティブマトリクス基板にお
ける各絵素の動作不良の発生確率が低下することになる
。 ［実施例］ 第１図に、本発明の実施例である各種の冗長性を持たせ
たアモルファスシリコン（ａ −Ｓ ｉ）半導体ＴＰＴ
アクティブマトリクス基板を示す。参照番号１．５はそ
れぞれゲートバスライン、ソースパスラインである。Ｔ
ＦＴＩＩはゲートバスラインから引き出された電極１３
とソースパスラインから引き出された電極Ｉ５とに接続
されている。また参照番号１４はドレイン電極であり、
透明導電膜であるＩＴＯ［１２に接続している。以上の
基本構成は従来例と同じである。以下に本発明の各種の
冗長性を持たせた部分について、■ゲートバスライン、
■ソースパスライン、■絵素について説明する。 ■ゲートバスライン 通常のゲートバスラインｌと平行にバイパスライン２を
設けている。この様にバイパスを設けることにより、実
効的にパスラインの線幅が増加する。また、パスライン
材料が剥離した場合でも、両方のパスライン１．２が同
時に剥離する確率は、パスラインが一本の場合の剥離の
確率よりも低くなるので、パスライン１．２のどちらか
に剥離が生じても、以上の冗長性を持たせることにより
ＴＰＴ全体としては欠陥のない作動性の良好なものとな
る。また、第２１図に示されるように、ゲートバスライ
ンは２層の導電体薄膜であるチタン、タンタルより形成
されており、該導電体薄膜の各層間ｌこは絶縁体薄膜が
設けられているので、該導電体薄膜の各層間を電気的に
接続するためのスルーホール３が設けられている。スル
ーホール３を通じて各導電膜間を接続することによって
、ゲートバスラインの抵抗の低減にも有効なようになっ
ている。また、ソースパスラインとのクロス部４は、ク
ロス数を減らすためにバイパス部を設けていない。クロ
ス部を増やすと、ソース・ゲート間での上下リークが発
生し易くなり、かつ浮遊容量も増加してしまうからであ
る。 ■ソースパスライン 通常のソースパスライン５とは別にゲートバスラインと
のクロス部にはバイパスライン６を設けている。バイパ
スライン６を設けることで、実効的にソースライン線幅
が増加する。また、ゲートバスラインの場合と同様にソ
ースパスライン全体の剥離の発生確率を低下させること
ができる。 また、第１６図〜第２０図に詳しい断面を示すが、ソー
スパスラインも２層以上の導電体薄膜より形成されてお
り、該導電体薄膜の各層間には絶縁体薄膜が設けられて
いるので、該導電体薄膜の各層間を電気的に接続するた
めのスルーホール９が設けられている。スルーホール９
を通じて各導電体薄膜間を接続することによって、ソー
スパスラインの断線防止と同時にソースパスラインの抵
抗低減にも有効となっている。参照番号７．８はそれぞ
れソースパスラインとゲートバスラインとのリークを防
止するための半導体膜であるａ−５ｉ（ｎつ／ａ−５ｉ
（ｉ）層、エツチングストッパ−５ｉＮＸ層である。７
．８それぞれは各クロス部において島状に分離して形成
されている。これはａ−Ｓｉ（ｎつ／ａ−３ｉ（ｉ）層
７、エツチングストッパーＳ ｉＮｘ層８が剥離するこ
とによって起こるクロス部におけるソースパスラインの
断線の確率を、島状に分離させるという冗長性によって
低下させている。 ■絵素 各絵素の駆動を行うＴＩ？Ｔは、ＴＦＴＩ １．１１の
様に、一つの検事に対して２個設けられる。 ここでは、ゲートバスラインからソースパスラインと平
行に延びたＴＰＴ接続用リードゲートライン１３を介し
て、２個のＴＰＴが並列に絵素に接続されている。即ち
、ＴＦＴＩＩ、１１は同一ゲートバスラインと同一ソー
スバスラインに接続されている。二つのＴＰＴにおいて
同時にソースあるいはゲートの断線の発生確率を抑える
ため、なるべく間隔を大きくしている。また、ドレイン
電極１４は、後述するように、チタンと絵素電極材料Ｉ
ＴＯとを用いた２層構造となっている（第１９図、第２
０図参照）。 以上の参照番号１，５．１３等はソースパスライン、ゲ
ートバスライン、ゲートバスラインからの引き出しライ
ン等それら自身を表すのに用いたが、以下それらを構成
する薄膜層をも表すこととする。
示装置を構成するだめの薄膜トランジスタアレイを有す
るアクティブマトリクス基板に関する。 ［従来技術とその問題点］ アクティブマトリクス表示装置において、絵素欠陥や線
状欠陥が発生することは、重大な品位不良となる。これ
らの欠陥を防止するためには、アクティブマトリクス基
板におけるゲートバスライン、ソースパスラインの断線
、線間リークあるいは薄膜トランジスタ（以下ＴＰＴと
称する）の動作不良をなくす必要がある。これらの欠陥
原因としては、ホトリンゲラフィブロセスあるいは薄膜
形成プロセスにおけるゴミ、異物または膜の剥離がある
。 以下に従来構造のＴＰＴアクティブマトリクス基板につ
いて説明する。第２４図は、ＴＰＴをそれぞれ含む絵素
（Ａゆ、）をマトリクス状に配置したＴＰＴアクティブ
マトリクス基板である。従来構造のＴＰＴおよびパスラ
イン、絵素電極を第２２図、第２３図に示す。第２３図
は第２２図におけるＢ−Ｂ″断面示す図である。ガラス
基板Ｓ上にゲートバスラインａ、ｂをタンタル（Ｔａ）
で形成し、ゲート酸化膜は酸化タンタル（ＴａｚＯｓ）
層ｃ１窒化シリコン（ＳｉＮｘ）層ｄの二重構造となっ
ており、半導体層ｅ、ｆは真性アモルファスシリコン（
ａ−５ｉ（ｉ））であり、ソースバス２インｇ。 ｈはチタン（Ｔｉ）、ドレイン電極１．」はチタン、絵
素電極に、ＩはＩＴＯ膜（酸化インジウム透明導電膜）
、半導体層とソース・ドレイン電極の間には、エツチン
グストッパー層としての窒化シリコンＮｒ、ｍおよびｎ
＋型アモルファスシリコン（ａ−５ｉ（ｎつ）層ｐ、ｑ
が形成されている。 また、ソースパスラインｇとゲートバスラインａのクロ
ス部にはソース・ゲート間のリークを防止するため、ａ
−５ｉ（ｉ）／ａ−５ｉ（ｎつ層Ｘおよびエツチングス
トッパー層ｎが形成されている。ここでゲートバスライ
ンａ、ｂのタンタルあるいはソースパスラインｇ、ｈの
チタンが何らかの原因で断線した場合、従来構造のアク
ティブマトリクス基板においては線状欠陥が生じる。ま
たＴＰＴについても何らかの原因で破損すると、従来構
造のアクティブマトリクス基板においては絵素欠陥が生
じる。 そのため、従来はこれらの欠陥を防止するため、プロセ
ス上の対策がなされていたが、完全に防止することは困
難であった。 本発明は上述の欠点Ｊ：鑑み、アクティブマトリクス基
板において、ＴＦＴの動作不良による絵素欠陥を防止し
、アクティブマトリクス表示装置の画像品位の向上を図
るためのアクティブマトリクス基板の構造を提供するこ
とを目的とする。 ［問題点を解決するＩ；めの手段１ そこで、本発明に係るアクティブマトリクス基板は、絶
縁性基板上に薄膜トランジスタアレイがマトリクス状に
形成され、該薄膜トランジスタはゲートバスラインから
引き出されたゲート電極１本当り２個以上並設されてい
ることを特徴とする。 ［作用］ 本発明の構造によれば、アクティブマトリクス基板にお
ける各絵素の動作不良の発生確率が低下することになる
。 ［実施例］ 第１図に、本発明の実施例である各種の冗長性を持たせ
たアモルファスシリコン（ａ −Ｓ ｉ）半導体ＴＰＴ
アクティブマトリクス基板を示す。参照番号１．５はそ
れぞれゲートバスライン、ソースパスラインである。Ｔ
ＦＴＩＩはゲートバスラインから引き出された電極１３
とソースパスラインから引き出された電極Ｉ５とに接続
されている。また参照番号１４はドレイン電極であり、
透明導電膜であるＩＴＯ［１２に接続している。以上の
基本構成は従来例と同じである。以下に本発明の各種の
冗長性を持たせた部分について、■ゲートバスライン、
■ソースパスライン、■絵素について説明する。 ■ゲートバスライン 通常のゲートバスラインｌと平行にバイパスライン２を
設けている。この様にバイパスを設けることにより、実
効的にパスラインの線幅が増加する。また、パスライン
材料が剥離した場合でも、両方のパスライン１．２が同
時に剥離する確率は、パスラインが一本の場合の剥離の
確率よりも低くなるので、パスライン１．２のどちらか
に剥離が生じても、以上の冗長性を持たせることにより
ＴＰＴ全体としては欠陥のない作動性の良好なものとな
る。また、第２１図に示されるように、ゲートバスライ
ンは２層の導電体薄膜であるチタン、タンタルより形成
されており、該導電体薄膜の各層間ｌこは絶縁体薄膜が
設けられているので、該導電体薄膜の各層間を電気的に
接続するためのスルーホール３が設けられている。スル
ーホール３を通じて各導電膜間を接続することによって
、ゲートバスラインの抵抗の低減にも有効なようになっ
ている。また、ソースパスラインとのクロス部４は、ク
ロス数を減らすためにバイパス部を設けていない。クロ
ス部を増やすと、ソース・ゲート間での上下リークが発
生し易くなり、かつ浮遊容量も増加してしまうからであ
る。 ■ソースパスライン 通常のソースパスライン５とは別にゲートバスラインと
のクロス部にはバイパスライン６を設けている。バイパ
スライン６を設けることで、実効的にソースライン線幅
が増加する。また、ゲートバスラインの場合と同様にソ
ースパスライン全体の剥離の発生確率を低下させること
ができる。 また、第１６図〜第２０図に詳しい断面を示すが、ソー
スパスラインも２層以上の導電体薄膜より形成されてお
り、該導電体薄膜の各層間には絶縁体薄膜が設けられて
いるので、該導電体薄膜の各層間を電気的に接続するた
めのスルーホール９が設けられている。スルーホール９
を通じて各導電体薄膜間を接続することによって、ソー
スパスラインの断線防止と同時にソースパスラインの抵
抗低減にも有効となっている。参照番号７．８はそれぞ
れソースパスラインとゲートバスラインとのリークを防
止するための半導体膜であるａ−５ｉ（ｎつ／ａ−５ｉ
（ｉ）層、エツチングストッパ−５ｉＮＸ層である。７
．８それぞれは各クロス部において島状に分離して形成
されている。これはａ−Ｓｉ（ｎつ／ａ−３ｉ（ｉ）層
７、エツチングストッパーＳ ｉＮｘ層８が剥離するこ
とによって起こるクロス部におけるソースパスラインの
断線の確率を、島状に分離させるという冗長性によって
低下させている。 ■絵素 各絵素の駆動を行うＴＩ？Ｔは、ＴＦＴＩ １．１１の
様に、一つの検事に対して２個設けられる。 ここでは、ゲートバスラインからソースパスラインと平
行に延びたＴＰＴ接続用リードゲートライン１３を介し
て、２個のＴＰＴが並列に絵素に接続されている。即ち
、ＴＦＴＩＩ、１１は同一ゲートバスラインと同一ソー
スバスラインに接続されている。二つのＴＰＴにおいて
同時にソースあるいはゲートの断線の発生確率を抑える
ため、なるべく間隔を大きくしている。また、ドレイン
電極１４は、後述するように、チタンと絵素電極材料Ｉ
ＴＯとを用いた２層構造となっている（第１９図、第２
０図参照）。 以上の参照番号１，５．１３等はソースパスライン、ゲ
ートバスライン、ゲートバスラインからの引き出しライ
ン等それら自身を表すのに用いたが、以下それらを構成
する薄膜層をも表すこととする。
次に、第１図のＴＰＴアクティブマトリクス基板の製造
プロセスを、第２図〜第８図を参照しながら説明する。 なお、以下の図に示す斜線部は、その時のプロセスにお
ける形成又は処理される部分を示している。 （プロセスｌ） 第２図に示すように、透明な絶縁性ガラス基板５０上に
膜厚５００人〜５０００人のタンタルを蒸着して、ホト
リソグラフィプロセスにより斜線部の様にパターニング
を行う。第２図において、通常のゲートバスラインｌと
平行にゲートバイパスライン２を設けている。また、ソ
ースパスラインとのクロス部４ではバイパスラインは形
成されていない。これは前述した様に、ソース・ゲート
のクロス部を増やすと、ソース・ゲート間での上下リー
クが起こりやすくなり、かつ浮遊容量も増加してしまう
からである。 （プロセス２） 次に、第３図の斜線部のように、第２図のソースパスラ
インとなる５を除いて、つまりゲートバスラインを陽極
酸化プロセスによりタンタル表面を酸化して膜厚５００
人〜５０００人のＴａ、Ｏ，を形成する。 （プロセ、ス３） そして、ＰＣＶＤ法によりゲート絶縁膜Ｓ ｉＮｘ層、
ａ−５ｉ（ｉ）半導体層、エツチングストッパー５ｉＮ
ｘＪｉｌをそれぞれ膜厚５００人〜６０００Ａ 、５０
Ａ〜４０００人、３００人〜５０００ Ａに形成した後
、ホトリソグラフィプロセスでパターニングしてエツチ
ングストッパー層だけを第４図の斜線部８のように形成
する（第１３図参照）。 （プロセス４） そして、ＰＣＶＤ法により膜厚２００人〜２０００人の
ａ−５ｉ（ｎつ層を成膜した後、第５図の斜線部７゜７
で示すように、ａ−３ｉ（ｎつ／ａ−３ｉ（ｉ）層は島
状に分離してホトリソグラフィプロセスでパターニング
される（第１５図参照）。 （プロセス５） 次に、第６図に示すように、ソースパスライン上のゲー
ト絶縁膜である３ｉＮＸ層にスルーホール９を開ける。 また、ゲートバスライン上の絶縁体層であるＳ ｉ Ｎ
ｘ／ Ｔ ａ２０ ｓ層にもスルーホール３を開ける
。スルーホール１才それぞれ２個ずつ開けられる。これ
は、ホトリソグラフィプロセス不良でどちらかのスルー
本−ルがふさがった場合のために、やはり冗長性を持た
せてスルーホールの欠陥を少なくするためである（第１
６図、第２１図参照）。 （プロセス６） 続いて、チタンを膜厚が５００人〜５０００人となるよ
うスパッタ蒸着し、第７図の斜線部のパターンのように
チタン、ａ−５ｉ（ｎつをエツチングする。 ところで、前述のスルーホール９，３を通して（プロセ
スｌ）において形成したパターンのタンタルと、当プロ
セスにおいて蒸着したチタンとが、このチタン自身がス
ルーホール内に入り込むことで電気的に接続される。従
って、ゲートバスライン、ソースパスラインともにチタ
ン・タンタルの上下２重構造となる（第１７図、第１８
図参照）。 （プロセス７） 次に、絵素電極材料であるＩＴＯを、膜厚３００人〜３
０００ Ａにスパッタ蒸着した後、ホトリソグラフィプ
ロセスで第８図の斜線部のようにＩＴＯ膜をパターニン
グする。なお、ＩＴＯは、絵素電極及びＴＦＴのドレイ
ン電４１４以外にも、ソースパスライン上やゲートバス
ラインの一部の上にもパターニングされ、（プロセス６
）によるチタンの断線の発生を抑制することができる。
プロセスを、第２図〜第８図を参照しながら説明する。 なお、以下の図に示す斜線部は、その時のプロセスにお
ける形成又は処理される部分を示している。 （プロセスｌ） 第２図に示すように、透明な絶縁性ガラス基板５０上に
膜厚５００人〜５０００人のタンタルを蒸着して、ホト
リソグラフィプロセスにより斜線部の様にパターニング
を行う。第２図において、通常のゲートバスラインｌと
平行にゲートバイパスライン２を設けている。また、ソ
ースパスラインとのクロス部４ではバイパスラインは形
成されていない。これは前述した様に、ソース・ゲート
のクロス部を増やすと、ソース・ゲート間での上下リー
クが起こりやすくなり、かつ浮遊容量も増加してしまう
からである。 （プロセス２） 次に、第３図の斜線部のように、第２図のソースパスラ
インとなる５を除いて、つまりゲートバスラインを陽極
酸化プロセスによりタンタル表面を酸化して膜厚５００
人〜５０００人のＴａ、Ｏ，を形成する。 （プロセ、ス３） そして、ＰＣＶＤ法によりゲート絶縁膜Ｓ ｉＮｘ層、
ａ−５ｉ（ｉ）半導体層、エツチングストッパー５ｉＮ
ｘＪｉｌをそれぞれ膜厚５００人〜６０００Ａ 、５０
Ａ〜４０００人、３００人〜５０００ Ａに形成した後
、ホトリソグラフィプロセスでパターニングしてエツチ
ングストッパー層だけを第４図の斜線部８のように形成
する（第１３図参照）。 （プロセス４） そして、ＰＣＶＤ法により膜厚２００人〜２０００人の
ａ−５ｉ（ｎつ層を成膜した後、第５図の斜線部７゜７
で示すように、ａ−３ｉ（ｎつ／ａ−３ｉ（ｉ）層は島
状に分離してホトリソグラフィプロセスでパターニング
される（第１５図参照）。 （プロセス５） 次に、第６図に示すように、ソースパスライン上のゲー
ト絶縁膜である３ｉＮＸ層にスルーホール９を開ける。 また、ゲートバスライン上の絶縁体層であるＳ ｉ Ｎ
ｘ／ Ｔ ａ２０ ｓ層にもスルーホール３を開ける
。スルーホール１才それぞれ２個ずつ開けられる。これ
は、ホトリソグラフィプロセス不良でどちらかのスルー
本−ルがふさがった場合のために、やはり冗長性を持た
せてスルーホールの欠陥を少なくするためである（第１
６図、第２１図参照）。 （プロセス６） 続いて、チタンを膜厚が５００人〜５０００人となるよ
うスパッタ蒸着し、第７図の斜線部のパターンのように
チタン、ａ−５ｉ（ｎつをエツチングする。 ところで、前述のスルーホール９，３を通して（プロセ
スｌ）において形成したパターンのタンタルと、当プロ
セスにおいて蒸着したチタンとが、このチタン自身がス
ルーホール内に入り込むことで電気的に接続される。従
って、ゲートバスライン、ソースパスラインともにチタ
ン・タンタルの上下２重構造となる（第１７図、第１８
図参照）。 （プロセス７） 次に、絵素電極材料であるＩＴＯを、膜厚３００人〜３
０００ Ａにスパッタ蒸着した後、ホトリソグラフィプ
ロセスで第８図の斜線部のようにＩＴＯ膜をパターニン
グする。なお、ＩＴＯは、絵素電極及びＴＦＴのドレイ
ン電４１４以外にも、ソースパスライン上やゲートバス
ラインの一部の上にもパターニングされ、（プロセス６
）によるチタンの断線の発生を抑制することができる。
次に、本発明に係るアクティブマトリクス基板の製造プ
ロセスを、第１図におけるＡ−Ａ’断面に関して説明す
る。 第９図は、ガラス基板５０上に、膜厚５００人〜５００
０人のタンタルを蒸着したところを示している。 次に、第９図のタンタルを、第２図に示すパターンで断
面が第１０図のようにパターニングする。 そして、第３図の斜線部のごとくゲートバスラインのみ
を酸化して酸化膜を第１１図のように形成する。そして
、ＰＣＶＤ法によりゲート酸化膜ＳｉＮｘ、半導体層ａ
−Ｓ ｉ（ｉン、エツチングストッパー層をそれぞれ
膜厚５００人〜６０００人、５０人〜４０００人、３０
０人〜５０００ Ａに形成する（第１２図）。そしてホ
トリソグラフィプロセスで第１２図におけるエツチング
ストッパー層を第４図に示す島状のエツチングストッパ
ー層ａに形成する（第１３図）。 次にＰＣＶＤ法により膜厚２００人〜２０００人の半導
体層ａ−５ｉ（ｎ”）を成膜する（第１４図）。モして
ホトリソグラフィプロセスで、第」２図及び第１４図に
おいて形成された半導体層ａ−３ｉ（ｎつ、ａ−Ｓ １
（ｉ）を同時に、第５図の島状のパターン７に形成する
（第１５図）。次に、ゲート酸化膜ＳｉＮｘにスルーホ
ール９を開ける（第１６図）。その後、チタンを膜厚５
００人〜５０００ Ａにスパッタ蒸着した（第１７図）
後、チタン、ａ−５ｉ（ｎつを、第７図に示すようにソ
ースパスラインのパターンにホトリソグラフィプロセス
で形成しく第１８図）、絵素電極となるＩＴＯを膜厚３
００人〜３０００人にスパッタ蒸着した（第１９図）後
、第８図の斜線部の様にパターニングする（第２０図）
。 以上が、第１図のＡ−Δ′断面に関しての製造プロセス
である。 最後に、参考のために、第１図のＣ−Ｃ″断面図を第２
１図に示しておく。 ［効果］ 本発明によるアクティブマトリクス基板を用いたアクテ
ィブマトリクス液晶表示装置における絵素欠陥の発生確
率を低下させることが可能となる。 従って、アクティブマトリクス液晶表示装置の製造歩留
まりを向上させる事ができる。
ロセスを、第１図におけるＡ−Ａ’断面に関して説明す
る。 第９図は、ガラス基板５０上に、膜厚５００人〜５００
０人のタンタルを蒸着したところを示している。 次に、第９図のタンタルを、第２図に示すパターンで断
面が第１０図のようにパターニングする。 そして、第３図の斜線部のごとくゲートバスラインのみ
を酸化して酸化膜を第１１図のように形成する。そして
、ＰＣＶＤ法によりゲート酸化膜ＳｉＮｘ、半導体層ａ
−Ｓ ｉ（ｉン、エツチングストッパー層をそれぞれ
膜厚５００人〜６０００人、５０人〜４０００人、３０
０人〜５０００ Ａに形成する（第１２図）。そしてホ
トリソグラフィプロセスで第１２図におけるエツチング
ストッパー層を第４図に示す島状のエツチングストッパ
ー層ａに形成する（第１３図）。 次にＰＣＶＤ法により膜厚２００人〜２０００人の半導
体層ａ−５ｉ（ｎ”）を成膜する（第１４図）。モして
ホトリソグラフィプロセスで、第」２図及び第１４図に
おいて形成された半導体層ａ−３ｉ（ｎつ、ａ−Ｓ １
（ｉ）を同時に、第５図の島状のパターン７に形成する
（第１５図）。次に、ゲート酸化膜ＳｉＮｘにスルーホ
ール９を開ける（第１６図）。その後、チタンを膜厚５
００人〜５０００ Ａにスパッタ蒸着した（第１７図）
後、チタン、ａ−５ｉ（ｎつを、第７図に示すようにソ
ースパスラインのパターンにホトリソグラフィプロセス
で形成しく第１８図）、絵素電極となるＩＴＯを膜厚３
００人〜３０００人にスパッタ蒸着した（第１９図）後
、第８図の斜線部の様にパターニングする（第２０図）
。 以上が、第１図のＡ−Δ′断面に関しての製造プロセス
である。 最後に、参考のために、第１図のＣ−Ｃ″断面図を第２
１図に示しておく。 ［効果］ 本発明によるアクティブマトリクス基板を用いたアクテ
ィブマトリクス液晶表示装置における絵素欠陥の発生確
率を低下させることが可能となる。 従って、アクティブマトリクス液晶表示装置の製造歩留
まりを向上させる事ができる。
第１図は、本発明に係るアクティブマトリクス基板の薄
膜トランジスタの構造図である。 第２図〜第８図はそれぞれ、第１図における薄膜トラン
ジスタアレイ製造プロセスを示す図である。 第９図〜第２０図はそれぞれ、第１図における薄膜トラ
ンジスタアレイのＡ−Ａ’線方向の製造プロセスを示す
断面図である。 第２１図は、第１図における薄膜トランジスタアレイの
ｃ−ｃ’線方向の断面図である。 第２２図は、従来構造の薄膜トランジスタを示す図であ
る。 第２３図は、第２２図における薄膜トランジスタのＢ−
Ｂ’線方向の断面図である。 第２４図は、薄膜トランジスタを含む絵素（Ａ９．）を
マトリクス状に配置したアクティブマトリクス基板を示
す図である。 Ｉ・・・ゲートバスライン、ｌｌ・・・薄膜トランジス
タ、１３・・・ゲートバスラインからの引き出しライン
、５０・・・ガラス基板。 特許出願人 シャープ株式会社 代 理 人 弁理士 青白 葆はが２名第１図 第２図 第３図 第５図 第６！！Ｉ 第７図 第８閏 第２２図 １ｆ２３図 檎２４！！！
膜トランジスタの構造図である。 第２図〜第８図はそれぞれ、第１図における薄膜トラン
ジスタアレイ製造プロセスを示す図である。 第９図〜第２０図はそれぞれ、第１図における薄膜トラ
ンジスタアレイのＡ−Ａ’線方向の製造プロセスを示す
断面図である。 第２１図は、第１図における薄膜トランジスタアレイの
ｃ−ｃ’線方向の断面図である。 第２２図は、従来構造の薄膜トランジスタを示す図であ
る。 第２３図は、第２２図における薄膜トランジスタのＢ−
Ｂ’線方向の断面図である。 第２４図は、薄膜トランジスタを含む絵素（Ａ９．）を
マトリクス状に配置したアクティブマトリクス基板を示
す図である。 Ｉ・・・ゲートバスライン、ｌｌ・・・薄膜トランジス
タ、１３・・・ゲートバスラインからの引き出しライン
、５０・・・ガラス基板。 特許出願人 シャープ株式会社 代 理 人 弁理士 青白 葆はが２名第１図 第２図 第３図 第５図 第６！！Ｉ 第７図 第８閏 第２２図 １ｆ２３図 檎２４！！！
Claims (1)
- （１）絶縁性基板上に薄膜トランジスタアレイがマトリ
クス状に形成され、該薄膜トランジスタはゲートバスラ
インから引き出されたゲート電極１本当り２個以上並設
されていることを特徴とするアクティブマトリクス基板
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29246987A JPH0690373B2 (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
| US07/273,251 US5075674A (en) | 1987-11-19 | 1988-11-18 | Active matrix substrate for liquid crystal display |
| DE3888465T DE3888465T2 (de) | 1987-11-19 | 1988-11-21 | Flüssigkristallsubstrat mit aktiver Matrix. |
| EP88310967A EP0318224B1 (en) | 1987-11-19 | 1988-11-21 | An active matrix substrate for liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29246987A JPH0690373B2 (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134345A true JPH01134345A (ja) | 1989-05-26 |
| JPH0690373B2 JPH0690373B2 (ja) | 1994-11-14 |
Family
ID=17782215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29246987A Expired - Lifetime JPH0690373B2 (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690373B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576225A (en) * | 1992-05-09 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming electric circuit using anodic oxidation |
| US5656825A (en) * | 1994-06-14 | 1997-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having crystalline semiconductor layer obtained by irradiation |
| US6337232B1 (en) | 1995-06-07 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region |
| US6797550B2 (en) | 2001-12-21 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US6911358B2 (en) | 2001-12-28 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR100660808B1 (ko) * | 1999-12-31 | 2006-12-26 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판, 액정 표시장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249078A (ja) * | 1985-04-27 | 1986-11-06 | シャープ株式会社 | マトリクス型表示装置 |
-
1987
- 1987-11-19 JP JP29246987A patent/JPH0690373B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249078A (ja) * | 1985-04-27 | 1986-11-06 | シャープ株式会社 | マトリクス型表示装置 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972742A (en) * | 1992-05-09 | 1999-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of making thin film transistor with anodic oxidation |
| US5576225A (en) * | 1992-05-09 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming electric circuit using anodic oxidation |
| US5677559A (en) * | 1992-05-09 | 1997-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit and method for forming the same |
| US6541795B2 (en) | 1994-06-14 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device and production method for the same |
| US5940690A (en) * | 1994-06-14 | 1999-08-17 | Kusumoto; Naoto | Production method for a thin film semiconductor device with an alignment marker made out of the same layer as the active region |
| US5656825A (en) * | 1994-06-14 | 1997-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having crystalline semiconductor layer obtained by irradiation |
| US6337232B1 (en) | 1995-06-07 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region |
| KR100660808B1 (ko) * | 1999-12-31 | 2006-12-26 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판, 액정 표시장치 |
| US6797550B2 (en) | 2001-12-21 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US7319055B2 (en) | 2001-12-21 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device utilizing crystallization of semiconductor region with laser beam |
| US6911358B2 (en) | 2001-12-28 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7129121B2 (en) | 2001-12-28 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7635883B2 (en) | 2001-12-28 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690373B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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