JP2552335B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は液晶等と組み合わせてアクティブマトリクス
型表示装置を構成するためのアクティブマトリクス基板
に関する。
型表示装置を構成するためのアクティブマトリクス基板
に関する。
（従来の技術） 近年，液晶表示装置等のパネル型表示装置において，
薄膜トランジスタ（Thin Film Transistor;以下,TFTと
略称する）を絵素の駆動素子としたアクティブマトリク
ス基板が広汎に使用されている。このようなアクティブ
マトリクス基板では，第20図〜第22図に示すように，絶
縁性ガラス基板210上に多数の絵素電極200がマトリクス
状に配設されている。各絵素電極200に記入されている
信号Amnは，その絵素電極がｍ行ｎ列のものであること
を示している。各絵素電極200に隣接してTFT201が設け
られており,TFT201のドレイン電極202が絵素電極200に
接続されている。絵素電極200に信号を供給するため
に，多数の走査線205が並行して配線されており，走査
線205と交差して多数の信号線206が並行して配線されて
いる。走査線205及び信号線206には，各TFT201のゲート
電極203及びソース電極204がそれぞれ接続されている。
走査線205と信号線206とは各交差部において電気的に絶
縁されている。以下では走査線205及び信号線206をそれ
ぞれゲートバスライン及びソースバスラインと称する。
薄膜トランジスタ（Thin Film Transistor;以下,TFTと
略称する）を絵素の駆動素子としたアクティブマトリク
ス基板が広汎に使用されている。このようなアクティブ
マトリクス基板では，第20図〜第22図に示すように，絶
縁性ガラス基板210上に多数の絵素電極200がマトリクス
状に配設されている。各絵素電極200に記入されている
信号Amnは，その絵素電極がｍ行ｎ列のものであること
を示している。各絵素電極200に隣接してTFT201が設け
られており,TFT201のドレイン電極202が絵素電極200に
接続されている。絵素電極200に信号を供給するため
に，多数の走査線205が並行して配線されており，走査
線205と交差して多数の信号線206が並行して配線されて
いる。走査線205及び信号線206には，各TFT201のゲート
電極203及びソース電極204がそれぞれ接続されている。
走査線205と信号線206とは各交差部において電気的に絶
縁されている。以下では走査線205及び信号線206をそれ
ぞれゲートバスライン及びソースバスラインと称する。
第21図及び第22図に示す従来のアクティブマトリクス
基板の製造プロセスを説明する。絶縁性ガラス基板210
上にタンタル（以下,Taと称する）製のゲートバスライ
ン205を形成する。次に，窒化シリコン（以下,SiNXと称
する）を堆積させ，ゲート絶縁膜ていとする。ゲート絶
縁膜211上に真性アモルファスシリコン（以下,a−Si
（ｉ）と称する）を堆積させ，パターン化して半導体層
212を形成する。半導体層212上にSiNXを堆積させ，パタ
ーン化してエッチングストッパ層213を形成する。この
上に,n+型アモルファスシリコン（以下,a−Si（n+）と
称する）層214を積層しパターン化する。次にチタン
（以下,Tiと称する）を堆積させた後パターン化して，
ソースバスライン206及びドレイン電極202を形成する。
ソースバスライン206の支線の端部がソース電極204にな
る。最後にITO（Indium−Tin−Oxide）を堆積させ，パ
ターン化して絵素電極200を形成する。
基板の製造プロセスを説明する。絶縁性ガラス基板210
上にタンタル（以下,Taと称する）製のゲートバスライ
ン205を形成する。次に，窒化シリコン（以下,SiNXと称
する）を堆積させ，ゲート絶縁膜ていとする。ゲート絶
縁膜211上に真性アモルファスシリコン（以下,a−Si
（ｉ）と称する）を堆積させ，パターン化して半導体層
212を形成する。半導体層212上にSiNXを堆積させ，パタ
ーン化してエッチングストッパ層213を形成する。この
上に,n+型アモルファスシリコン（以下,a−Si（n+）と
称する）層214を積層しパターン化する。次にチタン
（以下,Tiと称する）を堆積させた後パターン化して，
ソースバスライン206及びドレイン電極202を形成する。
ソースバスライン206の支線の端部がソース電極204にな
る。最後にITO（Indium−Tin−Oxide）を堆積させ，パ
ターン化して絵素電極200を形成する。
ゲートバスライン205とソースバスライン206との交差
部では,a−Si（ｉ）/a−Si（n+）層215及びSiNX製のエ
ッチングストッパ層216がゲートバスライン205とソース
バスライン206との間に介設されている。
部では,a−Si（ｉ）/a−Si（n+）層215及びSiNX製のエ
ッチングストッパ層216がゲートバスライン205とソース
バスライン206との間に介設されている。
（発明が解決しようとする課題） このようなアクティブマトリクス基板を用いた表示装
置においては，ゲートバスライン205やソースバスライ
ン206の断線若しくはそれらの間での線間リーク,TFT201
の動作不良等に起因する欠陥が問題となる。ゲートバス
ライン205やソースバスライン206の断線が生じた場合に
は線状欠陥が発生し，またTFT201の動作不良によって絵
素欠陥が発生する。このような欠陥によって，表示装置
の表示品位が大幅に低下する。
置においては，ゲートバスライン205やソースバスライ
ン206の断線若しくはそれらの間での線間リーク,TFT201
の動作不良等に起因する欠陥が問題となる。ゲートバス
ライン205やソースバスライン206の断線が生じた場合に
は線状欠陥が発生し，またTFT201の動作不良によって絵
素欠陥が発生する。このような欠陥によって，表示装置
の表示品位が大幅に低下する。
従来はこのような問題に対して製造プロセス上での対
策がなされてきたが，欠陥の発生を充分に抑制すること
は困難であった。
策がなされてきたが，欠陥の発生を充分に抑制すること
は困難であった。
本発明はこのような現状に鑑みてなされたものであ
り，その目的とするところは,,アクティブマトリクス基
板を用いた表示装置におけるTFTの動作不良による欠陥
の発生を充分に抑制することができ，製造歩留りに優れ
たアクティブマトリクス基板を提供することにある。
り，その目的とするところは,,アクティブマトリクス基
板を用いた表示装置におけるTFTの動作不良による欠陥
の発生を充分に抑制することができ，製造歩留りに優れ
たアクティブマトリクス基板を提供することにある。
（課題を解決するための手段） 本発明のアクティブマトリクス基板は，絶縁性基板
と，該絶縁性基板上にマトリクス状に配設された絵素電
極と，該絶縁性基板上に配設された複数の信号線と，該
複数の信号線それぞれと交差する複数の走査線とを備え
たアクティブマトリクス基板であって，走査線および信
号線の非交差領域のそれぞれが，中間に絶縁層を配設し
た第１の配線と第２の配線とからなる２層構造でなり；
走査線および信号線の交差領域における走査線が走査線
の第１の配線の延長部でなり；走査線および信号線の交
差領域における信号線が信号線の第２の配線の延長部で
なり；走査線の第１の配線の延長部と信号線の第２の配
線の延長部とが絶縁層を介して絶縁され；かつ走査線お
よび信号線の非交差領域には，それぞれ第１の配線と第
２の配線とを接続するスルーホールが配設されており，
そのことによって上記目的が達成される。
と，該絶縁性基板上にマトリクス状に配設された絵素電
極と，該絶縁性基板上に配設された複数の信号線と，該
複数の信号線それぞれと交差する複数の走査線とを備え
たアクティブマトリクス基板であって，走査線および信
号線の非交差領域のそれぞれが，中間に絶縁層を配設し
た第１の配線と第２の配線とからなる２層構造でなり；
走査線および信号線の交差領域における走査線が走査線
の第１の配線の延長部でなり；走査線および信号線の交
差領域における信号線が信号線の第２の配線の延長部で
なり；走査線の第１の配線の延長部と信号線の第２の配
線の延長部とが絶縁層を介して絶縁され；かつ走査線お
よび信号線の非交差領域には，それぞれ第１の配線と第
２の配線とを接続するスルーホールが配設されており，
そのことによって上記目的が達成される。
さらに本発明のアクティブマトリクス基板は，前記薄
膜トランジスタのゲート絶縁膜が積層された少なくとも
２個の層を有していてもよく，そのことによって上記目
的が達成される。
膜トランジスタのゲート絶縁膜が積層された少なくとも
２個の層を有していてもよく，そのことによって上記目
的が達成される。
（実施例） 以下に本発明を実施例について説明する。
第１図に本発明一実施例の要部を示す。一隅部に切欠
を有する概略四辺形の絵素電極１（ITO製）の一辺に隣
接して２個のTFT2,3が配設されている。TFT2,3は，ドレ
イン電極4,5によって絵素電極１に接続されている。ま
た,TFT2,3のソース電極6,7はソースバスライン８に接続
されている。このように,TFT2,3は絵素電極１とソース
バスライン８との間に並列に接続されている。従って,T
FT2,3の内の少なくとも一方が正常に動作すれば充分で
ある。TFT2,3は，ゲートバスライン９からソースバスラ
イン８に平行に延設されたTFT接続用リードゲートライ
ン10上に形成されており,TFT接続用リードゲートライン
10のTFT2,3直下の部分がゲート電極となっている。ソー
ス電極6,7やドレイン電極4,5の断線等によってTFT2,3の
両方に動作不良が生じる危険性を小さくするために,TFT
2及び３の間隔は極力大きくとられている。また,TFT2及
び３のゲート絶縁膜は，後述するように,Ta2O5膜とSiNX
層が積層された２層構造を有している。
を有する概略四辺形の絵素電極１（ITO製）の一辺に隣
接して２個のTFT2,3が配設されている。TFT2,3は，ドレ
イン電極4,5によって絵素電極１に接続されている。ま
た,TFT2,3のソース電極6,7はソースバスライン８に接続
されている。このように,TFT2,3は絵素電極１とソース
バスライン８との間に並列に接続されている。従って,T
FT2,3の内の少なくとも一方が正常に動作すれば充分で
ある。TFT2,3は，ゲートバスライン９からソースバスラ
イン８に平行に延設されたTFT接続用リードゲートライ
ン10上に形成されており,TFT接続用リードゲートライン
10のTFT2,3直下の部分がゲート電極となっている。ソー
ス電極6,7やドレイン電極4,5の断線等によってTFT2,3の
両方に動作不良が生じる危険性を小さくするために,TFT
2及び３の間隔は極力大きくとられている。また,TFT2及
び３のゲート絶縁膜は，後述するように,Ta2O5膜とSiNX
層が積層された２層構造を有している。
Ta製のゲートバスライン９には，ソースバスライン８
との交差部以外で，本線11に対してバイパスライン12が
設けられている。バイパスライン12を設けることによっ
て,Taが剥離して断線が生じる危険性が小さくなってい
る。また，バイパスライン12を設けることによって，ゲ
ートバスライン９の実効的な線幅が増大し，抵抗が減少
する効果が得られる。ゲートバスライン９のハッチング
を施した部分には，ゲートバスライン９上に層設されて
いるTa2O5膜およびSiNX層の上に，ソースバスライン材
料のTiの膜がソースバスライン８の形成時に積層され，
二重配線されている。このTi膜はTa2O5膜およびSiNX層
に穿設されたスルーホール13を介してゲートバスライン
９に接続されている。この二重配線は，ゲートバスライ
ン９の断線の防止と抵抗の低減に有効に働く。上述した
ように，バイパスライン12はゲートバスライン９とソー
スバスライン８との交差部においては設けられていな
い。これは交差の数が増すことによる両バスライン間で
の線間リークの可能性の増大や浮遊容量の増加を避ける
ためである。
との交差部以外で，本線11に対してバイパスライン12が
設けられている。バイパスライン12を設けることによっ
て,Taが剥離して断線が生じる危険性が小さくなってい
る。また，バイパスライン12を設けることによって，ゲ
ートバスライン９の実効的な線幅が増大し，抵抗が減少
する効果が得られる。ゲートバスライン９のハッチング
を施した部分には，ゲートバスライン９上に層設されて
いるTa2O5膜およびSiNX層の上に，ソースバスライン材
料のTiの膜がソースバスライン８の形成時に積層され，
二重配線されている。このTi膜はTa2O5膜およびSiNX層
に穿設されたスルーホール13を介してゲートバスライン
９に接続されている。この二重配線は，ゲートバスライ
ン９の断線の防止と抵抗の低減に有効に働く。上述した
ように，バイパスライン12はゲートバスライン９とソー
スバスライン８との交差部においては設けられていな
い。これは交差の数が増すことによる両バスライン間で
の線間リークの可能性の増大や浮遊容量の増加を避ける
ためである。
Ti製のソースバスライン８には，ゲートバスライン９
との交差部においてバイパスライン14が設けられてい
る。ソースバスライン８がゲートバスライン９を乗り越
える交差部では，ソースバスライン材料のTiが剥離し，
断線が生じる危険性が高いが，バイパスライン14によっ
てこの危険性が小さくなっている。交差部において，ゲ
ートバスライン９との間にはａ−Si（ｉ）層,SiNX製の
エッチングストッパ層16およびａ−Si（n+）層15の積層
構造が交差部毎に独立に介設されている。これらの層に
よってソースバスライン８とゲートバスライン９とが電
気的に絶縁されている。ソースバスライン８のハッチン
グを施した部分では，断線防止と抵抗の低減を目的とし
て，ゲートバスライン材料であるTaとの二重配線がなさ
れている。すなわち，この部分では，ゲートバスライン
９の形成時にゲートバスライン材料のTaのパターンが形
成されており，その上にSiNX層が層設され,SiNX層上に
ソースバスライン８が形成されている。ソースバスライ
ン材料のTiとゲートバスライン材料のTaとは，両者の間
に介設されているSiNX層に穿設されたスルーホール17を
介して接続されている。ソースバスライン８全体及びゲ
ートバスライン９の二重配線部分にはさらに，補強のた
めに絵素電極材料のITOが堆積させられている。
との交差部においてバイパスライン14が設けられてい
る。ソースバスライン８がゲートバスライン９を乗り越
える交差部では，ソースバスライン材料のTiが剥離し，
断線が生じる危険性が高いが，バイパスライン14によっ
てこの危険性が小さくなっている。交差部において，ゲ
ートバスライン９との間にはａ−Si（ｉ）層,SiNX製の
エッチングストッパ層16およびａ−Si（n+）層15の積層
構造が交差部毎に独立に介設されている。これらの層に
よってソースバスライン８とゲートバスライン９とが電
気的に絶縁されている。ソースバスライン８のハッチン
グを施した部分では，断線防止と抵抗の低減を目的とし
て，ゲートバスライン材料であるTaとの二重配線がなさ
れている。すなわち，この部分では，ゲートバスライン
９の形成時にゲートバスライン材料のTaのパターンが形
成されており，その上にSiNX層が層設され,SiNX層上に
ソースバスライン８が形成されている。ソースバスライ
ン材料のTiとゲートバスライン材料のTaとは，両者の間
に介設されているSiNX層に穿設されたスルーホール17を
介して接続されている。ソースバスライン８全体及びゲ
ートバスライン９の二重配線部分にはさらに，補強のた
めに絵素電極材料のITOが堆積させられている。
このように本実施例においては，各絵素電極１につい
て２個のTFT2,3が設けられるとともに，ゲートバスライ
ン９及びソースバスライン８にも冗長性をもたせること
によって，信頼性が高められている。
て２個のTFT2,3が設けられるとともに，ゲートバスライ
ン９及びソースバスライン８にも冗長性をもたせること
によって，信頼性が高められている。
次に本実施例のアクティブマトリクス基板の構造の詳
細についての理解のために，該基板の製造プロセスを説
明する。
細についての理解のために，該基板の製造プロセスを説
明する。
（１）第８図に示すように，透明な絶縁性ガラス基板20
上にTa膜21を膜厚が3000Åになるように蒸着する。
上にTa膜21を膜厚が3000Åになるように蒸着する。
（２）ホトリソグラフィ法によってTa膜21を加工し，第
２図及び第９図に示すように，ゲートバスライン9,TFT
接続用リードゲートライン10,及びソースバスラインの
二重配線部分22を形成する。TFT接続用リードゲートラ
イン10の一部は２個のゲート電極23,24とされている。
２図及び第９図に示すように，ゲートバスライン9,TFT
接続用リードゲートライン10,及びソースバスラインの
二重配線部分22を形成する。TFT接続用リードゲートラ
イン10の一部は２個のゲート電極23,24とされている。
（３）第10図に示すように，ゲートバスライン材料Taの
表面を陽極酸化法によって酸化し,Ta2O5膜25を形成す
る。ただし二重配線部分22はゲートバスライン９とは分
離しているため酸化されない。Ta2O5膜25の膜厚は3000
Åである。
表面を陽極酸化法によって酸化し,Ta2O5膜25を形成す
る。ただし二重配線部分22はゲートバスライン９とは分
離しているため酸化されない。Ta2O5膜25の膜厚は3000
Åである。
（４）プラズマCVD法により,SiNX層26,a−Si（ｉ）層2
7,及びSiNX層28を順次成長させる（第11図）。
7,及びSiNX層28を順次成長させる（第11図）。
各層の厚さはそれぞれ3000Å,300Å，及び1000Åであ
る。SiNX層26は,Ta2O5膜25と共にTFTのゲート絶縁膜を
構成する。
る。SiNX層26は,Ta2O5膜25と共にTFTのゲート絶縁膜を
構成する。
（５）第３図及び第12図に示すように，ホトリソグラフ
ィ法によって,SiNX層28を加工し，ゲート電極23,24上の
エッチングストッパ層29及び後に形成されるソースバス
ラインとゲートバスライン９との交差部のエッチングス
トッパ層16を形成する。
ィ法によって,SiNX層28を加工し，ゲート電極23,24上の
エッチングストッパ層29及び後に形成されるソースバス
ラインとゲートバスライン９との交差部のエッチングス
トッパ層16を形成する。
（６）第13図に示すように，プラズマCVD法によってａ
−Si（n+）層30を層厚が1000Åになるまで成長させる。
−Si（n+）層30を層厚が1000Åになるまで成長させる。
（７）第４図及び第14図に示すように，ホトリソグラフ
ィ法により,a−Si（n+）層30およびａ−Si（ｉ）層27を
加工し，ゲート電極23,24上の部分31及びゲートバスラ
イン９とソースバスラインとの交差部分15以外を除去す
る。
ィ法により,a−Si（n+）層30およびａ−Si（ｉ）層27を
加工し，ゲート電極23,24上の部分31及びゲートバスラ
イン９とソースバスラインとの交差部分15以外を除去す
る。
（８）第５図及び第15図に示すように，二重配線を行っ
た時に上下の配線の接続をとるために，スルーホール1
3,17をSiNX層26及びTa2O5膜25に穿設する。スルーホー
ル13,17は，ホトリソグラフィプロセスでの開口不良に
備えて,1箇所に２個ずつ穿設される。
た時に上下の配線の接続をとるために，スルーホール1
3,17をSiNX層26及びTa2O5膜25に穿設する。スルーホー
ル13,17は，ホトリソグラフィプロセスでの開口不良に
備えて,1箇所に２個ずつ穿設される。
（９）ソースバスライン材料であるTiをスパッタリング
法によって堆積させTi膜32を形成する（第16図）。Ti膜
32はスルーホール13,17を介してTaの膜に接続されてい
る。
法によって堆積させTi膜32を形成する（第16図）。Ti膜
32はスルーホール13,17を介してTaの膜に接続されてい
る。
（10）第６図及び第17図に示すように，ホトリソグラフ
ィ法によってTi膜32を加工し，ソースバスライン8,ソー
スバスライン８に接続されたソース電極6,7,ドレイン電
極4,5及びゲートバスライン９の二重配線部分33を形成
する。この時,TFTの部分におけるTi膜32下のａ−Si
（n+）層31もエッチングによって加工され，ソース電極
側とドレイン電極側に分割される。このエッチングはエ
ッチングストッパ層29で停止する。
ィ法によってTi膜32を加工し，ソースバスライン8,ソー
スバスライン８に接続されたソース電極6,7,ドレイン電
極4,5及びゲートバスライン９の二重配線部分33を形成
する。この時,TFTの部分におけるTi膜32下のａ−Si
（n+）層31もエッチングによって加工され，ソース電極
側とドレイン電極側に分割される。このエッチングはエ
ッチングストッパ層29で停止する。
（11）第18図に示すように，絵素電極材料であるITOを
スパッタリングによって全面に堆積させ，膜厚1000Åの
ITO膜34を形成する。
スパッタリングによって全面に堆積させ，膜厚1000Åの
ITO膜34を形成する。
（12）第７図及び第19図に示すように，ホトリソグラフ
ィ法によってITO膜34のパターニングを行って絵素電極
１を形成する。Tiのパターンを補強するため,ITO膜34は
絵素電極１以外においても,Tiのパターン（第６図参
照）と同一のパターンに加工される。
ィ法によってITO膜34のパターニングを行って絵素電極
１を形成する。Tiのパターンを補強するため,ITO膜34は
絵素電極１以外においても,Tiのパターン（第６図参
照）と同一のパターンに加工される。
（発明の効果） 本発明のアクティブマトリクス基板においては，各絵
素電極について信号線との間に並列に接続された２個の
TFTが設けられているため,2個のTFTの内の少なくとも１
個が正常に動作すれば絵素電極には正しく信号が供給さ
れる。従って本発明のアクティブマトリクス基板を用い
た液晶表示装置等の表示装置でのTFTの動作不良に起因
する欠陥の発生を充分に抑制することができる。このよ
うなアクティブマトリクス基板は製造歩留りに優れてお
り，また，それを用いた表示装置の製造歩留まりに顕著
な改善がもたらされる。
素電極について信号線との間に並列に接続された２個の
TFTが設けられているため,2個のTFTの内の少なくとも１
個が正常に動作すれば絵素電極には正しく信号が供給さ
れる。従って本発明のアクティブマトリクス基板を用い
た液晶表示装置等の表示装置でのTFTの動作不良に起因
する欠陥の発生を充分に抑制することができる。このよ
うなアクティブマトリクス基板は製造歩留りに優れてお
り，また，それを用いた表示装置の製造歩留まりに顕著
な改善がもたらされる。
加えて，本発明のアクティブマトリクス基板において
は，走査線および信号線の非交差領域のそれぞれが，中
間に絶縁層を配設した第１の配線と第２の配線とからな
る２層構造でなり，かつ走査線および信号線の非交差領
域には，それぞれ第１の配線と第２の配線とを接続する
スルーホールが配設されているので，基板の最上段に配
設される走査線または信号線の交差部に対して，交差部
用の配線を別途設ける必要がなく，走査線および信号線
の配線抵抗の減少および断線の危険性の回避を充分に達
成し得るという効果を奏する。
は，走査線および信号線の非交差領域のそれぞれが，中
間に絶縁層を配設した第１の配線と第２の配線とからな
る２層構造でなり，かつ走査線および信号線の非交差領
域には，それぞれ第１の配線と第２の配線とを接続する
スルーホールが配設されているので，基板の最上段に配
設される走査線または信号線の交差部に対して，交差部
用の配線を別途設ける必要がなく，走査線および信号線
の配線抵抗の減少および断線の危険性の回避を充分に達
成し得るという効果を奏する。
さらに,TFTのゲート絶縁膜を２層構造とすることによ
り,TFTのゲート−ソース間及びゲート−ドレイン間の短
絡の可能性を非常に小さいものとすることができる。従
って，個々のTFTの信頼性が非常に高いアクティブマト
リクス基板が実現できる。
り,TFTのゲート−ソース間及びゲート−ドレイン間の短
絡の可能性を非常に小さいものとすることができる。従
って，個々のTFTの信頼性が非常に高いアクティブマト
リクス基板が実現できる。
【図面の簡単な説明】 第１図は本発明アクティブマトリクス基板の一実施例の
要部平面図，第２図〜第７図はその実施例の製造プロセ
スを示す要部平面図，第８図〜第19図はその製造プロセ
スの各段階における第１図のＡ−Ａ線に沿う断面図であ
り，そのうち第９図，第12図，第14図，第15図，第17図
及び第19図は，それぞれ第２図のＢ−Ｂ線，第３図のＣ
−Ｃ線，第４図のＤ−Ｄ線，第５図のＥ−Ｅ線，第６図
のＦ−Ｆ線および第７図のＧ−Ｇ線に沿う断面図，第20
図は従来のアクティブマトリクス基板の一例の模式的な
平面図，第21図は従来のアクティブマトリクス基板の一
例の要部平面図，第22図は第21図のＨ−Ｈ線に沿う断面
図である。 １……絵素電極,2,3……TFT,4,5……ドレイン電極,6,7
……ソース電極,8……ソースバスライン,9……ゲートバ
スライン,23,24……ゲート電極,25……Ta2O5膜（ゲート
絶縁膜）,26……SiNX層（ゲート絶縁膜）。
要部平面図，第２図〜第７図はその実施例の製造プロセ
スを示す要部平面図，第８図〜第19図はその製造プロセ
スの各段階における第１図のＡ−Ａ線に沿う断面図であ
り，そのうち第９図，第12図，第14図，第15図，第17図
及び第19図は，それぞれ第２図のＢ−Ｂ線，第３図のＣ
−Ｃ線，第４図のＤ−Ｄ線，第５図のＥ−Ｅ線，第６図
のＦ−Ｆ線および第７図のＧ−Ｇ線に沿う断面図，第20
図は従来のアクティブマトリクス基板の一例の模式的な
平面図，第21図は従来のアクティブマトリクス基板の一
例の要部平面図，第22図は第21図のＨ−Ｈ線に沿う断面
図である。 １……絵素電極,2,3……TFT,4,5……ドレイン電極,6,7
……ソース電極,8……ソースバスライン,9……ゲートバ
スライン,23,24……ゲート電極,25……Ta2O5膜（ゲート
絶縁膜）,26……SiNX層（ゲート絶縁膜）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島田 康憲 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 森本 弘 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭62−65468（ＪＰ，Ａ) 特開 平１−227128（ＪＰ，Ａ) 特開 昭62−205390（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁性基板と，該絶縁性基板上にマトリク
ス状に配設された絵素電極と，該絶縁性基板上に配設さ
れた複数の信号線と，該複数の信号線それぞれと交差す
る複数の走査線とを備えたアクティブマトリクス基板で
あって， 該走査線および該信号線の非交差領域のそれぞれが，中
間に絶縁層を配設した第１の配線と第２の配線とからな
る２層構造でなり； 該走査線および該信号線の交差領域における該走査線が
該走査線の第１の配線の延長部でなり； 該走査線および該信号線の交差領域における該信号線が
該信号線の第２の配線の延長部でなり； 該走査線の第１の配線の延長部と該信号線の第２の配線
の延長部とが該絶縁層を介して絶縁され；かつ 該走査線および該信号線の非交差領域には，それぞれ該
第１の配線と該第２の配線とを接続するスルーホールが
配設されている，アクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14605988A JP2552335B2 (ja) | 1988-06-14 | 1988-06-14 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14605988A JP2552335B2 (ja) | 1988-06-14 | 1988-06-14 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022521A JPH022521A (ja) | 1990-01-08 |
| JP2552335B2 true JP2552335B2 (ja) | 1996-11-13 |
Family
ID=15399154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14605988A Expired - Lifetime JP2552335B2 (ja) | 1988-06-14 | 1988-06-14 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552335B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7576359B2 (en) * | 2005-08-12 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
| JP7396223B2 (ja) | 2020-07-28 | 2023-12-12 | セイコーエプソン株式会社 | 電気光学装置、および電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249078A (ja) * | 1985-04-27 | 1986-11-06 | シャープ株式会社 | マトリクス型表示装置 |
| JPS62205390A (ja) * | 1986-03-06 | 1987-09-09 | 株式会社東芝 | 表示装置用基板 |
| JPS62223781A (ja) * | 1986-03-26 | 1987-10-01 | 株式会社東芝 | 表示装置用基板 |
-
1988
- 1988-06-14 JP JP14605988A patent/JP2552335B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022521A (ja) | 1990-01-08 |
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