JPH0736061A - アクティブマトリックス型液晶表示装置 - Google Patents
アクティブマトリックス型液晶表示装置Info
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- JPH0736061A JPH0736061A JP18388193A JP18388193A JPH0736061A JP H0736061 A JPH0736061 A JP H0736061A JP 18388193 A JP18388193 A JP 18388193A JP 18388193 A JP18388193 A JP 18388193A JP H0736061 A JPH0736061 A JP H0736061A
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- Japan
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- lines
- line
- additional capacitance
- land
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Abstract
(57)【要約】
【目的】コンタクトホールを形成するための工程を１度
に削減でき、処理時間の短縮と製造コスト等の低減を図
ることができるアクティブマトリックス型液晶表示装置
を提供する。 【構成】アクティブマトリックス型液晶表示装置は、マ
トリックス状に配設された走査線１と信号線２の各交差
位置に多数のＴＦＴ３が配設され、走査線１と平行に多
数の付加容量線５が配設されたアレイ基板を有する。付
加容量線５の端部に接続されるコモンライン７が、走査
線１の延長部に接続される半田付け実装用電極のランド
部６と同じ材料で形成されている。
に削減でき、処理時間の短縮と製造コスト等の低減を図
ることができるアクティブマトリックス型液晶表示装置
を提供する。 【構成】アクティブマトリックス型液晶表示装置は、マ
トリックス状に配設された走査線１と信号線２の各交差
位置に多数のＴＦＴ３が配設され、走査線１と平行に多
数の付加容量線５が配設されたアレイ基板を有する。付
加容量線５の端部に接続されるコモンライン７が、走査
線１の延長部に接続される半田付け実装用電極のランド
部６と同じ材料で形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下、ＴＦＴと略称する）を各画素毎に配置してスイッチ
ング動作させ、画素を表示するアクティブマトリックス
型液晶表示装置に関する。
下、ＴＦＴと略称する）を各画素毎に配置してスイッチ
ング動作させ、画素を表示するアクティブマトリックス
型液晶表示装置に関する。
【０００２】
【従来の技術】この種のアクティブマトリックス型液晶
表示装置は、基本的には、一方のガラス基板上に走査線
（走査電極線）と信号線（信号電極線）がマトリックス
状に配設され、それらの交差位置にＴＦＴ及び画素電極
を設けてアレイ基板が形成され、他方のガラス基板上に
共通電極を形成した対向基板が形成され、アレイ基板と
対向基板の上面に配向膜を形成し、間隙をおいて平行に
貼り合わせたアレイ基板と対向基板の間に液晶を封入し
て形成される。
表示装置は、基本的には、一方のガラス基板上に走査線
（走査電極線）と信号線（信号電極線）がマトリックス
状に配設され、それらの交差位置にＴＦＴ及び画素電極
を設けてアレイ基板が形成され、他方のガラス基板上に
共通電極を形成した対向基板が形成され、アレイ基板と
対向基板の上面に配向膜を形成し、間隙をおいて平行に
貼り合わせたアレイ基板と対向基板の間に液晶を封入し
て形成される。
【０００３】ところで、このアクティブマトリックス型
液晶表示装置においては、画質を向上させるために付加
容量線が設けられているが、この付加容量線の信号遅延
により画面にむらが生じやすい。このため、付加容量線
の両側から多層配線技術を用いて電位を供給している。
この多層配線は、コモンラインと呼ばれ、従来、信号線
を形成する時、同時に形成されていた。
液晶表示装置においては、画質を向上させるために付加
容量線が設けられているが、この付加容量線の信号遅延
により画面にむらが生じやすい。このため、付加容量線
の両側から多層配線技術を用いて電位を供給している。
この多層配線は、コモンラインと呼ばれ、従来、信号線
を形成する時、同時に形成されていた。
【０００４】
【発明が解決しようとする課題】これらの付加容量線
は、その末端でコモンラインに多層配線で接続され、電
位が印加されるが、それらの付加容量線とコモンライン
との接続は、コンタクトホール形成後のコモンラインの
形成により行われ、また、コモンラインは、従来、信号
線と同じ材料で、信号線と同時に形成されていた。この
ため、アレイ基板形成の工程において、コモンラインと
付加容量線を接続するためのコンタクトホールを２度に
わって形成する必要があった。
は、その末端でコモンラインに多層配線で接続され、電
位が印加されるが、それらの付加容量線とコモンライン
との接続は、コンタクトホール形成後のコモンラインの
形成により行われ、また、コモンラインは、従来、信号
線と同じ材料で、信号線と同時に形成されていた。この
ため、アレイ基板形成の工程において、コモンラインと
付加容量線を接続するためのコンタクトホールを２度に
わって形成する必要があった。
【０００５】即ち、アレイ基板を製造する場合、図５に
示すように、先ず、ガラス基板上にＣｒをスパッタリン
グ法等により形成し、ホトリソグラフィー法等により走
査線と付加容量線を形成する。次に、プラズマＣＶＤ法
により、窒化ケイ素膜、ａ−Ｓｉ膜、窒化ケイ素膜を連
続して堆積し、ゲート絶縁膜、半導体層、エッチングス
トッパを形成する。
示すように、先ず、ガラス基板上にＣｒをスパッタリン
グ法等により形成し、ホトリソグラフィー法等により走
査線と付加容量線を形成する。次に、プラズマＣＶＤ法
により、窒化ケイ素膜、ａ−Ｓｉ膜、窒化ケイ素膜を連
続して堆積し、ゲート絶縁膜、半導体層、エッチングス
トッパを形成する。
【０００６】次に、ＩＴＯをスパッタリング法で堆積さ
せ、画素電極を形成する。そして、付加容量線の端部を
覆うゲート絶縁膜に、孔を穿設することにより、そこに
コンタクトホール（Ｉ）を形成する。
せ、画素電極を形成する。そして、付加容量線の端部を
覆うゲート絶縁膜に、孔を穿設することにより、そこに
コンタクトホール（Ｉ）を形成する。
【０００７】次に、スパッタリング法等によりチタンを
堆積させ、信号線とそれに接続されるソース電極、ドレ
イン電極、及び付加容量線に接続されるコモンラインを
形成する。その後、窒化ケイ素からなる保護膜をプラズ
マＣＶＤ法により基板上に形成する。
堆積させ、信号線とそれに接続されるソース電極、ドレ
イン電極、及び付加容量線に接続されるコモンラインを
形成する。その後、窒化ケイ素からなる保護膜をプラズ
マＣＶＤ法により基板上に形成する。
【０００８】さらに、走査線の延長端部を覆うゲート絶
縁膜と保護膜に、コンタクトホール（II）をドライエッ
チング法等により形成する。そして最後に、ランドメタ
ルと呼ばれるＴｉ，Ｎｉ，Ａｕの金属をスパッタリング
法等により堆積させ、ランド部（半田付け実装用電極）
を走査線と付加容量線に接続して形成していた。
縁膜と保護膜に、コンタクトホール（II）をドライエッ
チング法等により形成する。そして最後に、ランドメタ
ルと呼ばれるＴｉ，Ｎｉ，Ａｕの金属をスパッタリング
法等により堆積させ、ランド部（半田付け実装用電極）
を走査線と付加容量線に接続して形成していた。
【０００９】このように、付加容量線とコモンラインを
接続するため、及び、走査線の延長端部とランド部との
接続のために、コンタクトホールを２度にわたって形成
していたため、ホトリソグラフィー等の処理工程が多く
なると共に、そのためのフォトマスクの枚数も増大する
問題があった。
接続するため、及び、走査線の延長端部とランド部との
接続のために、コンタクトホールを２度にわたって形成
していたため、ホトリソグラフィー等の処理工程が多く
なると共に、そのためのフォトマスクの枚数も増大する
問題があった。
【００１０】本発明は、上記の点に鑑みてなされたもの
で、コンタクトホールを形成するための工程を１度に削
減でき、処理時間の短縮と製造コスト等の低減を図るこ
とができるアクティブマトリックス型液晶表示装置を提
供することを目的とする。
で、コンタクトホールを形成するための工程を１度に削
減でき、処理時間の短縮と製造コスト等の低減を図るこ
とができるアクティブマトリックス型液晶表示装置を提
供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明のアクティブマトリックス型液晶表示装置
は、マトリックス状に配設された走査線と信号線の各交
差位置に多数の薄膜トランジスタが配設され、走査線と
平行に多数の付加容量線が配設されたアレイ基板を有す
るアクティブマトリックス型液晶表示装置において、付
加容量線の端部に接続されるコモンラインが、走査線の
延長部に接続される半田付け実装用電極のランド部と同
じ材料で形成されていることを特徴とする。
に、本発明のアクティブマトリックス型液晶表示装置
は、マトリックス状に配設された走査線と信号線の各交
差位置に多数の薄膜トランジスタが配設され、走査線と
平行に多数の付加容量線が配設されたアレイ基板を有す
るアクティブマトリックス型液晶表示装置において、付
加容量線の端部に接続されるコモンラインが、走査線の
延長部に接続される半田付け実装用電極のランド部と同
じ材料で形成されていることを特徴とする。
【００１２】
【作用・効果】このようなアクティブマトリックス型液
晶表示装置では、そのアレイ基板の製造時、付加容量線
の端部に接続されるコモンラインが、走査線の延長部に
接続される半田付け実装用電極のランド部と同じ材料
で、同時に形成される。このため、従来のコモンライン
が信号線と同じ材料で形成され、それ故に信号線形成の
前にコンタクトホールを付加容量線の端部に形成してお
く必要があったが、本発明では、コモンラインがランド
部と同じ材料で同時に形成されるため、走査線延長部の
ランド部への接続と、付加容量線との接続、つまりコモ
ンラインの形成を同時に行なうことができ、ランド部の
形成の前にコンタクトホールを、付加容量線の端部と走
査線の延長部上の保護膜に形成すればよい。
晶表示装置では、そのアレイ基板の製造時、付加容量線
の端部に接続されるコモンラインが、走査線の延長部に
接続される半田付け実装用電極のランド部と同じ材料
で、同時に形成される。このため、従来のコモンライン
が信号線と同じ材料で形成され、それ故に信号線形成の
前にコンタクトホールを付加容量線の端部に形成してお
く必要があったが、本発明では、コモンラインがランド
部と同じ材料で同時に形成されるため、走査線延長部の
ランド部への接続と、付加容量線との接続、つまりコモ
ンラインの形成を同時に行なうことができ、ランド部の
形成の前にコンタクトホールを、付加容量線の端部と走
査線の延長部上の保護膜に形成すればよい。
【００１３】したがって、コンタクトホールを形成する
ための工程を１度に減すことができ、これによって、フ
ォトリソグラフィー、ドライエッチング、レジスト剥離
工程をそれぞれ１度づつ削減でき、また、使用するフォ
トマスクの枚数も１枚削減することができる。これによ
り、処理時間の短縮化と製造コストの低減、歩留りの向
上を図ることができる。
ための工程を１度に減すことができ、これによって、フ
ォトリソグラフィー、ドライエッチング、レジスト剥離
工程をそれぞれ１度づつ削減でき、また、使用するフォ
トマスクの枚数も１枚削減することができる。これによ
り、処理時間の短縮化と製造コストの低減、歩留りの向
上を図ることができる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１５】図１はアクティブマトリックス型液晶表示
装置のアレイ基板の概略平面図を示している。１は走査
線（走査電極線）、２は信号線（信号電極線）であり、
ガラス基板上にマトリックス状に配設される。走査線１
と信号線２の交差位置には窒化ケイ素膜等の絶縁層が介
装される。また、各走査線１と各信号線２の各交差位置
近傍にはＴＦＴ３が配置され、各走査線１と各信号線２
が囲む領域に、画素電極４が形成される。各走査線１の
延長部には、半田付け実装用電極のランド部６が外部と
の接続のために設けられ、さらに、各走査線１と平行に
多数の付加容量線５が配置され、付加容量線５の両端部
は電位供給のためにコモンライン７に接続される。両側
のコモンライン７は走査線１のランド部６と同じ材料
（ランドメタル）により形成される。
装置のアレイ基板の概略平面図を示している。１は走査
線（走査電極線）、２は信号線（信号電極線）であり、
ガラス基板上にマトリックス状に配設される。走査線１
と信号線２の交差位置には窒化ケイ素膜等の絶縁層が介
装される。また、各走査線１と各信号線２の各交差位置
近傍にはＴＦＴ３が配置され、各走査線１と各信号線２
が囲む領域に、画素電極４が形成される。各走査線１の
延長部には、半田付け実装用電極のランド部６が外部と
の接続のために設けられ、さらに、各走査線１と平行に
多数の付加容量線５が配置され、付加容量線５の両端部
は電位供給のためにコモンライン７に接続される。両側
のコモンライン７は走査線１のランド部６と同じ材料
（ランドメタル）により形成される。
【００１６】上記構成のアレイ基板を製造する場合、図
２、図３に示すように、先ず、ガラス基板１０上に、厚
さ約１４００ÅのＣｒの膜をスパッタリング法等により
形成し、ホトリソグラフィー法等によりパターニングし
て、走査線１と付加容量線５を形成する。
２、図３に示すように、先ず、ガラス基板１０上に、厚
さ約１４００ÅのＣｒの膜をスパッタリング法等により
形成し、ホトリソグラフィー法等によりパターニングし
て、走査線１と付加容量線５を形成する。
【００１７】次に、プラズマＣＶＤ法により、基板温度
３００℃において、窒化ケイ素膜を厚さ４０００Åで、
ａ−Ｓｉ膜を厚さ３００Åで、さらに窒化ケイ素膜を厚
さ２０００Åで連続して堆積させ、ホトリソグラフィー
法によりパターニングして、ゲート絶縁膜１１、半導体
層１２、エッチングストッパ１３を夫々形成する。さら
に、プラズマＣＶＤ法により、半導体層１２の上にｎ+
−ａ−Ｓｉ膜を５００Åの厚さに堆積させ、ホトリソグ
ラフィー法によりパターニングしてｎ+ 型半導体１４を
形成する。
３００℃において、窒化ケイ素膜を厚さ４０００Åで、
ａ−Ｓｉ膜を厚さ３００Åで、さらに窒化ケイ素膜を厚
さ２０００Åで連続して堆積させ、ホトリソグラフィー
法によりパターニングして、ゲート絶縁膜１１、半導体
層１２、エッチングストッパ１３を夫々形成する。さら
に、プラズマＣＶＤ法により、半導体層１２の上にｎ+
−ａ−Ｓｉ膜を５００Åの厚さに堆積させ、ホトリソグ
ラフィー法によりパターニングしてｎ+ 型半導体１４を
形成する。
【００１８】次に、ＩＴＯ膜をスパッタリング法で５０
０Åの厚さに堆積させ、ホトリソグラフィー法によりパ
ターニングして画素電極４を形成する。
０Åの厚さに堆積させ、ホトリソグラフィー法によりパ
ターニングして画素電極４を形成する。
【００１９】次に、真空蒸着法、スパッタリング法等に
よりＴｉ膜を厚さ５０００Åで堆積させ、ホトリソグラ
フィー法によりパターニングして、信号線２、ドレイン
電極１５を形成する。その後、窒化ケイ素からなる保護
膜１６を、プラズマＣＶＤ法、ホトリソグラフィー法に
より、画素電極４を除く基板上に形成する。
よりＴｉ膜を厚さ５０００Åで堆積させ、ホトリソグラ
フィー法によりパターニングして、信号線２、ドレイン
電極１５を形成する。その後、窒化ケイ素からなる保護
膜１６を、プラズマＣＶＤ法、ホトリソグラフィー法に
より、画素電極４を除く基板上に形成する。
【００２０】そして、付加容量線５の両端部を覆うゲー
ト絶縁膜１１と保護膜１６に、四フッ化炭素ガスを使用
したドライエッチング法等により、コンタクトホールＨ
が形成される（図３）。
ト絶縁膜１１と保護膜１６に、四フッ化炭素ガスを使用
したドライエッチング法等により、コンタクトホールＨ
が形成される（図３）。
【００２１】最後に、図１に示すように、半田付け実装
用電極のランド部６が各走査線１の延長端部に接続・形
成されると共に、各付加容量線５の両端に沿ってそれら
を接続するように、コモンライン７が保護膜１６の上か
ら図３のように形成される。これらのランド部６とコモ
ンライン７は、ランドメタルと呼ばれるＴｉ，Ｎｉ，Ａ
ｕの金属を、スパッタリング法等により１０００Å、５
０００Å、１５００Åの厚さで各々堆積させ、ホトリソ
グラフィー法によりパターニングして形成される。コモ
ンライン７においては、その金属がコンタクトホールＨ
に充填され、付加容量線５の上に接触することにより、
コモンライン７が各付加容量線５と接続される。
用電極のランド部６が各走査線１の延長端部に接続・形
成されると共に、各付加容量線５の両端に沿ってそれら
を接続するように、コモンライン７が保護膜１６の上か
ら図３のように形成される。これらのランド部６とコモ
ンライン７は、ランドメタルと呼ばれるＴｉ，Ｎｉ，Ａ
ｕの金属を、スパッタリング法等により１０００Å、５
０００Å、１５００Åの厚さで各々堆積させ、ホトリソ
グラフィー法によりパターニングして形成される。コモ
ンライン７においては、その金属がコンタクトホールＨ
に充填され、付加容量線５の上に接触することにより、
コモンライン７が各付加容量線５と接続される。
【００２２】このように、付加容量線５の端部に接続さ
れるコモンライン７が、走査線１の延長部に接続される
半田付け実装用電極のランド部６と同じ材料で、同時に
形成される。
れるコモンライン７が、走査線１の延長部に接続される
半田付け実装用電極のランド部６と同じ材料で、同時に
形成される。
【００２３】このため、従来のアレイ基板のコモンライ
ンが信号線と同じ材料で形成され、それ故に信号線形成
の前にコンタクトホールを付加容量線の端部に形成して
おく必要があったが、このアレイ基板では、コモンライ
ン７がランド部６と同じ材料で同時に形成されるため、
走査線延長部のランド部６への接続と、付加容量線５の
接続、つまりコモンライン７の形成を同時に行なうこと
ができ、ランド部６の形成の前にコンタクトホールＨ
を、付加容量線５の端部と走査線１の延長部上の保護膜
に形成すればよい。
ンが信号線と同じ材料で形成され、それ故に信号線形成
の前にコンタクトホールを付加容量線の端部に形成して
おく必要があったが、このアレイ基板では、コモンライ
ン７がランド部６と同じ材料で同時に形成されるため、
走査線延長部のランド部６への接続と、付加容量線５の
接続、つまりコモンライン７の形成を同時に行なうこと
ができ、ランド部６の形成の前にコンタクトホールＨ
を、付加容量線５の端部と走査線１の延長部上の保護膜
に形成すればよい。
【００２４】したがって、コンタクトホールを形成する
ための工程を１度に減すことができ、これによって、フ
ォトリソグラフィー、ドライエッチング、レジスト剥離
工程をそれぞれ１度づつ削減でき、また、使用するフォ
トマスクの枚数も１枚削減することがでる。これによ
り、処理時間の短縮と製造コストの低減、歩留りの向上
を図ることができる。
ための工程を１度に減すことができ、これによって、フ
ォトリソグラフィー、ドライエッチング、レジスト剥離
工程をそれぞれ１度づつ削減でき、また、使用するフォ
トマスクの枚数も１枚削減することがでる。これによ
り、処理時間の短縮と製造コストの低減、歩留りの向上
を図ることができる。
【００２５】このように製造されたアレイ基板の表面に
は、ポリイミド等からなる配向膜が形成される。一方、
アレイ基板と対向して配設される対向基板（図示せず）
は、別のガラス基板上にＩＴＯ等からなる共通電極を形
成し、その表面に配向膜を形成して構成される。そし
て、アレイ基板と対向基板の配向膜側をラビング処理し
た後、アレイ基板と対向基板が僅かな間隔をおいて平行
に貼り合わされ、その間に液晶が封入され、液晶パネル
が形成される。
は、ポリイミド等からなる配向膜が形成される。一方、
アレイ基板と対向して配設される対向基板（図示せず）
は、別のガラス基板上にＩＴＯ等からなる共通電極を形
成し、その表面に配向膜を形成して構成される。そし
て、アレイ基板と対向基板の配向膜側をラビング処理し
た後、アレイ基板と対向基板が僅かな間隔をおいて平行
に貼り合わされ、その間に液晶が封入され、液晶パネル
が形成される。
【図１】本発明の一実施例を示すアレイ基板の概略平面
説明図である。
説明図である。
【図２】走査線１とＴＦＴ３と付加容量線５の部分拡大
断面図である。
断面図である。
【図３】付加容量線端部上におけるコモンラインの部分
拡大断面図である。
拡大断面図である。
【図４】アレイ基板の製造工程を示す工程図である。
【図５】従来のアレイ基板の製造工程を示す工程図であ
る。
る。
１−走査線、２−信号線、３−ＴＦＴ、５−付加容量
線、６−ランド部、７−コモンライン、１０−ガラス基
板。
線、６−ランド部、７−コモンライン、１０−ガラス基
板。
Claims (1)
- 【請求項１】 マトリックス状に配設された走査線と信
号線の各交差位置に多数の薄膜トランジスタが配設さ
れ、該走査線と平行に多数の付加容量線が配設されたア
レイ基板を有するアクティブマトリックス型液晶表示装
置において、 前記付加容量線の端部に接続されるコモンラインが、前
記走査線の延長部に接続される半田付け実装用電極のラ
ンド部と同じ材料で形成されていることを特徴とするア
クティブマトリックス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18388193A JPH0736061A (ja) | 1993-07-26 | 1993-07-26 | アクティブマトリックス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18388193A JPH0736061A (ja) | 1993-07-26 | 1993-07-26 | アクティブマトリックス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736061A true JPH0736061A (ja) | 1995-02-07 |
Family
ID=16143467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18388193A Pending JPH0736061A (ja) | 1993-07-26 | 1993-07-26 | アクティブマトリックス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736061A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930741B2 (en) | 2000-09-28 | 2005-08-16 | Nec Lcd Technologies, Ltd. | LCD device having scanning lines and common lines |
| US7002658B2 (en) | 2001-09-28 | 2006-02-21 | Hitachi, Ltd. | Display device |
| JP2006227648A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
| JP2006227649A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
| JP2009110013A (ja) * | 2008-12-05 | 2009-05-21 | Mitsubishi Electric Corp | 電気光学素子および該電気光学素子の製造方法 |
| JP2009186737A (ja) * | 2008-02-06 | 2009-08-20 | Mitsubishi Electric Corp | アレイ基板および表示装置 |
-
1993
- 1993-07-26 JP JP18388193A patent/JPH0736061A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930741B2 (en) | 2000-09-28 | 2005-08-16 | Nec Lcd Technologies, Ltd. | LCD device having scanning lines and common lines |
| US7626671B2 (en) | 2000-09-28 | 2009-12-01 | Nec Lcd Technologies, Ltd. | LCD device having scanning lines and common lines |
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| US7164453B2 (en) | 2001-09-28 | 2007-01-16 | Hitachi, Ltd. | Display device |
| US7471349B2 (en) | 2001-09-28 | 2008-12-30 | Hitachi, Ltd. | Display device |
| US7821584B2 (en) | 2001-09-28 | 2010-10-26 | Hitachi, Ltd. | Display device |
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