JP2687459B2 - 薄膜トランジスタマトリクス - Google Patents
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Description
【発明の詳細な説明】 〔概 要〕 アクティブマトリクス型の液晶表示装置やエレクトロ
・ルミネッセンス・パネル等の駆動に用いる薄膜トラン
ジスタマトリクスに関し、 薄膜トランジスタマトリクスを構成するTFTに短絡欠
陥が発生しても、線欠陥に至ることなく、欠陥TFT対応
の画素のみの不良にとどめ得るようにすることを目的と
し、 絶縁性基板上にマトリクス状に配列された薄膜トラン
ジスタと、該マトリクスの行方向に並行に配設され、前
記薄膜トランジスタのゲート電極に走査信号を供給する
複数本のスキャンバスラインと、該スキャンバスライン
と交差して前記マトリクスの列方向に並行に配設され、
前記薄膜トランジスタのドレイン電極に表示データを供
給する複数本のデータバスラインを具備し、且つ、前記
データバスラインとドレイン電極との間を、絶縁膜を介
在させて容量結合した構成とする。
・ルミネッセンス・パネル等の駆動に用いる薄膜トラン
ジスタマトリクスに関し、 薄膜トランジスタマトリクスを構成するTFTに短絡欠
陥が発生しても、線欠陥に至ることなく、欠陥TFT対応
の画素のみの不良にとどめ得るようにすることを目的と
し、 絶縁性基板上にマトリクス状に配列された薄膜トラン
ジスタと、該マトリクスの行方向に並行に配設され、前
記薄膜トランジスタのゲート電極に走査信号を供給する
複数本のスキャンバスラインと、該スキャンバスライン
と交差して前記マトリクスの列方向に並行に配設され、
前記薄膜トランジスタのドレイン電極に表示データを供
給する複数本のデータバスラインを具備し、且つ、前記
データバスラインとドレイン電極との間を、絶縁膜を介
在させて容量結合した構成とする。
本発明はアクティブマトリクス型の液晶表示装置やエ
レクトロ・ルミネッセンス（EL）・パネル等の駆動に用
いる薄膜トランジスタ（TFT）マトリクスに関する。
レクトロ・ルミネッセンス（EL）・パネル等の駆動に用
いる薄膜トランジスタ（TFT）マトリクスに関する。
この種液晶表示装置やELパネル等の駆動には、データ
バスラインとスキャンバスラインの各交点にTFTを配設
したTFTマトリクスが用いられるが、ここに用いられるT
FTマトリクスは、短絡欠陥のないTFTが集積されたもの
であることが必要である。この理由は短絡欠陥TFTがた
とえ１個でもあると、その欠陥TFTに接続されるバスラ
インが短絡された結果となり、表示装置としてはそのバ
スラインにつながる総ての画素が表示不良を引き起こ
し、いわゆる線欠陥という重大な欠陥となるからであ
る。
バスラインとスキャンバスラインの各交点にTFTを配設
したTFTマトリクスが用いられるが、ここに用いられるT
FTマトリクスは、短絡欠陥のないTFTが集積されたもの
であることが必要である。この理由は短絡欠陥TFTがた
とえ１個でもあると、その欠陥TFTに接続されるバスラ
インが短絡された結果となり、表示装置としてはそのバ
スラインにつながる総ての画素が表示不良を引き起こ
し、いわゆる線欠陥という重大な欠陥となるからであ
る。
従来のアクティブマトリクス型の液晶表示装置の構造
とTFT部の詳細構造を第３図（ａ）の斜視図と（ｂ）の
拡大説明図に示す。
とTFT部の詳細構造を第３図（ａ）の斜視図と（ｂ）の
拡大説明図に示す。
同図（ａ）において、１は下側の偏光板、２は一主面
上にTFTを集積したガラス基板のような絶縁性基板で、
表面にアクティブマトリクスを形成することからアクテ
ィブマトリクス基板，またはTFT基板とも呼ばれる。３
は液晶層、４は透明電極、５はカラーフィルター、６は
上側のガラス基板、７は上側の偏光板である。
上にTFTを集積したガラス基板のような絶縁性基板で、
表面にアクティブマトリクスを形成することからアクテ
ィブマトリクス基板，またはTFT基板とも呼ばれる。３
は液晶層、４は透明電極、５はカラーフィルター、６は
上側のガラス基板、７は上側の偏光板である。
同図（ａ）のＡで示すTFTの部分の詳細構造は、同図
（ｂ）の拡大説明図に見られる如く、ゲート電極Ｇはス
キャンバスライン（以下スキャンバスと略記する）９か
ら導出され、Ti（チタン）のような導電材料からなるド
レイン電極Ｄは、データバスライン（以下データバスと
略記する）８と積層して形成されている。従ってゲート
電極Ｇとスキャンバス９間，及びドレイン電極Ｄとデー
タバス８間は電気的に接続しており、スキャンバス９か
ら各ゲート電極Ｇに走査信号が、ドレイン電極Ｄにデー
タバス８から表示データが供給される。
（ｂ）の拡大説明図に見られる如く、ゲート電極Ｇはス
キャンバスライン（以下スキャンバスと略記する）９か
ら導出され、Ti（チタン）のような導電材料からなるド
レイン電極Ｄは、データバスライン（以下データバスと
略記する）８と積層して形成されている。従ってゲート
電極Ｇとスキャンバス９間，及びドレイン電極Ｄとデー
タバス８間は電気的に接続しており、スキャンバス９か
ら各ゲート電極Ｇに走査信号が、ドレイン電極Ｄにデー
タバス８から表示データが供給される。
ゲート電極Ｇとドレイン電極Ｄ間は、ゲート絶縁膜10
が配設されていて、この両者の間は電気的に絶縁されて
いる。
が配設されていて、この両者の間は電気的に絶縁されて
いる。
なお、図の20は上記データバス８とスキャンバス９間
を絶縁するバス間絶縁膜である。
を絶縁するバス間絶縁膜である。
上記従来構造のアクティブマトリクスは、総てのTFT
が正常であれば、データバス８とスキャンバス９間には
導通しないが、多くのTFTの中で、たとえ１個でもゲー
ト電極Ｇとドレイン電極Ｄ間が短絡したTFTが存在する
と、このTFTに接続するスキャンバス９とデータバス８
間が短絡状態となってしまう。そのため、この二つのバ
スには正常な電圧を印加することが出来なくなる結果、
そのスキャンバスに対応づけられた全画素が表示不良を
引き起こし、線欠陥という表示上重大な欠陥となってし
まう。
が正常であれば、データバス８とスキャンバス９間には
導通しないが、多くのTFTの中で、たとえ１個でもゲー
ト電極Ｇとドレイン電極Ｄ間が短絡したTFTが存在する
と、このTFTに接続するスキャンバス９とデータバス８
間が短絡状態となってしまう。そのため、この二つのバ
スには正常な電圧を印加することが出来なくなる結果、
そのスキャンバスに対応づけられた全画素が表示不良を
引き起こし、線欠陥という表示上重大な欠陥となってし
まう。
本発明は、薄膜トランジスタマトリクスを構成するTF
Tに短絡欠陥が発生しても、線欠陥に至ることなく、欠
陥TFT対応の画素のみの不良にとどめ得るようにするこ
とを目的とする。
Tに短絡欠陥が発生しても、線欠陥に至ることなく、欠
陥TFT対応の画素のみの不良にとどめ得るようにするこ
とを目的とする。
本発明は第１図（ａ），（ｂ）の本発明構成説明図に
示すように、TFTのドレイン電極Ｄとデータバス８間に
絶縁膜17を設けて、この両者間を容量結合としたもので
ある。
示すように、TFTのドレイン電極Ｄとデータバス８間に
絶縁膜17を設けて、この両者間を容量結合としたもので
ある。
なお、同図（ｂ）は（ａ）のＡ部を拡大して示す詳細
説明図である。
説明図である。
上記構成のTFTマトリクスにおいては、たとえTFTのゲ
ート電極Ｇとドレイン電極Ｄ間に短絡が発生しても、上
述の如くドレイン電極Ｄとデータバス８間に絶縁膜17が
存在するので、データバス８がスキャンバス９と短絡す
ることはない。従ってデータバス８及びスキャンバス９
ともに通常どおり正規の電圧を印加出来るので、短絡欠
陥を生じた当該TFT部のみの欠陥，即ち点欠陥にとどま
り、線欠陥を生じることはない。
ート電極Ｇとドレイン電極Ｄ間に短絡が発生しても、上
述の如くドレイン電極Ｄとデータバス８間に絶縁膜17が
存在するので、データバス８がスキャンバス９と短絡す
ることはない。従ってデータバス８及びスキャンバス９
ともに通常どおり正規の電圧を印加出来るので、短絡欠
陥を生じた当該TFT部のみの欠陥，即ち点欠陥にとどま
り、線欠陥を生じることはない。
なお、上述のようにドレイン電極Ｄとデータバス８間
に絶縁膜17を介在させて容量結合としても、後述する如
くデータバス８から供給された電圧の大部分は液晶層３
に印加されるので、実用上表示に対する悪影響は認めら
れない。
に絶縁膜17を介在させて容量結合としても、後述する如
くデータバス８から供給された電圧の大部分は液晶層３
に印加されるので、実用上表示に対する悪影響は認めら
れない。
以下、第2A図，第2B図，及び第2C図の（ａ）〜（ｋ）
により、本発明の一実施例をその製造工程とともに説明
する。なお本明細書では、上記第2A図，第2B図，及び第
2C図を総称して第２図と呼ぶこととする。
により、本発明の一実施例をその製造工程とともに説明
する。なお本明細書では、上記第2A図，第2B図，及び第
2C図を総称して第２図と呼ぶこととする。
本実施例の薄膜トランジスタマトリクスが従来と異な
るのは、各TFTのドレイン電極８とデータバス８間に、
それぞれ絶縁膜17を挿入したことのみであって、他は何
ら異なることはない。
るのは、各TFTのドレイン電極８とデータバス８間に、
それぞれ絶縁膜17を挿入したことのみであって、他は何
ら異なることはない。
本実施例では、絶縁膜17にTiの陽極酸化膜を用い、TF
Tの動作半導体層にａ−Si層を用いた例を説明する。
Tの動作半導体層にａ−Si層を用いた例を説明する。
〔第２図（ａ）参照〕 絶縁性基板としてのガラス基板２上に、厚さ約80nmの
Cr（クロム）膜よりなるゲート電極Ｇとスキャンバス９
を形成する。
Cr（クロム）膜よりなるゲート電極Ｇとスキャンバス９
を形成する。
〔第２図（ｂ）参照〕 化学気相成長〔Ｐ−CVD〕法により、上記ゲート電極
Ｇおよびスキャンバス９の上層に、ゲート絶縁膜として
厚さ約300nmのSiN（窒化シリコン）膜10、動作半導体層
として厚さ約100nmのａ−Si（アモルファスシリコン）
膜11、層間絶縁膜として厚さ約140nmのSiO2（二酸化シ
リコン）膜12を連続して積層する。
Ｇおよびスキャンバス９の上層に、ゲート絶縁膜として
厚さ約300nmのSiN（窒化シリコン）膜10、動作半導体層
として厚さ約100nmのａ−Si（アモルファスシリコン）
膜11、層間絶縁膜として厚さ約140nmのSiO2（二酸化シ
リコン）膜12を連続して積層する。
この工程に使用する生成ガスはそれぞれSiH4（シラ
ン）/NH3（アンモニア）の混合ガス,SiH4ガス,SiH4/N2O
（亜酸化窒素）の混合ガスである。
ン）/NH3（アンモニア）の混合ガス,SiH4ガス,SiH4/N2O
（亜酸化窒素）の混合ガスである。
〔第２図（ｃ）参照〕 これらの上部にマイクロポジット社製MP−1400のよう
なフォトレジストを塗布して、レジスト膜13を形成す
る。
なフォトレジストを塗布して、レジスト膜13を形成す
る。
〔第２図（ｄ）参照〕 次いでガラス基板１の背面からのゲート電極Ｇおよび
スキャンバス９をマスクとして、上記レジスト膜13の露
光，即ち自己整合法による露光を行う。13′は上記露光
工程における未露光部である。
スキャンバス９をマスクとして、上記レジスト膜13の露
光，即ち自己整合法による露光を行う。13′は上記露光
工程における未露光部である。
〔第２図（ｅ）参照〕 上記自己整合法による露光の後、現像処理を施して被
露光部を除去することにより、ゲート電極Ｇおよびスキ
ャンバス９に位置整合したレジスト膜14を形成する。
露光部を除去することにより、ゲート電極Ｇおよびスキ
ャンバス９に位置整合したレジスト膜14を形成する。
〔第２図（ｆ）参照〕 上述のようにして形成したレジスト膜14をマスクとし
て、上記SiO2膜12の露出部をエッチング除去する。
て、上記SiO2膜12の露出部をエッチング除去する。
〔第２図（ｇ）参照〕 上記レジスト膜14を残したまま、基板温度凡そ120℃
で、PH3（フォスフィン）を0.5％混合したSiH4を生成ガ
スとして用いてＰ−CVD法を施し、コンタクト層としてn
+a−Si層15を約30nmの厚さに形成した後、その上層に真
空蒸着法にてTi（チタン）層16を約200nmの厚さに形成
する。
で、PH3（フォスフィン）を0.5％混合したSiH4を生成ガ
スとして用いてＰ−CVD法を施し、コンタクト層としてn
+a−Si層15を約30nmの厚さに形成した後、その上層に真
空蒸着法にてTi（チタン）層16を約200nmの厚さに形成
する。
〔第２図（ｈ）参照〕 次いで上記レジスト膜14を除去するとともに、その上
層に付着したn+a−Si層15とTi層16をリフトオフする。
層に付着したn+a−Si層15とTi層16をリフトオフする。
〔第２図（ｉ）参照〕 次いで上記Ti層16の表層部を陽極酸化して、陽極酸化
膜17に化成する。本実施例では陽極酸化条件を、酒石酸
アンモニウム〔（NH4）2C4H4O6〕電解液中で、化成電圧
60V、時間は13分として、厚さ約100nmの陽 極酸化膜17を形成した。
膜17に化成する。本実施例では陽極酸化条件を、酒石酸
アンモニウム〔（NH4）2C4H4O6〕電解液中で、化成電圧
60V、時間は13分として、厚さ約100nmの陽 極酸化膜17を形成した。
〔第２図（ｊ）参照〕 次いでレジスト膜（図示せず）を所定のパターンに形
成し、このレジスト膜をマスクとして上記陽極酸化膜1
7,Ti層16,n+a−Si層15及びａ−Si層11の不要部を、CF4
（フレオン）によるドライエッチングを行って除去す
る。この後レジスト膜を除去して、図示した如くドレイ
ン電極Ｄ及びソース電極Ｓが得られる。
成し、このレジスト膜をマスクとして上記陽極酸化膜1
7,Ti層16,n+a−Si層15及びａ−Si層11の不要部を、CF4
（フレオン）によるドライエッチングを行って除去す
る。この後レジスト膜を除去して、図示した如くドレイ
ン電極Ｄ及びソース電極Ｓが得られる。
〔第２図（ｋ）参照〕 次いで上記ソース電極Ｓ上の陽極酸化膜17の一部を除
去した後、ITO膜のような透明導電膜を形成し、これを
所定のパターンにエッチングしてデータバス８及び画素
電極Ｅを形成し、本実施例の薄膜トランジスタマトリク
スが完成する。
去した後、ITO膜のような透明導電膜を形成し、これを
所定のパターンにエッチングしてデータバス８及び画素
電極Ｅを形成し、本実施例の薄膜トランジスタマトリク
スが完成する。
本実施例で形成したTiの陽極酸化膜17の誘電率は、凡
そ100程度である。一般的な液晶の容量は、その画素サ
イズを200μｍ角とすると、0.7（pF）程度となる。一方
のこの陽極酸化膜17の容量は、そのバスライン幅および
バスライン長を20μm,200μｍとすると、凡そ35（pF）
程度となる。従ってデータバス８に印加される電圧の
内、35/（35＋0.7）≒98％が液晶に印加され、従来構造
の場合と比較して損失は極めて小さく、駆動上問題を生
じるおそれはない。
そ100程度である。一般的な液晶の容量は、その画素サ
イズを200μｍ角とすると、0.7（pF）程度となる。一方
のこの陽極酸化膜17の容量は、そのバスライン幅および
バスライン長を20μm,200μｍとすると、凡そ35（pF）
程度となる。従ってデータバス８に印加される電圧の
内、35/（35＋0.7）≒98％が液晶に印加され、従来構造
の場合と比較して損失は極めて小さく、駆動上問題を生
じるおそれはない。
上記構造とした本実施例では、ゲート電極Ｄとデータ
バス８間は陽極酸化膜17で絶縁されているので、どれか
のTFTでゲート−ドレイン間が短絡しても、ゲート電極
Ｇ即ちスキャンバス９とデータバス８との短絡にはなら
ない。従ってスキャンバス９とデータバス８には正規の
電圧を印加することができるので、短絡欠陥TFTに接続
された画素が表示不良となることは避けられないが、線
欠陥を引き起こすことはない。そのため、製造歩留の大
幅な改善を図ることができる。
バス８間は陽極酸化膜17で絶縁されているので、どれか
のTFTでゲート−ドレイン間が短絡しても、ゲート電極
Ｇ即ちスキャンバス９とデータバス８との短絡にはなら
ない。従ってスキャンバス９とデータバス８には正規の
電圧を印加することができるので、短絡欠陥TFTに接続
された画素が表示不良となることは避けられないが、線
欠陥を引き起こすことはない。そのため、製造歩留の大
幅な改善を図ることができる。
なお上記一実施例ではドレイン電極Ｄとデータバス８
間の絶縁膜として、TFTのドレイン電極Ｄの材料であるT
iの陽極酸化膜を用いたが、これは、陽極酸化法によれ
ば、誘電率が高くピンホールのない薄膜が容易に得られ
るからである。従ってこの絶縁膜としてはもちろんTi以
外の陽極酸化膜や、他の薄膜、例えば、LiTaO3（リチウ
ムタンタレート）やLiNbO3（リチウムナイオベート）等
の膜や、他の製法による絶縁膜，即ち、真空蒸着法，ス
パッタリング法，プラズマCVD法により被着形成した絶
縁膜、あるいは、スピンコート法あるいはディップコー
ト法で形成した絶縁膜であっても良い。
間の絶縁膜として、TFTのドレイン電極Ｄの材料であるT
iの陽極酸化膜を用いたが、これは、陽極酸化法によれ
ば、誘電率が高くピンホールのない薄膜が容易に得られ
るからである。従ってこの絶縁膜としてはもちろんTi以
外の陽極酸化膜や、他の薄膜、例えば、LiTaO3（リチウ
ムタンタレート）やLiNbO3（リチウムナイオベート）等
の膜や、他の製法による絶縁膜，即ち、真空蒸着法，ス
パッタリング法，プラズマCVD法により被着形成した絶
縁膜、あるいは、スピンコート法あるいはディップコー
ト法で形成した絶縁膜であっても良い。
本発明によればたとえTFTの短絡欠陥が発生しても、
表示装置としての欠陥を点欠陥にとどめ、線欠陥を無く
すことが出来るので、製造歩留りの改善を図ることがで
きる。
表示装置としての欠陥を点欠陥にとどめ、線欠陥を無く
すことが出来るので、製造歩留りの改善を図ることがで
きる。
第１図（ａ），（ｂ）は本発明の構成説明図、 第2A図，第2B図，第2C図のそれぞれ（ａ）〜（ｋ）は本
発明一実施例説明図、 第３図（ａ），（ｂ）は従来のTFTマトリクスの構造説
明図である。 図において、２は絶縁性基板（ガラス基板，アクティブ
マトリクス基板）、３は液晶層、６は上側ガラス基板、
８はデータバスライン、９はスキャンバスライン、10は
ゲート絶縁膜（SiN膜）、11は動作半導体層（n+a−Si
層）、12は層間絶縁膜、15はコンタクト層（n+a−Si
層）、16はドレイン電極材料層（Ti層）、17はドレイン
電極とデータバスライン間の絶縁膜（Tiの陽極酸化膜）
を示す。
発明一実施例説明図、 第３図（ａ），（ｂ）は従来のTFTマトリクスの構造説
明図である。 図において、２は絶縁性基板（ガラス基板，アクティブ
マトリクス基板）、３は液晶層、６は上側ガラス基板、
８はデータバスライン、９はスキャンバスライン、10は
ゲート絶縁膜（SiN膜）、11は動作半導体層（n+a−Si
層）、12は層間絶縁膜、15はコンタクト層（n+a−Si
層）、16はドレイン電極材料層（Ti層）、17はドレイン
電極とデータバスライン間の絶縁膜（Tiの陽極酸化膜）
を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市村 照彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 長廣 紀雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】絶縁性基板（２）上にマトリクス状に配列
された複数個の薄膜トランジスタと、 該マトリクスの行方向に並行に配設され、前記薄膜トラ
ンジスタのゲート電極（Ｇ）に走査信号を供給する複数
本のスキャンバスライン（９）と、 該スキャンバスと交差して前記マトリクスの列方向に並
行に配設され、所定の導電材料からなる前記薄膜トラン
ジスタのドレイン電極（Ｄ）に表示データを供給する複
数本のデータバスライン（８）を具備する構成におい
て、 前記データバスライン（８）とドレイン電極（Ｄ）との
間を、絶縁膜（17）を介在させて容量結合としたことを
特徴とする薄膜トランジスタマトリクス。 - 【請求項２】前記データバスライン（８）とドレイン電
極（Ｄ）間に介在させた絶縁膜（17）が、前記ドレイン
電極（Ｄ）を構成する導電材料の陽極酸化膜からなるこ
とを特徴とする請求項１記載の薄膜トランジスタマトリ
クス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17748488A JP2687459B2 (ja) | 1988-07-15 | 1988-07-15 | 薄膜トランジスタマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17748488A JP2687459B2 (ja) | 1988-07-15 | 1988-07-15 | 薄膜トランジスタマトリクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227321A JPH0227321A (ja) | 1990-01-30 |
| JP2687459B2 true JP2687459B2 (ja) | 1997-12-08 |
Family
ID=16031713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17748488A Expired - Fee Related JP2687459B2 (ja) | 1988-07-15 | 1988-07-15 | 薄膜トランジスタマトリクス |
Country Status (1)
| Country | Link |
|---|---|
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-
1988
- 1988-07-15 JP JP17748488A patent/JP2687459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227321A (ja) | 1990-01-30 |
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