JP3270361B2 - 薄膜トランジスタアレイ及びその製造方法 - Google Patents
薄膜トランジスタアレイ及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタア
レイに関し、特に、アクティブマトリクス液晶表示パネ
ルに用いて好適とされる薄膜トランジスタアレイに関す
る。
レイに関し、特に、アクティブマトリクス液晶表示パネ
ルに用いて好適とされる薄膜トランジスタアレイに関す
る。
【０００２】
【従来の技術】薄膜トランジスタ（以下「ＴＦＴ」と略
記する）をスイッチング素子として用いるアクティブマ
トリクス型液晶表示装置は、ＴＦＴ及び画素電極がマト
リクス状に配置されたＴＦＴ基板と、遮光膜（いわゆる
ブラックマトリクス）、カラーフィルタおよび共通電極
が形成された対向基板電極と、を対向配置して、その間
に液晶材料を挾持して構成される。
記する）をスイッチング素子として用いるアクティブマ
トリクス型液晶表示装置は、ＴＦＴ及び画素電極がマト
リクス状に配置されたＴＦＴ基板と、遮光膜（いわゆる
ブラックマトリクス）、カラーフィルタおよび共通電極
が形成された対向基板電極と、を対向配置して、その間
に液晶材料を挾持して構成される。
【０００３】図１５は、代表的な薄膜トランジスタアレ
イの１画素分の構成を示す平面図であり、図１６は、そ
のＧ−Ｇ′線の断面図である（「第一の従来技術」とい
う）。
イの１画素分の構成を示す平面図であり、図１６は、そ
のＧ−Ｇ′線の断面図である（「第一の従来技術」とい
う）。
【０００４】図１５及び図１６を参照して、第一の従来
技術の構成について説明する。
技術の構成について説明する。
【０００５】ＴＦＴをアクティブ素子として用いたアク
ティブマトリクス型液晶表示装置は、ゲートドライバか
ら水平方向に配線されるゲートバスライン１０１とソー
スドライバから垂直方向に配線されるドレインバスライ
ン１１２とを、それぞれＴＦＴ素子のゲート電極１０
１、ドレイン電極１０３に接続し、ＴＦＴ素子のソース
電極１０４には画素電極１０６を接続した構造を有して
いる。
ティブマトリクス型液晶表示装置は、ゲートドライバか
ら水平方向に配線されるゲートバスライン１０１とソー
スドライバから垂直方向に配線されるドレインバスライ
ン１１２とを、それぞれＴＦＴ素子のゲート電極１０
１、ドレイン電極１０３に接続し、ＴＦＴ素子のソース
電極１０４には画素電極１０６を接続した構造を有して
いる。
【０００６】あるゲートバスライン１１１が、ハイレベ
ルになると、該ゲートバスライン１１１に接続されたＴ
ＦＴは一斉にオン状態になる。そして、当該ＴＦＴに接
続された画素電極１０６は、そのとき、ドレインバスラ
イン１１２に印加されている信号電圧に充電される。
ルになると、該ゲートバスライン１１１に接続されたＴ
ＦＴは一斉にオン状態になる。そして、当該ＴＦＴに接
続された画素電極１０６は、そのとき、ドレインバスラ
イン１１２に印加されている信号電圧に充電される。
【０００７】次いで、該ゲートバスライン１１１がロー
レベルに駆動されると、オン状態にあったＴＦＴがオフ
されるが、画素電極１０６は、その充電電圧を保持し続
ける。この保持電圧は、該当するＴＦＴが再びオン状態
になった時に、次の信号電圧によって書き換えられる。
レベルに駆動されると、オン状態にあったＴＦＴがオフ
されるが、画素電極１０６は、その充電電圧を保持し続
ける。この保持電圧は、該当するＴＦＴが再びオン状態
になった時に、次の信号電圧によって書き換えられる。
【０００８】このＴＦＴ基板を用いたアクティブマトリ
クス型液晶表示装置に良好な品質の表示を行わせるに
は、画素電極１０６が、その充電電圧を、次回の書き換
え時まで充分に保持できるようにする必要がある。
クス型液晶表示装置に良好な品質の表示を行わせるに
は、画素電極１０６が、その充電電圧を、次回の書き換
え時まで充分に保持できるようにする必要がある。
【０００９】図１７は、図１６に示した代表的な薄膜ト
ランジスタアレイ（第一の従来技術）の製造工程を工程
順に示した工程断面図である。以下、図１７を参照し
て、第一の従来技術の製造方法について説明する。
ランジスタアレイ（第一の従来技術）の製造工程を工程
順に示した工程断面図である。以下、図１７を参照し
て、第一の従来技術の製造方法について説明する。
【００１０】ガラス基板１００上に、Ｃｒ、Ａｌ等の金
属膜からなるゲート電極１０１をパターニングした後
（図１７（ａ）参照）、ゲート絶縁膜１１４、真性半導
体非晶質シリコン（以下、「ａ−Ｓｉ（Ｉ）」という）
からなるチャネル層１０２、ｎ+型半導体非晶質シリコ
ン（以下、「ａ−Ｓｉ（ｎ+）」という）からなるコン
タクト層１０７を順次形成する。
属膜からなるゲート電極１０１をパターニングした後
（図１７（ａ）参照）、ゲート絶縁膜１１４、真性半導
体非晶質シリコン（以下、「ａ−Ｓｉ（Ｉ）」という）
からなるチャネル層１０２、ｎ+型半導体非晶質シリコ
ン（以下、「ａ−Ｓｉ（ｎ+）」という）からなるコン
タクト層１０７を順次形成する。
【００１１】その後、半導体層のエッチングを施し（図
１７（ｂ）参照）、ゲート層とドレイン層を接続するコ
ンタクト領域のゲート絶縁膜１１４を除去するパターニ
ング工程を行い、ゲート電極１０１を形成している下層
の金属膜とドレイン電極１０３、ソース電極１０４及び
ドレインバスライン１１２を形成している上層の金属膜
とを導通させるためのスルーホール（図示せず）を形成
する。
１７（ｂ）参照）、ゲート層とドレイン層を接続するコ
ンタクト領域のゲート絶縁膜１１４を除去するパターニ
ング工程を行い、ゲート電極１０１を形成している下層
の金属膜とドレイン電極１０３、ソース電極１０４及び
ドレインバスライン１１２を形成している上層の金属膜
とを導通させるためのスルーホール（図示せず）を形成
する。
【００１２】その後、ゲート電極１０１と同様に、Ｃ
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２及び
画素電極１０６を形成し（図１７（ｃ）、図１７（ｄ）
参照）、その後、パッシベーション膜１１５を形成して
ＴＦＴアレイ基板とする（図１７（ｅ）参照）。
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２及び
画素電極１０６を形成し（図１７（ｃ）、図１７（ｄ）
参照）、その後、パッシベーション膜１１５を形成して
ＴＦＴアレイ基板とする（図１７（ｅ）参照）。
【００１３】なお、蓄積容量電極１０８はゲート電極１
０１を形成するパターニング工程で同時に形成する。蓄
積容量電極１０８と画素電極１０６とが、蓄積容量用絶
縁膜として作用するゲート絶縁膜１１４を介して対向す
ることにより蓄積容量を形成している。
０１を形成するパターニング工程で同時に形成する。蓄
積容量電極１０８と画素電極１０６とが、蓄積容量用絶
縁膜として作用するゲート絶縁膜１１４を介して対向す
ることにより蓄積容量を形成している。
【００１４】また、対向基板側は、いずれも図示しない
ガラス基板上に対向電極を形成して製造する。
ガラス基板上に対向電極を形成して製造する。
【００１５】最後に、ＴＦＴアレイ基板と対向基板にそ
れぞれ配向膜（図示せず）を形成して配向処理を行い、
シールパターンを形成してから重ね合わせてこれを焼成
し、液晶（図示せず）を注入、封孔して液晶パネルが完
成する。
れぞれ配向膜（図示せず）を形成して配向処理を行い、
シールパターンを形成してから重ね合わせてこれを焼成
し、液晶（図示せず）を注入、封孔して液晶パネルが完
成する。
【００１６】この液晶パネルに偏光板、駆動回路及び筐
体などを付加し、液晶表示装置となる。
体などを付加し、液晶表示装置となる。
【００１７】また、図１８は、前記蓄積容量をゲート電
極との間で形成したことを特徴とする代表的な薄膜トラ
ンジスタアレイの１画素分の構成を示す平面図である
（「第二の従来技術」という）。なお、この構造におけ
るパターニング工程の数および製造方法は、図１７を参
照して説明した第一の従来技術と同じである。
極との間で形成したことを特徴とする代表的な薄膜トラ
ンジスタアレイの１画素分の構成を示す平面図である
（「第二の従来技術」という）。なお、この構造におけ
るパターニング工程の数および製造方法は、図１７を参
照して説明した第一の従来技術と同じである。
【００１８】第一及び第二の従来技術に示したような構
造のＴＦＴにおいては、ドレインバスライン１１２と画
素電極１０６とは、共にゲート絶縁膜１１４上、つま
り、同一平面上に続けて設けられる導電層であり、一定
以上の間隔を有しているが、いずれかのパターニング工
程において、残留パターニング不良が発生すると、ドレ
インバスライン１１２と画素電極１０６との短絡が発生
しやすい。
造のＴＦＴにおいては、ドレインバスライン１１２と画
素電極１０６とは、共にゲート絶縁膜１１４上、つま
り、同一平面上に続けて設けられる導電層であり、一定
以上の間隔を有しているが、いずれかのパターニング工
程において、残留パターニング不良が発生すると、ドレ
インバスライン１１２と画素電極１０６との短絡が発生
しやすい。
【００１９】ドレインバスライン１１２と画素電極１０
６との短絡があると画素電極１０６の充放電がＴＦＴの
オン／オフで制御できなくなり、その画素は明点欠陥と
して視認される。
６との短絡があると画素電極１０６の充放電がＴＦＴの
オン／オフで制御できなくなり、その画素は明点欠陥と
して視認される。
【００２０】そこで、前記短絡を低減するために、例え
ば特開平７−３２５３１４号公報には、図１９（ａ）に
示すように、蓄積容量電極１０８の段差起因による、ａ
−Ｓｉ残留物１１６に対して、図１９（ｂ）に示すよう
に、蓄積容量電極１０８付近の画素電極１０６をくびら
せる構造とすることにより、ａ−Ｓｉ残留物１１６によ
るドレインバスライン１１２と画素電極１０６を導通し
難い構造とした液晶表示装置が提案されている。しか
し、この構造は、蓄積容量電極１０８の段差に起因する
ａ−Ｓｉエッチング残り以外の場合には、適用できない
という問題を有している。
ば特開平７−３２５３１４号公報には、図１９（ａ）に
示すように、蓄積容量電極１０８の段差起因による、ａ
−Ｓｉ残留物１１６に対して、図１９（ｂ）に示すよう
に、蓄積容量電極１０８付近の画素電極１０６をくびら
せる構造とすることにより、ａ−Ｓｉ残留物１１６によ
るドレインバスライン１１２と画素電極１０６を導通し
難い構造とした液晶表示装置が提案されている。しか
し、この構造は、蓄積容量電極１０８の段差に起因する
ａ−Ｓｉエッチング残り以外の場合には、適用できない
という問題を有している。
【００２１】一方、ドレインバスライン１１２と画素電
極１０６とを絶縁膜を挟んで積層し短絡の発生を低減す
るＴＦＴの構造が提案されている。図２０は、ドレイン
バスライン１１２と画素電極１０６とのショートを低減
することを目的としたＴＦＴアレイの１画素分の構成を
示す平面図であり、図２１は、そのＨ−Ｈ′線の断面図
である（「第三の従来技術」という）。
極１０６とを絶縁膜を挟んで積層し短絡の発生を低減す
るＴＦＴの構造が提案されている。図２０は、ドレイン
バスライン１１２と画素電極１０６とのショートを低減
することを目的としたＴＦＴアレイの１画素分の構成を
示す平面図であり、図２１は、そのＨ−Ｈ′線の断面図
である（「第三の従来技術」という）。
【００２２】図２０及び図２１を参照して、第三の従来
技術の構成について説明する。
技術の構成について説明する。
【００２３】この第三の従来技術において、ドレインバ
スライン１１２はゲート絶縁膜１１４上に設けられてお
り、一方、画素電極１０６はパッシベーション膜１１５
上に形成されている。ドレインバスライン１１２と画素
電極１０６とはパッシベーション膜１１５により層間分
離されている。
スライン１１２はゲート絶縁膜１１４上に設けられてお
り、一方、画素電極１０６はパッシベーション膜１１５
上に形成されている。ドレインバスライン１１２と画素
電極１０６とはパッシベーション膜１１５により層間分
離されている。
【００２４】図２２は、図２１に示したドレインバスラ
イン１１２と画素電極１０６とのショートを低減するこ
とを目的とした薄膜トランジスタアレイ（第三の従来技
術）の製造工程を工程順に示した工程図である。以下図
２２を参照して、この第三の従来技術の製造方法につい
て説明する。
イン１１２と画素電極１０６とのショートを低減するこ
とを目的とした薄膜トランジスタアレイ（第三の従来技
術）の製造工程を工程順に示した工程図である。以下図
２２を参照して、この第三の従来技術の製造方法につい
て説明する。
【００２５】ガラス基板１００上に、Ｃｒ、Ａｌ等の金
属膜からなるゲート電極１０１をパターニングした後
（図２２（ａ）参照）、ゲート絶縁膜１１４、ａ−Ｓｉ
（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+）か
らなるコンタクト層１０７を順次形成する。
属膜からなるゲート電極１０１をパターニングした後
（図２２（ａ）参照）、ゲート絶縁膜１１４、ａ−Ｓｉ
（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+）か
らなるコンタクト層１０７を順次形成する。
【００２６】その後、半導体層のエッチングを施し（図
２２（ｂ）参照）、ゲート層とドレイン層を接続するコ
ンタクト領域のゲート絶縁膜１１４を除去するパターニ
ング工程を行い、ゲート電極１０１を形成している金属
膜とドレイン電極１０３、ソース電極１０４及びドレイ
ンバスライン１１２を形成している金属膜とを導通させ
るためのスルーホール（図示せず）を形成する。
２２（ｂ）参照）、ゲート層とドレイン層を接続するコ
ンタクト領域のゲート絶縁膜１１４を除去するパターニ
ング工程を行い、ゲート電極１０１を形成している金属
膜とドレイン電極１０３、ソース電極１０４及びドレイ
ンバスライン１１２を形成している金属膜とを導通させ
るためのスルーホール（図示せず）を形成する。
【００２７】その後、ゲート電極１０１と同様に、Ｃ
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２を設
ける（図２２（ｃ）参照）。
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２を設
ける（図２２（ｃ）参照）。
【００２８】ついで、その上にパッシベーション膜１１
５を形成し、ソース電極１０４と画素電極１０６とを導
通させるスルーホール１１０を設けた後（図２２（ｄ）
参照）、画素電極１０６を形成して、ＴＦＴアレイ基板
とする（図２２（ｅ）参照）。
５を形成し、ソース電極１０４と画素電極１０６とを導
通させるスルーホール１１０を設けた後（図２２（ｄ）
参照）、画素電極１０６を形成して、ＴＦＴアレイ基板
とする（図２２（ｅ）参照）。
【００２９】この構造においても、蓄積容量電極１０８
はゲート電極１０１を形成するパターニング工程で同時
に形成する。なお、この構造におけるパターニング工程
の数は第一の従来技術と同じである。
はゲート電極１０１を形成するパターニング工程で同時
に形成する。なお、この構造におけるパターニング工程
の数は第一の従来技術と同じである。
【００３０】また、第三の従来技術と同様に、ドレイン
バスライン１１２と画素電極１０６との短絡を低減し、
且つ前記蓄積容量電極がゲート電極を兼ねていることを
特徴とした従来技術（「第四の従来技術」という）の平
面図を、図２３に、そのＤ−Ｄ′線の断面図を図９に示
す。なお、この構造におけるパターニング工程の数およ
び製造方法は第三の従来技術（図２２参照）と同じであ
る。
バスライン１１２と画素電極１０６との短絡を低減し、
且つ前記蓄積容量電極がゲート電極を兼ねていることを
特徴とした従来技術（「第四の従来技術」という）の平
面図を、図２３に、そのＤ−Ｄ′線の断面図を図９に示
す。なお、この構造におけるパターニング工程の数およ
び製造方法は第三の従来技術（図２２参照）と同じであ
る。
【００３１】第三及び第四の従来技術の効果の説明とし
て、画素上に、ａ−Ｓｉ残留物が発生したときの平面図
を図２４に示し、そのＩ−Ｉ′線の断面図を図２５に示
す。
て、画素上に、ａ−Ｓｉ残留物が発生したときの平面図
を図２４に示し、そのＩ−Ｉ′線の断面図を図２５に示
す。
【００３２】前記従来技術は、ドレインバスライン１１
２と画素電極１０６とはパッシベーション膜１１５によ
り層間分離されているので、それぞれのパターニング工
程においてパターニング不良が発生しても、ドレインバ
スライン１１２と画素電極１０６との短絡が発生しな
い。このため、明、暗点の点欠陥の発生は低減される。
２と画素電極１０６とはパッシベーション膜１１５によ
り層間分離されているので、それぞれのパターニング工
程においてパターニング不良が発生しても、ドレインバ
スライン１１２と画素電極１０６との短絡が発生しな
い。このため、明、暗点の点欠陥の発生は低減される。
【００３３】しかしながら、このドレインバスライン１
１２と画素電極１０６が層間分離された構造でも、図２
６に示すように、パターニング不良発生時に画素領域に
ａ−Ｓｉ等の導電性異物が残り、更にドレインバスライ
ン１１２と接しているとドレインバスライン１１２と画
素電極１０６との間の寄生容量Ｃａが増大する。ドレイ
ンバスラインと画素電極間に寄生容量が存在すると、画
素保持電圧Ｖｐは、次式（１）に示すような変調（ΔＶ
ｐ）を受ける。
１２と画素電極１０６が層間分離された構造でも、図２
６に示すように、パターニング不良発生時に画素領域に
ａ−Ｓｉ等の導電性異物が残り、更にドレインバスライ
ン１１２と接しているとドレインバスライン１１２と画
素電極１０６との間の寄生容量Ｃａが増大する。ドレイ
ンバスラインと画素電極間に寄生容量が存在すると、画
素保持電圧Ｖｐは、次式（１）に示すような変調（ΔＶ
ｐ）を受ける。
【００３４】
【数１】
【００３５】ここで、 Ｃａ：ドレイン−ピクセル間容量、 Ｃｔ：画素のトータル容量、 ΔＶｐ：画素の電圧変調、 ΔＶD ：ドレイン振幅、 である。
【００３６】導電性異物を介したドレイン−ピクセル間
容量Ｃａが増大すると、正常な画素に比べて、画素の電
圧が２×ΔＶｐ低下するため、半明点の点欠陥不良が増
加する可能性がある。
容量Ｃａが増大すると、正常な画素に比べて、画素の電
圧が２×ΔＶｐ低下するため、半明点の点欠陥不良が増
加する可能性がある。
【００３７】
【発明が解決しようとする課題】以上詳細に説明したよ
うに、ドレインバスラインと画素電極との短絡を抑える
ために、上記第三及び第四の従来技術のように、ドレイ
ンバスラインと画素電極とを絶縁膜で層間分離した構成
では、図２４及び図２５に示すように、ａ−Ｓｉ残留物
が発生した場合、そのａ−Ｓｉ残留物は、ドレインバス
ライン１１２と導通しているため、ドレインバスライン
１１２と画素電極１０６との間の寄生容量が増大し、適
切な明るさにならない半明点の点欠陥が増加する、とい
う問題点を有している。
うに、ドレインバスラインと画素電極との短絡を抑える
ために、上記第三及び第四の従来技術のように、ドレイ
ンバスラインと画素電極とを絶縁膜で層間分離した構成
では、図２４及び図２５に示すように、ａ−Ｓｉ残留物
が発生した場合、そのａ−Ｓｉ残留物は、ドレインバス
ライン１１２と導通しているため、ドレインバスライン
１１２と画素電極１０６との間の寄生容量が増大し、適
切な明るさにならない半明点の点欠陥が増加する、とい
う問題点を有している。
【００３８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ドレインバスラ
インと画素電極との間での短絡に起因する明、暗点の点
欠陥の発生を低減すると共に、パターニング不良で生じ
たａ−Ｓｉ残留物をパターニング工程数を増やすことな
く除去し、ａ−Ｓｉ残留物がドレインバスラインと導通
して画素電極との間の寄生容量が増大するために生じる
半明点の点欠陥不良の発生も低減して、生産ロスが少な
く歩留りを向上し高品質化を達成するトランジスタアレ
イを提供することにある。
てなされたものであって、その目的は、ドレインバスラ
インと画素電極との間での短絡に起因する明、暗点の点
欠陥の発生を低減すると共に、パターニング不良で生じ
たａ−Ｓｉ残留物をパターニング工程数を増やすことな
く除去し、ａ−Ｓｉ残留物がドレインバスラインと導通
して画素電極との間の寄生容量が増大するために生じる
半明点の点欠陥不良の発生も低減して、生産ロスが少な
く歩留りを向上し高品質化を達成するトランジスタアレ
イを提供することにある。
【００３９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の第一の薄膜トランジスタアレイは、透明ガ
ラス基板上に、ゲート電極、ゲート絶縁膜、チャネル
層、コンタクト層、ドレイン電極、ソース電極、及びパ
ッシベーション膜から構成されている薄膜トランジスタ
と、 パッシベーション膜上に設けられ、かつ前記ソー
ス電極と前記パッシベーション膜の開口部を通し電気的
に接続された画素電極と、がマトリクス状に配置され、
前記各画素電極に対向して前記ゲート電極と同層に蓄積
容量電極が設けられてなる薄膜トランジスタアレイにお
いて、各画素の前記画素電極と前記ガラス基板との間に
介在し、ゲート絶縁膜とパッシベーション膜とからなる
画素電極用絶縁膜が、前記ゲート電極と蓄積容量電極に
架からないように画素電極下にあたるの領域で、前記ゲ
ート絶縁膜が除去されており、前記画素電極下の前記ガ
ラス基板の直上は前記パッシベーション膜のみで形成さ
れている、ことを特徴とする。
め、本発明の第一の薄膜トランジスタアレイは、透明ガ
ラス基板上に、ゲート電極、ゲート絶縁膜、チャネル
層、コンタクト層、ドレイン電極、ソース電極、及びパ
ッシベーション膜から構成されている薄膜トランジスタ
と、 パッシベーション膜上に設けられ、かつ前記ソー
ス電極と前記パッシベーション膜の開口部を通し電気的
に接続された画素電極と、がマトリクス状に配置され、
前記各画素電極に対向して前記ゲート電極と同層に蓄積
容量電極が設けられてなる薄膜トランジスタアレイにお
いて、各画素の前記画素電極と前記ガラス基板との間に
介在し、ゲート絶縁膜とパッシベーション膜とからなる
画素電極用絶縁膜が、前記ゲート電極と蓄積容量電極に
架からないように画素電極下にあたるの領域で、前記ゲ
ート絶縁膜が除去されており、前記画素電極下の前記ガ
ラス基板の直上は前記パッシベーション膜のみで形成さ
れている、ことを特徴とする。
【００４０】本発明の第二の薄膜トランジスタアレイ
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及びパッシベーション膜から構成されている薄膜ト
ランジスタと、 パッシベーション膜上に設けられ、か
つ前記ソース電極と前記パッシベーション膜の開口部を
通し電気的に接続された画素電極と、がマトリクス状に
配置され、前記各画素電極と、前段のゲートバスライン
と間に、蓄積容量が設けられてなる薄膜トランジスタア
レイにおいて、前記各画素の画素電極と前記ガラス基板
との間に介在し、ゲート絶縁膜とパッシベーション膜と
からなる画素電極用絶縁膜が、前記ゲート電極と蓄積容
量電極に架からないように画素電極下にあたるの領域
で、前記ゲート絶縁膜が除去されており、前記画素電極
下の前記ガラス基板の直上はパッシベーション膜のみで
形成されている、ことを特徴とする。
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及びパッシベーション膜から構成されている薄膜ト
ランジスタと、 パッシベーション膜上に設けられ、か
つ前記ソース電極と前記パッシベーション膜の開口部を
通し電気的に接続された画素電極と、がマトリクス状に
配置され、前記各画素電極と、前段のゲートバスライン
と間に、蓄積容量が設けられてなる薄膜トランジスタア
レイにおいて、前記各画素の画素電極と前記ガラス基板
との間に介在し、ゲート絶縁膜とパッシベーション膜と
からなる画素電極用絶縁膜が、前記ゲート電極と蓄積容
量電極に架からないように画素電極下にあたるの領域
で、前記ゲート絶縁膜が除去されており、前記画素電極
下の前記ガラス基板の直上はパッシベーション膜のみで
形成されている、ことを特徴とする。
【００４１】本発明の第三の薄膜トランジスタアレイ
は、前記第一、第二の薄膜トランジスタアレイにおい
て、前記画素電極の辺に沿ったスリット領域において、
前記画素電極用絶縁膜がパッシベーション膜のみで形成
されることを特徴とする。
は、前記第一、第二の薄膜トランジスタアレイにおい
て、前記画素電極の辺に沿ったスリット領域において、
前記画素電極用絶縁膜がパッシベーション膜のみで形成
されることを特徴とする。
【００４２】本発明の第四の薄膜トランジスタアレイ
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及びパッシベーション膜から構成されている薄膜ト
ランジスタと、パッシベーション膜上に設けられ、かつ
前記ソース電極と前記パッシベーション膜の開口部を通
し電気的に接続された画素電極とがマトリクス状に配置
され、各画素電極に対向して前記ゲート電極と同層に蓄
積容量電極が設けられている薄膜トランジスタアレイに
おいて、各画素の前記画素電極と前記ガラス基板との間
に介在し、ゲート絶縁膜と前記パッシベーション膜とか
らなる画素電極用絶縁膜が、前記画素電極の辺に沿った
スリット領域において、ゲート絶縁膜のみで形成されて
いることを特徴とする。
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及びパッシベーション膜から構成されている薄膜ト
ランジスタと、パッシベーション膜上に設けられ、かつ
前記ソース電極と前記パッシベーション膜の開口部を通
し電気的に接続された画素電極とがマトリクス状に配置
され、各画素電極に対向して前記ゲート電極と同層に蓄
積容量電極が設けられている薄膜トランジスタアレイに
おいて、各画素の前記画素電極と前記ガラス基板との間
に介在し、ゲート絶縁膜と前記パッシベーション膜とか
らなる画素電極用絶縁膜が、前記画素電極の辺に沿った
スリット領域において、ゲート絶縁膜のみで形成されて
いることを特徴とする。
【００４３】本発明の第五の薄膜トランジスタアレイ
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及び、パッシベーション膜から構成されている薄膜
トランジスタと、パッシベーション膜上に設けられ、か
つ前記ソース電極とパッシベーション膜の開口部を通し
電気的に接続された画素電極とがマトリクス状に配置さ
れ、各画素電極と前段ゲートバスライン間に蓄積容量が
設けられている薄膜トランジスタアレイにおいて、各画
素の画素電極とガラス基板の間に介在し、ゲート絶縁膜
とパッシベーション膜とからなる画素電極用絶縁膜が前
記画素電極の辺に沿ったスリット領域において、ゲート
絶縁膜のみで形成されていることを特徴とする。
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及び、パッシベーション膜から構成されている薄膜
トランジスタと、パッシベーション膜上に設けられ、か
つ前記ソース電極とパッシベーション膜の開口部を通し
電気的に接続された画素電極とがマトリクス状に配置さ
れ、各画素電極と前段ゲートバスライン間に蓄積容量が
設けられている薄膜トランジスタアレイにおいて、各画
素の画素電極とガラス基板の間に介在し、ゲート絶縁膜
とパッシベーション膜とからなる画素電極用絶縁膜が前
記画素電極の辺に沿ったスリット領域において、ゲート
絶縁膜のみで形成されていることを特徴とする。
【００４４】本発明の第六の薄膜トランジスタアレイ
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及びパッシベーション膜から構成されている薄膜ト
ランジスタと、パッシベーション膜上に設けられ、かつ
前記ソース電極と前記パッシベーション膜の開口部を通
し電気的に接続された画素電極と、 がマトリクス状に
配置され、各画素電極に対向して前記ゲート電極と同層
に蓄積容量電極が設けられている薄膜トランジスタアレ
イにおいて、各画素の前記画素電極と前記ガラス基板と
の間に介在し、ゲート絶縁膜と前記パッシベーション膜
とからなる画素電極用絶縁膜が、前記ソース電極と蓄積
容量電極に架からないように画素電極下にあたる領域で
前記パッシベーション膜が除去されておりゲート絶縁膜
のみで形成されている、ことを特徴とする。
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及びパッシベーション膜から構成されている薄膜ト
ランジスタと、パッシベーション膜上に設けられ、かつ
前記ソース電極と前記パッシベーション膜の開口部を通
し電気的に接続された画素電極と、 がマトリクス状に
配置され、各画素電極に対向して前記ゲート電極と同層
に蓄積容量電極が設けられている薄膜トランジスタアレ
イにおいて、各画素の前記画素電極と前記ガラス基板と
の間に介在し、ゲート絶縁膜と前記パッシベーション膜
とからなる画素電極用絶縁膜が、前記ソース電極と蓄積
容量電極に架からないように画素電極下にあたる領域で
前記パッシベーション膜が除去されておりゲート絶縁膜
のみで形成されている、ことを特徴とする。
【００４５】本発明の第七の薄膜トランジスタアレイ
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及び、パッシベーション膜から構成されている薄膜
トランジスタと、パッシベーション膜上に設けられ、か
つ前記ソース電極とパッシベーション膜の開口部を通し
電気的に接続された画素電極とがマトリクス状に配置さ
れ、各画素電極と前段ゲートバスライン間に蓄積容量が
設けられている薄膜トランジスタアレイにおいて、各画
素の画素電極とガラス基板の間に介在し、ゲート絶縁膜
とパッシベーション膜とからなる画素電極用絶縁膜が、
前記ソース電極と蓄積容量電極に架からないように画素
電極下にあたる領域で前記パッシベーション膜が除去さ
れておりゲート絶縁膜のみで形成されていることを特徴
とする。
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電
極、及び、パッシベーション膜から構成されている薄膜
トランジスタと、パッシベーション膜上に設けられ、か
つ前記ソース電極とパッシベーション膜の開口部を通し
電気的に接続された画素電極とがマトリクス状に配置さ
れ、各画素電極と前段ゲートバスライン間に蓄積容量が
設けられている薄膜トランジスタアレイにおいて、各画
素の画素電極とガラス基板の間に介在し、ゲート絶縁膜
とパッシベーション膜とからなる画素電極用絶縁膜が、
前記ソース電極と蓄積容量電極に架からないように画素
電極下にあたる領域で前記パッシベーション膜が除去さ
れておりゲート絶縁膜のみで形成されていることを特徴
とする。
【００４６】本発明の第八の薄膜トランジスタアレイ
は、前記第六、第７の薄膜トランジスタアレイにおい
て、前記画素電極の辺に沿ったスリット領域において、
前記画素電極用絶縁膜がゲート絶縁膜のみで形成される
ことを特徴とする。
は、前記第六、第７の薄膜トランジスタアレイにおい
て、前記画素電極の辺に沿ったスリット領域において、
前記画素電極用絶縁膜がゲート絶縁膜のみで形成される
ことを特徴とする。
【００４７】
【発明の概要】本発明によれば、透明ガラス基板と画素
電極との間に存在し、画素電極用絶縁膜として作用して
いたゲート絶縁膜をエッチング除去することにより、ド
レインバスラインやゲートバスラインと画素電極間にオ
ーバーラップしたａ−Ｓｉ残留物を同時に除去すること
が可能であり、点欠陥の不良率を抑制し、製造歩留まり
を向上させることができる。
電極との間に存在し、画素電極用絶縁膜として作用して
いたゲート絶縁膜をエッチング除去することにより、ド
レインバスラインやゲートバスラインと画素電極間にオ
ーバーラップしたａ−Ｓｉ残留物を同時に除去すること
が可能であり、点欠陥の不良率を抑制し、製造歩留まり
を向上させることができる。
【００４８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。
に説明する。
【００４９】本発明の第一の薄膜トランジスタアレイ
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている逆スタガ型ａ−Ｓｉ薄膜トラン
ジスタと、該パッシベーション膜上に設けられ、かつ前
記ソース電極とパッシベーション膜の開口部を通し電気
的に接続された画素電極とがマトリクス状に配置され、
各画素電極に対向して前記ゲート電極と同層に蓄積容量
電極が設けられており、各画素の画素電極とガラス基板
の間に介在し、ゲート絶縁膜（図１の１１４）とパッシ
ベーション膜（図１の１１５）とからなる画素電極用絶
縁膜が、少なくとも一部の領域で、パッシベーション膜
（図２の１１５）のみで形成されている。
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている逆スタガ型ａ−Ｓｉ薄膜トラン
ジスタと、該パッシベーション膜上に設けられ、かつ前
記ソース電極とパッシベーション膜の開口部を通し電気
的に接続された画素電極とがマトリクス状に配置され、
各画素電極に対向して前記ゲート電極と同層に蓄積容量
電極が設けられており、各画素の画素電極とガラス基板
の間に介在し、ゲート絶縁膜（図１の１１４）とパッシ
ベーション膜（図１の１１５）とからなる画素電極用絶
縁膜が、少なくとも一部の領域で、パッシベーション膜
（図２の１１５）のみで形成されている。
【００５０】本発明の第二の薄膜トランジスタアレイ
は、その好ましい実施の形態の形態において、透明ガラ
ス基板上に、ゲート電極、ゲート絶縁膜、チャネル層、
コンタクト層、ドレイン電極、ソース電極及びパッシベ
ーション膜から構成されている薄膜トランジスタと、該
パッシベーション膜上に設けられ、かつ前記ソース電極
とパッシベーション膜の開口部を通し電気的に接続され
た画素電極とがマトリクス状に配置され、各画素電極
（図６の１０６）と前段ゲートバスライン（図６の１１
１）との間に蓄積容量が設けられており、各画素の画素
電極とガラス基板の間に介在し、ゲート絶縁膜とパッシ
ベーション膜とからなる画素電極用絶縁膜が少なくとも
一部の領域でパッシベーション膜のみで形成されている
（図７参照）。
は、その好ましい実施の形態の形態において、透明ガラ
ス基板上に、ゲート電極、ゲート絶縁膜、チャネル層、
コンタクト層、ドレイン電極、ソース電極及びパッシベ
ーション膜から構成されている薄膜トランジスタと、該
パッシベーション膜上に設けられ、かつ前記ソース電極
とパッシベーション膜の開口部を通し電気的に接続され
た画素電極とがマトリクス状に配置され、各画素電極
（図６の１０６）と前段ゲートバスライン（図６の１１
１）との間に蓄積容量が設けられており、各画素の画素
電極とガラス基板の間に介在し、ゲート絶縁膜とパッシ
ベーション膜とからなる画素電極用絶縁膜が少なくとも
一部の領域でパッシベーション膜のみで形成されている
（図７参照）。
【００５１】本発明の第三の薄膜トランジスタアレイ
は、その好ましい実施の形態において、前記第一、第二
の薄膜トランジスタアレイの実施の形態において、前記
画素電極の（ドレインバスラインに隣接する）辺に沿っ
たスリット領域において（図８の１１７参照）、前記画
素電極用絶縁膜がパッシベーション膜のみで形成されて
いる。
は、その好ましい実施の形態において、前記第一、第二
の薄膜トランジスタアレイの実施の形態において、前記
画素電極の（ドレインバスラインに隣接する）辺に沿っ
たスリット領域において（図８の１１７参照）、前記画
素電極用絶縁膜がパッシベーション膜のみで形成されて
いる。
【００５２】本発明の第四の薄膜トランジスタアレイ
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている薄膜トランジスタと、該パッシ
ベーション膜上に設けられ、かつ前記ソース電極とパッ
シベーション膜の開口部を通し電気的に接続された画素
電極とがマトリクス状に配置され、各画素電極に対向し
て前記ゲート電極と同層に蓄積容量電極が設けられてお
り、各画素の画素電極とガラス基板の間に介在し、ゲー
ト絶縁膜とパッシベーション膜とからなる画素電極用絶
縁膜が前記画素電極の辺に沿ったスリット領域において
ゲート絶縁膜のみで形成されている（図１３参照）。
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている薄膜トランジスタと、該パッシ
ベーション膜上に設けられ、かつ前記ソース電極とパッ
シベーション膜の開口部を通し電気的に接続された画素
電極とがマトリクス状に配置され、各画素電極に対向し
て前記ゲート電極と同層に蓄積容量電極が設けられてお
り、各画素の画素電極とガラス基板の間に介在し、ゲー
ト絶縁膜とパッシベーション膜とからなる画素電極用絶
縁膜が前記画素電極の辺に沿ったスリット領域において
ゲート絶縁膜のみで形成されている（図１３参照）。
【００５３】本発明の第五の薄膜トランジスタアレイ
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている薄膜トランジスタと、該パッシ
ベーション膜上に設けられ、かつ前記ソース電極とパッ
シベーション膜の開口部を通し電気的に接続された画素
電極とがマトリクス状に配置され、各画素電極と前段ゲ
ートバスライン間に蓄積容量が設けられており、各画素
の画素電極とガラス基板の間に介在し、ゲート絶縁膜と
パッシベーション膜とからなる画素電極用絶縁膜が前記
画素電極の辺に沿ったスリット領域においてゲート絶縁
膜のみで形成した構成としてもよい。
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている薄膜トランジスタと、該パッシ
ベーション膜上に設けられ、かつ前記ソース電極とパッ
シベーション膜の開口部を通し電気的に接続された画素
電極とがマトリクス状に配置され、各画素電極と前段ゲ
ートバスライン間に蓄積容量が設けられており、各画素
の画素電極とガラス基板の間に介在し、ゲート絶縁膜と
パッシベーション膜とからなる画素電極用絶縁膜が前記
画素電極の辺に沿ったスリット領域においてゲート絶縁
膜のみで形成した構成としてもよい。
【００５４】本発明の第六の薄膜トランジスタアレイ
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極、及びパッシベーシ
ョン膜から構成されている薄膜トランジスタと、 パッ
シベーション膜上に設けられ、かつ前記ソース電極と前
記パッシベーション膜の開口部を通し電気的に接続され
た画素電極と、がマトリクス状に配置され、各画素電極
に対向して前記ゲート電極と同層に蓄積容量電極が設け
られており、各画素の前記画素電極と前記ガラス基板と
の間に介在し、ゲート絶縁膜と前記パッシベーション膜
とからなる画素電極用絶縁膜が、前記ソース電極と蓄積
容量電極に架からないように画素電極下にあたる領域で
前記パッシベーション膜が除去されておりゲート絶縁膜
のみで形成されている。
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極、及びパッシベーシ
ョン膜から構成されている薄膜トランジスタと、 パッ
シベーション膜上に設けられ、かつ前記ソース電極と前
記パッシベーション膜の開口部を通し電気的に接続され
た画素電極と、がマトリクス状に配置され、各画素電極
に対向して前記ゲート電極と同層に蓄積容量電極が設け
られており、各画素の前記画素電極と前記ガラス基板と
の間に介在し、ゲート絶縁膜と前記パッシベーション膜
とからなる画素電極用絶縁膜が、前記ソース電極と蓄積
容量電極に架からないように画素電極下にあたる領域で
前記パッシベーション膜が除去されておりゲート絶縁膜
のみで形成されている。
【００５５】本発明の第七の薄膜トランジスタアレイ
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極、及び、パッシベー
ション膜から構成されている薄膜トランジスタと、パッ
シベーション膜上に設けられ、かつ前記ソース電極とパ
ッシベーション膜の開口部を通し電気的に接続された画
素電極とがマトリクス状に配置され、各画素電極と前段
ゲートバスライン間に蓄積容量が設けられており、各画
素の画素電極とガラス基板の間に介在し、ゲート絶縁膜
とパッシベーション膜とからなる画素電極用絶縁膜が、
前記ソース電極と蓄積容量電極に架からないように画素
電極下にあたる領域で前記パッシベーション膜が除去さ
れておりゲート絶縁膜のみで形成されている。
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極、及び、パッシベー
ション膜から構成されている薄膜トランジスタと、パッ
シベーション膜上に設けられ、かつ前記ソース電極とパ
ッシベーション膜の開口部を通し電気的に接続された画
素電極とがマトリクス状に配置され、各画素電極と前段
ゲートバスライン間に蓄積容量が設けられており、各画
素の画素電極とガラス基板の間に介在し、ゲート絶縁膜
とパッシベーション膜とからなる画素電極用絶縁膜が、
前記ソース電極と蓄積容量電極に架からないように画素
電極下にあたる領域で前記パッシベーション膜が除去さ
れておりゲート絶縁膜のみで形成されている。
【００５６】本発明の第八の薄膜トランジスタアレイ
は、その好ましい実施の形態において、 前記第六、第
七の薄膜トランジスタアレイにおいて、前記画素電極の
辺に沿ったスリット領域において、前記画素電極用絶縁
膜がゲート絶縁膜のみで形成される。
は、その好ましい実施の形態において、 前記第六、第
七の薄膜トランジスタアレイにおいて、前記画素電極の
辺に沿ったスリット領域において、前記画素電極用絶縁
膜がゲート絶縁膜のみで形成される。
【００５７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００５８】［実施例１］図１に、本発明の薄膜トラン
ジスタアレイの第一の実施例の平面図を示し、また図２
に、図１のＡ−Ａ′線の断面図を示す。
ジスタアレイの第一の実施例の平面図を示し、また図２
に、図１のＡ−Ａ′線の断面図を示す。
【００５９】図１及び図２を参照して、本発明の第一の
実施例の構成について説明する。
実施例の構成について説明する。
【００６０】本発明の第一の実施例では、ゲートバスラ
イン１１１及びゲート電極１０１の上層膜としては、ゲ
ート絶縁膜１１４とパッシベーション膜１１５の２層が
存在するものの、画素電極１０６の下にある画素電極用
絶縁膜は、パッシベーション膜１１５のみで構成されて
いる。除去パターン１１７はゲート絶縁膜１１４を除去
した部分を示す。
イン１１１及びゲート電極１０１の上層膜としては、ゲ
ート絶縁膜１１４とパッシベーション膜１１５の２層が
存在するものの、画素電極１０６の下にある画素電極用
絶縁膜は、パッシベーション膜１１５のみで構成されて
いる。除去パターン１１７はゲート絶縁膜１１４を除去
した部分を示す。
【００６１】また、ドレインバスライン１１２と画素電
極１０６の間には、絶縁膜であるパッシベーション膜１
１５が存在する構造となっている。即ち、ドレインバス
ライン１１２はパッシベーション膜１１５の下に、一方
画素電極１０６はパッシベーション膜１１５の上に配さ
れている。
極１０６の間には、絶縁膜であるパッシベーション膜１
１５が存在する構造となっている。即ち、ドレインバス
ライン１１２はパッシベーション膜１１５の下に、一方
画素電極１０６はパッシベーション膜１１５の上に配さ
れている。
【００６２】図３は、図２に示した本発明の第一の実施
例の薄膜トランジスタアレイの製造工程を工程順に示し
た工程断面図である。図３を参照して、本発明の第一の
実施例の製造方法について説明する。
例の薄膜トランジスタアレイの製造工程を工程順に示し
た工程断面図である。図３を参照して、本発明の第一の
実施例の製造方法について説明する。
【００６３】ガラス基板１００上にＣｒ、Ａｌ等の金属
膜からなるゲートバスライン１１１及びゲート電極１０
１をパターニングをすると同時に、蓄積容量電極１０８
を同じパターニング工程で形成する（図３（ａ）参
照）。
膜からなるゲートバスライン１１１及びゲート電極１０
１をパターニングをすると同時に、蓄積容量電極１０８
を同じパターニング工程で形成する（図３（ａ）参
照）。
【００６４】その後、ゲート絶縁膜１１４、ａ−Ｓｉ
（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+）か
らなるコンタクト層１０７を順次形成した後、半導体層
のエッチングを施し（図３（ｂ）参照）、ゲート層とド
レイン層を接続するコンタクト領域下のゲート絶縁膜１
１４を除去し、ゲート電極１０１を形成している下層の
金属膜とドレイン電極１０３、ソース電極１０４及びド
レインバスライン１１２を形成している上層の金属膜と
を導通させるためのスルーホール（図示せず）を設ける
パターニング工程において、ゲート電極１０１と蓄積容
量電極１０８に架からないように、各単位素子の画素電
極下にあたる領域１１７のゲート絶縁膜１１４を同時に
除去する（図３（ｃ）参照）。
（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+）か
らなるコンタクト層１０７を順次形成した後、半導体層
のエッチングを施し（図３（ｂ）参照）、ゲート層とド
レイン層を接続するコンタクト領域下のゲート絶縁膜１
１４を除去し、ゲート電極１０１を形成している下層の
金属膜とドレイン電極１０３、ソース電極１０４及びド
レインバスライン１１２を形成している上層の金属膜と
を導通させるためのスルーホール（図示せず）を設ける
パターニング工程において、ゲート電極１０１と蓄積容
量電極１０８に架からないように、各単位素子の画素電
極下にあたる領域１１７のゲート絶縁膜１１４を同時に
除去する（図３（ｃ）参照）。
【００６５】この工程において、ゲート金属のパターン
残りがある場合に、ゲート絶縁膜１１４のエッチング後
に、ゲート金属のエッチング液に浸すことにより、ゲー
ト金属のパターン残りを除去することが可能であり、寄
生容量増加やショート等を同時に防ぐこともできる。
残りがある場合に、ゲート絶縁膜１１４のエッチング後
に、ゲート金属のエッチング液に浸すことにより、ゲー
ト金属のパターン残りを除去することが可能であり、寄
生容量増加やショート等を同時に防ぐこともできる。
【００６６】その後、ゲート電極１０１と同様に、Ｃ
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２を形
成する（図３（ｄ）参照）。
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２を形
成する（図３（ｄ）参照）。
【００６７】続いて、パッシベーション膜１１５を形成
し、ソース電極１０４と画素電極１０６とを導通させる
スルーホール１１０を設ける（図３（ｅ）参照）。
し、ソース電極１０４と画素電極１０６とを導通させる
スルーホール１１０を設ける（図３（ｅ）参照）。
【００６８】そして、ソース電極１０４と導通するよう
に画素電極１０６を形成してＴＦＴアレイ基板とする
（図３（ｆ）参照）。
に画素電極１０６を形成してＴＦＴアレイ基板とする
（図３（ｆ）参照）。
【００６９】また、対向基板側はガラス基板（図示せ
ず）上に、Ｃｒ等の金属膜からなるブラックマトリクス
層（図示せず）を設けた後、対向電極（図示せず）を形
成して製造する。
ず）上に、Ｃｒ等の金属膜からなるブラックマトリクス
層（図示せず）を設けた後、対向電極（図示せず）を形
成して製造する。
【００７０】最後に、ＴＦＴアレイ基板と対向基板にそ
れぞれ配向膜（図示せず）を形成して配向処理を行い、
シールパターンを形成してから重ね合わせてこれを焼成
し、液晶を注入、封孔して液晶パネルが完成する。
れぞれ配向膜（図示せず）を形成して配向処理を行い、
シールパターンを形成してから重ね合わせてこれを焼成
し、液晶を注入、封孔して液晶パネルが完成する。
【００７１】本発明の第一の実施例の作用効果の説明と
して、画素上に、ａ−Ｓｉ残留物が発生したときの平面
図を図４に示し、図４のＢ−Ｂ′線断面図を図５に示
す。
して、画素上に、ａ−Ｓｉ残留物が発生したときの平面
図を図４に示し、図４のＢ−Ｂ′線断面図を図５に示
す。
【００７２】本発明の第一の実施例では、画素電極下に
ある領域１１７のゲート絶縁膜１１４をコンタクト工程
で除去することで、図４の平面図及び図５の断面図に示
すように、アイランド工程時のパターニング不良で発生
したａ−Ｓｉ残留物１１６を同時に除去することが可能
である。かくて、図５のとおり、パッシベーション膜１
１５が画素電極１０６の端でその下側から上側に延びて
境界層を成し、ドレインバスライン１１２の上方へとさ
らに延在する。
ある領域１１７のゲート絶縁膜１１４をコンタクト工程
で除去することで、図４の平面図及び図５の断面図に示
すように、アイランド工程時のパターニング不良で発生
したａ−Ｓｉ残留物１１６を同時に除去することが可能
である。かくて、図５のとおり、パッシベーション膜１
１５が画素電極１０６の端でその下側から上側に延びて
境界層を成し、ドレインバスライン１１２の上方へとさ
らに延在する。
【００７３】これにより、ドレインバスライン１１２と
導通して画素電極１０６との間の寄生容量が増大するた
めに生じる半明点の点欠陥不良の発生を低減して不良率
を抑制し、製造歩留まりを向上させることができる。
導通して画素電極１０６との間の寄生容量が増大するた
めに生じる半明点の点欠陥不良の発生を低減して不良率
を抑制し、製造歩留まりを向上させることができる。
【００７４】また、本発明の第一の実施例では、ゲート
電極１０１を形成している下層の金属膜とドレイン電極
１０３、及びドレインバスライン１１２を形成している
上層の金属膜とを接続させるためのスルーホール（図示
せず）を設けるパターニング工程と同じパターニング工
程を用いて、画素電極下のゲート絶縁膜１１４をエッチ
ング除去しているので、パターニング工程の数は、従来
の製造方法の工程と同じであり、工程が煩雑化すること
はない。
電極１０１を形成している下層の金属膜とドレイン電極
１０３、及びドレインバスライン１１２を形成している
上層の金属膜とを接続させるためのスルーホール（図示
せず）を設けるパターニング工程と同じパターニング工
程を用いて、画素電極下のゲート絶縁膜１１４をエッチ
ング除去しているので、パターニング工程の数は、従来
の製造方法の工程と同じであり、工程が煩雑化すること
はない。
【００７５】また、本発明の第一の実施例では、ゲート
金属の薄いパターン残りがある場合にゲート絶縁膜のエ
ッチング後にゲート金属のエッチング液を下層のゲート
配線が大きくエッチングされない程度に短時間浸すこと
で、ある程度除去することができる。
金属の薄いパターン残りがある場合にゲート絶縁膜のエ
ッチング後にゲート金属のエッチング液を下層のゲート
配線が大きくエッチングされない程度に短時間浸すこと
で、ある程度除去することができる。
【００７６】しかも、ドレインバスライン１１２と画素
電極１０６の間には絶縁膜であるパッシベーション膜１
１５が境界分離膜として存在するので、ドレインバスラ
イン１１２と画素電極１０６との間での短絡に起因する
明、暗点の点欠陥等の発生を低減する構造となってお
り、また、ドレインバスライン１１２と画素電極１０６
が別々の層に形成されるため、画素電極１０６の面積を
増加することができるので、開口率も同時に増やすこと
ができる。
電極１０６の間には絶縁膜であるパッシベーション膜１
１５が境界分離膜として存在するので、ドレインバスラ
イン１１２と画素電極１０６との間での短絡に起因する
明、暗点の点欠陥等の発生を低減する構造となってお
り、また、ドレインバスライン１１２と画素電極１０６
が別々の層に形成されるため、画素電極１０６の面積を
増加することができるので、開口率も同時に増やすこと
ができる。
【００７７】［実施例２］図６に、本発明の薄膜トラン
ジスタアレイの第二の実施例の構成を示す平面図でる。
図７は、図６のＣ−Ｃ′線の断面を示す図である。
ジスタアレイの第二の実施例の構成を示す平面図でる。
図７は、図６のＣ−Ｃ′線の断面を示す図である。
【００７８】図６及び図７を参照して、本発明の第二の
実施例の構成及び製造方法について説明する。
実施例の構成及び製造方法について説明する。
【００７９】本発明の第二の実施例は、蓄積容量電極１
０８がゲート電極１０１を兼ねていることを特徴として
おり、それ以外の構造及び製造方法は、前記第一の実施
例と同様に形成する。
０８がゲート電極１０１を兼ねていることを特徴として
おり、それ以外の構造及び製造方法は、前記第一の実施
例と同様に形成する。
【００８０】本発明の第二の実施例では、前記第一の実
施例と同様に、画素電極１０６の下にある部分領域１１
７の画素電極用絶縁膜は、パッシベーション膜１１５の
みで構成されているので、アイランド工程時のパターニ
ング不良で発生したａ−Ｓｉ残留物を同時に除去するこ
とが可能である。これにより、ドレインバスライン１１
２と導通して画素電極１０６との間の寄生容量が増大す
るために生じる半明点の点欠陥の発生を低減して不良率
を抑制し、製造歩留まりを向上させることができる。
施例と同様に、画素電極１０６の下にある部分領域１１
７の画素電極用絶縁膜は、パッシベーション膜１１５の
みで構成されているので、アイランド工程時のパターニ
ング不良で発生したａ−Ｓｉ残留物を同時に除去するこ
とが可能である。これにより、ドレインバスライン１１
２と導通して画素電極１０６との間の寄生容量が増大す
るために生じる半明点の点欠陥の発生を低減して不良率
を抑制し、製造歩留まりを向上させることができる。
【００８１】しかも、前記第一の実施例と同じく、ドレ
インバスライン１１２と画素電極１０６の間には、絶縁
膜であるパッシベーション膜１１５が境界分離膜として
存在するので、ドレインバスライン１１２と画素電極１
０６との間での短絡に起因する、明、暗点の点欠陥等の
発生を低減する構造となっており、且つ、蓄積容量電極
１０８がゲート電極１０１を兼ねている構造であるた
め、蓄積容量電極の金属膜の面積を最小限に抑えること
が可能である。
インバスライン１１２と画素電極１０６の間には、絶縁
膜であるパッシベーション膜１１５が境界分離膜として
存在するので、ドレインバスライン１１２と画素電極１
０６との間での短絡に起因する、明、暗点の点欠陥等の
発生を低減する構造となっており、且つ、蓄積容量電極
１０８がゲート電極１０１を兼ねている構造であるた
め、蓄積容量電極の金属膜の面積を最小限に抑えること
が可能である。
【００８２】また、ドレインバスライン１１２と画素電
極１０６とが別々の層に形成されているため、画素電極
１０６の面積を増加することができるので、開口率も同
時に増やすことができる。
極１０６とが別々の層に形成されているため、画素電極
１０６の面積を増加することができるので、開口率も同
時に増やすことができる。
【００８３】［実施例３］図８は、本発明の薄膜トラン
ジスタアレイの第三の実施例の構成を示す平面図であ
る。図９は、図８のＤ−Ｄ′線の断面を示す図である。
ジスタアレイの第三の実施例の構成を示す平面図であ
る。図９は、図８のＤ−Ｄ′線の断面を示す図である。
【００８４】図８及び図９を参照して、本発明の第三の
実施例の構成及び製造方法について説明する。
実施例の構成及び製造方法について説明する。
【００８５】本発明の第三の実施例は、各単位素子の画
素電極下にあたるゲート絶縁膜１１４を除去する際に、
ドレインバスライン１１２沿いに、数μｍ幅のスリット
状の除去パターン１１７を形成することを特徴としてい
る。これ以外の構成及び製造方法は、前記第一の実施例
或いは前記第二の実施例と同様とされる。
素電極下にあたるゲート絶縁膜１１４を除去する際に、
ドレインバスライン１１２沿いに、数μｍ幅のスリット
状の除去パターン１１７を形成することを特徴としてい
る。これ以外の構成及び製造方法は、前記第一の実施例
或いは前記第二の実施例と同様とされる。
【００８６】本発明の第三の実施例の作用効果の説明と
して、画素上にａ−Ｓｉ残留物が発生したときの平面図
を図１０、図１０のＥ−Ｅ′線の断面図を図１１に示
す。
して、画素上にａ−Ｓｉ残留物が発生したときの平面図
を図１０、図１０のＥ−Ｅ′線の断面図を図１１に示
す。
【００８７】本発明の第三の実施例では、画素電極下の
ゲート絶縁膜１１４をドレインバスライン１１２沿いに
数μｍ幅のスリット状にコンタクト工程で除去すること
で、アイランド工程時のパターニング不良で発生したａ
−Ｓｉ残留物を同時に除去することが可能である。これ
により、ドレインバスライン１１２と導通して画素電極
１０６との間の寄生容量が増大するために生じる半明点
の点欠陥の発生を低減し、不良率を抑制し、製造歩留ま
りを向上させることができる。
ゲート絶縁膜１１４をドレインバスライン１１２沿いに
数μｍ幅のスリット状にコンタクト工程で除去すること
で、アイランド工程時のパターニング不良で発生したａ
−Ｓｉ残留物を同時に除去することが可能である。これ
により、ドレインバスライン１１２と導通して画素電極
１０６との間の寄生容量が増大するために生じる半明点
の点欠陥の発生を低減し、不良率を抑制し、製造歩留ま
りを向上させることができる。
【００８８】本発明の第三の実施例では、ａ−Ｓｉ残留
物除去パターンがスリット状になっているため、ＴＦＴ
の画素電極引き出し部で画素電極が、前記第一、第二の
実施例のように、段を越える必要がないので、画素電極
引き出し部の切断を抑えることができる。
物除去パターンがスリット状になっているため、ＴＦＴ
の画素電極引き出し部で画素電極が、前記第一、第二の
実施例のように、段を越える必要がないので、画素電極
引き出し部の切断を抑えることができる。
【００８９】本発明の第三の実施例では、ａ−Ｓｉ残留
物除去パターンを、ドレインバスライン１１２沿いにス
リット状に形成した構造となっているが、ドレインバス
ライン１１２と同時にゲートバスライン１１１沿いにも
同様にしてスリットを形成して画素電極を取り囲む構造
にも適用可能である。
物除去パターンを、ドレインバスライン１１２沿いにス
リット状に形成した構造となっているが、ドレインバス
ライン１１２と同時にゲートバスライン１１１沿いにも
同様にしてスリットを形成して画素電極を取り囲む構造
にも適用可能である。
【００９０】また、本発明の第三の実施例では、蓄積容
量電極はゲート電極１０１を兼ねているが、独立タイプ
にも適用可能である。
量電極はゲート電極１０１を兼ねているが、独立タイプ
にも適用可能である。
【００９１】蓄積容量電極がゲート電極１０１を兼ねて
いる構造の場合は、蓄積容量電極の金属膜の面積を最小
限に抑えることが可能であり、また、ドレインバスライ
ン１１２と画素電極１０６が別々の層に形成されるた
め、画素電極１０６の面積を増加することができるの
で、開口率も同時に増やすことができる。
いる構造の場合は、蓄積容量電極の金属膜の面積を最小
限に抑えることが可能であり、また、ドレインバスライ
ン１１２と画素電極１０６が別々の層に形成されるた
め、画素電極１０６の面積を増加することができるの
で、開口率も同時に増やすことができる。
【００９２】［実施例４］図１２は、本発明の薄膜トラ
ンジスタアレイの第四の実施例の構成を示す平面図であ
る。図１３は、図１２のＦ−Ｆ′線の断面を示す図であ
る。
ンジスタアレイの第四の実施例の構成を示す平面図であ
る。図１３は、図１２のＦ−Ｆ′線の断面を示す図であ
る。
【００９３】図１２及び図１３を参照して本発明の第四
の実施例の構成について説明する。
の実施例の構成について説明する。
【００９４】本発明の第四の実施例は、ゲートバスライ
ン１１１及びゲート電極１０１の上層膜としてはゲート
絶縁膜１１４とパッシベーション膜１１５の２層が存在
するものの、画素電極１０６の下領域（除去パターン
域）１１８にある画素電極用絶縁膜は、ゲート絶縁膜１
１４のみで構成されていることを特徴としている。
ン１１１及びゲート電極１０１の上層膜としてはゲート
絶縁膜１１４とパッシベーション膜１１５の２層が存在
するものの、画素電極１０６の下領域（除去パターン
域）１１８にある画素電極用絶縁膜は、ゲート絶縁膜１
１４のみで構成されていることを特徴としている。
【００９５】図１４は、図１３に示した本発明の第四の
実施例の製造工程を工程順に示した工程断面図である。
以下図１４を参照して、本発明の第四の実施例の製造方
法について説明する。
実施例の製造工程を工程順に示した工程断面図である。
以下図１４を参照して、本発明の第四の実施例の製造方
法について説明する。
【００９６】ガラス基板１００上に、Ｃｒ、Ａｌ等の金
属膜からなるゲートバスライン１１１及びゲート電極１
０１をパターニングをすると同時に、蓄積容量電極１０
８を同じパターニング工程で形成する（図１４（ａ）参
照）。
属膜からなるゲートバスライン１１１及びゲート電極１
０１をパターニングをすると同時に、蓄積容量電極１０
８を同じパターニング工程で形成する（図１４（ａ）参
照）。
【００９７】その後、ゲート絶縁膜１１４、ａ−Ｓｉ
（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+）か
らなるコンタクト層１０７を順次形成した後、半導体層
のエッチングを施し（図１４（ｂ）参照）、ゲート層と
ドレイン層を接続するコンタクト領域のゲート絶縁膜１
１４を除去する（図示せず）。
（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+）か
らなるコンタクト層１０７を順次形成した後、半導体層
のエッチングを施し（図１４（ｂ）参照）、ゲート層と
ドレイン層を接続するコンタクト領域のゲート絶縁膜１
１４を除去する（図示せず）。
【００９８】その後、ゲート電極１０１と同様に、Ｃ
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２を形
成する（図１４（ｃ）参照）。
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２を形
成する（図１４（ｃ）参照）。
【００９９】続いて、パッシベーション膜１１５を形成
し、ソース電極１０４と画素電極１０６とを導通させる
スルーホール１１０を設けるパターニング工程におい
て、ゲート電極１０１と蓄積容量電極１０８に架からな
いように、各単位素子の画素電極下にあたる領域１１８
のパッシベーション膜のみをエッチングレートを調整し
て同時に除去する（図１４（ｄ）、（ｅ）参照）。
し、ソース電極１０４と画素電極１０６とを導通させる
スルーホール１１０を設けるパターニング工程におい
て、ゲート電極１０１と蓄積容量電極１０８に架からな
いように、各単位素子の画素電極下にあたる領域１１８
のパッシベーション膜のみをエッチングレートを調整し
て同時に除去する（図１４（ｄ）、（ｅ）参照）。
【０１００】そして、ソース電極１０４と導通するよう
に画素電極１０６を形成してＴＦＴアレイ基板とする
（図１４（ｆ）参照）。上記以外の構成および製造方法
は、前記第一の実施例と同様である。
に画素電極１０６を形成してＴＦＴアレイ基板とする
（図１４（ｆ）参照）。上記以外の構成および製造方法
は、前記第一の実施例と同様である。
【０１０１】本発明の第四の実施例では、画素電極１０
６の下にある画素電極用絶縁膜はゲート絶縁膜１１４の
みで構成されているので、アイランド工程時のパターニ
ング不良で発生したａ−Ｓｉ残留物を同時に除去するこ
とが可能である。これにより、ドレインバスライン１１
２を導通して画素電極１０６との間の寄生容量が増大す
るために生じる半明点の点欠陥不良の発生を低減して不
良率を抑制し、製造歩留まりを向上させることができ
る。
６の下にある画素電極用絶縁膜はゲート絶縁膜１１４の
みで構成されているので、アイランド工程時のパターニ
ング不良で発生したａ−Ｓｉ残留物を同時に除去するこ
とが可能である。これにより、ドレインバスライン１１
２を導通して画素電極１０６との間の寄生容量が増大す
るために生じる半明点の点欠陥不良の発生を低減して不
良率を抑制し、製造歩留まりを向上させることができ
る。
【０１０２】本発明の第四の実施例では、ドレイン金属
の薄いパターニング残りがある場合に、パッシベーショ
ン膜のエッチング後に、ドレイン金属のエッチング液
を、ドレイン層が大きくエッチングされない程度に短時
間に浸すことで、ある程度除去することができる。
の薄いパターニング残りがある場合に、パッシベーショ
ン膜のエッチング後に、ドレイン金属のエッチング液
を、ドレイン層が大きくエッチングされない程度に短時
間に浸すことで、ある程度除去することができる。
【０１０３】また、本発明の第四の実施例では、パッシ
ベーション膜にソース電極１０４と画素電極１０６とを
導通させるためのスルーホール１１０を設けるパターニ
ング工程と同じパターニング工程を用いて、画素電極下
の領域１１８のパッシベーション膜のみをエッチング除
去しているので、パターニング工程の数は、従来の工程
と同じであり、工程が煩雑化することはない。
ベーション膜にソース電極１０４と画素電極１０６とを
導通させるためのスルーホール１１０を設けるパターニ
ング工程と同じパターニング工程を用いて、画素電極下
の領域１１８のパッシベーション膜のみをエッチング除
去しているので、パターニング工程の数は、従来の工程
と同じであり、工程が煩雑化することはない。
【０１０４】しかも、前記第一の実施例と同じく、ドレ
インバスライン１１２と画素電極１０６の間には絶縁膜
であるパッシベーション膜１１５が存在するので、ドレ
インバスライン１１２と画素電極１０６との間での短絡
に起因する明、暗点の点欠陥等の発生を低減する構造と
なっている。
インバスライン１１２と画素電極１０６の間には絶縁膜
であるパッシベーション膜１１５が存在するので、ドレ
インバスライン１１２と画素電極１０６との間での短絡
に起因する明、暗点の点欠陥等の発生を低減する構造と
なっている。
【０１０５】なお、本発明の第四の実施例は、独立型の
蓄積容量電極方式に適用しているが、当然ゲート電極を
兼ねた蓄積容量電極タイプにも適用できる。その場合に
は、蓄積容量電極の金属膜の面積を最小限に抑えること
が可能であり、また、ドレインバスライン１１２と画素
電極１０６が別々の層に形成されるため、画素電極１０
６の面積を増加することができるので、開口率も同時に
増やすことができる。
蓄積容量電極方式に適用しているが、当然ゲート電極を
兼ねた蓄積容量電極タイプにも適用できる。その場合に
は、蓄積容量電極の金属膜の面積を最小限に抑えること
が可能であり、また、ドレインバスライン１１２と画素
電極１０６が別々の層に形成されるため、画素電極１０
６の面積を増加することができるので、開口率も同時に
増やすことができる。
【０１０６】以上、好ましい実施例について説明した
が、本発明は、これらの実施例に限定されるものではな
く、各種の変更が可能である。例えば、ゲート電極、蓄
積容量電極、ソース・ドレイン電極等を他の金属材料や
複合膜で構成することができ、ゲート絶縁膜やパッシベ
ーション膜を種々の絶縁膜や複合膜によって形成するよ
うにしてもよい。
が、本発明は、これらの実施例に限定されるものではな
く、各種の変更が可能である。例えば、ゲート電極、蓄
積容量電極、ソース・ドレイン電極等を他の金属材料や
複合膜で構成することができ、ゲート絶縁膜やパッシベ
ーション膜を種々の絶縁膜や複合膜によって形成するよ
うにしてもよい。
【０１０７】
【発明の効果】以上説明したように、本発明によれば、
以下に記載する通りの顕著な効果を奏する。
以下に記載する通りの顕著な効果を奏する。
【０１０８】（１）本発明によれば、コンタクトホール
をエッチングにより形成する工程で、同時に画素電極下
のほぼ全面あるいはドレインバスライン沿いのスリット
状にゲート絶縁膜を除去することで、アイランド工程時
のパターニング不良で発生したａ−Ｓｉ残留物を同時に
除去することが可能である。このため、本発明によれ
ば、ドレインバスラインと導通して画素電極との間に容
量結合が発生して生じる、半明点の点欠陥の発生を低減
して不良率を抑制し、製造歩留まりを向上させることが
できる。
をエッチングにより形成する工程で、同時に画素電極下
のほぼ全面あるいはドレインバスライン沿いのスリット
状にゲート絶縁膜を除去することで、アイランド工程時
のパターニング不良で発生したａ−Ｓｉ残留物を同時に
除去することが可能である。このため、本発明によれ
ば、ドレインバスラインと導通して画素電極との間に容
量結合が発生して生じる、半明点の点欠陥の発生を低減
して不良率を抑制し、製造歩留まりを向上させることが
できる。
【０１０９】（２）また、本発明によればゲート電極を
形成している下層の金属膜と、ドレイン電極、及びドレ
インバスラインを形成している上層の金属膜とを接続さ
せるためのスルーホールを設けるパターニング工程と同
じパターニング工程を用いて画素電極下のゲート絶縁膜
を全面あるいはドレインバスライン沿いのスリット状に
エッチング除去しているので、パターニング工程の数は
従来の工程と同じであり、工程の煩雑化を回避すること
ができる。
形成している下層の金属膜と、ドレイン電極、及びドレ
インバスラインを形成している上層の金属膜とを接続さ
せるためのスルーホールを設けるパターニング工程と同
じパターニング工程を用いて画素電極下のゲート絶縁膜
を全面あるいはドレインバスライン沿いのスリット状に
エッチング除去しているので、パターニング工程の数は
従来の工程と同じであり、工程の煩雑化を回避すること
ができる。
【０１１０】（３）しかも、本発明によれば、ドレイン
バスラインと画素電極の間には絶縁膜として、パッシベ
ーション膜が存在するので、ドレインバスラインと画素
電極との間での短絡に起因する明、暗点の点欠陥等の発
生を低減する構造となっており、また、ドレインバスラ
インと画素電極が別々の層に形成されるため、画素電極
の面積を増加することができるので、開口率も同時に増
やすことができる。
バスラインと画素電極の間には絶縁膜として、パッシベ
ーション膜が存在するので、ドレインバスラインと画素
電極との間での短絡に起因する明、暗点の点欠陥等の発
生を低減する構造となっており、また、ドレインバスラ
インと画素電極が別々の層に形成されるため、画素電極
の面積を増加することができるので、開口率も同時に増
やすことができる。
【図１】本発明の第一の実施例の薄膜トランジスタアレ
イの平面図である。
イの平面図である。
【図２】図１のＡ−Ａ′線の断面の構造を示す断面図で
ある。
ある。
【図３】本発明の第一の実施例の薄膜トランジスタアレ
イの製造工程を示す断面図である。
イの製造工程を示す断面図である。
【図４】本発明の第一の実施例の薄膜トランジスタアレ
イの平面図で、ａ−Ｓｉ残留物が発生した場合を示す図
である。
イの平面図で、ａ−Ｓｉ残留物が発生した場合を示す図
である。
【図５】図４のＢ−Ｂ′線の断面の構造を示す断面図で
ある。
ある。
【図６】本発明の第二の実施例の薄膜トランジスタアレ
イの平面図である。
イの平面図である。
【図７】図６のＣ−Ｃ′線の断面の構造を示す断面図で
ある。
ある。
【図８】本発明の第三の実施例の薄膜トランジスタアレ
イの平面図である。
イの平面図である。
【図９】図８及び図２２のＤ−Ｄ′線の断面の構造を示
す断面図である。
す断面図である。
【図１０】本発明の第三の実施例の平面図で、ａ−Ｓｉ
残留物が発生した場合を示す図である。
残留物が発生した場合を示す図である。
【図１１】図１０のＥ−Ｅ′線の断面の構造を示す断面
図である。
図である。
【図１２】本発明の第四の実施例の薄膜トランジスタア
レイの平面図である。
レイの平面図である。
【図１３】図１２のＦ−Ｆ′線の断面の構造を示す断面
図である。
図である。
【図１４】本発明の第四の実施例の薄膜トランジスタア
レイの製造工程を示す断面図である。
レイの製造工程を示す断面図である。
【図１５】従来技術によるアクティブマトリクス型液晶
表示装置の一画素分の平面図である（第一の従来技
術）。
表示装置の一画素分の平面図である（第一の従来技
術）。
【図１６】図１５のＧ−Ｇ′線の断面の構造を示す断面
図である。
図である。
【図１７】第一の従来技術の製造工程を示す断面図であ
る。
る。
【図１８】従来技術によるアクティブマトリクス型液晶
表示装置の一画素分の平面図である（第二の従来技
術）。
表示装置の一画素分の平面図である（第二の従来技
術）。
【図１９】特開平７−３２５３１４号公報記載の構造の
説明図である。
説明図である。
【図２０】従来技術によるアクティブマトリクス型液晶
表示装置の一画素分の平面図である（第三の従来技
術）。
表示装置の一画素分の平面図である（第三の従来技
術）。
【図２１】図２０のＨ−Ｈ′線の断面の構造を示す断面
図である。
図である。
【図２２】第三の従来技術の製造工程を示す工程断面図
である。
である。
【図２３】従来技術によるアクティブマトリクス型液晶
表示装置の一画素分の平面図である（第四の従来技
術）。
表示装置の一画素分の平面図である（第四の従来技
術）。
【図２４】第四の従来技術の平面図で、ａ−Ｓｉ残留物
が発生した場合を示す図である。
が発生した場合を示す図である。
【図２５】図２４のＩ−Ｉ′線の断面の構造を示す断面
図である。
図である。
【図２６】ａ−Ｓｉ残留物による半明点発生の原理を説
明する説明図である。
明する説明図である。
１００ ガラス基板 １０１ ゲート電極 １０２ チャネル層 １０３ ドレイン電極 １０４ ソース電極 １０６ 画素電極 １０７ コンタクト層 １０８ 蓄積容量電極 １１０ スルーホール １１１ ゲートバスライン １１２ ドレインバスライン １１３ ＰＡ開口パターン １１４ ゲート絶縁膜 １１５ パッシベーション膜 １１６ ａ−Ｓｉ残留物 １１７ 除去パターン １１８ 除去パターン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−208137（ＪＰ，Ａ) 特開 平10−274782（ＪＰ，Ａ) 特開 平10−339885（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01F 1/1343,1/136
Claims (8)
- 【請求項１】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及びパッシベーション膜から構成されている
薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
と前記パッシベーション膜の開口部を通し電気的に接続
された画素電極と、 がマトリクス状に配置され、 前記各画素電極に対向して前記ゲート電極と同層に蓄積
容量電極が設けられてなる薄膜トランジスタアレイにお
いて、 各画素の前記画素電極と前記ガラス基板との間に介在
し、ゲート絶縁膜とパッシベーション膜とからなる画素
電極用絶縁膜が、前記ゲート電極と蓄積容量電極に架か
らないように画素電極下にあたる領域で、前記ゲート絶
縁膜が除去されており、前記画素電極下の前記ガラス基
板の直上は前記パッシベーション膜のみで形成されてい
る、ことを特徴とする薄膜トランジスタアレイ。 - 【請求項２】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及びパッシベーション膜から構成されている
薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
と前記パッシベーション膜の開口部を通し電気的に接続
された画素電極と、 がマトリクス状に配置され、 前記各画素電極と、前段のゲートバスラインと間に、蓄
積容量が設けられてなる薄膜トランジスタアレイにおい
て、 前記各画素の画素電極と前記ガラス基板との間に介在
し、ゲート絶縁膜とパッシベーション膜とからなる画素
電極用絶縁膜が、前記ゲート電極と蓄積容量電極に架か
らないように画素電極下にあたるの領域で、前記ゲート
絶縁膜が除去されており、前記画素電極下の前記ガラス
基板の直上はパッシベーション膜のみで形成されてい
る、ことを特徴とする薄膜トランジスタアレイ。 - 【請求項３】請求項１または２に記載の薄膜トランジス
タアレイにおいて、 前記画素電極の辺に沿ったスリット領域において、前記
画素電極用絶縁膜がパッシベーション膜のみで形成され
ている、ことを特徴とする薄膜トランジスタアレイ。 - 【請求項４】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及びパッシベーション膜から構成されている
薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
と前記パッシベーション膜の開口部を通し電気的に接続
された画素電極と、 がマトリクス状に配置され、 各画素電極に対向して前記ゲート電極と同層に蓄積容量
電極が設けられている薄膜トランジスタアレイにおい
て、 各画素の前記画素電極と前記ガラス基板との間に介在
し、ゲート絶縁膜と前記パッシベーション膜とからなる
画素電極用絶縁膜が、前記画素電極の辺に沿ったスリッ
ト領域において、ゲート絶縁膜のみで形成されている、
ことを特徴とする薄膜トランジスタアレイ。 - 【請求項５】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及びパッシベーション膜から構成されている
薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
とパッシベーション膜の開口部を通し電気的に接続され
た画素電極とがマトリクス状に配置され、各画素電極と
前段ゲートバスライン間に蓄積容量が設けられている薄
膜トランジスタアレイにおいて、 各画素の画素電極とガラス基板の間に介在し、ゲート絶
縁膜とパッシベーション膜とからなる画素電極用絶縁膜
が、前記画素電極の辺に沿ったスリット領域において、
ゲート絶縁膜のみで形成されている、ことを特徴とする
薄膜トランジスタアレイ。 - 【請求項６】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及びパッシベーション膜から構成されている
薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
と前記パッシベーション膜の開口部を通し電気的に接続
された画素電極と、 がマトリクス状に配置され、 各画素電極に対向して前記ゲート電極と同層に蓄積容量
電極が設けられている薄膜トランジスタアレイにおい
て、 各画素の前記画素電極と前記ガラス基板との間に介在
し、ゲート絶縁膜と前記パッシベーション膜とからなる
画素電極用絶縁膜が、前記ソース電極と蓄積容量電極に
架からないように画素電極下にあたる領域で前記パッシ
ベーション膜が除去されておりゲート絶縁膜のみで形成
されている、ことを特徴とする薄膜トランジスタアレ
イ。 - 【請求項７】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及び、パッシベーション膜から構成されてい
る薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
とパッシベーション膜の開口部を通し電気的に接続され
た画素電極とがマトリクス状に配置され、 各画素電極と前段ゲートバスライン間に蓄積容量が設け
られている薄膜トランジスタアレイにおいて、 各画素の画素電極とガラス基板の間に介在し、ゲート絶
縁膜とパッシベーション膜とからなる画素電極用絶縁膜
が、前記ソース電極と蓄積容量電極に架からないように
画素電極下にあたる領域で前記パッシベーション膜が除
去されておりゲート絶縁膜のみで形成されている、こと
を特徴とする薄膜トランジスタアレイ。 - 【請求項８】請求項６または７記載の薄膜トランジスタ
アレイにおいて、前記画素電極の辺に沿ったスリット領
域において、前記画素電極用絶縁膜がゲート絶縁膜のみ
で形成されることを特徴とする薄膜トランジスタアレ
イ。
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