TW425719B - Thin film transistor array and the manufacturing method thereof - Google Patents

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electrode
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TW087107499A
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Naoyuki Taguchi
Susumu Ohi
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Nippon Electric Co
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Description

A7 B7 經濟部智慧財產局員工消費合作社印製 本發明係有關於一種薄膜電晶趙陣列’且特別是有關於 一用於主動陣列式液晶顯示面板的種薄膜電晶體陣列。 以下相關技術之分析已由發明人在相關研究中提出。 主動陣列式液晶顯示裝置’以薄膜電晶體做為開關元 件’係由薄膜電晶體基底所構合’其包括一陣列薄膜電晶 體、像素電極及相對基底電極，其相對於薄膜電晶體基底且 於兩者間覆有液晶材料。相對基底電極具有一擋光膜（所謂黑 陣列）、一彩色濾鏡及一公用電極。 第15圖係典型薄膜電晶體陣列中一像素結構之平面 圖，而第16圖則是第15圖中G-G，連線的剖面圖》此結構稱 為"第一習知技術"。 請參考第15圖及第16圖，第一習知技術的結構將以此 說明。 在主動陣列式液晶顯示裝置（以薄膜電晶體為主動元件） 的結構中’閘排線111(自閘驅動器沿水平方向連線）及汲排 線Π2(自源驅動器沿垂直方向連線）分別連接薄膜電晶體裝 置的閘極101及汲極1〇3，而像素電極1〇6則連接薄膜電晶 體裝置的源極104。 當給定的閘排線U1升高時，連接閘排線ill的薄膜電 晶體同時導通，使連接的像素電極106充電至汲排線112施 加的信號β 而當閘排線111降低時，則導通狀態的薄膜電晶體便會 關閉。此時，像素電極1〇6仍繼續導通以維持先前充電之電 位°而此電位則在薄膜電晶體下次導通時由次—信號重寫。 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂·--------線 本紙張义度過用中國國家標準（CNS)A4規格（210 X 297公梦 4 2 5 7 19 A7 ____B7 五、發明說明（2 ) 若應用這種薄膜電晶體基底的主動陣列式液晶顯示裝 置要呈現高品質晝面時’像素電極106必須在次一信號重寫 前維持先前充電之電位。 第17圖係第16圖典型薄膜電晶體陣列（第一習知技術） 的製程中，各步驟之剖面圖。請參考第17圖，第一習知技 術的製造方法將以此說明。 如第17a圖所示’破璃基底1〇〇上定義有金屑層（Cr或 A1)構成之閘極101。閘隔離層114、本徵半導體之非結晶矽 *VSi(n+)"通道層1 〇2、n+半導體非結晶矽"a_si(n+yi之接觸層 107則依序形成其上。 ) 接著’蝕刻半導體層（第17b圖），利用定義步驟將接觸 區域的閘隔離層114(内連閘層及汲層）去除，藉以形成通孔 (圖中未示）内連形成閘極101的金屬層及形成汲極103、源 極104、汲排線I〗2之金屬層。 類似於閘極101，汲極103、源極104、汲排線112、像 素電極106亦形成（第17c及17d圖），並隨後形成保護膜115 以完成薄膜電晶體陣列基底（第17e圖）。 另外，儲存電容電極108在定義閘極101的步驟中同時 形成。儲存電容電極係經由閘隔離層114面對像素電極 106，並在其間做為儲存電容隔離層以構成儲存電容。 相對基底側則在玻璃基底上形成反電極以得到（圖中未 示）。 最後，在薄膜電晶體陣列基底及相對基底上形成定位層 (圖中未示），並隨後定義密封圖案及將基底堆昼以加熱。將 5 本紙張尺度適用中國固家標準（CNSM4規格（210 x 297公爱） (請先閱讀背面之注意事項再填寫本頁) 裝----1---訂- ------1·^ 經濟部智慧財產局員工消費合作社印製 425 7 1 9 A7 經濟部智慧財產局員工消費合作社印製 B7_ __ 五、熱>的產品中（圖中未示），並密封注入通路以完成 液晶面板。 為完成液晶顯示裝置，液晶顯示面板中亦加有光偏極 板，驅動電路及封套。 第18圖則是代表性薄膜電晶體陣列中一像素結構的平 面圖，其特徵在於：儲存電容係形成於像素與閘極間（稱為” 第二習知技術這種結構的定義步驟及製造方法則與第17 圖之第一習知技術相同。 在第一習知技術及第二習知技術的薄膜電晶體結構 中，汲排線112及像素電極106兩者均是延伸於閘隔離層>114 上的導電層，且彼此間隔一預設距離β但是，各定義步驟中 若出現剩餘圖案煩麻（Residual patterning trouble)，則汲排線 112及像素電極106很可能會出現短路現象。 若汲排線112及像素電極106出現短路現象，像素電極 106的充放電便無法由薄膜電晶體的開關控制，進而導致亮 點缺陷（Bright-point defect)。 為降低短路現像，舉例來說，日本公開JP-A-7-325314 提出一種液晶顯示裝置，如第19圖所示。其中，鄰近儲存 電容108的像素電極106，相較於剩餘非結晶矽116，係壓 縮或縮回一步差（Step difference)，使汲排線112及像素電極 106難以因剩餘非結晶矽116而導通。不過，這種結構卻無 法適用於其他情況中，若剩餘非結晶矽116並無法貢獻儲存 電容電極108的步差。 另外，為降低短路現象，亦有人將薄膜電晶體結構中之 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------- 裝--------訂---------声 (請先閱讀背面之注意事項再填寫本頁) 五 4 2 5 7 19 Α7 __ Β7 經濟部智慧財產局員工消費合作社印製 娜/2U素 電極106經由其間隔離層層積。第20圖 即為降低短路現象而將汲排線112及像素電極106層積之薄 膜電晶體陣列中一像素結構的平面圖。而第21圖則是第20 圖中Η-ΉΓ連線的剖面圖（第三習知技術）。 請參考第20圖及第21圖，第三習知技術的結搆將以此 說明。 在第三習知技術中，閘隔離層114上係形成汲排線112 , 且保護膜115上係形成像素電極106 ^汲排線112及像素電 極106則以保護膜115分離。 第22圖係第21圖為降低汲排線112及像素電極i(^間 短路現象之薄膜電晶體陣列（第一習知技術）製程中，各步驟 之剖面圖。請參考第22圖，第三習知技術的製造方法將以 此說明。 如第22a圖所示，玻璃基底100上定義有金屬層或 A1)構成之閘極101。閘隔離層114、非結晶矽"a-Si(I)"之通道 層102、非結晶矽”a-Si(n+)"之接觸層107則依序形成其上。 接著，蝕刻半導體層（第22b圖），利用定義步驟將接觸 區域的閘隔離層114(内連閘層及汲層）去除，藉以形成通孔 (圖中未示）内連形成閘極101的金屬層及形成汲極103、源 極104、汲排線112之金屬層。 類似於閘極10卜接著金屬層（Cr或A1)形成之汲極103、 源極104 '汲排線112，如第22c圖所示。 保護膜115隨後形成其上，且通孔丨10則提供以内連源 極104及像素電極1〇6(第22d圖）。像素電極106隨後形成 ------------^^ !!1 訂. — — i!·^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中0國家標準（CNS)A4規格（210 X 297公釐） 4 kb 7 1 9 A7 _B7__^_ 五、發明說明（5 ) 以得到薄膜電晶體陣列基底（第22e圖）。 在這種結構中，儲存電容電極108在定義閘極101同時 形成。定義步驟的數目與第一習知技術相同。 另一種習知技術的特徵則是以儲存電容電極同時做為 閘極，藉以降低汲排線112及像素電極106間的短路現象(稱 為第四習知技術），如第三習知技術，其平面圖示於第23圖。 第9圖係第23圖中D-D’連線的剖面圖。定義步驟的數目則 與第三習知技術（第22圖）相等。 為解釋第三及第四習知技術的效應，第24圖係產生剩 餘非結晶矽產生於像素上的平面狀態圖。第25圖則是拿24 圖中Ι-Γ連線的剖面圖。 在上述習知技術中，由於汲排線112及像素電極106在 層基上係以保護膜115分離，因此汲排線112及像素電極106 間不會有短路現象發生，即使在定義步驟中出現定義缺陷。 這降低了點缺陷，亮/黑點，的發生。
不過，即使在汲排線112及像素電極106在層基上彼此 分離的結構中，導電的外部基底，如非結晶矽，仍會在定義 缺陷時殘留，如第26圖所示。更者，汲排線1Π及像素電 極106間的寄生電容Ca亦會增加。若汲排線112及像素電 極106間存在寄生電容，則維持之像素電壓Vp會根據下式 調整△ VP
(1) Δ Vp=(Ca/Ct) · Δ VD 其中，Ca為汲極-像素間電容；Ct為像素電容總合；A VP為像素調變電壓；而ΔΥο則是汲極振幅。 本紙張尺度適用中國圉家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------'^ 經濟部智慧財產局員工消費合作社印裝 五 4257 彳 9 發明說+明（6】 若沒極-像 A7 B7 經濟部智慧財產局員工消費合作社印製 .素間電容Ca藉插入導電外部基底而增加，則 像素電壓下降2AVP，相較於一般像素，使半亮點的點缺陷 增加。 發明概要 在第三及第四習知技術的結構中，為壓縮汲排線及像素 電極間的短路現象，汲排線及像素電極在層基上係以隔離層 (第24及25圖中產生之剩餘非結晶矽）分離。可是，這種方 法卻不方便，因為剩餘非結晶矽電連於汲排線112，且汲排 線112及像素電極106間寄生電容的增會亦會導致半亮點 之點缺陷（非最佳亮度點）增加。 ) 因此，本發明的目的就是提供一電晶體陣列，其中，因 汲排線及像素電極間短路而造成的亮/黑點缺陷可獲得改 善。 本發明的另一目的就是提供一電晶體陣列，其中，定義 步驟造成的剩餘非結晶矽可在不增加定義步驟的情況下去 除。 本發明的又一目的就是提供一電晶體陣列，其中，因没 排線及像素電極間寄生電容（因剩餘非結晶矽電連汲排線)增 加而造成的亮/黑點缺陷可改善以降低生產損失並增加產量 及品質。 本發明的其他目的則揭露於說明書中。 根據本發明的第一個例子，薄膜電晶體陣列包括一陣列 的：薄膜電晶體，各具有一閘極、一閘隔離層、一通道層、 一接觸層、一汲極、一源極及一透明玻璃基底上之保護膜； ------1 I 11--- ^ - I I-----訂 ------!^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐）
/ ) ·位於該保護膜上且經該保護膜之一開口部電連該 木極’及儲存電容電極’形成於該閘極同層且相對各像素電 β其改進在於，該像素電極之—隔離層，由該閘隔離層及 “保護膜組成且位於各像素之像素電極及該玻璃基底間只 以該保護膜形成於至少—部分區域。 根據本發明的第二個例子，薄膜電晶體陣列包括 一陣列 之·薄膜電晶體，各具有—閘極'—閘隔離層、—通道層、 接觸層、一》及極、一源極及一透明玻璃基底上之保護膜； 像素電極，位於該保護膜上且經該保護膜之―開口部電連該 源極；及料電容電極，形成於各像素電極及前級閘排^之 間。其改進在於：該像素電極之—_層，由_隔離層及 該保護膜組成且位於各像素之像素電極及該玻璃基底間，只 以該保護臈形成於至少一部分區域。 根據本發明的第三個例子，在薄骐電晶體陣列中該像 素電極之隔離層只⑽保護膜形成於沿該像素電極側邊延 伸之一縱向區域。 根據本發明的第四個例子’薄膜電晶體陣列包括一陣列 之.薄膜電晶ϋ，各具有-閘極、—閉隔離層、—通道層' -接觸層、-沒極、-源極及-透明玻璃基底上之保護膜. 像素電極，位於該賴膜上且經該域膜之__開口部電連該 源極：及儲存電容電極，形成於該閘極同層且相對各像素^ 極。其改進在於：該像素電極之—_層，由該閘隔離層及 該保護臈組成且位於各像素之像素電極及該玻璃基底間，口、 以該閘隔離層形成於至少一部分區域。 各紙張尺度適用中國國家標準（CNS)A4規格（210 X 297 <請先閱讀背面之注意事項再填寫本頁) 裝-------—訂---------^ 經濟部智慧財產局員工消費合作社印製 五 425 7 1 9 A7 B7 、發明5織：(本發)明的第五個 經濟部智慧財產局員Η消費合作社印製 例子，種薄膜電晶體陣列包括一陣 列之：薄膜電晶體，各具有一閘極、一閘隔離層、一通道層、 一接觸層、一汲極、一源極及一透明坡螭基底上之保護膜； 像素電極，位於該保護骐上且經該保護膜之一開口部電連該 源極；及儲存電容電極’形成於各像素電極及前級閘排線之 間。其改進在於：該像素電極之一隔離層，由該閘隔離層及 該保護膜組成且位於各像素之像素電極及該玻璃基底間，只 以該閘隔離層形成於至少一部分區域。 根據本發明的第六個例子，在薄膜電晶體陣列中，該像 素電極之隔離層只以該閘隔離層形成於沿該像素電極也邊 延伸之一縱向區域。 另外’為完成上述目的，根據本發明的第七個例子，薄 膜電晶體陣列的製造方法包括：於一透明玻璃基底上定義一 閘極及一儲存電容電極；及依序形成一閘隔離層、一本徵半 導體之非結晶矽通道層及一 η型半導體之非結晶矽接觸層。 此方法更包括：定義該非結晶矽層至一島狀；於該閘隔離層 中形成一通孔以内連形成該閘極之金屬層及形成一汲極、一 源極及一圖像信號線之金屬層；及形成該汲極及該源極。此 方法再包括：提供一保護膜並於該保護膜中形成一通孔以内 連一像素電極及該源極；及形成該像素電極以内連該源極。 在這種方法中，該像素電極之該閘隔離層至少一部分區 域’位於各像素之像素電極及該玻璃基底間且由該閘隔離層 及該保護膜組成，係使用於該閘隔離層中形成該通孔以内連 形成該閘極之金屬層及形成該汲極、該源極及該圖像信號線 1】 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） ---III----I I 裝！— 訂- ---- (請先閲讀背面之注意事項再填寫本頁) 425 7 彳 9 A7 經濟部智慧財產局員工消費合作社印製 i_ 五、tMU9定)義步驟去除。 根據本發明的第八個例子，薄膜電晶體陣列的製造方法 包括：於一透明玻璃基底上定義一閘極及一儲存電容電極； 及依序形成一閘隔離層、一本徵半導體之非結晶矽通道層及 一 η型半導體之非結晶矽接觸層。此方法更包括；定義該非 結晶矽層至一島狀；於該閘隔離層中形成一通孔以内連形成 該閘極之金屬層及形成一汲極、一源極及一圖像信號線之金 屬層；及形成該汲極及該源極。此方法更包括：提供一保護 膜並於該保護膜中形成一通孔以内連一像素電極及該源 極，及形成該像素電極以内連該源極。 ） 在這種方法中，該像素電極之該保護膜至少一部分區 域，位於各像素之像素電極及該玻璃基底間且由該閘隔離層 及該保護膜組成，係用形成該通孔以内連該像素電極及該源 極的定義步驟去除。 根據本發明，汲排線/閘排線及像素電極間之剩餘非結晶 矽可與透明玻璃基底及像素電極間閘隔離層同時蝕刻去 除，藉以降低點缺陷之廢棄率並改善產能。閘隔離層通常用 做像素電極的隔離層。 又，根據本發明，像素電極及鄰近排線（閘排線/汲排線) 間的電容性内連線可提供一邊界分離層部及/或一打斷定義 缺陷造成之電容耦合的縱向部，如像素電極及鄰近排線間邊 界殘留的剩餘非結晶矽層。縱向部可填滿隔離層材料，如保 護膜或閘隔離層材料。 根據本發明的第九個例子，顯示器裝置具有閘排線，汲 12 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 425719 ___B7____ 五、發义說明（10) 排線及位於一透明基底上之薄膜電晶體陣列，該薄膜電晶體 陣列包括一陣列之：薄膜電晶體，各具有一閘極、一閘隔離 層、一通道層、一汲極、一源極及該基底上之保護膜，及像 素電極，位於该保s蔓膜上且電連該源極，一儲存電容電極形 成於該基底上且相對各像素電極，其中，該像素電極之一隔 離層，由該閘隔離層及該保護膜组成且位於各像素之像素電 極及該基底間，以該保護膜形成於相鄰該些閘排線及/或該些 汲排線之至少一部分區域。 根據本發明的第十個例子，種顯示器裝置具有閘排線， 汲排線及位於一透明基底上之薄膜電晶體陣列，該薄膜淹晶 體陣列包括一陣列之：薄膜電晶體，各具有一閘極、一閘隔 離層、一通道層、一汲極、一源極及該基底上之保護膜，及 像素電極’位於該保護膜上且電連該源極，一儲存電容電極 形成於各像素電極及前級閘排線之間，其中，該像素電極之 一隔離層，由該閘隔離層及該保護膜組成且位於各像素之像 素電極及該玻璃基底間，以該保護膜形成於相鄰該些閘排線 及/或該些汲排線之至少一部分區域。 根據本發明的第十一個例子，一種顯示器裝置具有閑排 線’汲排線及位於一透明基底上之薄膜電晶體陣列，該薄膜 電晶體陣列包括一陣列之：薄膜電晶體，各具有一閘極、一 閘隔離層、一通道層、一接觸層、一汲極、一源極及一透明 玻璃基底上之保護膜，及像素電極，位於該保護膜上且經該 保護膜之一開口部電連該源極’ 一儲存電容電極形成於該閉 極同層且相對各像素電極*其中，該像素電極之一隔離層， (請先閱讀背面之注意事項再填寫本頁) 散！—訂·--------^ 經濟部智慧財產局貝工消費合作社印製 13 A7 B7 五 經濟部智慧財產局負工消費合作杜印製 4257 彳 9 % 層〗及該保護膜組成且位於各像素之像素 该基底間，只以該閘隔離層形成於相鄰該些閘排線及/戈 汲排線之至少一部分區域。 二 根據本發明的第十二個例子，顯示器裝置具有間排線 汲排線及位於一透明基底上之薄膜電晶體陣列，該薄膜電丄 體陣列包括一陣列之：薄膜電晶體，各具有—閑極一 θ—a 離層、一通道層、一汲極、一源極及該基底上之保護膜1 像素電極，位於該保護膜上且電連該源極，一儲存電容電極 形成於各像素電極及前級閘排線之間，其中，該像素電極 一隔離層，由該閘隔離層及該保護膜組成且位於各像素乏像 素電極及該基底間，以該保護膜形成於相鄰該些閘排線及/ 或該些汲排線之至少一部分區域。 為讓本發明之上述和其他目的、特徵、和優點能更明顯 易僅，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式說明 第1圖係本發明第一實施例中薄膜電晶體陣列的平面 r£] · 園， 第2圖係第1圖中A-A’連線的剖面圖； 第3圖係本發明第一實施例中薄骐電晶體陣列的製造方 法的剖面圖； 第4圖係本發明第一實施例中薄膜電晶體陣列在出現剩 餘非結晶妙時的平面圖； 第5圖係第4圖中B-B，連線的剖面圖； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 (請先閱讀背面之注項再填寫本頁) 裝！ —訂！ ！.^ 42571s A7 B7 五、發明％明（12) 第6圖係本發明第二實施例中薄膜電晶體陣列的平面 圖 第7圖係第6圖中C-C’連線的剖面圖； 第8圖係本發明第三實施例中薄膜電晶體陣列的平面 圖 第9圖係第8圖及第22圖中D-D’連線的剖面圖； 第10圖係本發明第三實施例中薄膜電晶體陣列在出現 剩餘非結晶矽時的平面圖； 第11圖係第10圖中E-E，連線的剖面圖； 第12圖係本發明第四實施例中薄膜電晶醴陣列的丰面 圖； 第13圖係第12圖中F-F’連線的剖面圖； 第14圖係本發明第四實施例中薄膜電晶體陣列的製造 方法的剖面圖； 第15圖係第一習知技術之主動陣列式液晶顯示器中一 像素的平面圓： 第16圖係第15圖中〇-0’連線的剖面圖； 第Π圖係第一習知技術的製程中各步驟之刳面圖； 第18圖係第二習知技術之主動陣列式液晶顯示器中一 像素的平面圖； 第19圖係日本公開jm3253u的結構圖； 第20圖係第三習知技術之主動陣列式液晶顯示器中一 像素的平面圖； 第21圖係第20圖中H-H’連線的剖面圖； (請先閱讀背面之注意事項再填寫本頁) 裝 — II 訂—111 —--- 經濟部智慧財產局員工消費合作杜印製
經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明養W圖4第三習知技術製程中各步驟之剖面圖； 第23圖係第四習知技術之主動陣列式液晶顯示器中一 像素的平面圖； 第24圖係第四習知技術在出現剩餘非結晶矽時的平面 圖； 第25圖係是第24圖中Ι-Γ連線的剖面圖；以及 第26圖由剩餘非結晶矽產生半亮點的原理。 眚施例 本發明實施例說明如下。 在本發明實施例中，第一薄膜電晶體陣列包括_陣為反 向交錯非結晶矽（Inverted staggered a-Si)的薄膜電晶體，由閉 極、閘隔離層、通道層、接觸層、沒極、源極及透明玻璃基 底上的保護膜’而像素電極則排列於保護膜上且透過保護膜 的開口部電連源極《儲存電容電極則與閘極形成於同一層上 J«面對像素電極。像素電極的隔離層，包括閘隔離層（第工 圖之114)及保護膜（第2圖之115)且介於各像素之像素電極 及玻璃基底間’僅以保護膜（第2圖之115)形成於整個區域 之至少一部分。 在本發明實施例中，第二薄膜電晶體陣列包括一陣列薄 膜電晶體，由閘極、閘隔離層、通道層、接觸層、沒極、源 極及透明玻璃基底上的保護膜’而像素電極則排列於保護膜 上且透過保§蔓膜的開口部電連源極。儲存電容電極形成於各 像素電極（第6圖106)與前級閘排線（第6圖111)之間。你 W。像素 電極的隔離層，包括閘隔離層（第1圖之114)及保護祺（第2 16 本紙張尺度適用令國國家標準<CNS)A4規格（210 X 297公釐） (請先閱讀背面之注+^項再填寫本頁) 裝 il—丨 — II 訂·--I-----^ A7 五 經濟部智慧財產局員工消費合作杜印製 425 7 1 9 11·)(Λ4)Μ像素之像素電如心 膜（第2圖之⑽形成於整個區域 > „ 埯之至少—部分（第7圖）。 在本發明實施例中，第三薄膜電晶體陣列是在第一及第 二薄膜電晶體陣列中，將像素電極 離層以保護膜形成於 汲排線旁沿像素電極延伸之縱向區域^。 在本發明實施例中’第四薄膜雷曰麟估（ 眠冤日日體陣列包括一陣列薄 膜電晶體，由閘極、閘隔離層、诵、 ^通道層、接觸層、汲極、源 極及透明㈣基底上_而像素電極則排列於保護膜 上且透過保護膜_ 口部電連源極^存電容電極與問極形 成於同-層上且面對像素電極。像素電極的騎層包森間 隔離層及保護膜且介於各像素之像素電極及玻璃基底間，僅 以閘隔離層形成於整個區域之至少—部分（第13圖）。 在本發明實施例中’第五薄瞑電晶髏陣列包括—陣列薄 膜電晶體，由閘極、閘隔離層、通道層、接觸層、汲極、源 極及透明玻璃基底上的保護膜’而像素電極則排列於保護膜 上且透過保護膜的開口部電連源極。儲存電容電極形成於各 像素電極與前級閘排線間。像素電極的隔離層，包括閉隔離 層及保護膜且介於各像素之像素電極及玻璃基底間，僅以閣 隔離層形成於整個區域之至少一部分。 在本發明實施例中，第六薄膜電晶體陣列是在第五及第 六薄膜電晶體陣列中，將像素電極之隔離層以保護膜形成於 汲排線旁沿像素電極延伸之縱向區域。 在本發明實施例中，第一種薄膜電晶體陣列的製造方法 係包括步驟： 17 本紙張尺度適用_画®家標準（CNS〉A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------始 425719 A7 經濟部智慧財產局員工消費合作社印製 __Β7 五、發明Iff ^透5^月玻璃基底上定義閘極及儲存電容電極（第3a 圖）； (b) 依序形成閘隔離層、本徵半導體之非結晶矽通道層 及η型半導體之非結晶矽接觸層，並將非結晶矽層定義成島 狀（第3b圖）； (c) 在閘隔離層中形成通孔以内連形成閘極金屬層及 形成汲極、源極及圖像信號線的金屬層（第3c圖）； (d) 形成汲極及源極（第3d圖）： (e) 提供保護膜並在保護膜形成通孔以内連像素電極 及源極（第3e圖）；及 ) (f) 形成像素電極以内連源極（第3f圖）。 在上述步驟中，像素電極之隔離層中至少一部分閘隔離 層，位於各像素之像素電極及玻璃基底間且由閘隔離層及保 護膜組成，係使用在閘隔離層中形成通孔以内連閘極金屬層 及形成汲極、源極及圖像信號線的金屬層的定義步驟去除。 在本發明實施例中，第二種薄膜電晶體陣列的製造方法 係包括步驟： (a) 在透明玻璃基底上定義閘極及儲存電容電極（第14a 圖）； (b) 依序形成閘隔離層、本徵半導體之非結晶矽通道層 及η型半導體之非結晶矽接觸層，並將非結晶矽層定義成島 狀（第14b圖）； (c) 在閘隔離層中形成通孔以内連閘極金屬層及形成 汲極、源極及圖像信號線的金屬層，並形成汲極及源極（第 18 -----I---ι—s I I ! I 丨 I 訂·1111111* 终 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公f ) 425 7 1 9 A7 B7 五、發明 經濟部智慧財產局員工消費合作社印黎 身Cr或Αι)形成的閘排線lu及定義於玻璃基 底100上的閘極101係在同一定義步驟中與健存電容電極 108 —起形成（第3a圖）。 待依序形成問隔離層U4、a-Si⑴的通道層ι〇2及心 Si(n十)的接觸層107後’蝴半導體層（第⑪冑）以去除接觸 區咸（内連_及汲層）的_離層，並定義通孔以内連問排 線1〇1之金屬及汲極103、源極104、汲排線112之金屬。 在此定義步驟中’各像素電極下區域117之閉隔離唐ιΐ4係 同時女除，方不致跨過閘排線101及儲存電容電極（第3c 圖）。 > 在上述步驟中，若存在任何閘金屬之剩餘圖案，此剩餘 圖案巧*在银刻閘隔離層114後將閘金屬浸入钱刻溶液以去 除。這同時可避免增加寄生電容及短路現象。 然後，與閛排線101相似，形成汲極1〇3(以金屬，Cr 或A丨’構成）、源極104及汲排線112(第3d圖）。 隨後，形成保護膜11 5 ;及形成通孔11 〇以内連源極1 〇4 及像素電極106(第3e圖）。 像素電極106係内連源極1 〇4、並得到薄膜電晶趙陣列 基底（第3f圖）。 至於反向基底，黑陣列層（圖中未示），及反相電極則以 金屬層（Cr或AI)形成於玻璃基底上。 最後’在薄膜電晶體陣列基底及反向基底上形成定位層 (圖中未示）’用以進行定位步驟。待形成密封圖案後，將兩 基底堆疊及加熱。液晶則注入並密封以完成液晶顯示面板。
20 國家標準（CNS)A4規格（21〇 χ 297公釐 I I I I I J I I — II - - I I I I I I I I I 1 I I I I t - < (請先閲讀背面之注意事項再填寫本頁) A7 425 71 9 B7 —-- 五、發明說明（is) 為介紹本發明第一實施例之動作及效應，第4囷及第5 圖分別是像素上剩餘矽的平面圖及第4圖中B-B，連線的剖面 圖。 在本發明第一實施例中’像素電極下區域丨17之問隔離 層U4係以接觸步驟去除，且島狀步驟中因定義缺陷而生之 剩餘非結晶矽116亦同時去除’如第4圖第5圖所示^如此， 如第5圖所示，保護膜115可由像素電極1〇6下側延伸至上 侧，用以形成一邊界層，及更延伸至汲排線112上侧。 這可減低半亮點之點缺陷發生、並壓縮廢棄率以提高產 量。其中，半亮點乃是因像素電極106内連汲排線112)，造 成沒排線112及像素電極106間電容增加所導致。 另外，在本發明第一實施例中，由於像素電極下區域iΗ 之閘隔離層114是在形成通孔（内連問排線1〇1的金屬及源極 104、汲排線112的金屬）時一起定義，定義步驟的數目與習 知方法相同，不會使製程變得複雜。 另外，在本發明第一實施例中，閘金屬的任何薄剩餘層 116(因定義步驟產生）則可在蝕刻閘隔離層後浸入蝕刻液體 一短時間以去除，如此，閘内連線的下層可免於大幅蝕刻。 更者，由於汲排線112及像素電極106間形成有保護 膜，用以做為邊界分離層，此結構可降低點缺陷（如亮/黑點） 的發生，其歸因於汲排線112及像素電極1〇6間短路現象。 另外，由於汲排線112及像素電極106係形成於不同層，像 素電極106可以增加區域，使開口比(〇pening rati〇)同時增 加。 ______ 21 本紙張尺度通用〒國國家標準（CNS)A4規格（210 X 297公餐） ^ ‘裝----1---訂---------户'· (锖先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 A c〇 ( ^ 9 425 7 1 9 A7 B7 , — — 丨丨 1 " ' ' ' >- 五、發明嚎日I 發明第二實施例薄膜電晶體陣列的結構平面 圖，而第7圖則是第6圖中C-C，連線的剖面圖。 請參考第6圖及第7圖，本發明第二實施例的結構及製 造方法說明如下。 本發明苐二實施例的特徵在於··儲存電容電極108與間 排線101係同時使用，而其他部分則與第一實施例相同。 在本發明第二實施例中，像素電極的隔離層（延伸至像 素電極106下方之部分區域1Π)係僅以保護膜115構成，如 第一實施例。如此，島狀步驟中定義缺陷所造成的剩餘非結 晶矽可以同時去除。這降低了半亮點缺陷（在内連汲排線)112 及像素電極106時，因内連汲排線112及像素電極106間寄 生電容增加而產生）的發生，並使廢棄率壓縮、產量增加。 再者，由於汲排線112及像素電極1〇6間形成有保護 膜，用以做為邊界分離層，此結構可降低點缺陷（如亮/黑點） 的發生，其歸因於汲排線112及像素電極i〇6間短路現象。 另外，儲存電容電極108同時用做閘排線1〇1，故儲存電容 電極的金屬層區域可壓縮至最小值。 經濟部智慧財產局員工消費合作社印製 另外’由於汲排線112及像素電極1〇6係形成於不同 層，像素電極106的區域可以增加，同時增加開口率。 第8圖係本發明第三實施例薄膜電晶體陣列的結構平面 圖’而第9圖則是第8圖中D-D·連線的剖面圖。 請參考第8圖及第9圖，本發明第三實施例的結構及製 造方法將說明如下。 本發明第二實施例的特徵在於：在去除像素電極下的閘 ______22 本紙張又度3用中國國家標準（CNS)A4規格（210 X 297公楚）_--------- 425 7 1 9
f|Wl(4時)，去除圖案117的形狀係幾微米寬且沿沒排線 112縱向延伸，至於其他部分則與第一實施例相同。 經濟部智慧財產局員工消費合作社印製 為說明本發明第三實施例的動作及結果，第10圖係像 素上含有剩餘非結晶矽時的平面圖，第11圖則是第10圖中 E-E·連線的剖面圖。 在本發明第三實施例中，像素電極下方部分區域117之 閘隔離層114係在接觸步驟中去除一幾微米寬且沿汲排線 112縱向延伸的形狀，用以去除島狀步驟中因定義缺陷而產 生的剩餘非結晶矽116。這降低了半亮點缺陷(在内連汲排線 112及像素電極106時，因内連汲排線112及像素電極各〇6 間寄生電容增加而產生）的發生，並使廢棄率壓縮、產量增 加0 在第三實施例中，由於去除剩餘非結晶矽的圖案呈現縱 向，像素電極不須跨過第一及第二實施例中薄膜電晶體像素 電極突出部之階梯’因此，像素電極的斷路錯誤可獲得壓 縮。 在第三實施例中’去除剩餘非結晶矽的圖係係沿汲排線 112縱向延伸。不過，類似的縱切（沿閘排線hi延伸）可在沿 沒排線112縱切延伸的縱切形成時一起形成，用以環繞像素 電極。 在本發明第三實施例中，儲存電容電極係與閘極一起使 用。不過，第三實施例可以結構以應用於獨立型中。 若儲存電容電極與閘極101 —起使用，儲存電容電極的 金屬層區域可以壓縮至最小。另外，由於汲排線112及像素 23 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公爱） ------- ---11---訂·！ — — ·^‘ _ - (請先閱讀背面之注意事項再填寫本頁) 4 25 7 9 五 經濟部智慧財產局員工消費合作社印製 使開 A7 B7 零赢傭於不同層，像素電極的區域可以增加， 口率同時增加。 第12圖係本發明第四實施例薄膜電晶體陣列的結構平 面圖，而第13圖則是第12圖中F_F，連線的剖面圖。 請參考第12 ®及第13圖，本發明第四實_的結構將 說明如下。 本發明第四實施例的特徵在於：雖然閘隔離層114及保 護膜115兩層係用做閘排線1U的上層及閉排線Ul，像素 電極106下方”去除㈣"118區域的隔離層係僅間隔離層 114構成。 、 第14圖係第13圖第四實施例之薄膜電晶體陣列製程 中，各步驟的剖面示意圖《請參考第14圖，本發明第四實 施例將說明如下。 金屬層（如Cr或A1)形成的閘排線丨〗丨及閘極〗〇1係定 義於玻璃基底100上，而儲存電容電極108則在同一定義步 驟中形成（第14a圖）。 待依序形成閘隔離層114、a-Si (I)的通道層1〇2及a-Si(n+)的接觸層107後’蚀刻半導體層（第14b圖）以去除接觸 區域（内連閘層及汲層）的閘隔離層114。 隨後’以金屬層，如Cr或A1’形成閘極〗〇卜汲極1〇3、 源極104及汲排線112(第14c圖）。 隨後’形成保護膜115 ’及在形成通孔11〇以内連源極 104及像素電極106的步驟中，只有像素電極下方區域ι18 的保護膜係同時去除(調整餘刻速率同時），使閘極1〇1或儲 24 本纸張尺度適用中舀國家標準（CNS)A4規格（210 X297公釐） II --^ M ------.{^_曹---I---* (請先閲讀背面之注意事項再填寫本頁} 425719 五 經濟部智慧財產局員工消費合作社印契 存 A7 曰|°4日1岌1〇)8可不受影響（第Md圖及ik圖）。 像素電極106係内連源極104、並得到薄膜電晶體陣列 基底（第3f圖）。至於結構及製造方法則與第—實施例相同。 在本發明第四實施例中，由於像素電極下之隔離層僅由 閘隔離層1Η形成，剩餘非結晶矽（因島狀步驟中定義缺陷所 造成）可以去除。降低了半亮點缺陷（在内連;及排線112及 像素電極106時，因内連汲排線112及像素電極106間寄生 電容增加而產生）的發生，並使廢棄率壓縮、產量增加。 在本發明第四實施例中，汲金屬的任何薄剩餘定義層可 在蝕刻保護膜後浸入蝕刻液體一短時間以去除，如此，或層 可免於大幅蝕刻。 另外，在本發明第四實施例中’只有像素電極下方區域 118之保護膜係在形成通孔ιι〇(内連源極1〇4及像素電極 106)的定義步驟中蝕刻去除。因此，定義步驟的數目與習知 方法相同’不會使製程複雜化。 更者，由於汲排線112及像素電極106間之隔離保護膜 115 ’如邊界分離層，與第一實施例相同，因此可降低亮害 點缺陷（導因於汲排線112及像素電極106間的短路現象）的 發生。 同時，本發明第四實施例可應用於獨立型的儲存電容電 極系統。不過’本發明當然可以應用在儲存電容電極型，其 中’儲存電容電極同時用做閘極。在這個例子中，儲存電容 電極的金屬層區域可以壓縮至最小《由於汲排線112及像素 電極106係形成於不同層，因此像素電極的區域可以增加， 25 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） i I I I--—lull ^ ---- ----訂 - ------1··"、 "r C請先閱讀背面之注意事項再填寫本 4 25 71 A7 B7 五、雜日m 本發明並不限於上述實施例。舉例來說’閘極，儲存電 谷電極或源/汲極可以其他材料或組合層形成。閘隔離層或保 護膜可以各種隔離層或複合層形成。 本發明的效應總結如下，但並不限定本發明。 根據本發明，如上述，下列優點可以達成： (1) 根據本發明，由於像素電極下之閘隔離層，整個或 沿淡排線縱向延伸之區域，係在触刻接觸孔時同時去除，因 島狀步驟之定義缺陷而得之剩餘非結晶J5夕可以去除。因此， 在本發明中，半亮點之點缺陷，因内連汲排線及像素電森所 生之耦合電容所致，可以降低廢棄率以提高產量。 (2) 另外’根據本發明的方法，由於閘隔離層的閘極（或 閘隔離層沿汲排線延伸之縱向區域）下整個閘隔離層係以形 成通孔（内連問極金屬層及形成源極、汲極、汲排線的金屬層） 之同一定義步驟蝕刻去除，定義步驟的數目與習知方法相 同，不會使製程複雜化。 (3) 更者，根據本發明，由於汲排線及像素電極間延伸 有保護膜，如隔離/邊界分離層，此結構可降低亮黑點（因汲 排線及像素電極間短路所致）之點缺陷。再者，由於汲排線及 像素電極係形成於不同層，像素電極的區域可以增加，同時 增加開口率。 雖然本發明已以較佳實施例揭露如上’然其並非用以限 定本發明，任何熟習此技藝者，在不脫離本發明之精神和範 圍内，當可做更動與潤飾，因此本發明之保護範圍當視後附 26 本紙張尺度適用中®國家標準（CNS)A4規格（2〗〇 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 裝 !| 訂---------^* . 經濟部智慧財產局員工消費合作社印製 425719 A7 B7 五、鄕戰“範“所界定者為準 >* (請先閱讀f面之注意事項再填寫本頁) • L ' · I ----I I 訂--------- 經濟部智慧財產局員工消費合作杜印製 27 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 充 '補 Η 9 2 Μ8. 年89. 5 2 4 9 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 28 六、申請專利範圍 1.一種薄膜電晶體陣列，包括一陣列之： 薄膜電晶體’各具有一閘極、一閘隔離層、—通道層 一接觸層、一汲極、一源極及一透明玻璃基底上之保護膜， 及 、 像素電極，位於該保護膜上且經該保護膜之—開電 連該源極，一儲存電容電極形成於該閘極同層且相對各像素 電極， “ 其中，該像素電極之一隔離層，由該閘隔離層及該保護 膜組成且位於各像素之像素電極及該玻璃基底間，只以該保 護膜形成於至少一部分區域。 > ' 2·—種薄膜電晶體陣列，包括一陣列之： 薄膜電晶體，各具有一閘極'一閘隔離層、一通道層、 一接觸層、一汲極、一源極及一透明玻璃基底上之保護膜， 及 像素電極，位於該保護膜上且經該保護膜之一開口部電 連該源極，一儲存電容電極形成於各像素電極及前級閘排線 之間， 其中，該像素電極之一隔離層，由該閘隔離層及該保護 膜組成且位於各像素之像素電極及該玻璃基底間，只以該保 護膜形成於至少一部分區域。 3. 如申請專利範圍第丨項所述的薄膜電晶體陣列，其 中，該像素電極之隔離層只以該保護膜形成於沿該像素電極 侧邊延伸之一縱向區域。 4. 如申請專利範圍第2項所述的薄膜電晶體陣列，其 卜紙張尺度適用中國國家標準(CNS)A4規格(210 X 29?公爱) --------- — — — — --I —--— ~A ctt先聞讀背面之注意事項再填寫本頁) 9 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 中，該像素電極之隔離層只以該保護膜形成於沿該像素電極 側邊延伸之一縱向區域。 5. —種薄膜電晶體陣列，包括一陣列之： 薄膜電晶體，各具有一閘極、一閘隔離層、一通道層、 一接觸層' 一汲極、一源極及一透明玻璃基底上之保護膜’ 及 . 像素電極，位於該保護膜上且經該保護膜之一開口部電 連該源極，一儲存電容電極形成於該閘極同層且相對各像素 電極， 其中，該像素電極之一隔離層，由該閘隔離層及該為護 膜組成且位於各像素之像素電極及該玻璃基底間，只以該閘 隔離層形成於至少一部分區域。 6. —種薄膜電晶體陣列，包括一陣列之： 薄膜電晶體，各具有一閘極、一閘隔離層 '一通道層、 一接觸層、一汲極、一源極及一透明玻璃基底上之保護膜， 及 像素電極，位於該保護膜上且經該保護膜之一開口部電 連該源極，一儲存電容電極形成於各像素電極及前級閘排線 之間， 其中，該像素電極之一隔離層，由該閘隔離層及該保護 膜組成且位於各像素之像素電極及該玻璃基底間，只以該閘 隔離層形成於至少一部分區域。 7. 如申請專利範圍第5項所述的薄膜電晶體陣列，其 中，該像素電極之隔離層只以該閘隔離層形成於沿該像素電 __29 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------ 裝-----—It訂---------線 (請先閱讀背面之注意事項再填寫本頁) 7 1 9 Asses 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 極側邊延伸之一縱兩區域。 8. 如申請專利範圍第6項所述的薄膜電晶體陣列*其 中，該像素電極之隔離層只以該閘隔離層形成於沿該像素電 極侧邊延伸之一縱向區域。 9. 一種薄膜電晶體陣列的製造方法，包括： 於一透明玻璃基底上定義一閘極及一儲存電容電極， 依序形成一閘隔離層、一本徵半導體之非結晶矽通道層 及一η型半導體之非結晶矽接觸層， 定義該非結晶矽層至一島狀， 於該閘隔離層中形成一通孔以内連形成該閘極之备屬 層及形成一汲極、一源極及一圖像信號線之金屬層， 形成該汲極及該源極， 提供一保護膜並於該保護膜中形成一通孔以内連一像 素電極及該源極*及 形成該像素電極以内連該源極， 其中，該像素電極之該閘隔離層至少一部分區域，位於 各像素之像素電極及該玻璃基底間且由該閘隔離層及該保 護膜組成，係使用於該閘隔離層中形成該通孔以内連形成該 閘極之金屬層及形成該汲極、該源極及該圖像信號線之金屬 層的定義步驟去除。 10. —種薄膜電晶體陣列的製造方法，包括： 於一透明玻璃基底上定義一閘極及一儲存電容電極， 依序形成一閘隔離層、一本徵半導體之非結晶矽通道層 及一η型半導體之非結晶矽接觸層， _30_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）~ ' " I —------ - -- 裝—--订---------玫 - - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 425719 _§___ 六、申請專利範圍 疋義3亥非結晶梦層至一島狀， 於該閘隔離層中形成一通孔以内連形成該閘極之金屬 層及形成一汲極、一源極及一圖像信號線之金屬層， 形成該汲極及該源極， 提供一保護膜並於該保護膜中形成一通孔以内連一像 素電極及該源極，及 形成該像素電極以内連該源極， 其中，該像素電極之該保護膜至少一部分區域，位於各 像素之像素電極及該玻璃基底間且由該閘隔離層及該保護 膜組成，係用形成該通孔以内連該像素電極及該源極的‘義 步驟去除。 11，一種薄膜電晶體陣列的製造方法，包括： 在形成接觸的步驟中，將一閘隔離層之部分區域，位於 一透明玻璃基底及一像素電極間且用做該像素電極的一隔 離層，沿一保護膜蝕刻去除， 同時移動剩餘的非結晶带’垂叠於一 j:及排線/一閘排線及 一像素電極間，該剩餘的非結晶矽是在反相交錯非結晶矽薄 膜電晶體的形成過程中，因島狀形成步驟的定義缺陷而產 生。 12-—種顯示器裝置，具有閛排線，汲排線及位於一透 明基底上之薄膜電晶體陣列， 該薄膜電晶體陣列包括一陣列之： 薄膜電晶體，各具有一閘極、一閘隔離層、一通道層、 一汲極、一源極及該基底上之保護膜，及 ___31 紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐) -----------— I I ^ n ^ n I 1· ^ I ^ · I I n I ϊ I I · n I ^ t I I I a - (請先閲讀背面之注意事項再填寫本頁) A8B8C8D8 425719 六、申請專利範圍 像素電極，位於該保護膜上且電連該源極， 一儲存電容電極形成於該基底上且相對各像素電極， 其中，該像素電極之一隔離層，由該閘隔離層及該保護 膜組成且位於各像素之像素電極及該基底間，以該保護膜形 成於相鄰該些閘排線及/或該些汲排線之至少一部分區域。 13_ —種顯示器裝置，具有閘排線，汲排線及位於一透 明基底上之薄膜電晶體陣列， 該薄膜電晶體陣列包括一陣列之： 薄膜電晶體’各具有一閘極、一閘隔離層、一通道層、 一汲極、一源極及該基底上之保護膜，及 2 像素電極’位於該保護膜上且電連該源極， 一儲存電容電極形成於各像素電極及前級閘排線之 間， 其中’該像素電極之一隔離層，由該閘隔離層及該保護 膜組成且位於各像素之像素電極及該玻璃基底間，以該保護 膜形成於相鄰該些閘排線及/或該些沒排線之至少一部分區 域。 14. 如申請專利範圍第12項所述的顯示器裝置，其令， 該像素電極之隔離層只以該保護膜形成於沿該像素電極側 邊延伸之一縱向區域β 15. 如申請專利範圍第13項所述的顯示器裝置，其中， 該像素電極之隔離層只以該保護膜形成於沿該像素電極側 邊延伸之一縱向區域。 16. —種顯示器裝置，具有閘排線，汲排線及位於一透 32 本紙張又度適用^國闺家標準（CNS)A4規格（210x297 &釐) * ---------- ------------Μ • It n n 訂------"丨 r . (請先閱讀背面之注項再填寫本頁> 經濟部智慧財產局員工消費合作社印製 5 2 4 9 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 明基底上之薄膜電晶體陣列， 該薄膜電晶體陣列包括一陣列之： 薄膜電晶體，各具有一閘極、一閘隔離層、一通道層、 一接觸層、一汲極、一源極及一透明玻璃基底上之保護膜， 及 像素電極，位於該保護膜上且經該保護膜之一開口部電 連該源極，一儲存電容電極形成於該閘極同層且相對各像素 電極， 其中，該像素電極之一隔離層，由該閘隔離層及該保護 膜組成且位於各像素之像素電極及該基底間，只以該閘(4離 層形成於相鄰該些閘排線及/或該些汲排線之至少一部分區 域。 17. —種顯示器裝置，具有閘排線，汲排線及位於一透 明基底上之薄膜電晶體陣列， 該薄膜電晶體陣列包括一陣列之： 薄膜電晶體，各具有一閘極、一閘隔離層、一通道層、 一汲極、一源極及該基底上之保護膜，及 像素電極，位於該保護膜上且電連該源極， 一儲存電容電極形成於各像素電極及前級閘排線之 間， 其中，該像素電極之一隔離層，由該閘隔離層及該保護 膜組成且位於各像素之像素電極及該基底間，以該保護膜形 成於相鄰該些閘排線及/或該些汲排線之至少一部分區域。 18. 如申請專利範圍第16項所述的顯示器裝置，其中， 33 _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------- 裝·--------訂----III-- (請先閲讀背面之注意事項再填窝本頁) 隔離層只以該保 ， i ---—- 護膜形成於沿該像素電極侧 4257 1 9 A8 B8 C8 D8
    邊延伸之一縱向區域„ ί9·如申請專利範圍第17項所述的顯示器裝置，其中， k像素電極之隔離層只以該保護膜形成於沿該像素電 邊延伸之—縱向區域。 8_ =20.如申請專利範圍第14項所述的顯示器裝置，其中 該縱=區域係形成以抑制職減/ff1排線及該像素電極間 21.如申請專利範圍第15項所述的顯示器裝置，复 該縱向區域係形成讀制紐排線/_ 雷二’ 的電容耦合。 次1豕I電柽間 22·如申請專利範圍第16項所述的顯示器 該縱向區域係形成以抑制該汲排線/間排 ，其中， 的電容搞合。 ㈣像素電極間 23·如申請專利範圍第17項所述的 該縱向區域係形成以抑制該汲排線/閘 ，其中， 的電容耦合。 線及該像素電極間 --------‘裝 I I I 1 - I 訂— I I I I 線 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裂 34 本紙張尺度逋用中國國家梯準（CNS ) A4说格（210X297公釐）
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202927B2 (en) 2001-10-04 2007-04-10 Seiko Epson Corporation Electrooptic device comprising a silicon nitride film formed directly on the data lines and not existent on a side face of contact holes

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69942442D1 (de) * 1999-01-11 2010-07-15 Semiconductor Energy Lab Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP3505445B2 (ja) * 1999-08-30 2004-03-08 シャープ株式会社 液晶表示装置及びその製造方法
KR100653467B1 (ko) * 1999-12-24 2006-12-04 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터-액정표시소자의 제조방법
TW594135B (en) * 2000-01-29 2004-06-21 Chi Mei Optorlrctronics Co Ltd Wide viewing-angle liquid crystal display and the manufacturing method thereof
US6838696B2 (en) * 2000-03-15 2005-01-04 Advanced Display Inc. Liquid crystal display
JP4966444B2 (ja) * 2000-11-10 2012-07-04 ゲットナー・ファンデーション・エルエルシー Ｔｆｔ液晶表示装置
KR100425859B1 (ko) * 2001-05-31 2004-04-03 엘지.필립스 엘시디 주식회사 박막 트랜지스터 표시소자의 반도체층 패턴 불량 수리방법
US7133098B2 (en) * 2002-10-16 2006-11-07 Chi Mei Optoelectronics Corp. Liquid crystal display including array of protrusions in a broken zigzag pattern all formed within area of light-shielding matrix
KR101198218B1 (ko) * 2006-06-19 2012-11-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법
KR101456946B1 (ko) 2008-01-10 2014-10-31 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
CN101566766A (zh) * 2008-04-23 2009-10-28 深超光电（深圳）有限公司 画素布局结构及其制造方法
JP5381244B2 (ja) * 2009-03-31 2014-01-08 大日本印刷株式会社 薄膜トランジスタアレイの製造方法及び表示装置
CN105679763A (zh) * 2016-01-05 2016-06-15 深圳市华星光电技术有限公司 一种阵列基板及其制作方法、显示面板
CN109767736B (zh) * 2019-03-05 2020-12-01 重庆京东方光电科技有限公司 一种显示面板、显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3009438B2 (ja) * 1989-08-14 2000-02-14 株式会社日立製作所 液晶表示装置
KR970009491B1 (ko) * 1989-11-30 1997-06-13 가부시끼가이샤 도시바 배선재료와 이를 이용한 전자장치 및 액정표시장치
JP3239504B2 (ja) * 1993-01-13 2001-12-17 富士通株式会社 薄膜トランジスタマトリクスの製造方法
JPH07325314A (ja) * 1994-05-31 1995-12-12 Sanyo Electric Co Ltd 液晶表示装置
KR100205388B1 (ko) * 1995-09-12 1999-07-01 구자홍 액정표시장치 및 그 제조방법
JPH09127548A (ja) * 1995-10-30 1997-05-16 Sharp Corp 液晶表示装置
US5731216A (en) * 1996-03-27 1998-03-24 Image Quest Technologies, Inc. Method of making an active matrix display incorporating an improved TFT
TWI255957B (en) * 1999-03-26 2006-06-01 Hitachi Ltd Liquid crystal display device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202927B2 (en) 2001-10-04 2007-04-10 Seiko Epson Corporation Electrooptic device comprising a silicon nitride film formed directly on the data lines and not existent on a side face of contact holes

Also Published As

Publication number Publication date
JPH10339888A (ja) 1998-12-22
KR100275650B1 (ko) 2001-01-15
US6121632A (en) 2000-09-19
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JP3270361B2 (ja) 2002-04-02

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