KR100275650B1 - 박막 트랜지스터 어레이 및 그 제조 방법 - Google Patents

박막 트랜지스터 어레이 및 그 제조 방법 Download PDF

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스스무 오히
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명은 고-품질의 박막 트랜지스터 어레이를 개시한다. 결함있는 패턴닝에 기인하여 발생된 잔여 a-Si를 동시에 제거하기 위해 픽셀 전극 아래의 게이트 절연막은 그 전체적으로 또는 드레인 버스 라인을 따라 연장된 슬릿을 따라 식각된다. 절연막은 드레인 버스 라인과 픽셀 전극 사이에 배치되어 그 두 층들 사이의 경계 분리층을 형성한다. 결함있는 패턴닝에 의해 발생된 잔여 a-Si와 드레인 버스 라인의 상호 접속에 따른 픽셀 전극들로의 용량성 커플링에 기인한 세미-브라이트 스폿들의 포인트 결점들의 발생을 감소시킴으로써 불량율이 억제된다.

Description

박막 트랜지스터 어레이 및 그 제조 방법
본 발명은 박막 트랜지스터에 관련된 것으로, 더 구체적으로는, 액티브 매트릭스 액정 디스플레이 패널에 유효하게 사용될 수 있는 박막 트랜지스터 어레이에 관한 것이다.
다음의 상세한 설명들은 본 발명의 연구중에 관련된 기술에 관하여 본 발명자들에 의해 주어졌다.
스위칭 장치로서 박막 트랜지스터(thin-film transistor, 'TFT')를 사용하는 액티브 매트릭스 타입 액정 디스플레이 장치는 TFT들의 매트릭스 어레이 및 픽셀 전극들을 포함하는 TFT 기판과, 액정 물질을 사이에 두고 TFT 기판에 대향하게 배치된 대향 기판 전극으로써 구성된다. 대향 기판 전극은 광 차폐막(소위 블랙 매트릭스(black matrix), 컬러 필터 및 공통 전극을 포함한다.
도 15는 전형적인 박막 트랜지스터 어레이의 한 픽셀에 대한 구조를 나타낸 평면도이고, 도 16은 도 15의 G-G' 라인을 따라 취한 단면도이다. 이 구조는 제1 종래기술로서 참조된다.
도 15 및 도 16을 참조하여, 제1 종래 기술의 구조가 설명된다.
액티브 장치로서 TFT를 사용하는, 액티브 매트릭스 타입 액정 디스플레이 장치는 게이트 구동기로부터 수평 방향으로 배선된 게이트 버스 라인(111)과 소오스 구동기로부터 수직 방향으로 배선된 드레인 버스 라인(112)이 각각 TFT 장치의 게이트 전극(101) 및 드레인 전극(103)에 접속되고 픽셀 전극(106)이 TFT 장치의 소오스 전극(104)에 접속된 구조를 갖는다.
주어진 게이트 라인(111)이 하이(high)로 되면, 이 게이트 버스 라인(111)에 접속된 TFT들이 일제히 턴온(turn on)된다. 이 TFT에 접속된 픽셀 전극(106)은 드레인 버스 라인(112)에 인가되는 신호 전압으로 챠지(charge)된다.
그런 다음 만일 게이트 버스 라인(111)이 로우(low)로 되면, 온-상태에 있는 TFT가 턴오프(turn off)된다. 그러나, 픽셀 전극(106)은 그 챠징 전압을 계속 유지한다. 이렇게 유지된 전압은 해당 TFT가 다시 온(on)되는 경우 다음 신호 전압에 의해 재기록된다.
이러한 TFT 기판을 사용하는 액티브 매트릭스 타입 액정 디스플레이 장치가 만족할 만한 품질의 디스플레이를 만들려면, 픽셀 전극(106)이 챠징 전압을 다음 재기록 때까지 충분히 유지하는 것이 필요하다.
도 17은 도 16에 도시된 전형적인 박막 트랜지스터 어레이(제1 종래 기술)를 제조하는 공정을 단계별로 나타낸 단면도이다. 도 17을 참조하여, 제1 종래 기술에 따른 제조 방법이 설명된다.
Cr 또는 Al로 된 금속막에 의해 형성된 게이트 전극(101)은, 도 17a에 도시된 바와 같이, 유리 기판(100) 상에 패턴된다. 그 위에 게이트 절연막(114), 진성 반도체 아모퍼스 실리콘 'a-Si(I)'으로 된 채널층(102) 및 n+ 반도체 아모퍼스 실리콘'a-Si(n+)'으로 된 콘택트층(107)이 연속적으로 형성된다.
그런 다음 반도체막이 식각되고(도 17b) 게이트 층과 드레인 층을 상호 접속하는 콘텍트 영역의 게이트 절연막(114)이 패터닝에 의해 제거되어, 게이트 전극(101)을 형성하는 금속막과 드레인 전극(103), 소오스 전극(104) 및 드레인 버스 라인(112)을 형성하는 금속막을 상호 접속하기 위해, 도시되지 않은, 쓰루-홀(through-hole)이 형성된다.
게이트 전극(101)과 유사하게, 드레인 전극(103), 소오스 전극(104), 드레인 버스 라인(112) 및 픽셀 전극(106)이 형성되고( 도 17c 및 도 17d를 본다) 이어서 불용성막(115)이 형성되어 TFT 어레이 기판이 완성된다(도 17e를 본다).
한편, 게이트 전극(101)을 형성하는 패턴닝 단계 중에 저장 캐패시턴스 전극(108)이 게이트 전극(101)과 동시에 형성된다. 저장 캐패시턴스 전극(108)은 저장 캐패시턴스를 구성하기 위해 중간에서 캐패시턴스 절연막으로서 작동하는 게이트 절연막(114)을 경유하여 픽셀 전극(106)과 마주한다.
대향 기판 측은 도시되지 않은 유리 기판에 대해 반대-전극을 형성함으로써 제조된다.
최종적으로, 도시되지 않은 배향막들이 TFT 어레이 기판 및 대향 기판 상에 배향 처리를 거쳐 형성된 후, 봉합 패턴(sealing pattern)이 형성되고 그런 다음 기판들이 함께 스택되고(stacked), 열처리된다(fired).
열처리된 제품 내부로 도시되지 않은 액정이 주입되고, 주입구가 봉합되어 액정 패널을 완성한다. 이 액정 패널에 편광 플레이트, 구동 회로 및 캐이스가 첨가되어 액정 디스플레이 장치가 완성된다.
도 18은 저장 캐패시턴스가 그것과 게이트 전극 사이에 형성되는 것으로 특징되는 전형적인 박막 트랜지스터 어레이의 한 픽셀 구조를 나타낸 평면도이다(이 구조는 '제2 종래 기술'로서 참조된다). 이 구조에 있어서 패턴닝 단계들의 갯수 및 제조 방법은 도 17에 따라 설명한 제1 종래 기술의 그것들과 동일하다.
제1 종래 기술 및 제2 종래 기술에서 나타낸 구조의 TFT에 있어서, 드레인 버스 라인(112) 및 픽셀 전극(106)은 둘다 게이트 절연막(114) 위에서 각각 연장되는 도전막들이고 미리 지정된 거리 만큼 서로 떨어져 있다. 그러나, 만일 어떤 패턴닝 프로세스에서 잔여 패턴닝 문제점들이 생긴다면, 드레인 버스 라인(112)과 픽셀 전극(106) 사이에 단락이 일어나기 쉽다.
만일 드레인 버스 라인(112)과 픽셀 전극(106) 사이에 단락이 일어난다면, 픽셀 전극(106)의 챠징/디스챠징이 TFT의 온/오프 제어에 의해 제어될 수 없어서, 그 픽셀들이 브라이트-포인트 결점(bright-point defect)으로서 보이게 될 것이다.
이러한 단락을 줄이기 위해, 예를 들어, Kokai의 일본 특허 JP-A-7-325314에는, 도 19a에 도시된 바와 같이, 저장 캐패시턴스 전극(108)의 높이 차이에 의해, 저장 캐패시턴스 전극(108) 근처의 픽셀 전극(106)이, 도 19b에 나타낸 바와 같이, 잔여 a-Si(116)에 비해, 제한되거나 또는 쑥 들어가게 되는 액정 장치가 제안되어 있다. 그래서 드레인 버스 라인(112)와 픽셀 전극(106)이 잔여 a-Si(116)에 의해 도전성으로 되기 어려워진다. 그러나, 이 구조는 저장 캐패시턴스 전극(108)의 높이 차이에 기인할 수 있는 잔여 a-Si의 경우 이외에는 적용될 수 었다.
단락이 발생하는 것을 줄이기 위해 드레인 버스 라인(112) 및 픽셀 전극(106)이 그 사이에 배치된 절연막을 통해 박층화되는 TFT 구조가 또한 제안되었다. 도 20은 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 단락을 감소시키는데 목적을 둔 TFT 어레이의 한 픽셀의 구조를 나타낸 평면도이다. 도 21은 도 20의 H-H' 라인을 따라 취한 단면도이다(제3 종래 기술).
도 20 및 도 21을 참조하여, 제3 종래 기술의 구조가 설명된다.
제3 종래 기술에서는, 드레인 버스 라인(112)이 게이트 절연막(114) 상에 제공되는데 반해, 픽셀 전극(106)은 불용성막(115) 상에 형성된다. 드레인 버스 라인(112) 및 픽셀 전극(106)은 불용성막(115)에 의해 층을 토대로 분리된다.
도 22는 도 21에 도시된 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 단락을 줄이는데 목적을 둔 박막 트랜지스터 어레이(제3 종래 기술)의 제조 공정을 단계별로 나타낸 프로세스 도면이다. 도 22를 참조하여, 제3 종래 기술의 제조 방법이 설명된다.
유리 기판(100) 상에 Cr 또는 Al과 같은 금속막으로 된 게이트 전극(101)이 패턴되었고(도 22를 본다), 그 후 게이트 절연막(114), a-Si(I)로 된 채널층(102) 및 a-Si(n+)로 된 콘택트층(107)이 연속적으로 형성된다.
그런 다음 반도체층이 식각되고(도 22를 본다) 게이트층과 드레인층을 상호 접속하는 콘택트 영역의 게이트 절연막(11)을 제거하는 패턴닝 단계가, 게이트 전극(101)을 형성하는 금속막과 소오스 전극(104) 및 드레인 버스 라인(112)을 형성하는 금속막을 상호 접속하기 위한, 도시되지 않은, 쓰루-홀을 형성하기 위해 수행된다.
그런 다음, 게이트 전극(101)과 유사하게, Cr 또는 Al과 같은 금속층으로 된 드레인 전극(103), 소오스 전극(104) 및 드레인 버스 라인(112)이 도 22c와 같이 형성된다.
그런 다음 불용성막(115)이 그 위에 형성되고 소오스 전극(104) 및 픽셀 전극(106)을 상호 접속하는 쓰루-홀(110)이 제공된다(도 22d). 그런 다음 픽셀 전극(106)이 형성되어 TFT 어레이 기판이 제공된다(도 22e). 이러한 구조에서, 저장 캐패시턴스 전극(108)이 게이트 전극(101)을 형성하는 패터닝 프로세스에 의해 게이트 전극(101)과 동시에 형성된다. 패턴닝 단계들의 갯수는 제1 종래 기술에 사용된 것과 동일하다.
제3 종래 기술에서와 같이 드레인 버스 라인(112)과 픽셀 전극(106) 사이에 단락이 발생하는 것을 줄이고 저장 캐패시턴스 전극이 동시에 게이트 전극과 같은 역할을 하는 것으로 특징되는 또 다른 종래 기술(제4 종래 기술)이 도 23에 평면도로서 도시된다. 도 9는 도 23의 라인 D-D'를 따라 취해진 단면도를 나타낸다. 패턴닝 단계들의 갯수는 제3 종래 기술에서 사용된 것과 동일하다(도 22를 본다).
제3 및 제4 종래 기술들의 효과를 설명하기 위해, 도 24는 픽셀 상에 a-Si 잔여물 발생 상태를 평면도로 나타낸다. 도 25는 도 24의 라인 I-I'를 따라 취해진 단면도를 나타낸다.
상술한 종래 기술에서, 드레인 버스 라인(112) 및 픽셀 전극(106)은 불용성막(115)에 의해 층 상으로 분리되기 때문에, 각 패턴닝 단계들 중에 패턴닝 결점이 발생하는 경우에 조차도 드레인 버스 라인(112)과 픽셀 전극(106) 사이에 단락이 발생하지 않는다. 이것은 포인트 결점들, 즉 브라이트 및 다크 포인트들(brights and dark points)의 발생을 줄인다.
그러나, 드레인 버스 라인(112)과 픽셀 전극(106)이 층 상으로 서로 분리된 이러한 구조에서 조차도, 도 26에 도시된 바와 같은 패턴닝 결점들이 발생하면 a-Si와 같은 도전성 이물질이 남는다. 더우기 픽셀 전극(106)과 접촉된 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 기생 캐패시턴스 Ca가 증가된다. 만일 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 기생 캐패시턴스가 존재한다면, 픽셀의 유지된 전압 Vp가 다음 방정식에 의해 나타낸 바와 같이 변조된다(△Vp).
△Vp = (Ca/Ct) △VD
여기서, Ca : 드레인-대-픽셀 캐패시턴스
Ct : 픽셀의 토탈 캐패시턴스
△Vp : 픽셀의 전압 변조
△VD : 드레인 진폭.
만일 드레인-대-픽셀 용량 Ca가 그 사이에 배치된 도전성 이물질에 의해 증가된다면, 픽셀 전압이 정규 픽셀들에 대한 것에 비해 2×△Vp 만큼 낮아져서, 세미-브라이트 스폿들(semi-bright spots)의 포인트 결점들이 증가되는 경향이 있다.
상술한 제3 및 제4 종래 기술들의 구조에서, 드레인 버스 라인과 픽셀 전극 사이의 단락을 억제하기 위해 드레인 버스 라인과 픽셀 전극이 층상으로 분리되고, 잔여 a-Si가 만일 도 24 및 도 25에 도시된 바와 같이 발생되면, 잔여 a-Si가 드레인 버스 라인(112)에 전기적으로 접속되기 때문에, 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 기생 캐패시턴스가 증가되어 최적의 밝기를 갖지 않는 세미-브라이트 스폿들인 포인트 결점들이 증가된다.
그리하여 본 발명의 목적은 드레인 버스 라인과 픽셀 전극 사이의 단락에 기인할 수 있는 브라이트 및 다크 스폿들의 포인트 결점들의 발생이 줄어들 수 있는 트랜지스터 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 패턴닝 결점들에 의해 발생된 잔여 a-Si가 패턴닝 단계들 갯수의 증가없이 제거될 수 있는 트랜지스터 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 제품 생산의 손실을 줄이기 위해, 그리고 제품의 품질을 향상하기 위해, 잔여 a-Si가 드레인 버스 라인에 전기적으로 접속함으로써 유발된 드레인 버스 라인과 픽셀 전극 사이의 증가된 기생 캐패시턴스에 기인할 수 있는 브라이트 및 다크 스폿들의 포인트 결점들이 줄어들 수 있는 트랜지스터 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 명세서 전체에서 명백해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 아레이의 평면도.
도 2는 도 1의 A-A'라인을 따라 취한 단면도.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이의 제조 공정을 나타낸 단면도.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터를 나타내고, 특히 잔여 a-Si의 발생을 나타낸 평면도.
도 5는 도 4의 B-B' 라인을 따라 취한 단면도.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이의 평면도.
도 7은 도 6의 C-C' 라인을 따라 취한 단면도.
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이의 평면도.
도 9는 도 8 및 도 22의 D-D' 라인을 따라 취한 단면도.
도 10은 본 발명의 제3 실시예를 나타내며 특히 잔여 a-Si의 발생 상태를 나타낸 평면도.
도 11은 도 10의 E-E' 라인을 따라 취한 단면도.
도 12는 본 발명의 제4 실시예에 따른 박막 트랜지스터 어레이를 나타낸 평면도.
도 13은 도 12의 F-F' 라인을 따라 취한 단면도.
도 14는 본 발명의 제4 실시예에 따른 박막 트랜지스터 어레이 제조 공정을 나타낸 단면도.
도 15는 제1 종래 기술에 따른 액티브 매트릭스 타입의 액정 디스플레이 장치의 픽셀을 나타낸 평면도.
도 16은 도 15의 G-G' 라인을 따라 취한 단면도.
도 17은 제1 종래 기술의 제조 공정을 나타낸 단면도.
도 18은 제 2 종래 기술에 따른 액티브 매트릭스 타입의 액정 디스플레이 장치를 나타낸 평면도.
도 19는 Kokai의 일본 특허 JP-A-7-325314의 구조를 나타낸 도면.
도 20은 제3 종래 기술에 따른 액티브 매트릭스 타입 액정 디스플레이 장치의 픽셀을 나타낸 평면도.
도 21은 도 20의 H-H' 라인을 따라 취한 단면도.
도 22는 제3 종래 기술의 제조 공정을 나타낸 단면도.
도 23은 제4 종래 기술에 따른 액티브 매트릭스 타입의 액정 디스플레이 장치의 픽셀을 나타낸 평면도.
도 24는 잔여 a-Si가 발생된 상태를 나타낸 제4 종래 기술의 평면도.
도 25는 도 24의 I-I' 라인을 따라 취한 단면도.
도 26은 잔여 a-Si에 의해 세미-브라이트 스폿들이 발생하는 원리를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 유리 기판
101 : 게이트 전극
102 : 채널층
103 : 드레인 전극
104 : 소오스 전극
106 : 픽셀 전극
107 : 콘택트막
108 : 저장 캐패시턴스 전극
110 : 쓰루-홀
111 : 게이트 버스 라인
112 : 드레인 버스 라인
114 : 게이트 절연막
115 : 불용성막
116 : 잔여 a-Si
117 : 제거 패턴
본 발명의 일 특징에 따르면, 매트릭스 어레이를 포함하는 박막 트랜지스터 어레이를 제공하되, 매트릭스 어레이는 투명한 유리 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극에 전기적으로 접속된 픽셀 전극들을 포함하고, 그리고 픽셀 전극 각각에 대향하는 게이트 전극과 같은 층 상에는 저장 캐패시턴스 전극이 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치되는 픽셀 전극용 절연막은 적어도 일부 영역에서 불용성막에 의해서만 형성된다는 데에 개선점이 있다.
본 발명의 제2 특징에 따르면, 매트릭스 어레이를 포함하는 박막 트랜지스터 어레이를 제공하되, 매트릭스 어레이는 투명한 유리 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들과, 그리고 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극과 전기적으로 접속된 픽셀 전극들을 포함한다. 각 픽셀 전극과 이전 단의 게이트 버스 라인 사이에는 저장 캐패시턴스가 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치되는 픽셀 전극용 절연막은 적어도 일부 영역이 불용성막에 의해서만 형성된다는 데에 개선점이 있다.
본 발명의 제3 특징에 따르면, 픽셀 전극용 절연막이 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서 불용성막에 의해서만 형성되는 박막 트랜지스터 어레이를 제공하는 것이다.
본 발명의 제4 특징에 따르면, 매트릭스 어레이를 포함하는 박막 트랜지스터를 제공하되, 매트릭스 어레이는 투명한 유리 기판상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극에 전기적으로 접속된 픽셀 전극들을 포함한다. 픽셀 전극 각각에 대향하기 위해 게이트 전극과 같은 층상에 저장 캐패시턴스 전극이 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치된 픽셀 전극용 절연막이 적어도 일부 영역에서 게이트 절연막에 의해서만 형성된다는 데에 개선점이 있다.
본 발명의 제5 특징에 따르면, 매트릭스 어레이를 포함하는 박막 트랜지스터 어레이를 제공하되, 매트릭스 어레이는 투명한 유리 기판 상의 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극과 전기적으로 접속된 픽셀 전극들을 포함한다. 각 픽셀 전극과 이전 단의 게이트 버스 라인 사이에는 저장 캐패시턴스가 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치된 픽셀 전극용 절연막이 적어도 일부 영역에서 게이트 절연막에 의해서만 형성된다는 데에 개선점이 있다.
본 발명의 제6 특징에 따르면, 상기 제4 및 제5 특징들에 따른 박막 트랜지스터 어레이를 제공하되, 픽셀 전극용 절연막은 픽셀 전극의 측면을 따라 연장된 슬릿 영역 내에는 게이트 절연막에 의해서만 형성된다.
상기 목적을 달성하기 위한, 본 발명의 제7 특징에 따르면, 제1 박막 트랜지스터 어레이 제조 방법을 제공하되, 이 방법은: 투명한 유리 기판 상에 게이트 전극 및 저장 캐패시턴스 전극을 패턴닝하는 단계와, 게이트 절연막, 진성 반도체의 아모퍼스 실리콘으로 된 채널층, 그리고 n-타입 반도체의 아모퍼스 실리콘으로 된 콘택트 층을 연속적으로 형성하는 단계를 포함한다. 이 방법은 또한 아모퍼스 실리콘층을 섬 모양으로 패턴닝하는 단계와, 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 비디오 신호 라인을 형성하는 금속막을 상호 접속하기 위해 게이트 절연막에 쓰루-홀을 형성하는 단계와, 드레인 전극 및 소오스 전극을 형성하는 단계를 더 포함한다. 이 방법은 또한, 불용성막을 제공하는 단계와, 픽셀 전극과 소으스 전극을 상호 접속하기 위해 불용성막에 쓰루-홀을 형성하는 단계와, 그 위에 소오스 전극에 접속하도록 픽셀 전극을 형성하는 단계를 더 포함한다.
이 방법에서, 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치되고 게이트 절연막 및 불용성막으로 구성된, 픽셀 전극을 위한 절연막의 적어도 일부 영역의 게이트 절연막은, 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 비디오 신호 라인을 형성하는 금속막을 상호 접속하는 역할을 하는 쓰루-홀을 형성하는데 사용된 패턴닝 프로세스와 같은 패턴닝 프로세스에 의해 제거된다.
본 발명의 제8 특징에 따르면, 제2 박막 트랜지스터 어레이 제조 방법을 제공하되, 이 방법은: 투명한 유리 기판 상에 게이트 전극 및 저장 캐패시턴스 전극을 패턴닝하는 단계와, 게이트 절연막, 진성 반도체의 아모퍼스 실리콘으로 된 채널층, 그리고 n-타입 반도체의 아모퍼스 실리콘으로 된 콘택트 층을 연속적으로 형성하는 단계를 포함한다. 이 방법은 또한 아모퍼스 실리콘층을 섬 모양으로 패턴닝하는 단계와, 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 비디오 신호 라인을 형성하는 금속막을 상호 접속하는 역할을 하는 쓰루-홀을 게이트 절연막에 형성하는 단계와, 드레인 전극 및 소오스 전극을 형성하는 단계를 더 포함한다. 이 방법은 또한, 불용성막을 제공하는 단계와, 픽셀 전극과 소오스 전극을 상호 접속하기 위해 불용성막에 쓰루-홀을 형성하는 단계와, 그 위에 소오스 전극에 접속하도록 픽셀 전극을 형성하는 단계를 더 포함한다.
이 방법에서, 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치되고 게이트 절연막 및 불용성막으로 구성된, 픽셀 전극을 위한 절연막의 적어도 일부 영역의 불용성막은, 픽셀 전극과 소오스 전극을 상호 접속하기 위해 채택된 쓰루-홀을 형성하는데 사용된 패턴닝 프로세스와 같은 패턴닝 프로세스에 의해 제거된다.
본 발명에 따르면, 드레인 버스 라인 또는 게이트 버스 라인과 픽셀 전극 사이에 오버랩되는 잔여 a-Si가 투명한 유리 기판과 픽셀 전극 사이에 배치된 게이트 절연막을 식각해 버림으로써 동시에 제거될 수 있어서, 포인트 결점들의 불합격율을 억제하여 생산율을 향상시킨다. 게이트 절연막은 통상적으로 픽셀 전극을 위한 절연막으로서 기능을 해왔다.
본 발명의 다른 특징에 따르면, 예를 들어 픽셀 전극들과 그에 이웃하는 버스 라인들 사이의 경계 영역에 남은 잔여 a-Si층과 같은 결함있는 패턴닝으로부터 초래될 수 있는 용량성 커플링을 단절 또는 방해하는 경계분리층부 그리고/또는 슬릿부를 제공함으로써, 픽셀 전극들과 이웃의 버스 라인들( 예를 들어, 게이트 버스 라인들 그리고/또는 드레인 버스 라인들) 사이의 용량성 상호 접속이 줄어들 수 있다. 슬릿부는 예를 들어, 불용성막 또는 게이트 절연층 물질과 같은 절연층 물질로써 채워질 수 있다.
본 발명의 제9 특징에 따르면, 투명한 기판 상에 배치된 게이트 버스 라인들, 드레인 버스 라인들 및 박막 트랜지스터 어레이를 갖는 디스플레이 장치를 제공하되, 이 박막 트랜지스터 어레이는 매트릭스 어레이를 포함하고, 매트릭스 어레이는 기판 상에 게이트 전극, 게이트 절연막, 채널층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 소오스 전극과 전기적으로 접속된 픽셀 전극들을 포함한다. 각 픽셀 전극과 대향하는 기판 상에는 저장 캐패시턴스 전극이 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀 전극과 기판 사이에 배치된 픽셀 전극용 절연막은 적어도 게이트 버스 라인들 그리고/또는 드레인 버스 라인들과 이웃하는 일부 영역에서 불용성막에 의해서만 형성된다.
본 발명의 제10 특징에 따르면, 투명한 기판 상에 배치된 게이트 버스 라인들, 드레인 버스 라인들 및 박막 트랜지스터 어레이를 갖는 디스플레이 장치를 제공하되, 이 박막 트랜지스터 어레이는 매트릭스 어레이를 포함하고, 매트릭스 어레이는 기판 상에 게이트 전극, 게이트 절연막, 채널층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 소오스 전극에 전기적으로 접속된 픽셀 전극들을 포함한다. 그리고 각 픽셀 전극과 이전 단의 게이트 버스 라인 사이에는 저장 캐패시턴스가 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 기판 사이에 배치된 픽셀 전극용 절연막은 적어도 게이트 버스 라인들 그리고/또는 드레인 버스 라인들과 이웃하는 일부 영역에서 불용성막에 의해서만 형성된다.
본 발명의 제11 특징에 따르면, 투명한 기판 상에 배치된 게이트 버스 라인들, 드레인 버스 라인들 및 박막 트랜지스터 어레이를 갖는 디스플레이 장치를 제공하되, 이 박막 트랜지스터 어레이는 매트릭스 어레이를 포함하고, 매트릭스 어레이는 투명한 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극에 전기적으로 접속된 픽셀 전극들을 포함한다. 그리고 각 픽셀 전극과 대향하는 게이트 전극과 같은 층상에는 저장 캐패시턴스 전극이 제공된다. 여기서 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 기판 사이에 배치된 픽셀 전극용 절연막은 적어도 게이트 버스 라인들 그리고/또는 드레인 버스 라인들과 이웃하는 일부 영역에서 게이트 절연막에 의해서만 형성된다.
본 발명의 제12 특징에 따르면, 투명한 기판 상에 배치된 게이트 버스 라인들, 드레인 버스 라인들 및 박막 트랜지스터 어레이를 갖는 디스플레이 장치를 제공하되, 이 박막 트랜지스터 어레이는 매트릭스 어레이를 포함하고, 매트릭스 어레이는 기판 상에 게이트 전극, 게이트 절연막, 채널층, 드레인 전극, 소오스 전극 및 불용성막으로 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 소오스 전극에 전기적으로 접속된 픽셀 전극들을 포함한다. 그리고 각 픽셀 전극과 이전 단의 게이트 버스 라인 사이에는 저장 캐패시턴스가 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 기판 사이에 배치된 픽셀 전극용 절연막은 적어도 게이트 버스 라인들 그리고/또는 드레인 버스 라인들과 이웃하는 일부 영역에서 게이트 절연막에 의해서만 형성된다.
이하, 본 발명의 바람직한 실시예가 설명된다.
바람직한 형태에 있어서, 본 발명의 제1 박막 트랜지스터 어레이는, 투명한 유리 기판 상의 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 구성된 반전 스태거 a-Si 박막 트랜지스터들(inverted staggered a-Si)과, 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극에 전기적으로 접속된 픽셀 전극들의 매트릭스 어레이를 포함한다. 저장 캐패시턴스 전극은 픽셀 전극 각각에 마주하는 게이트 전극과 같은 층 상에 제공된다. 게이트 절연막(도 1의 114)과 불용성막(도 2의 115)을 포함하고, 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치되는 픽셀 전극용 절연막은 전체 영역 중 적어도 그 일부 영역이 불용성막(도 2의 115)에 의해서만 형성된다.
바람직한 실시예에 있어서, 본 발명의 제2 박막 트랜지스터 어레이는, 투명한 유리 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극에 전기적으로 접속된 픽셀 전극들의 매트릭스 어레이를 포함한다. 저장 캐패시턴스 전극은 각 픽셀 전극(도 6의 106)과 이전 단의 게이트 버스 라인(도 6의 111) 사이에 제공된다. 게이트 절연막과 불용성막을 포함하고, 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치되는 픽셀 전극용 절연막은 전체 영역 중 적어도 그 일부 영역이 불용성막에 의해서만 형성된다(도 7을 본다).
바람직한 실시예에 있어서, 본 발명의 제3 박막 트랜지스터 어레이는 제1 및 제2 실시예에 따른 박막 트랜지스터 어레이로서, 픽셀 전극용 절연막이 드레인 버스 라인에 이웃한 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서(도 8의 117) 불용성막에 의해서만 형성된다.
바람직한 실시예에 있어서, 본 발명의 제4 박막 트랜지스터 어레이는, 투명한 유리 기판상의 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극과 전기적으로 접속된 픽셀 전극들의 매트릭스 어레이를 포함한다. 저장 캐패시턴스 전극은 픽셀 전극 각각에 마주하기 위해 게이트 전극과 같은 층상에 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치된 픽셀 전극용 절연막은 적어도 일부 영역에서 게이트 절연막에 의해서만 형성된다(도 13을 본다).
바람직한 실시예에 있어서, 본 발명의 제5 박막 트랜지스터 어레이는, 투명한 유리 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 구성된 박막 트랜지스터들과, 불용성막 상에 배치되고 불용성막의 개구부를 경유하여 소오스 전극에 전기적으로 접속된 픽셀 전극들의 매트릭스 어레이를 포함한다. 저장 캐패시턴스는 각 픽셀 전극과 이전 단의 게이트 버스 라인 사이에 제공된다. 게이트 절연막과 불용성막을 포함하고 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치된 픽셀 전극용 절연막은 적어도 일부 영역에서 게이트 절연막에 의해서만 형성될 수 있다.
바람직한 실시예에 있어서, 본 발명의 제6 박막 트랜지스터 어레이는, 상기 제4 및 제5 실시예에 따른 박막 트랜지스터 어레이들로서, 픽셀 전극용 절연막이 드레인 버스 라인에 이웃한 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서 게이트 절연막에 의해서만 형성된다.
본 발명에 따른 제1 제조 방법은 다음의 단계들을 포함한다:
(a) 투명한 유리 기판 상에 게이트 전극 및 저장 캐패시턴스 전극을 패턴닝한다(도 3a를 본다).
(b) 게이트 절연막, 진성 반도체의 아모퍼스 실리콘으로 된 채널층, 그리고 n-타입 반도체의 아모퍼스 실리콘으로 된 콘택트 층을 연속적으로 형성하는 단계와, 아모퍼스 실리콘층을 섬 모양으로 패턴닝하는 단계(도 3b를 본다).
(c) 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 비디오 신호 라인을 형성하는 금속막을 상호 접속하기 위해 게이트 절연막에 쓰루-홀을 형성하는 단계(도 3c를 본다)
(d) 드레인 전극 및 소오스 전극을 형성하는 단계(도 3d를 본다).
(e) 불용성막을 제공하는 단계와, 픽셀 전극과 소오스 전극을 상호 접속하기 위해 불용성막에 쓰루-홀을 형성하는 단계(도 3e를 본다) 및
(f) 그 위에 소오스 전극에 접속하도록 픽셀 전극을 형성하는 단계(도 3f를 본다).
상기 단계들에 있어서, 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치되고 게이트 절연막 및 불용성막으로 구성된, 픽셀 전극용 절연막의 적어도 일부 영역의 게이트 절연막은, 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 비디오 신호 라인을 형성하는 금속막을 상호 접속하기 위해 사용된 쓰루-홀을 형성하는 패턴닝 프로세스와 같은 패턴닝 프로세스에 의해 제거된다.
본 발명에 따른 제2 제조 방법은 다음의 단계들을 포함한다:
(a) 투명한 유리 기판 상에 게이트 전극 및 저장 캐패시턴스 전극을 패턴닝하는 단계(도 14a를 본다);
(b) 게이트 절연막, 진성 반도체의 아모퍼스 실리콘으로 된 채널층, 그리고 n-타입 반도체의 아모퍼스 실리콘으로 된 콘택트 층을 연속적으로 형성하는 단계와 아모퍼스 실리콘층을 섬 모양으로 패턴닝하는 단계(도 14b를 본다);
(c) 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 비디오 신호 라인을 형성하는 금속막을 상호 접속하는 역할을 하는 쓰루-홀을 게이트 절연막에 형성하는 단계와, 이어서 드레인 전극 및 소오스 전극을 형성하는 단계(도 14c를 본다);
(d) 불용성막을 형성하는 단계(도 14d를 본다);
(e) 픽셀 전극과 소오스 전극을 상호 접속하기 위해 불용성막에 쓰루-홀을 형성하는 단계(도 14e를 본다);
(f) 그 위에 소오스 전극에 접속하도록 픽셀 전극을 형성하는 단계(도 14f를 본다).
상기 단계들에 있어서, 각 픽셀의 픽셀 전극과 유리 기판 사이에 배치되고 게이트 절연막 및 불용성막으로 구성된, 픽셀 전극용 절연막의 적어도 일부 영역의 불용성막은 픽셀 전극과 소오스 전극을 상호 접속하는 역할을 하는 쓰루-홀을 형성하는데 사용된 패턴닝 프로세스와 같은 패턴닝 프로세스에 의해 제거된다.
본 발명에 따르면, 드레인 버스 라인 또는 게이트 버스 라인과 픽셀 전극 사이에 오버랩되는 잔여 a-Si가 투명한 유리 기판과 픽셀 전극 사이에 배치된 게이트 절연막을 식각해 버림으로써 동시에 제거될 수 있어서, 포인트 결점들의 불합격율을 억제하여 생산율을 향상시킨다. 게이트 절연막은 통상적으로 픽셀 전극을 위한 절연막으로서 기능을 해왔다.
본 발명의 다른 특징에 따르면, 예를 들어 픽셀 전극들과 그에 이웃하는 버스 라인들 사이의 경계 영역에 남은 잔여 a-Si층과 같은 결함있는 패턴닝으로부터 초래될 수 있는 용량성 커플링을 단절 또는 방해하는 경계분리층부 그리고/또는 슬릿부를 제공함으로써, 픽셀 전극들과 이웃의 버스 라인들( 예를 들어, 게이트 버스 라인들 그리고/또는 드레인 버스 라인들) 사이의 용량성 상호 접속이 줄어들 수 있다. 슬릿부는 예를 들어, 불용성막 또는 게이트 절연층 물질과 같은 절연층 물질로써 채워질 수 있다.
도면들을 참조하여, 본 발명의 바람직한 실시예들을 상세히 설명할 것이다.
<실시예 1>
도 1과 도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이와 도 1의 A-A' 라인을 따라 취해진 단면도를 각각 나타낸다.
도 1 및 도 2를 참조하여, 본 발명의 제1 실시예의 구조가 설명될 것이다.
본 발명의 제 1 실시예에서는, 게이트 전극(101) 및 게이트 버스 라인(111)의 상부층들로서, 두개의 층들, 즉, 게이트 절연막(114) 및 불용성막(115)이 존재한다. 그러나, 픽셀 전극(106) 아래에 배치된 픽셀 전극용 절연막은 불용성막(115)으로만 구성된다. 다시 말하면, "제거 패턴(117)"은 게이트 절연막(114)이 제거된 영역을 나타낸다.
절연막으로서 불용성막(115)은 드레인 버스 라인(112)과 픽셀 전극(106) 사이에 배치된다. 다시 말하면, 드레인 버스 라인(112)은 불용성막(115) 아래에 배치되는 한편, 픽셀 전극(106)은 불용성막 위에 배치된다.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이의 제조 공정을 단계별로 나타낸 단면도이다. 도 3을 참조하여, 본 발명의 제1 실시예에 대한 제조 방법이 설명된다.
Cr 또는 Al과 같은 금속으로 된 금속막에 의해 형성된 게이트 버스 라인(111)과 게이트 전극(101)이 유리 기판(100) 상에 패턴되고, 그와 동시에 저장 캐패시턴스 전극(108)이 같은 패턴닝 공정에 의해 유리 기판상에 형성된다(도 3a를 본다).
게이트 절연막(114), a-Si(I)로 된 채널층(102), a-Si(n+)로 된 콘택트층(107)이 연속적으로 형성된 후, 게이트 버스 라인(101)을 형성하는 금속막(101)과 드레인 전극(103), 소오스 전극(104) 및 드레인 버스 라인(112)를 형성하는 금속막을 상호 접속하는데 사용되는 쓰루-홀의 형성용으로, 게이트층과 드레인층을 상호 접속하는 콘택트 영역의 게이트 절연막(114)을 패턴닝에 의해 제거하기 위해, 반도체층이 식각된다(도 3b를 본다). 이 패턴닝 프로세스 동안, 게이트 버스 라인(101) 및 저장 캐패시턴스 전극(108)을 건너 뛰지(stride) 않기 위해 단위 픽셀 각각의 픽셀 전극 아래에 놓이는 영역(117)의 게이트 절연막(114)이 동시에 제거된다(도 3c를 본다).
상기 공정에 있어서, 만일 게이트 금속의 어떤 잔여 패턴이 있다면, 이 잔여 패턴은 게이트 절연막(114)의 식각 이후 게이트 금속의 식각 용액에 담겨짐으로써 제거될 수 있다. 이것은 기생 캐패시턴스 또는 단락의 증가를 동시에 방지한다.
그런 다음, 게이트 버스 라인과 유사하게, Cr 또는 Al 막과 같은 금속막으로 된 드레인 전극(103), 소오스 전극(104), 드레인 버스 라인(112)이 형성된다(도 3d를 본다).
그런 다음 불용성막(115)이 형성되고, 소오스 전극(104)과 픽셀 전극(106)을 상호 접속하기 위한 쓰루-홀(110)이 형성된다(도 3e를 본다).
TFT 어레이 기판을 제공하기 위해, 소오스 전극(104)에 상호 접속하는 픽셀 전극(106)이 형성된다(도 3f를 본다).
상대-기판(counter-substrate)으로서, Cr 막과 같은 금속막으로 된 도시되지 않은 블랙 매트릭스층이 유리 기판 상에 제공되고(도시되지 않음), 그위에 도시되지 않은 반대-전극(counter-electrode)이 형성된다.
마지막으로, 도시되지 않은 배향막(orientation film)이 TFT 어레이 기판 및 상대-기판 각각에 형성되고 배향 처리(orientation processing)를 받는다. 봉합 패턴의 형성 이후 이 두개의 기판들이 스택되고 열처리된다. 그런 다음 액정이 주입되고 액정 디스플레이 패널을 완성하기 위해 봉합된다.
본 발명의 제1 실시예의 동작 및 효과를 설명하기 위한, 도 4는 각각 픽셀 상에 발생된 잔여 a-Si를 나타낸 평면도이고, 도 5는 도 4의 B-B' 라인을 따라 취한 단면도이다.
본 발명의 제1 실시예에 있어서, 픽셀 전극(106) 아래에 놓인 영역(117)의 게이트 절연막(114)은 콘택트 단계에 의해, 도 4의 평면도와 도 5의 단면도에 도시된 바와 같은 섬 모양 만들기 공정 동안 결함있는 패턴닝에 의해 발생된 잔여 a-Si(116)가 제거되는 동시에, 제거될 수 있다. 이에 따라, 도 5에 도시된 바와 같이, 불용성 막(115)은 그의 하부면으로부터 그의 상부면까지 경계층을 형성하면서 픽셀 전극(106)의 끝까지 연장되고, 드레인 버스 라인(112)의 상부면에 까지 더 연장된다.
이것은 픽셀 전극(106)이 드레인 버스 라인(112)에 상호 접속되고 그 결과로서 드레인 버스 라인과 픽셀 전극(106) 사이의 기생 캐패시턴스의 증가에 의해 세미-브라이트 스폿들의 포인트 결점들의 발생을 줄여서 불량율을 감소시킬 뿐 아니라 생산율을 증가시킨다.
또한, 본 발명의 제1 실시예에 있어서, 픽셀 전극 아래에 놓인 영역(117)의 게이트 절연막(114)은 게이트 버스 라인(101)을 형성하는 금속막과 소오스 전극(104), 드레인 버스 라인(112)을 형성하는 금속막을 상호 접속하는 역할을 하는 쓰루-홀을 만드는데 사용된 것과 같은 패턴닝 단계을 사용하여 식각된다. 그리고 패턴닝 단계들의 갯수는 종래 제조 방법의 것과 같기 때문에, 제조 공정의 복잡성을 피할 수 있다.
또한, 본 발명의 제1 실시예에 있어서, 패턴닝으로부터 초래된 어떤 게이트 금속의 얇은 잔여층(116)도 게이트 절연막을 식각한 후 게이트 상호 접속부의 하부층의 심각한 식각을 유발하지 않을 정도의 짧은 시간 동안 게이트 금속 식각액에 담금으로써 어느 정도까지 제거될 수 있다.
또한, 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 경계 분리막으로서 절연용 불용성막(115)이 있기 때문에, 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 단락에 기인한 브라이트 또는 다크 스폿들과 같은 포인트 결점들의 발생을 감소시키는 구조가 구현된다. 또한, 드레인 버스 라인(112) 및 픽셀 전극(106)이 분리된 층으로서 형성되기 때문에, 픽셀 전극(106)이 영역면에서 증가될 수 있어서, 개구율(opening ratio)을 동시에 증가시킨다.
도 6은 본 발명의 제2 실시예에 따른 구조를 나타낸 평면도이고, 도 7은 도 6의 C-C' 라인을 따라 취해진 단면도이다.
도 6 및 도 7을 참조하여, 본 발명의 제2 실시예의 구조와 제조 방법이 설명된다.
본 발명의 제2 실시예는 저장 캐패시턴스 전극(108)이 동시에 게이트 버스 라인(101)으로서 사용된다는 데에 그 특징이 있고 그 이외에는 상술한 제1 실시예와 같다.
본 발명의 제2 실시예에 있어서, 픽셀 전극(106) 아래에 놓이는 부분 영역(117)에 걸친 픽셀 전극용 절연막은 제1 실시예에서와 마찬가지로 불용성막으로만 구성되어서, 섬 모양 형성 단계 동안 패턴닝 결점들에 기인하여 발생된 잔여 a-Si가 동시에 제거될 수 있다. 이것은 드레인 버스 라인(112)으로의 상호 접속부에서 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 기생 캐패시턴스에 의해 유발되는 세미-브라이트 스폿들의 결점들이 발생하는 것을 줄여서, 불량율을 억제하고 생산율을 향상시킨다.
또한, 상술한 제1 실시예에서와 마찬가지로, 드레인 버스 라인과 픽셀 전극(106)의 끝단 사이의 경계 분리막으로서 절연용 불용성막(115)이 있기 때문에, 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 단락에 기인한 브라이트 또는 다크 스폿들과 같은 포인트 결점들의 발생을 감소시키는 구조가 구현된다. 또한 저장 캐패시턴스 전극(108)이 동시에 게이트 버스 라인(101)으로서 기능하기 때문에, 저장 캐패시턴스 전극의 금속막 영역이 최소값으로 억제될 수 있다.
또한, 드레인 버스 라인(112) 및 픽셀 전극(106)이 분리된 층들로서 형성되기 때문에 픽셀 전극이 영역면에서 증가될 수 있고 이와 동시에 개구율이 증가된다.
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이의 구조를 나타낸 평면도이고 도 9는 도 8의 D-D' 라인을 따라 취한 단면도이다.
도 8 및 도 9를 참조하여, 본 발명의 제3 실시예의 구조 및 제조 방법이 설명된다.
본 발명의 제3 실시예는 단위 픽셀 각각의 픽셀 전극 아래에 놓이는 게이트 절연막(114)을 제거하면서, 제거 패턴이 드레인 버스 라인(112)을 따라 그 폭이 수 ㎛인 슬롯의 형태로 형성된다는 데에 그 특징이 있고, 그 이외의 것은 상술한 제1 실시예와 같다.
본 발명의 제3 실시예의 동작과 결과를 설명하기 위해, 도 10은 픽셀 상에 발생된 잔여 a-Si 상태를 도시한 평면도를 나타낸다. 도 11은 도 10의 E-E' 라인을 따라 취한 단면도이다.
본 발명의 제3 실시예에 있어서, 섬 모양 만들기 단계에서 패턴닝 결점들에 기인하여 발생된 잔여 a-Si(116)를 동시에 제거하기 위해, 픽셀 전극 아래에 놓이는 영역(117) 일부의 게이트 절연막(114)은 콘택트 단계에서 드레인 버스 라인(112)을 따라 그 폭이 수 ㎛인 슬릿들의 형태로 제거된다. 이것은 드레인 버스 라인(112)으로의 상호 접속에 따른 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 기생 캐패시턴스에 의해 유발되는 세미-브라이트 스폿들의 결점들이 발생하는 것을 줄여서, 불량율을 억제하고 생산율을 향상시킨다.
제3 실시예에 있어서, 잔여 a-Si 제거 패턴은 슬릿 형태이기 때문에, 픽셀 전극이 제1 및 제2 실시예들에서와 같이, TFT 픽셀 전극 리드아웃 부분(leadout portion)에서 계단을 뛰어넘을 필요가 없어서, 픽셀 전극의 비접속 불량을 억제한다.
제3 실시예에 있어서, 잔여 a-Si 제거 패턴은 드레인 버스 라인(112)을 따라 슬릿같이 형성된다. 그러나, 픽셀 전극을 둘러싸기 위해 드레인 버스 라인(12)과 동시에 게이트 버스 라인(111)을 따라 유사한 슬릿이 형성될 수 있다.
본 발명의 제3 실시예에서, 저장 캐패시턴스 전극은 동시에 게이트 전극으로서 사용된다. 그러나, 제3 실시예는 독립적인 타입의 응용을 위해 구성될 수 있다.
만일 저장 캐패시턴스 전극이 동시에 게이트 전극(101)으로서 사용되면, 저장 캐패시턴스 전극의 금속막 영역이 가능한 최소치로 억제될 수 있다. 또한, 드레인 버스 라인(112) 및 픽셀 전극(106)이 분리된 층들로써 형성되기 때문에, 픽셀 전극(106)이 영역면에서 증가될 수 있어서 개구율을 동시에 증가시킨다.
<제4 실시예>
도 12는 본 발명의 제4 실시예에 따른 바막 트랜지스터 어레이의 구조를 나타낸 평면도이고, 도 13은 도 12의 F-F' 라인을 따라 취한 단면도이다.
도 12 및 도 13을 참조하여, 본 발명의 제4 실시예의 구조가 설명된다.
본 발명의 제4 실시예는, 비록 게이트 전극(101) 및 게이트 버스 라인(111)에 대한 상부층들로서 게이트 절연막(114)과 불용성막(115)이 존재하지만, 픽셀 전극 아래에 놓인 "제거 패턴"(118) 영역에 있는 절연막은 게이트 절연막(114)으로만 구성된다.
도 14는 본 발명의 도 14에 도시된 제4 실시예에 따른 박막 트랜지스터 어레이의 제조 공정을 단계별로 나타낸 단면도이다. 도 14를 참조하여, 본 발명의 제4 실시예에 대한 제조 방법이 설명된다.
Cr 또는 Al과 같은 금속으로 된 금속막으로 형성된 게이트 버스 라인(111) 및 게이트 전극(101)이 유리 기판(100)상에 패턴되고, 그와 동시에 저장 캐패시턴스 전극(108)이 패턴닝 공정에 의해 형성된다(도 14를 본다).
게이트 절연막(114), a-Si(I)로 된 채널층(102), a-Si(n+)로 된 콘택트층(107)이 연속적으로 형성된 후, 게이트층과 드레인층(도시되지 않음)을 상호 접속하는 콘택트 영역의 게이트 절연막(114)을 패턴닝에 의해 제거하기 위해, 반도체층이 식각된다(도 14b를 본다).
게이트 전극(101), 드레인 전극(103) 소오스 전극(104) 및 드레인 버스 라인(112)이 Cr 또는 Al로 된 금속막들로써 형성된다(도 14c를 본다).
그런 다음 불용성막(115)이 형성되고, 소오스 전극(104)과 픽셀 전극(106)을 상호 접속하는데 사용된 쓰루-홀 형성 단계에서, 각 단위 장치의 픽셀 전극 아래에 놓인 영역의 불용성막만이 동시에 식각는데 이 때 식각율이 조절되어, 게이트 전극(101) 또는 저장 캐패시턴스 전극(108)이 아무 영향을 받지 않고 남게 된다(도 14d와 도 14e를 본다).
픽셀 전극(106)은 소오스 전극(104)에 상호 접속하기 위해 형성되어 TFT 어레이 기판이 완성된다(도 14f를 본다). 그 이외의 구조와 제조 방법은 상술한 제1 실시예의 그것들과 같다.
본 발명의 제4 실시예에서는, 픽셀 전극 아래의 픽셀 전극용 절연막이 게이트 절연막으로만 구성되기 때문에, 섬 모양 만들기 단계 동안 결함있는 패턴닝에 기인하여 발생된 잔여 a-Si를 제거하는 것이 가능해진다. 이것은 드레인 버스 라인(112)에의 상호 접속부에서 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 기생 캐패시턴스의 증가에 의해 유발되는 세미-브라이트 스폿들의 포인트 결점들이 발생하는 것을 줄여서 불량율을 감소시키고 생산율을 증가시킨다.
또한, 본 발명의 제4 실시예에 있어서, 어떤 드레인 금속의 얇은 잔여 패턴닝층도 불용성막을 식각한 후 드레인층의 심각한 식각을 유발하지 않을 정도의 짧은 시간 동안 게이트 금속 식각액에 담금으로써 어느 정도까지 제거될 수 있다.
또한, 본 발명의 제4 실시예에 있어서, 픽셀 전극 아래에 놓인 영역(118)의 불용성막만이 소오스 전극(104)과 픽셀 전극(106)을 상호 접속하는 역할을 하는 쓰루-홀을 만드는데 사용된 것과 같은 패턴닝 단계에 의해 식각된다. 이에 따라, 패턴닝 단계들의 갯수는 종래 제조 방법의 것과 같기 때문에, 제조 공정의 복잡성을 피할 수 있다.
또한, 제1 실시예에서와 같이, 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 경계 분리막으로서 절연용 불용성막(115)이 있기 때문에, 드레인 버스 라인(112)과 픽셀 전극(106) 사이의 단락에 기인하여 유발되는 브라이트 또는 다크 스폿들과 같은 포인트 결점들의 발생을 감소시키는 구조가 구현된다.
한편, 본 발명의 제4 실시예는 독립적인 타입의 저장 캐패시턴스 전극 시스템에 응용된다. 그러나, 본 발명은, 당연히, 저장 캐패시턴스 전극이 게이트 전극으로서 동시에 사용되는 저장 캐패시턴스 타입에 응용될 수 있다.
또한, 드레인 버스 라인(112) 및 픽셀 전극(106)이 분리된 층으로서 형성되기 때문에, 픽셀 전극(106)이 영역상으로 증가될 수 있어서, 개구율(opening ratio)이 동시에 증가된다.
본 발명은 예로서만 주어진 상술한 실시예들에 제한되지 않는다. 예를 들어, 게이트 전극, 저장 캐패시턴스 전극, 소오스 또는 드레인 전극들은 다른 금속 물질 또는 합성막들에 의해 형성될 수 있다. 게이트 절연막들 또는 불용성막은 다양한 절연막들 또는 화합물막들에 의해 형성될 수 있다. 본 발명의 효과들이 아래와 같이 요약되지만, 그것에 제한되지는 않는다.
본 발명에 따르면, 픽셀 전극 아래에 놓인 게이트 절연막이 콘택트 홀의 식각 단계 동안 대략 그 전체적으로 또는 드레인 버스 라인을 따라 연장된 슬릿 모양의 영역으로 동시에 제거되기 때문에, 섬 모양 형성 단계동안 패턴닝 결점들에 기인하여 발생된 잔여 a-Si를 제거하는 것이 가능해진다. 그리하여, 본 발명을 사용하지 않으면 드레인 버스 라인으로의 상호 접속 및 그에 따른 픽셀 전극과의 용량성 커플링에 의해 발생되는 세미-브라이트 스폿들의 포인트 결점들이 본 발명을 사용하면 억제될 수 있어서, 불량율을 줄이고 생산율을 증가시킬 수 있다.
(2) 또한, 본 발명의 방법에 따르면, 픽셀 전극 아래의 게이트 절연막 전체 또는 드레인 버스 라인을 따라 연장된 슬릿 모양 영역의 게이트 절연막이 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 드레인 버스 라인을 형성하는 금속막을 상호 접속하는 역할을 하는 쓰루-홀을 제공하는데 사용된 것과 같은 패턴닝 단계에 의해 식각되기 때문에, 패턴닝 단계들의 갯수가 종래 공정에서 요구된 것과 같고, 이에 따라 제조 공정의 복잡성을 피한다.
(3) 또한, 본 발명에 따르면, 드레인 버스 라인과 픽셀 전극 사이에 절연용/경계 분리막으로서 불용성막이 연장되어 있기 때문에, 드레인 버스 라인과 픽셀 전극 사이의 단락에 기인한 브라이트 및 다크 스폿들과 같은 포인트 결점들이 감소될 수 있는 구조가 얻어진다. 또한, 드레인 버스 라인 및 픽셀 전극이 다른 층들에서 제공되기 때문에, 픽셀 전극이 그 영역면에서 증가될 수 있고 이에 따라 개구 영역이 동시에 증가된다.
본 발명의 다양한 특징들, 실시예들 및 어떠한 기능이나 소자들은 본 발명의 요지에 따라 함께 결합될 수 있다. 또한, 임의의 변형들도 본 명세서 및 첨부된 청구항의 요지 및 범위 내에 도입될 수 있다는 것을 주목해야 한다.

Claims (23)

  1. 박막 트랜지스터 어레이에 있어서,
    투명한 유리 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들 및
    불용성막 상에 배치되고 상기 불용성막의 개구부를 경유하여 상기 소오스 전극에 전기적으로 접속된 픽셀 전극들
    의 매트릭스 어레이를 포함하되,
    상기 픽셀 전극 각각에 대향하는 상기 게이트 전극과 같은 층 상에는 저장 캐패시턴스 전극이 제공되어 있으며,
    상기 게이트 절연막 및 상기 불용성막으로 구성되고 각 픽셀의 상기 픽셀 전극과 상기 유리 기판 사이에 배치되는 상기 픽셀 전극용 절연막은 적어도 일부 영역에서는 상기 불용성막에 의해서만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이.
  2. 박막 트랜지스터 어레이에 있어서,
    투명한 유리 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들 및
    상기 불용성막 상에 배치되고 상기 불용성막의 개구부를 경유하여 상기 소오스 전극에 전기적으로 접속된 픽셀 전극들
    의 매트릭스 어레이를 포함하되,
    상기 각각의 픽셀 전극과 이전 단의 상기 게이트 버스 라인 사이에는 저장 캐패시턴스 전극이 제공되어 있으며,
    상기 게이트 절연막과 상기 불용성막으로 구성되고 각 픽셀의 상기 픽셀 전극과 상기 유리 기판 사이에 배치된 상기 픽셀 전극용 절연막은 적어도 일부 영역에서는 상기 불용성막에 의해서만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이.
  3. 제1 항에 있어서,
    상기 픽셀 전극용 상기 절연막은 상기 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서는 상기 불용성막에 의해서만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이.
  4. 제2 항에 있어서,
    상기 픽셀 전극용 상기 절연막은 상기 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서는 상기 불용성막에 의해서만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이.
  5. 박막 트랜지스터 어레이에 있어서,
    투명한 유리 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로써 각각 구성된 박막 트랜지스터들 및
    상기 불용성막 상에 배치되고 상기 불용성막의 개구부를 경유하여 상기 소오스 전극에 전기적으로 접속된 픽셀 전극들
    의 매트릭스 어레이를 포함하되,
    상기 픽셀 전극 각각에 대향하는 상기 게이트 전극과 같은 층 상에는 저장 캐패시턴스 전극이 제공되어 있으며,
    상기 게이트 절연막 및 상기 불용성막으로 구성되고 각 픽셀의 상기 픽셀 전극과 상기 유리 기판 사이에 배치되는 상기 픽셀 전극용 절연막은 적어도 일부 영역에서는 상기 게이트 절연막에 의해서만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이.
  6. 박막 트랜지스터 어레이에 있어서,
    투명한 유리 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들 및
    상기 불용성막 상에 배치되고 상기 불용성막의 개구부를 경유하여 상기 소오스 전극에 전기적으로 접속된 픽셀 전극들
    의 매트릭스 어레이를 포함하되,
    상기 각각의 픽셀 전극과 이전 단의 상기 게이트 버스 라인 사이에는 저장 캐패시턴스가 제공되어 있으며,
    상기 게이트 절연막 및 상기 불용성막으로 구성되고 각 픽셀의 상기 픽셀 전극과 상기 유리 기판 사이에 배치된 상기 픽셀 전극용 절연막은 적어도 일부 영역에서는 상기 게이트 절연막에 의해서만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이.
  7. 제5 항에 있어서,
    상기 픽셀 전극용 상기 절연막은 상기 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서는 상기 게이트 절연막에 의해서만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이.
  8. 제6 항에 있어서,
    상기 픽셀 전극용 상기 절연막은 상기 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서는 상기 게이트 절연막에 의해서만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이.
  9. 박막 트랜지스터 어레이의 제조 방법에 있어서:
    투명한 유리 기판 상에 게이트 전극 및 저장 캐패시턴스 전극을 패턴닝하는 단계와;
    게이트 절연막, 진성 반도체의 아모퍼스 실리콘으로 형성된 채널층 그리고 n-타입 반도체의 아모퍼스 실리콘으로 형성된 콘택트층을 연속적으로 형성하는 단계와;
    상기 아모퍼스 실리콘층을 섬 모양으로 패턴닝하는 단계와;
    상기 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 비디오 신호 라인을 형성하는 금속막을 상호 접속하는 역할을 하는 쓰루-홀을 상기 게이트 절연막에 형성하는 단계와;
    상기 드레인 전극 및 상기 소오스 전극을 형성하는 단계와;
    불용성막을 공급하고 상기 불용성막에 상기 픽셀 전극과 상기 소오스 전극을 상호 접속하는 쓰루-홀을 형성하는 단계; 및
    그 위에 상기 픽셀 전극을 상기 소오스 전극에 상호 접속하도록 형성하는 단계를 포함하되,
    각 픽셀의 상기 픽셀 전극과 상기 유리 기판 사이에 배치되고 상기 게이트 절연막 및 상기 불용성막으로 구성된 상기 픽셀 전극용 상기 절연막 중 적어도 일부 영역에 있는 상기 게이트 절연막은, 상기 게이트 전극을 형성하는 상기 금속막과 상기 드레인 전극, 상기 소오스 전극 및 상기 비디오 신호 라인을 형성하는 금속막을 상호 접속하는 역할을 하는 쓰루-홀을 형성하는데 사용된 상기 패턴닝 공정와 같은 패턴닝 공정에 의해, 제거되는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
  10. 박막 트랜지스터 어레이의 제조 방법에 있어서:
    투명한 유리 기판 상에 게이트 전극 및 저장 캐패시턴스 전극을 패턴닝하는 단계와;
    게이트 절연막, 진성 반도체의 아모퍼스 실리콘으로 형성된 채널층 그리고 n-타입 반도체의 아모퍼스 실리콘으로 형성된 콘택트층을 연속적으로 형성하는 단계와;
    상기 아모퍼스 실리콘층을 섬 모양으로 패턴닝하는 단계와;
    상기 게이트 전극을 형성하는 금속막과 드레인 전극, 소오스 전극 및 비디오 신호 라인을 형성하는 금속막을 상호 접속하는 역할을 하는 쓰루-홀을 상기 게이트 절연막에 형성하는 단계와;
    상기 드레인 전극 및 상기 소오스 전극을 형성하는 단계와;
    불용성막을 공급하고 상기 불용성막에 상기 픽셀 전극과 상기 소오스 전극을 상호 접속하는 쓰루-홀을 형성하는 단계; 및
    그 위에 상기 픽셀 전극을 상기 소오스 전극에 상호 접속하도록 형성하는 단계를 포함하되,
    각 픽셀의 상기 픽셀 전극과 상기 유리 기판 사이에 배치되고 상기 게이트 절연막 및 상기 불용성막으로 구성된 상기 픽셀 전극용 상기 절연막 중 적어도 일부 영역에 있는 상기 불용성막은, 상기 픽셀 전극과 상기 소오스 전극을 상호 접속하는 역할을 하는 상기 쓰루-홀을 형성하는데 사용된 상기 패턴닝 공정와 같은 패턴닝 공정에 의해, 제거되는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
  11. 박막 트랜지스터 어레이의 제조 방법에 있어서:
    투명한 유리 기판과 픽셀 전극 사이에 배치되고 상기 픽셀 전극용 절연막으로서 동작하는 게이트 절연막의 일부 영역을 콘택트 형성 단계 동안 식각에 의해 불용성막과 함께 제거하는 단계; 및
    그와 동시에, 반전 스태거 아모퍼스 실리콘 박막 트랜지스터를 형성하는데 사용된 섬 모양 형성 단계 동안 결함있는 패턴닝에 의해 발생되어 드레인 버스 라인 또는 게이트 버스 라인과 픽셀 전극 사이에 오버랩된, 잔여 아모퍼스 실리콘을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이의 제조 방법.
  12. 투명한 기판 상에 배치된 게이트 버스 라인들, 드레인 버스 라인들 및 박막 트랜지스터 어레이를 갖는 디스플레이 장치에 있어서,
    상기 박막 트랜지스터 어레이는:
    상기 기판 상에 게이트 전극, 게이트 절연막, 채널층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들 및
    상기 불용성막 상에 배치되고 상기 소오스 전극에 전기적으로 접속된 픽셀 전극들
    의 매트릭스 어레이를 포함하되,
    상기 픽셀 전극 각각에 대향하는 상기 기판 상에는 저장 캐패시턴스 전극이 제공되어 있으며,
    상기 게이트 절연막 및 상기 불용성막으로 구성되고 각 픽셀의 상기 픽셀 전극과 상기 기판 사이에 배치된 상기 픽셀 전극용 절연막은 상기 게이트 버스 라인들과/또는 드레인 버스 라인들에 이웃한 적어도 일부 영역에서는 상기 불용성막에 의해서만 형성된 것을 특징으로 하는 디스플레이 장치.
  13. 투명한 기판 상에 배치된 게이트 버스 라인들, 드레인 버스 라인들 및 박막 트랜지스터 어레이를 갖는 디스플레이 장치에 있어서,
    상기 박막 트랜지스터 어레이는:
    상기 기판 상에 게이트 전극, 게이트 절연막, 채널층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들 및
    상기 불용성막 상에 배치되고 상기 소오스 전극에 전기적으로 접속된 픽셀 전극들
    의 매트릭스 어레이를 포함하되,
    상기 각각의 픽셀 전극과 이전 단의 상기 게이트 버스 라인 사이에는 저장 캐패시턴스가 제공되며,
    상기 게이트 절연막 및 상기 불용성막으로 구성되고 각 픽셀의 상기 픽셀 전극과 상기 기판 사이에 배치된 상기 픽셀 전극용 절연막은 상기 게이트 버스 라인들과/또는 드레인 버스 라인들에 이웃한 적어도 일부 영역에서는 상기 불용성막에 의해서만 형성된 것을 특징으로 하는 디스플레이 장치.
  14. 제12 항에 있어서,
    상기 픽셀 전극용 상기 절연막은 상기 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서는 상기 불용성막에 의해서만 형성된 것을 특징으로 하는 디스플레이 장치.
  15. 제13 항에 있어서,
    상기 픽셀 전극용 상기 절연막은 상기 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서는 상기 불용성막에 의해서만 형성된 것을 특징으로 하는 디스플레이 장치.
  16. 투명한 기판 상에 배치된 게이트 버스 라인들, 드레인 버스 라인들 및 박막 트랜지스터 어레이를 갖는 디스플레이 장치에 있어서,
    상기 박막 트랜지스터 어레이는:
    상기 투명한 기판 상에 게이트 전극, 게이트 절연막, 채널층, 콘택트층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들; 및
    상기 불용성막 상에 배치되고 상기 불용성막의 개구부를 경유하여 상기 소오스 전극에 전기적으로 접속된 픽셀 전극들
    의 매트릭스 어레이를 포함하되,
    상기 픽셀 전극 각각에 대향하는 상기 게이트 전극과 같은 층 상에는 저장 캐패시턴스 전극이 제공되며,
    상기 게이트 절연막 및 상기 불용성막으로 구성되고 각 픽셀의 상기 픽셀 전극과 상기 기판 사이에 배치된 상기 픽셀 전극용 절연막은 상기 게이트 버스 라인들과/또는 드레인 버스 라인들에 이웃한 적어도 일부 영역에서는 상기 게이트 절연막에 의해서만 형성된 것을 특징으로 하는 디스플레이 장치.
  17. 투명한 기판 상에 배치된 게이트 버스 라인들, 드레인 버스 라인들 및 박막 트랜지스터 어레이를 갖는 디스플레이 장치에 있어서,
    상기 박막 트랜지스터 어레이는:
    상기 기판 상에 게이트 전극, 게이트 절연막, 채널층, 드레인 전극, 소오스 전극 및 불용성막으로 각각 구성된 박막 트랜지스터들; 및
    상기 불용성막 상에 배치되고 상기 소오스 전극에 전기적으로 접속된 픽셀 전극들
    의 매트릭스 어레이를 포함하되,
    상기 각각의 픽셀 전극과 이전 단의 게이트 버스 라인 사이에는 저장 캐패시턴스이 제공되며,
    상기 게이트 절연막 및 상기 불용성막으로 구성되고 각 픽셀의 상기 픽셀 전극과 상기 기판 사이에 배치된 상기 픽셀 전극용 절연막은 상기 게이트 버스 라인들과/또는 드레인 버스 라인들에 이웃한 적어도 일부 영역에서 상기 게이트 절연막에 의해서만 형성된 것을 특징으로 하는 디스플레이 장치.
  18. 제16 항에 있어서,
    상기 픽셀 전극용 상기 절연막은 상기 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서는 상기 게이트 절연막에 의해서만 형성된 것을 특징으로 하는 디스플레이 장치.
  19. 제17 항에 있어서,
    상기 픽셀 전극용 상기 절연막은 상기 픽셀 전극의 측면을 따라 연장된 슬릿 영역에서는 상기 게이트 절연막에 의해서만 형성된 것을 특징으로 하는 디스플레이 장치.
  20. 제14 항에 있어서,
    상기 슬릿 영역은 상기 드레인 버스 라인 또는 게이트 버스 라인과 상기 픽셀 전극 사이의 용량성 커플링을 방지하도록 형성된 것을 특징으로 하는 디스플레이 장치.
  21. 제15 항에 있어서,
    상기 슬릿 영역은 상기 드레인 버스 라인 또는 게이트 버스 라인과 상기 픽셀 전극 사이의 용량성 커플링을 방지하도록 형성된 것을 특징으로 하는 디스플레이 장치.
  22. 제18 항에 있어서,
    상기 슬릿 영역은 상기 드레인 버스 라인 또는 게이트 버스 라인과 상기 픽셀 전극 사이의 용량성 커플링을 방지하도록 형성된 것을 특징으로 하는 디스플레이 장치.
  23. 제19 항에 있어서,
    상기 슬릿 영역은 상기 드레인 버스 라인 또는 게이트 버스 라인과 상기 픽셀 전극 사이의 용량성 커플링을 방지하도록 형성된 것을 특징으로 하는 디스플레이 장치.
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