JP3518851B2 - アクティブマトリクス基板の駆動方法 - Google Patents
アクティブマトリクス基板の駆動方法Info
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- G09G2330/04—Display protection
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置のア
クティブマトリクス基板の駆動方法、及び該駆動方法を
適用した液晶表示装置に関する。
クティブマトリクス基板の駆動方法、及び該駆動方法を
適用した液晶表示装置に関する。
【０００２】
【従来の技術】周知の様に、アクティブマトリクス型の
液晶表示装置おいては、一方の基板に対向電極を設け、
他方の基板に複数の画素電極を配列し、該各基板を対向
配置して、該各基板間に液晶層を挟持し、各画素電極を
選択的に駆動して各画素による表示をなす。
液晶表示装置おいては、一方の基板に対向電極を設け、
他方の基板に複数の画素電極を配列し、該各基板を対向
配置して、該各基板間に液晶層を挟持し、各画素電極を
選択的に駆動して各画素による表示をなす。
【０００３】各画素電極を設けた基板をアクティブマト
リクス基板と称し、これを図７に示す。図７において、
複数の信号線１０１と複数の走査線１０２を相互に交差
（ここでは直交）して配置し、それぞれの交点に各スッ
チング素子１０３を配置している。各スイッチング素子
１０３は、ＴＦＴ（薄膜トランジスタ）であり、それら
のゲートに各走査線１０２を接続し、それらのソースに
各信号線１０１を接続し、それらのドレインに各画素容
量１０４並びに各補助容量１０５を接続している。各コ
モン信号線１０６は、各走査線１０２と並行して配置さ
れている。各信号線１０１の一端にそれぞれの端子１０
１ａを設け、各走査線１０２の一端にそれぞれの端子１
０２ａを設けている。
リクス基板と称し、これを図７に示す。図７において、
複数の信号線１０１と複数の走査線１０２を相互に交差
（ここでは直交）して配置し、それぞれの交点に各スッ
チング素子１０３を配置している。各スイッチング素子
１０３は、ＴＦＴ（薄膜トランジスタ）であり、それら
のゲートに各走査線１０２を接続し、それらのソースに
各信号線１０１を接続し、それらのドレインに各画素容
量１０４並びに各補助容量１０５を接続している。各コ
モン信号線１０６は、各走査線１０２と並行して配置さ
れている。各信号線１０１の一端にそれぞれの端子１０
１ａを設け、各走査線１０２の一端にそれぞれの端子１
０２ａを設けている。
【０００４】各画素容量１０４は、アクティブマトリク
ス基板に配列された複数の画素電極と、該アクティブマ
トリクス基板に対向配置された別の基板の対向電極間に
形成される。また、各補助容量１０５は、該各画素電極
と各コモン信号線１０６間に形成される。
ス基板に配列された複数の画素電極と、該アクティブマ
トリクス基板に対向配置された別の基板の対向電極間に
形成される。また、各補助容量１０５は、該各画素電極
と各コモン信号線１０６間に形成される。
【０００５】この様なアクティブマトリクス基板におい
ては、各走査線１０２を逐次走査し、その度に、走査線
１０２を通じて該走査線１０２に沿う各スイッチング素
子１０３をオンにし、それぞれの信号電圧を各信号線１
０１からオンとなった該各スイッチング素子１０３を通
じて該走査線１０２に沿う各画素電極に印加する。各走
査線１０２の走査を一巡すると、全ての各画素電極にそ
れぞれの信号電圧が印加され、１画像の表示がなされ
る。
ては、各走査線１０２を逐次走査し、その度に、走査線
１０２を通じて該走査線１０２に沿う各スイッチング素
子１０３をオンにし、それぞれの信号電圧を各信号線１
０１からオンとなった該各スイッチング素子１０３を通
じて該走査線１０２に沿う各画素電極に印加する。各走
査線１０２の走査を一巡すると、全ての各画素電極にそ
れぞれの信号電圧が印加され、１画像の表示がなされ
る。
【０００６】図８は、アクティブマトリクス基板を部分
的に拡大して示す断面図である。図８において、透明絶
縁性基板１１１上に、スイッチング素子１０３（ＴＦ
Ｔ）のゲート電極１０３ａ及びコモン信号線１０６を形
成し、この上にゲート絶縁膜１１２を積層している。更
に、半導体層１１３、ソース電極１１４、ドレイン電極
１１５、信号線１０１及び引き出し線１０７（導体層）
を形成し、その上に層間絶縁膜１１７を形成している。
この層間絶縁膜１１７にコンタクトホール１１７ａを形
成してから、画素電極１１８を形成し、該画素電極１１
８をコンタクトホール１１７ａを介して引き出し線１０
７に接続している。
的に拡大して示す断面図である。図８において、透明絶
縁性基板１１１上に、スイッチング素子１０３（ＴＦ
Ｔ）のゲート電極１０３ａ及びコモン信号線１０６を形
成し、この上にゲート絶縁膜１１２を積層している。更
に、半導体層１１３、ソース電極１１４、ドレイン電極
１１５、信号線１０１及び引き出し線１０７（導体層）
を形成し、その上に層間絶縁膜１１７を形成している。
この層間絶縁膜１１７にコンタクトホール１１７ａを形
成してから、画素電極１１８を形成し、該画素電極１１
８をコンタクトホール１１７ａを介して引き出し線１０
７に接続している。
【０００７】
【発明が解決しようとする課題】ところで、液晶表示装
置の価格を低減するには、アクティブマトリクス基板の
製造工程を簡略化することが有効であり、特にフォトマ
スクの枚数を低減することが望ましい。
置の価格を低減するには、アクティブマトリクス基板の
製造工程を簡略化することが有効であり、特にフォトマ
スクの枚数を低減することが望ましい。
【０００８】図９は、アクティブマトリクス基板の製造
工程を概略的に示している。まず、透明絶縁性基板１１
１上に、導体層を積層し、この導体層をパターニングし
て走査線１０２、ゲート電極１０３ａ及びコモン信号線
１０６等を形成する（ステップ２０１）。次に、絶縁
膜、アモルファスシリコン層及びｎ＋−Ｓｉ層を積層し
てから、先にアモルファスシリコン層及びｎ＋−Ｓｉ層
をパターニングして半導体層１１３、ソース電極１１４
及びドレイン電極１１５を形成し（ステップ２０２）、
この後に絶縁膜をパターニングしてゲート絶縁膜１１２
を形成する（ステップ２０３）。この絶縁膜のパターニ
ングによって、図７に示す各信号線１０１の端子１０１
ａ及び各走査線１０２の端子１０２ａ等を外部接続する
ためのコンタクト領域１１２ａがゲート絶縁膜１１２に
形成される。次に、導体層を積層し、この導体層をパタ
ーニングして信号線１０１及び引き出し線１０７等を形
成し、該パターニングによってソース電極１１４とドレ
イン電極１１５間のｎ＋−Ｓｉ層を除去して、該各電極
を分離する（ステップ２０４）。次に、層間絶縁膜１１
７を形成し（ステップ２０５）、最後に導体層を積層
し、この導体層をパターニングして画素電極１１８を形
成する（ステップ２０６）。
工程を概略的に示している。まず、透明絶縁性基板１１
１上に、導体層を積層し、この導体層をパターニングし
て走査線１０２、ゲート電極１０３ａ及びコモン信号線
１０６等を形成する（ステップ２０１）。次に、絶縁
膜、アモルファスシリコン層及びｎ＋−Ｓｉ層を積層し
てから、先にアモルファスシリコン層及びｎ＋−Ｓｉ層
をパターニングして半導体層１１３、ソース電極１１４
及びドレイン電極１１５を形成し（ステップ２０２）、
この後に絶縁膜をパターニングしてゲート絶縁膜１１２
を形成する（ステップ２０３）。この絶縁膜のパターニ
ングによって、図７に示す各信号線１０１の端子１０１
ａ及び各走査線１０２の端子１０２ａ等を外部接続する
ためのコンタクト領域１１２ａがゲート絶縁膜１１２に
形成される。次に、導体層を積層し、この導体層をパタ
ーニングして信号線１０１及び引き出し線１０７等を形
成し、該パターニングによってソース電極１１４とドレ
イン電極１１５間のｎ＋−Ｓｉ層を除去して、該各電極
を分離する（ステップ２０４）。次に、層間絶縁膜１１
７を形成し（ステップ２０５）、最後に導体層を積層
し、この導体層をパターニングして画素電極１１８を形
成する（ステップ２０６）。
【０００９】この様な製造工程において、先に述べた様
にフォトマスクの枚数を低減するならば、ステップ２０
２とステップ２０３を１つにまとめて、半導体層１１
３、ソース電極１１４、ドレイン電極１１５及びゲート
絶縁膜１１２を一括してパターニングすることが考えら
れる。
にフォトマスクの枚数を低減するならば、ステップ２０
２とステップ２０３を１つにまとめて、半導体層１１
３、ソース電極１１４、ドレイン電極１１５及びゲート
絶縁膜１１２を一括してパターニングすることが考えら
れる。
【００１０】しかしながら、ステップ２０２とステップ
２０３を１つにまとめた場合は、ゲート絶縁膜１１２に
半導体層が必ず重なり、コモン信号線１０６上にはゲー
ト絶縁膜１１２、半導体層及び引き出し線１０７という
積層構造が形成される。したがって、コモン信号線１０
６と画素電極１１８間の補助容量内部に、ＭＩＳ（金属
−絶縁膜−半導体）構造が形成されることになる。この
ＭＩＳ構造は、Ｃ−Ｖ（容量−電圧）特性を有してい
る。このため、画素電極１１８に印加される電圧に応じ
て該ＭＩＳ構造の容量が変化し、補助容量も変化する。
この補助容量の変化は、Ｑ＝ＣＶの関係から、画素電極
１１８の電圧を不安定にし、画素の階調を不安定にす
る。
２０３を１つにまとめた場合は、ゲート絶縁膜１１２に
半導体層が必ず重なり、コモン信号線１０６上にはゲー
ト絶縁膜１１２、半導体層及び引き出し線１０７という
積層構造が形成される。したがって、コモン信号線１０
６と画素電極１１８間の補助容量内部に、ＭＩＳ（金属
−絶縁膜−半導体）構造が形成されることになる。この
ＭＩＳ構造は、Ｃ−Ｖ（容量−電圧）特性を有してい
る。このため、画素電極１１８に印加される電圧に応じ
て該ＭＩＳ構造の容量が変化し、補助容量も変化する。
この補助容量の変化は、Ｑ＝ＣＶの関係から、画素電極
１１８の電圧を不安定にし、画素の階調を不安定にす
る。
【００１１】図１０のグラフは、１本の信号線１０１上
の信号電圧Ｖs、１本の走査線１０２上の走査電圧Ｖg、
１つの画素電極１１８の電圧Ｖp及びコモン信号線１０
６の電圧Ｖcを示している。走査電圧Ｖgがハイレベルの
ときに、画素電極１１８がスイッチング素子１０３を介
して信号線１０１に接続され、画素電極１１８に信号電
圧Ｖsが加えれられて、画素電極１１８の電圧Ｖpが設定
される。画素電極１１８の電圧Ｖpが信号電圧Ｖsよりも
僅かに下降しているのは、スイッチング素子１０３のＴ
ＦＴが原因である。コモン信号線１０６の電圧Ｖcは、
対向電極の電位に一致するように設定されており、画素
電極１１８上の電圧の平均値に一致する。
の信号電圧Ｖs、１本の走査線１０２上の走査電圧Ｖg、
１つの画素電極１１８の電圧Ｖp及びコモン信号線１０
６の電圧Ｖcを示している。走査電圧Ｖgがハイレベルの
ときに、画素電極１１８がスイッチング素子１０３を介
して信号線１０１に接続され、画素電極１１８に信号電
圧Ｖsが加えれられて、画素電極１１８の電圧Ｖpが設定
される。画素電極１１８の電圧Ｖpが信号電圧Ｖsよりも
僅かに下降しているのは、スイッチング素子１０３のＴ
ＦＴが原因である。コモン信号線１０６の電圧Ｖcは、
対向電極の電位に一致するように設定されており、画素
電極１１８上の電圧の平均値に一致する。
【００１２】ここでは、ほぼ０Ｖを中心とする信号電圧
Ｖsの振幅範囲で、コモン信号線１０６と画素電極１１
８間の電圧が変化するので、これに伴ってＭＩＳ構造の
容量が変化し、コモン信号線１０６と画素電極１１８間
の補助容量も変化する。このため、画素電極１１８の電
圧Ｖpが変化し、画素の階調が不安定となる。
Ｖsの振幅範囲で、コモン信号線１０６と画素電極１１
８間の電圧が変化するので、これに伴ってＭＩＳ構造の
容量が変化し、コモン信号線１０６と画素電極１１８間
の補助容量も変化する。このため、画素電極１１８の電
圧Ｖpが変化し、画素の階調が不安定となる。
【００１３】このように、画素電極に印加される電圧に
よって補助容量が変化するのを防ぐために、特許公報第
２８５６７８９号には、補助容量内部のＭＩＳ構造で構
成される容量成分が常に容量・電圧特性における最大領
域となるようなコモン信号を入力する駆動方法が開示さ
れている。しかしながら、この駆動方法では、補助容量
を常に最大値で安定させるために、画素電極の電位に対
してコモン信号の電位を常に「正」側にしておく必要が
あり、補助容量内部のＭＩＳ構造における半導体層が常
に反転した状態になる。この状態では、画素電極の電位
に対してコモン信号の電位を「負」側に設定したものに
比べて、ＭＩＳ構造における閾値電圧の変動が大きい。
特に、透過型液晶表示装置のようにバックライトによっ
て光が照射された状態では、この閾値電圧変動が大きく
なり、長時間の駆動によって補助容量の容量・電圧特性
における遷移容量領域が「負」側にシフトしてしまう。
その結果、画素電極の電位が安定せず、安定した階調表
示ができなくなり、さらに、フリッカーおよび焼き付き
等の画質不良が生じる。
よって補助容量が変化するのを防ぐために、特許公報第
２８５６７８９号には、補助容量内部のＭＩＳ構造で構
成される容量成分が常に容量・電圧特性における最大領
域となるようなコモン信号を入力する駆動方法が開示さ
れている。しかしながら、この駆動方法では、補助容量
を常に最大値で安定させるために、画素電極の電位に対
してコモン信号の電位を常に「正」側にしておく必要が
あり、補助容量内部のＭＩＳ構造における半導体層が常
に反転した状態になる。この状態では、画素電極の電位
に対してコモン信号の電位を「負」側に設定したものに
比べて、ＭＩＳ構造における閾値電圧の変動が大きい。
特に、透過型液晶表示装置のようにバックライトによっ
て光が照射された状態では、この閾値電圧変動が大きく
なり、長時間の駆動によって補助容量の容量・電圧特性
における遷移容量領域が「負」側にシフトしてしまう。
その結果、画素電極の電位が安定せず、安定した階調表
示ができなくなり、さらに、フリッカーおよび焼き付き
等の画質不良が生じる。
【００１４】さらに、大型・高精細化された液晶表示装
置では、信号線や走査線、コモン信号線等の配線負荷が
増大して、駆動回路の電流供給能力能力を増やす必要が
あり、駆動回路面積の増大や駆動回路個数の増大等によ
ってコストアップの要因となる。このため、各配線の負
荷低減が望まれ、各配線の寄生容量の低減が必要となっ
ている。特に、信号線や走査線、コモン信号線等の各配
線の交差部に発生する寄生容量は非常に大きいため、従
来では、この寄生容量を低減するために交差部面積を減
らす工夫がなされている。
置では、信号線や走査線、コモン信号線等の配線負荷が
増大して、駆動回路の電流供給能力能力を増やす必要が
あり、駆動回路面積の増大や駆動回路個数の増大等によ
ってコストアップの要因となる。このため、各配線の負
荷低減が望まれ、各配線の寄生容量の低減が必要となっ
ている。特に、信号線や走査線、コモン信号線等の各配
線の交差部に発生する寄生容量は非常に大きいため、従
来では、この寄生容量を低減するために交差部面積を減
らす工夫がなされている。
【００１５】そこで、本発明は、上記従来の課題を解決
するためになされたものであって、ＭＩＳ構造を含む補
助容量を安定化させることができ、さらに、信号線や走
査線、コモン信号線等の交差部に発生する寄生容量を低
減することができるアクティブマトリクス基板の駆動方
法及び液晶表示装置を提供することにある。
するためになされたものであって、ＭＩＳ構造を含む補
助容量を安定化させることができ、さらに、信号線や走
査線、コモン信号線等の交差部に発生する寄生容量を低
減することができるアクティブマトリクス基板の駆動方
法及び液晶表示装置を提供することにある。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、絶縁基板上に、複数の信号線及び複数の
走査線を相互に交差させて配置し、各信号線及び各走査
線に沿って複数の画素電極を配置し、各画素電極とコモ
ン電極間にそれぞれの補助容量を形成し、該各画素電極
を各信号線及び各走査線を通じて選択的に駆動するアク
ティブマトリクス基板の駆動方法において、前記各画素
電極と前記コモン電極間に半導体層が介在しており、前
記コモン電極に印加される信号は、前記半導体層の空乏
層が最大幅となる様に設定される。
に、本発明は、絶縁基板上に、複数の信号線及び複数の
走査線を相互に交差させて配置し、各信号線及び各走査
線に沿って複数の画素電極を配置し、各画素電極とコモ
ン電極間にそれぞれの補助容量を形成し、該各画素電極
を各信号線及び各走査線を通じて選択的に駆動するアク
ティブマトリクス基板の駆動方法において、前記各画素
電極と前記コモン電極間に半導体層が介在しており、前
記コモン電極に印加される信号は、前記半導体層の空乏
層が最大幅となる様に設定される。
【００１７】本発明のアクティブマトリクス基板の駆動
方法によれば、コモン電極に印加される信号は、画素電
極と該コモン電極間に介在する半導体層の空乏層が最大
幅となる様に設定される。半導体層の空乏層が最大幅に
常に保たれていれば、画素電極の電圧が変化しても、画
素電極とコモン電極間の補助容量が変化することはな
く、画素電極の電圧が安定化し、画素の階調も安定化す
る。
方法によれば、コモン電極に印加される信号は、画素電
極と該コモン電極間に介在する半導体層の空乏層が最大
幅となる様に設定される。半導体層の空乏層が最大幅に
常に保たれていれば、画素電極の電圧が変化しても、画
素電極とコモン電極間の補助容量が変化することはな
く、画素電極の電圧が安定化し、画素の階調も安定化す
る。
【００１８】さらに、本発明では、半導体層の空乏層が
最大幅に保たれ、補助容量が最小値になるので、特許公
報第２８５６７８９号のように補助容量を常に最大値で
安定させた場合に比べて、閾値電圧の変動を小さくする
ことができる。また、透過型液晶表示装置でも、画素電
極の電位を安定させて安定した階調表示が可能となり、
フリッカーおよび焼き付き等の画質不良も生じない。
最大幅に保たれ、補助容量が最小値になるので、特許公
報第２８５６７８９号のように補助容量を常に最大値で
安定させた場合に比べて、閾値電圧の変動を小さくする
ことができる。また、透過型液晶表示装置でも、画素電
極の電位を安定させて安定した階調表示が可能となり、
フリッカーおよび焼き付き等の画質不良も生じない。
【００１９】なお、補助容量がフリッカー要因となるＤ
Ｃ成分ΔＶｐに与える影響は大きく、ΔＶｐ＝｛Ｃｇｄ
／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ）｝×Ｖｇｐ−ｐで与えら
れる。但し、Ｃｇｄはゲート・ドレイン間の寄生容量、
Ｃｌｃは液晶を介した画素電極と対向電極間の容量、Ｃ
ｃｓは補助容量、Ｖｇｐ−ｐはゲート駆動信号のピーク
間電圧である。この式に示すように、補助容量の値が大
きい程、ΔＶｐを小さくしてフリッカー成分を抑え易
い。しかし、補助容量が最小容量値であっても、補助容
量面積を十分大きく設計しておけば、ΔＶｐを十分低減
することができ、画質不良が生じることはない。
Ｃ成分ΔＶｐに与える影響は大きく、ΔＶｐ＝｛Ｃｇｄ
／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ）｝×Ｖｇｐ−ｐで与えら
れる。但し、Ｃｇｄはゲート・ドレイン間の寄生容量、
Ｃｌｃは液晶を介した画素電極と対向電極間の容量、Ｃ
ｃｓは補助容量、Ｖｇｐ−ｐはゲート駆動信号のピーク
間電圧である。この式に示すように、補助容量の値が大
きい程、ΔＶｐを小さくしてフリッカー成分を抑え易
い。しかし、補助容量が最小容量値であっても、補助容
量面積を十分大きく設計しておけば、ΔＶｐを十分低減
することができ、画質不良が生じることはない。
【００２０】さらに、本発明では、コモン信号電位が画
素電極の電位に対して負側になり、これはＭＩＳダイオ
ード構造においてゲートメタルを負にすることに相当す
るので、半導体層と絶縁膜の界面に正孔が集まる。これ
に対して、特許公報第２８５６７８９号のようにコモン
信号電位を画素電極の電位に対して正側にした場合、半
導体層と絶縁膜の界面に電子が集まることになる。ここ
で、正孔は電子の抜け穴であるが、電子は自由電子であ
るため、非常にエネルギーが高く、絶縁膜中に含まれる
捕獲準位にトラップされ易い。そして、自由電子がトラ
ップされると、絶縁膜中に内部電界が生じてＭＩＳダイ
オードの閾値がプラス側にシフトしてしまう。従って、
界面に蓄積されるキャリアが電子であるか正孔であるか
によって、トラップのされ易さが異なるため、コモン信
号電位を画素電極の電位に対して負側にした方が、閾値
シフトに対して有利である。
素電極の電位に対して負側になり、これはＭＩＳダイオ
ード構造においてゲートメタルを負にすることに相当す
るので、半導体層と絶縁膜の界面に正孔が集まる。これ
に対して、特許公報第２８５６７８９号のようにコモン
信号電位を画素電極の電位に対して正側にした場合、半
導体層と絶縁膜の界面に電子が集まることになる。ここ
で、正孔は電子の抜け穴であるが、電子は自由電子であ
るため、非常にエネルギーが高く、絶縁膜中に含まれる
捕獲準位にトラップされ易い。そして、自由電子がトラ
ップされると、絶縁膜中に内部電界が生じてＭＩＳダイ
オードの閾値がプラス側にシフトしてしまう。従って、
界面に蓄積されるキャリアが電子であるか正孔であるか
によって、トラップのされ易さが異なるため、コモン信
号電位を画素電極の電位に対して負側にした方が、閾値
シフトに対して有利である。
【００２１】本発明は、前記コモン電極に信号を供給す
るためのコモン信号線が前記走査線に並行して配置さ
れ、該コモン信号線と前記信号線との交差部に半導体層
が介在しているアクティブマトリクス基板に適用するこ
とができる。
るためのコモン信号線が前記走査線に並行して配置さ
れ、該コモン信号線と前記信号線との交差部に半導体層
が介在しているアクティブマトリクス基板に適用するこ
とができる。
【００２２】上述したように、図９のステップ２０２と
ステップ２０３を１つにまとめた場合は、ゲート絶縁膜
に半導体層が必ず重なるため、各コモン信号線と各信号
線の交差部に、コモン信号線−絶縁膜−半導体のＭＩＳ
構造が形成される。このコモン信号線に印加される信号
を、半導体層の空乏層が最大幅となる様に設定すれば、
交差部の容量を低減して、大型・高精細の液晶表示装置
のコスト低減に寄与することができる。
ステップ２０３を１つにまとめた場合は、ゲート絶縁膜
に半導体層が必ず重なるため、各コモン信号線と各信号
線の交差部に、コモン信号線−絶縁膜−半導体のＭＩＳ
構造が形成される。このコモン信号線に印加される信号
を、半導体層の空乏層が最大幅となる様に設定すれば、
交差部の容量を低減して、大型・高精細の液晶表示装置
のコスト低減に寄与することができる。
【００２３】一実施形態では、前記コモン電極に印加さ
れる信号の電圧をＶcとし、前記各画素電極に印加され
る負の最大電圧を−Ｖpmaxとし、前記半導体層の空乏層
が最大幅となるときの該半導体層への印加電圧をＶdmax
とすると、電圧Ｖcは、次式（１）で表される。
れる信号の電圧をＶcとし、前記各画素電極に印加され
る負の最大電圧を−Ｖpmaxとし、前記半導体層の空乏層
が最大幅となるときの該半導体層への印加電圧をＶdmax
とすると、電圧Ｖcは、次式（１）で表される。
【００２４】Ｖc≦−Ｖpmax−Ｖdmax ……（１）
この場合、上記式（１）の直流電圧Ｖcをコモン電極に
印加していれば、画素電極の電圧がどの様に変化して
も、半導体層に電圧Ｖdmax以上の電圧が常に印加される
ことになり、半導体層の空乏層が最大幅に常に保たれ
る。
印加していれば、画素電極の電圧がどの様に変化して
も、半導体層に電圧Ｖdmax以上の電圧が常に印加される
ことになり、半導体層の空乏層が最大幅に常に保たれ
る。
【００２５】
【００２６】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。
面を参照して説明する。
【００２７】図１は、本発明の駆動方法の一実施形態が
適用されるアクティブマトリクス基板の平面図である。
図１に示す様にアクティブマトリクス基板１において
は、信号線１１と走査線１２の交点にスイッチング素子
（ＴＦＴ）１３を配置し、スイッチング素子１３のドレ
インに引き出し線１４を接続し、この引き出し線１４を
画素電極１５に接続している。コモン信号線１６は、走
査線１２に沿って配置され、画素電極１５と対向する部
分がコモン電極となっている。
適用されるアクティブマトリクス基板の平面図である。
図１に示す様にアクティブマトリクス基板１において
は、信号線１１と走査線１２の交点にスイッチング素子
（ＴＦＴ）１３を配置し、スイッチング素子１３のドレ
インに引き出し線１４を接続し、この引き出し線１４を
画素電極１５に接続している。コモン信号線１６は、走
査線１２に沿って配置され、画素電極１５と対向する部
分がコモン電極となっている。
【００２８】図２（ａ）の左半分は図１に点線で囲んだ
部分ａのＡ−Ａに沿う断面図であり、右半分は図１に点
線で囲んだ部分ｂのＢ−Ｂに沿う断面図である。図２
（ｂ）の左半分は図１に点線で囲んだ部分ｃのＣ−Ｃに
沿う断面図であり、右半分は図１に点線で囲んだ部分ｄ
のＤ−Ｄに沿う断面図である。図２（ａ）に示す様にア
クティブマトリクス基板１においては、透明絶縁性基板
２１上に、スイッチング素子（ＴＦＴ）１３のゲート電
極１３ａ及びコモン信号線１６を形成し、更にゲート絶
縁膜２２、半導体層２３、ソース電極２４、ドレイン電
極２５、信号線１１及び引き出し線１４を形成し、その
上に層間絶縁膜２６を形成している。この層間絶縁膜２
６にコンタクトホール２６ａを形成してから、画素電極
１５を形成し、該画素電極１５をコンタクトホール２６
ａを介して引き出し線１４に接続している。ここで、補
助容量と同じＭＩＳ構造を有するのは、図２（ｂ）に示
すように、走査線１２と信号線１１との交差部、および
コモン信号線１６と信号線１１との交差部である。
部分ａのＡ−Ａに沿う断面図であり、右半分は図１に点
線で囲んだ部分ｂのＢ−Ｂに沿う断面図である。図２
（ｂ）の左半分は図１に点線で囲んだ部分ｃのＣ−Ｃに
沿う断面図であり、右半分は図１に点線で囲んだ部分ｄ
のＤ−Ｄに沿う断面図である。図２（ａ）に示す様にア
クティブマトリクス基板１においては、透明絶縁性基板
２１上に、スイッチング素子（ＴＦＴ）１３のゲート電
極１３ａ及びコモン信号線１６を形成し、更にゲート絶
縁膜２２、半導体層２３、ソース電極２４、ドレイン電
極２５、信号線１１及び引き出し線１４を形成し、その
上に層間絶縁膜２６を形成している。この層間絶縁膜２
６にコンタクトホール２６ａを形成してから、画素電極
１５を形成し、該画素電極１５をコンタクトホール２６
ａを介して引き出し線１４に接続している。ここで、補
助容量と同じＭＩＳ構造を有するのは、図２（ｂ）に示
すように、走査線１２と信号線１１との交差部、および
コモン信号線１６と信号線１１との交差部である。
【００２９】図３は、アクティブマトリクス基板１の製
造工程を概略的に示している。まず、透明絶縁性基板２
１上に、導体層を積層し、この導体層をパターニングし
て走査線１２、ゲート電極１３ａ及びコモン信号線１６
等を形成する（ステップ３１）。次に、絶縁膜、アモル
ファスシリコン層及びｎ＋−Ｓｉ層を積層し、絶縁膜、
アモルファスシリコン層及びｎ＋−Ｓｉ層を一括してパ
ターニングし、これによってゲート絶縁膜２２、半導体
層２３、ソース電極２４、ドレイン電極２５及び導体部
２７を形成する（ステップ３２）。次に、導体層を積層
し、この導体層をパターニングして信号線１１及び引き
出し線１４等を形成し、該パターニングによってソース
電極２４とドレイン電極２５間のｎ＋−Ｓｉ層を除去し
て、該各電極を分離する（ステップ３３）。次に、層間
絶縁膜１４を形成し（ステップ３４）、最後に導体層を
積層し、この導体層をパターニングして画素電極１５を
形成する（ステップ３５）。
造工程を概略的に示している。まず、透明絶縁性基板２
１上に、導体層を積層し、この導体層をパターニングし
て走査線１２、ゲート電極１３ａ及びコモン信号線１６
等を形成する（ステップ３１）。次に、絶縁膜、アモル
ファスシリコン層及びｎ＋−Ｓｉ層を積層し、絶縁膜、
アモルファスシリコン層及びｎ＋−Ｓｉ層を一括してパ
ターニングし、これによってゲート絶縁膜２２、半導体
層２３、ソース電極２４、ドレイン電極２５及び導体部
２７を形成する（ステップ３２）。次に、導体層を積層
し、この導体層をパターニングして信号線１１及び引き
出し線１４等を形成し、該パターニングによってソース
電極２４とドレイン電極２５間のｎ＋−Ｓｉ層を除去し
て、該各電極を分離する（ステップ３３）。次に、層間
絶縁膜１４を形成し（ステップ３４）、最後に導体層を
積層し、この導体層をパターニングして画素電極１５を
形成する（ステップ３５）。
【００３０】図３の製造工程においては、ステップ３２
が図９に示す従来の製造工程における各ステップ２０２
及び１０３を１つにまとめたものに相当し、該従来の製
造工程におけるゲート絶縁膜１１２を形成するためのフ
ォトマスクが省略され、該従来の製造工程と比較する
と、アクティブマトリクス基板の製造工程が簡略化され
ている。これによって、液晶表示装置の価格を低減する
ことが可能になる。
が図９に示す従来の製造工程における各ステップ２０２
及び１０３を１つにまとめたものに相当し、該従来の製
造工程におけるゲート絶縁膜１１２を形成するためのフ
ォトマスクが省略され、該従来の製造工程と比較する
と、アクティブマトリクス基板の製造工程が簡略化され
ている。これによって、液晶表示装置の価格を低減する
ことが可能になる。
【００３１】さて、アクティブマトリクス基板１におい
ては、コモン信号線１６と画素電極１５間の補助容量内
部に、図４に示す様なコモン信号線１６、ゲート絶縁膜
２２及び半導体層２３という３層構造、つまりＭＩＳ
（金属−絶縁膜−半導体）構造が形成されている。この
ＭＩＳ構造は、先に述べた様にＣ−Ｖ（容量−電圧）特
性を有しており、画素電極１５に印加される電圧に応じ
て該ＭＩＳ構造の容量が変化するので、補助容量も変化
し、画素電極１５の電圧が不安定となり、画素の階調が
不安定となる。
ては、コモン信号線１６と画素電極１５間の補助容量内
部に、図４に示す様なコモン信号線１６、ゲート絶縁膜
２２及び半導体層２３という３層構造、つまりＭＩＳ
（金属−絶縁膜−半導体）構造が形成されている。この
ＭＩＳ構造は、先に述べた様にＣ−Ｖ（容量−電圧）特
性を有しており、画素電極１５に印加される電圧に応じ
て該ＭＩＳ構造の容量が変化するので、補助容量も変化
し、画素電極１５の電圧が不安定となり、画素の階調が
不安定となる。
【００３２】そこで、本実施形態のアクティブマトリク
ス基板の駆動方法においては、コモン信号線１６の直流
電圧をＶcとし、画素電極１５に印加される負の最大電
圧を−Ｖpmaxとし、コモン信号線１６と画素電極１５間
の半導体層２３の空乏層が最大幅となるときの該半導体
層２３への印加電圧をＶdmaxとすると、次式（１）で定
義される直流電圧Ｖcを設定し、これによってＭＩＳ構
造の容量を安定化させている。
ス基板の駆動方法においては、コモン信号線１６の直流
電圧をＶcとし、画素電極１５に印加される負の最大電
圧を−Ｖpmaxとし、コモン信号線１６と画素電極１５間
の半導体層２３の空乏層が最大幅となるときの該半導体
層２３への印加電圧をＶdmaxとすると、次式（１）で定
義される直流電圧Ｖcを設定し、これによってＭＩＳ構
造の容量を安定化させている。
【００３３】Ｖc≦−Ｖpmax−Ｖdmax ……（１）
ここで、ＭＩＳ構造のＣ−Ｖ（容量−電圧）特性は、半
導体層２３の空乏層幅の変化によるものであり、半導体
層２３の印加電圧が変化すると、空乏層幅が変化し、こ
れに伴ってＭＩＳ構造の容量が変化する。したがって、
空乏層幅を一定に保てれば、ＭＩＳ構造の容量が変化せ
ず、コモン信号線１６と画素電極１５間の補助容量も変
化しない。本実施形態においては、上記式（１）で定義
されるコモン信号線１６の直流電圧Ｖcを設定すること
によって、ＭＩＳ構造の半導体の空乏層を最大幅に常に
保っている。このため、画素電極１５に印加される信号
電圧Ｖsが変化しても、ＭＩＳ構造の容量が常に一定に
保たれ、コモン信号線１６と画素電極１５間の補助容量
も変化しない。
導体層２３の空乏層幅の変化によるものであり、半導体
層２３の印加電圧が変化すると、空乏層幅が変化し、こ
れに伴ってＭＩＳ構造の容量が変化する。したがって、
空乏層幅を一定に保てれば、ＭＩＳ構造の容量が変化せ
ず、コモン信号線１６と画素電極１５間の補助容量も変
化しない。本実施形態においては、上記式（１）で定義
されるコモン信号線１６の直流電圧Ｖcを設定すること
によって、ＭＩＳ構造の半導体の空乏層を最大幅に常に
保っている。このため、画素電極１５に印加される信号
電圧Ｖsが変化しても、ＭＩＳ構造の容量が常に一定に
保たれ、コモン信号線１６と画素電極１５間の補助容量
も変化しない。
【００３４】図５のグラフは、１本の信号線１１上の信
号電圧Ｖs、１本の走査線１２上の走査電圧Ｖg、１つの
画素電極１５の電圧Ｖp及びコモン信号線１６の直流電
圧Ｖcを示している。走査電圧Ｖgがハイレベルのとき
に、画素電極１５がスイッチング素子１３を介して信号
線１１に接続され、画素電極１５に信号電圧Ｖsが加え
れられて、画素電極１５の電圧Ｖpが設定される。画素
電極１５の電圧Ｖpが信号電圧Ｖsよりも僅かに下降して
いるのは、スイッチング素子１３のＴＦＴが原因であ
る。コモン信号線１６の直流電圧Ｖcは、上記式（１）
で定義されるものである。
号電圧Ｖs、１本の走査線１２上の走査電圧Ｖg、１つの
画素電極１５の電圧Ｖp及びコモン信号線１６の直流電
圧Ｖcを示している。走査電圧Ｖgがハイレベルのとき
に、画素電極１５がスイッチング素子１３を介して信号
線１１に接続され、画素電極１５に信号電圧Ｖsが加え
れられて、画素電極１５の電圧Ｖpが設定される。画素
電極１５の電圧Ｖpが信号電圧Ｖsよりも僅かに下降して
いるのは、スイッチング素子１３のＴＦＴが原因であ
る。コモン信号線１６の直流電圧Ｖcは、上記式（１）
で定義されるものである。
【００３５】本実施形態の駆動方法では、図５のグラフ
から明らかな様に上記式（１）で定義されるコモン信号
線１６の直流電圧Ｖcを設定しているため、コモン信号
線１６と画素電極１５間の電圧は、信号電圧Ｖsが正常
な電圧範囲で変化する限り、半導体層２３の空乏層が最
大幅となるときの電圧Ｖdmax以上に常に保たれる。この
ため、半導体層２３の空乏層が最大幅に常に保たれ、Ｍ
ＩＳ構造の容量が変化せず、コモン信号線１６と画素電
極１５間の補助容量も変化せず、画素の階調が安定す
る。
から明らかな様に上記式（１）で定義されるコモン信号
線１６の直流電圧Ｖcを設定しているため、コモン信号
線１６と画素電極１５間の電圧は、信号電圧Ｖsが正常
な電圧範囲で変化する限り、半導体層２３の空乏層が最
大幅となるときの電圧Ｖdmax以上に常に保たれる。この
ため、半導体層２３の空乏層が最大幅に常に保たれ、Ｍ
ＩＳ構造の容量が変化せず、コモン信号線１６と画素電
極１５間の補助容量も変化せず、画素の階調が安定す
る。
【００３６】図６は、本実施形態の駆動方法によって駆
動されるアクティブマトリクス基板１を適用した液晶表
示装置を部分的に示す断面図である。
動されるアクティブマトリクス基板１を適用した液晶表
示装置を部分的に示す断面図である。
【００３７】図６の液晶表示装置２においては、対向基
板３に対向電極４を設け、アクティブマトリクス基板１
及び対向基板３の表面に配向膜（図示せず）を形成し、
これらの基板１，３を対向配置し、これらの基板１，３
間に液晶層５を挟持している。画素電極１５と対向電極
４間には、画素容量が形成される。
板３に対向電極４を設け、アクティブマトリクス基板１
及び対向基板３の表面に配向膜（図示せず）を形成し、
これらの基板１，３を対向配置し、これらの基板１，３
間に液晶層５を挟持している。画素電極１５と対向電極
４間には、画素容量が形成される。
【００３８】ここで、画素電極１５の電圧Ｖpが変化す
ると、画素電極１５と対向電極４間の液晶層５部分に印
加される電圧が変化するので、該部分の透過率が変化
し、画素の階調が変化する。また、従来の様に信号電圧
Ｖsの変化に対応して画素電極の補助容量が変化し、画
素電極の電圧Ｖpが変化したときにも、液晶層の透過率
が変化し、画素の階調が変化する。この補助容量の変化
に伴う画素の階調変化は、全く意図されていないもので
あるため、表示装置としては致命的な欠陥となる画素の
階調ずれが発生する。つまり、信号電圧Ｖsの変化に伴
う意図的な画素の階調変化と、信号電圧Ｖsに対応する
補助容量の変化に伴う全く意図されていない画素の階調
変化が重なり合っており、後者の全く意図されていない
画素の階調変化が致命的な欠陥となる。
ると、画素電極１５と対向電極４間の液晶層５部分に印
加される電圧が変化するので、該部分の透過率が変化
し、画素の階調が変化する。また、従来の様に信号電圧
Ｖsの変化に対応して画素電極の補助容量が変化し、画
素電極の電圧Ｖpが変化したときにも、液晶層の透過率
が変化し、画素の階調が変化する。この補助容量の変化
に伴う画素の階調変化は、全く意図されていないもので
あるため、表示装置としては致命的な欠陥となる画素の
階調ずれが発生する。つまり、信号電圧Ｖsの変化に伴
う意図的な画素の階調変化と、信号電圧Ｖsに対応する
補助容量の変化に伴う全く意図されていない画素の階調
変化が重なり合っており、後者の全く意図されていない
画素の階調変化が致命的な欠陥となる。
【００３９】ところが、本実施形形態の駆動方法によれ
ば、画素電極１５に印加される信号電圧Ｖsが変化して
も、コモン信号線１６と画素電極１５間の補助容量が変
化しないので、画素電極の電圧Ｖpが安定し、液晶表示
装置２における画素の階調も安定する。
ば、画素電極１５に印加される信号電圧Ｖsが変化して
も、コモン信号線１６と画素電極１５間の補助容量が変
化しないので、画素電極の電圧Ｖpが安定し、液晶表示
装置２における画素の階調も安定する。
【００４０】また、先に述べた様に本実施形態の駆動方
法が適用されるアクティブマトリクス基板１の製造工程
は、従来の製造工程と比較して簡略化されているので、
液晶表示装置２の価格を低減することができる。
法が適用されるアクティブマトリクス基板１の製造工程
は、従来の製造工程と比較して簡略化されているので、
液晶表示装置２の価格を低減することができる。
【００４１】さらに、図２（ｂ）に示すように、コモン
信号線と他の信号線との交差部にコモン信号線−絶縁膜
−半導体層−他の信号線の積層構造が形成されているの
で、本実施形態の駆動方法により、交差部に半導体層を
介さないものや、半導体層を介してもコモン信号電位を
画素電極の電位に対して正側にした場合に比べて、交差
部の容量を約３０％低減することができる。よって、駆
動回路面積を縮小して、大型・高精細の液晶表示装置の
コスト低減を図ることができる。
信号線と他の信号線との交差部にコモン信号線−絶縁膜
−半導体層−他の信号線の積層構造が形成されているの
で、本実施形態の駆動方法により、交差部に半導体層を
介さないものや、半導体層を介してもコモン信号電位を
画素電極の電位に対して正側にした場合に比べて、交差
部の容量を約３０％低減することができる。よって、駆
動回路面積を縮小して、大型・高精細の液晶表示装置の
コスト低減を図ることができる。
【００４２】この結果、階調表現にずれがなく、表示品
位の優れた安価な液晶表示装置を提供することができ
る。
位の優れた安価な液晶表示装置を提供することができ
る。
【００４３】尚、本発明は、上記実施形態に限定される
ものでなく、多様に変形することができる。要するに、
ＭＩＳ構造が画素電極とコモン電極間の補助容量に含ま
れるアクティブマトリクス基板を採用する場合に、ＭＩ
Ｓ構造の半導体層の空乏層が最大幅となる様に、コモン
電極の電圧を設定すれば良い。また、コモン信号線に印
加される信号は、半導体層の空乏層幅を最大幅となるよ
うに設定できれば、一定電圧に限らずパルス電圧であっ
てもよい。
ものでなく、多様に変形することができる。要するに、
ＭＩＳ構造が画素電極とコモン電極間の補助容量に含ま
れるアクティブマトリクス基板を採用する場合に、ＭＩ
Ｓ構造の半導体層の空乏層が最大幅となる様に、コモン
電極の電圧を設定すれば良い。また、コモン信号線に印
加される信号は、半導体層の空乏層幅を最大幅となるよ
うに設定できれば、一定電圧に限らずパルス電圧であっ
てもよい。
【００４４】
【発明の効果】以上説明した様に、本発明のアクティブ
マトリクス基板の駆動方法によれば、コモン信号線に印
加される信号は、画素電極と該コモン電極間に介在する
半導体層の空乏層が最大幅となる様に設定される。半導
体層の空乏層が最大幅に常に保たれていれば、画素電極
の電圧が変化しても、画素電極とコモン電極間の補助容
量が変化することはなく、画素電極の電圧が安定化し、
画素の階調も安定化する。
マトリクス基板の駆動方法によれば、コモン信号線に印
加される信号は、画素電極と該コモン電極間に介在する
半導体層の空乏層が最大幅となる様に設定される。半導
体層の空乏層が最大幅に常に保たれていれば、画素電極
の電圧が変化しても、画素電極とコモン電極間の補助容
量が変化することはなく、画素電極の電圧が安定化し、
画素の階調も安定化する。
【００４５】さらに、本発明のアクティブマトリクス基
板の駆動方法によれば、コモン信号線と他の信号線との
交差部にコモン信号線−絶縁膜−半導体層−他の信号線
の積層構造を形成した場合に、交差部の容量を約３０％
低減することができる。従って、大型・高精細の液晶表
示装置のコスト低減に寄与することができる。
板の駆動方法によれば、コモン信号線と他の信号線との
交差部にコモン信号線−絶縁膜−半導体層−他の信号線
の積層構造を形成した場合に、交差部の容量を約３０％
低減することができる。従って、大型・高精細の液晶表
示装置のコスト低減に寄与することができる。
【００４６】本発明の駆動方法が適用されるアクティブ
マトリクス基板は、その製造工程を簡略化することがで
きる。
マトリクス基板は、その製造工程を簡略化することがで
きる。
【００４７】さらに、本発明の液晶表示装置は、上記ア
クティブマトリクス基板および本発明の駆動方法が適用
されるので、階調表現にずれがなく、表示品位に優れ、
安価である。
クティブマトリクス基板および本発明の駆動方法が適用
されるので、階調表現にずれがなく、表示品位に優れ、
安価である。
【図１】本発明の駆動方法の一実施形態が適用されるア
クティブマトリクス基板の平面図である。
クティブマトリクス基板の平面図である。
【図２】図１のＡ−Ａ、Ｂ−Ｂ、Ｃ−ＣおよびＤ−Ｄに
沿う断面図である。
沿う断面図である。
【図３】図１のアクティブマトリクス基板の製造工程を
概略的に示すフローチャートである。
概略的に示すフローチャートである。
【図４】図１のアクティブマトリクス基板における補助
容量内のＭＩＳ構造を示す断面図である。
容量内のＭＩＳ構造を示す断面図である。
【図５】図１のアクティブマトリクス基板における各信
号を例示するグラフである。
号を例示するグラフである。
【図６】図１のアクティブマトリクス基板を適用した液
晶表示装置を部分的に示す断面図である。
晶表示装置を部分的に示す断面図である。
【図７】アクティブマトリクス基板の概略構成を示す図
である。
である。
【図８】従来のアクティブマトリクス基板を示す断面図
である。
である。
【図９】図８のアクティブマトリクス基板の製造工程を
概略的に示すフローチャートである。
概略的に示すフローチャートである。
【図１０】図８のアクティブマトリクス基板における各
信号を例示するグラフである。
信号を例示するグラフである。
１ アクティブマトリクス基板
２ 液晶表示装置
３ 対向基板
４ 対向電極
５ 液晶層
１１ 信号線
１２ 走査線
１３ スイッチング素子
１４ 引き出し線
１５ 画素電極
１６ コモン信号線
２１ 透明絶縁性基板
２２ ゲート絶縁膜
２３ 半導体層
２４ ソース電極
２５ ドレイン電極
２６ 層間絶縁膜
Claims (3)
- 【請求項１】 絶縁基板上に、複数の信号線及び複数の
走査線を相互に交差させて配置し、各信号線及び各走査
線に沿って複数の画素電極を配置し、各画素電極とコモ
ン電極間にそれぞれの補助容量を形成し、該各画素電極
を各信号線及び各走査線を通じて選択的に駆動するアク
ティブマトリクス基板の駆動方法において、 該各画素電極と該コモン電極間に半導体層が介在してお
り、 該コモン電極に印加される信号は、該半導体層の空乏層
が最大幅となる様に設定されるアクティブマトリクス基
板の駆動方法。 - 【請求項２】 前記コモン電極に信号を供給するための
コモン信号線が前記走査線に並行して配置され、該コモ
ン信号線と前記信号線との交差部に半導体層が介在して
いるアクティブマトリクス基板を駆動する請求項１に記
載のアクティブマトリクス基板の駆動方法。 - 【請求項３】 前記コモン電極に印加される信号の電圧
をＶcとし、前記各画素電極に印加される負の最大電圧
を−Ｖpmaxとし、前記半導体層の空乏層が最大幅となる
ときの該半導体層への印加電圧をＶdmaxとすると、電圧
Ｖcは、次式（１）で表される請求項１または請求項２
に記載のアクティブマトリクス基板の駆動方法。 Ｖc≦−Ｖpmax−Ｖdmax ……（１）
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34821799A JP3518851B2 (ja) | 1999-02-23 | 1999-12-07 | アクティブマトリクス基板の駆動方法 |
| KR1020000008471A KR100358810B1 (ko) | 1999-02-23 | 2000-02-22 | 액티브매트릭스 기판의 구동방법 및 이를 이용한액정표시장치 |
| US09/510,624 US6392623B1 (en) | 1999-02-23 | 2000-02-22 | Method for driving active matrix substrate and liquid crystal display device using the same |
| TW089103138A TW527574B (en) | 1999-02-23 | 2000-02-23 | Method for driving active matrix substrate and liquid crystal display device using the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4549299 | 1999-02-23 | ||
| JP11-45492 | 1999-02-23 | ||
| JP34821799A JP3518851B2 (ja) | 1999-02-23 | 1999-12-07 | アクティブマトリクス基板の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000310766A JP2000310766A (ja) | 2000-11-07 |
| JP3518851B2 true JP3518851B2 (ja) | 2004-04-12 |
Family
ID=26385497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34821799A Expired - Fee Related JP3518851B2 (ja) | 1999-02-23 | 1999-12-07 | アクティブマトリクス基板の駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6392623B1 (ja) |
| JP (1) | JP3518851B2 (ja) |
| KR (1) | KR100358810B1 (ja) |
| TW (1) | TW527574B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001194676A (ja) * | 2000-01-07 | 2001-07-19 | Hitachi Ltd | 液晶表示装置 |
| KR100498543B1 (ko) * | 2002-11-07 | 2005-07-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| US7936344B2 (en) * | 2005-05-03 | 2011-05-03 | Hannstar Display Corporation | Pixel structure with improved viewing angle |
| US20070070013A1 (en) * | 2005-09-27 | 2007-03-29 | Yu-Cheng Chen | Common voltage modification circuit and the method thereof |
| KR100968720B1 (ko) * | 2007-06-29 | 2010-07-08 | 소니 주식회사 | 액정 장치, 및 전자기기 |
| TWI363914B (en) * | 2007-11-21 | 2012-05-11 | Hannstar Display Corp | Liquid crystal display |
| US9041202B2 (en) | 2008-05-16 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US9230994B2 (en) * | 2010-09-15 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2813428B2 (ja) * | 1989-08-17 | 1998-10-22 | 三菱電機株式会社 | 電界効果トランジスタ及び該電界効果トランジスタを用いた液晶表示装置 |
| JP2856789B2 (ja) | 1989-11-07 | 1999-02-10 | 株式会社東芝 | アクティブマトリクス型液晶表示素子の駆動方法 |
| JP3149520B2 (ja) | 1992-04-20 | 2001-03-26 | 株式会社デンソー | 車両用電気負荷への電力供給装置 |
| JP3325311B2 (ja) * | 1992-11-26 | 2002-09-17 | 京セラ株式会社 | 液晶表示装置の駆動方法 |
| JP3378678B2 (ja) * | 1994-12-09 | 2003-02-17 | 三洋電機株式会社 | 液晶表示装置 |
| JPH08330375A (ja) | 1995-05-31 | 1996-12-13 | Oki Electric Ind Co Ltd | ショットキーゲート電界効果トランジスタの実効ゲート長の測定用パターンおよび測定方法 |
| JP3069280B2 (ja) | 1995-12-12 | 2000-07-24 | 松下電器産業株式会社 | アクティブマトリックス型液晶表示素子及びその駆動方法 |
| JPH1062741A (ja) * | 1996-06-06 | 1998-03-06 | Toshiba Corp | 表示装置 |
| JP3176846B2 (ja) * | 1996-07-03 | 2001-06-18 | 松下電器産業株式会社 | 液晶表示装置の駆動方法 |
| JPH10288770A (ja) * | 1997-04-15 | 1998-10-27 | Seiko Epson Corp | 液晶素子の駆動方法及び液晶装置ならびに電子機器 |
-
1999
- 1999-12-07 JP JP34821799A patent/JP3518851B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-22 KR KR1020000008471A patent/KR100358810B1/ko not_active IP Right Cessation
- 2000-02-22 US US09/510,624 patent/US6392623B1/en not_active Expired - Fee Related
- 2000-02-23 TW TW089103138A patent/TW527574B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000058137A (ko) | 2000-09-25 |
| JP2000310766A (ja) | 2000-11-07 |
| US6392623B1 (en) | 2002-05-21 |
| KR100358810B1 (ko) | 2002-10-31 |
| TW527574B (en) | 2003-04-11 |
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Legal Events
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|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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|
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